JPS5842451B2 - ロシユツキコウオセイギヨスルデ−タオ デイジタルサンシユツスルカイロ - Google Patents

Description

【発明の詳細な説明】 本発明はカメラの露出条件をディジタル的に演算するデ
ィジタル制御回路、さらに詳しくはシャッタ時間および
絞り制御のデータを高速で演算する回路に関する。

ブ般にシャッタ時間Ｔは光量の情報をし、感光体の感度
情報、例えばフィルム感度の情報ＡＳＡ、絞りの情報を
Ｆとすれば次式で与えられる。

なおＫは定数である。

Ｔ＝Ｋ・（１／Ｌ）・（１／ＡＳＡ）・Ｆこの式は光量
の逆数の情報（１／Ｌ）とフィルム感度情報の逆数（１
／ＡＳＡ）と絞り情報Ｆ（開口数をＡとした場合Ｆ＝Ａ
２ ）とを掛算することにより適正シャッタ時間が得ら
れることを示している。

このシャッタ時間の算出は従来はアナログ回路で行なわ
れていた。

しかし、光量の情報比が１０の６乗以上の広範囲におよ
ぶため各情報量を対数圧縮し、掛算を加算に置換え、そ
の結果を対数伸張することが行われている。

しかしこの従来の回路は調整が大変に面倒であり、また
部品の特性に対する精度、バラツキに関する要求を厳し
くする必要があった。

そおしなければ電圧変動、温度変化に依る誤差はかなり
大きなものとなって許容される誤差範囲からはみ出して
しまうのである。

一方回路をディジタル的に構成すると半導体部品に対す
る要求を厳しくせずに高精度に制御でき、調整も格段に
容易に済みディジタル表示も容易にできるという大きな
利点が期待できるのであるが測光時間と演算時間が長く
なってしまうという問題がある。

この問題を具体的に説明する。

絞り情報Ｆとフィルム感度情報ＡＳＡの１段階をさらに
Ｈに細分化した系列について考える。

これらの数値列においては絞り情報Ｆの場合は最小値か
ら始め、フィルム感度情報ＡＳＡの場合は最大値から始
めることによりそれぞれｎ１番目、ｎ２番目の数値Ｆ（
ｎｌ）およびＡＳＡ ’（ｎ２）はそれぞれの最初の値
をＦ（０）、ＡＳＡ−１（０）とするとＦ （ｎｌ）Ｆ
（Ｏ）・（２３Ａ）ｎｌ、ＡＳＡ−１（ｎ２）＝ＡＳＡ
−１（０）・（２％）ｎ２ という形に表わされる。

そしてシャッタ時間の算出式は次式のようになる。

Ｔ−〔Ｋ′・（１／Ｌ）〕・（２３Ａ）ｎ１＋ｎ２ここ
でに′はＫ −Ｆ （０）・ＡＳＡ−１（０）なる定数
である。

ここに於いてシャッタ時間Ｔは光量情報（１／Ｌ）とＯ
または正の整数値ｎ１、ｎ２の関数に変換されたことに
なる。

したがって式から、光量情報に対する２０％乗の定数計
算を実行することによりシャッタ時間が得られることが
わかる。

一般に掛算は加算を繰り返し実行することにより達成さ
れる。

したがって例えば定数である２０％乗を３桁で近似して
１．２６として演算すると１回の掛算に最低で１＋２＋
６＝９ワード・タイムを要し、もしｎ１＋ｎ２回この掛
算を繰り返すとすると９・（ｎ１＋ｎ２）ワード・タイ
ム以上の演算時間を要することになる。

３桁演算の場合控えめに見ても１ワードに７デイジツト
・タイムは必要でありしたがって演算時間は９・（ｎｌ
＋ｎ２ ）・７・４−２５２ （ｎ１＋ｎ２ ）ビッ
ト・タイムを要する。

例えば定数２の％乗を２桁で近似して１．３として演算
すると１回の掛算に最低で１＋３＝４ワードタイムを要
し、ｎ１＋ｎ２回の掛算には４・（ｎｔ＋ｎ２）ワード
・タイムは最低必要となる。

２桁演算の場合、控えめに見ても１ワードに５デイジツ
ト・タイムは必要であり、したがって演算時間は４・（
ｎｌ＋ｎ２）・５・４＝８０・（ｎｌ＋ｎ２）ビット・
タイムを最低要する。

一方スチールカメラの操作上、カメラの操作者がある被
写体を撮影しようとして現実にシャッタが動作を開始す
るまでの時間は短い方が良いという要求がある。

そして通常シャツタ釦を押し始めてから約１０ｍＢ以内
（シャッタストロークタイム）に露出のための条件が決
定されている必要がある。

すなわちこの約Ｉｏｍｓ以内に測光とその測光に基づく
演算結果が出ていなげればカメラの機能を害することに
なる。

その見地から、通常の演算でこの間に演算結果が得られ
るためにはクロック周波数がどの程度であれば良いかを
算出して見る。

絞りとフィルム感度の設定範囲はｎ１＋ｎ２にして４０
以上は一般に必要であり、例えばＦナンバ１．４〜１６
でｎ１＝２４に相当し、ＡＳＡ２５〜１６００でｎ２＝
１８に相当し合計で４２ステツプのレンジに相当する。

ｎ１＋ｎ２で４０ステツプの場合演算時間は３桁近似の
場合２５２Ｘ４０＝１００８０ビツト・タイム以上を要
し、２桁近似の場合８０Ｘ４０＝３２００ビツト・タイ
ム以上を要する。

したがって演算クロック周波数は３桁近似の場合で最低
１．０ ＭＨｚ、２桁近似の場合で最低３２０ＫＨｚ
が必要となる。

しかしながら実際は１回の定数計算毎に切り捨てまたは
四捨五入および桁合わせのための時間と次の定数計算に
備えてのデータ移動のための時間が必要であり、これを
考慮に入れるとさらに少くとも２ （ｎ１＋ｎ２）ワー
ド・タイムを追加しなければならない。

この場合３桁近似演算で４４０ワード・タイム要し、演
算クロック周波数は１．２ＭＨｚ以上となる。

また２桁近似演算では２４０ワード・タイム要し、演算
クロック周波数は４８０ ＫＨｚ以上となる。

この周波数はＬ Ｓ Ｉ （Ｌａｒｇｅ Ｓ ｃａｌｅ
Ｉ ｎｔｅｇｒａｔｉｏｎ ）化する場合、コンプリ
メンタリ−ＭＯＳ）ランジスタで構成したとしても全回
路を正常動作させるためには特別な高速設計が必要とな
る周波数である。

高い周波数で動作させるのは実現可能であってもコスト
的に不利となる。

こういう公知の加算方法で定数計算を実行した場合その
定数の誤差は演算する度に累積されてしまう。

２の％乗の正しい値は１．２５９９２１であり１．２６
の場合それ自体の誤差は＋０．００６２７％であり、４
゜ステップの場合の累積誤差は＋０．２５％、また１、
３の場合それ自体の誤差は＋３．１８％であり、４０ス
テツプの場合の累積誤差は＋１２７％となってしまう。

この２桁近似の場合の累積誤差＋１２７％は余りに大き
過ぎディジタル化する意味を全くなくしてしまうもので
ある。

この様に３桁近似演算方法では演算精度は充分であるが
高速性に欠点がある。

２桁近似演算方法では高速性という点では問題はないと
言えるが、演算誤差（または定数誤差）が余りに大き過
ぎる欠点を持ってイル。

しかも加算演算方式ではレジスタは被演算数を蓄えてお
くレジスタと演算結果を記憶しておくレジスタの少くと
も２本は必要でありしかもそれぞれの桁数は乗数桁数＋
被乗数桁数だけは少くとも必要とし、それに加えて定数
記憶レジスタまたは定数に対応した回数だけ加算パルス
を発生させるカウンタ回路と複雑な制御回路が必要とな
る。

本発明は前述したディジタル演算における問題を解決す
るためになされたものであって、限られた短時間内に与
えられた情報からカメラの露出機構を制御するデータを
正確に演算することができる改良されたデータ演算回路
を提供することを目的とするものである。

前記目的を達成するために本発明による演算回路は、絞
りの情報Ｆとフィルムの情報ＡＳＡの情報の和（ｎ１＋
ｎ２）を光量情報を読み込んだ直後から演算パルスに同
期したパルスの個数として直列に入力し、そのパルスを
３進カウンタにより３個毎に発生する一発のパルスによ
り２倍演算を逐次実行し情報パルスが止まった時点から
端数の補正演算を行うが、その演算も２倍演算で近似す
ることによりシャッタ時間演算を高速にかつ高い精度で
演算するように構成しである。

本発明による回路の特筆すべき点は２倍演算の繰り返し
で２の％乗の定数計算を実施できることである。

回路に使用するレジスタも求めたい積の桁数だけの長さ
のレジスタ一本で済み、回路構成も著るしく簡略され、
本発明の目的を完全に達成することができる。

本発明による露出機能を制御するデータをディジタル算
出する回路は、シャッタ一時間情報の指数又は絞り制御
情報の指数と感光体感度情報の指数との和に比例した個
数のパルスを発生する手段と、上記パルスを計数する手
段と、上記パルスの発生が終了したことを検出する終了
検出回路と、上記パルスの個数がＮを零または正の整数
とした場合に３Ｎ＋１．３Ｎ＋２および３Ｎのいずれか
であることを判定する手段と、上記終了検出回路によっ
て起動され、上記判定手段によって判定された上記パル
ス数が３Ｎ＋１および３Ｎ＋２のときはそれぞれ７個お
よび４個の補正演算パルスを発生する手段と、上記決定
手段で決定されたＮの値に対応する正規指数パルスと上
記補正演算パルスとを受ける論理和ゲートと、上記補正
パルスが３Ｎ＋１および３Ｎ＋２のときにそれぞれｌｏ
−２および１０−１を指示する指数補正信号を発生する
指数回路と、測定された光量情報（Ｋ／Ｌ）（但しＫは
定数）を記憶するレジスタと、上記論理和ケートおよび
指数回路からの出力にもとづいて上記レジスタに記憶さ
れた光量情報（Ｋ／Ｌ）を上記論理和ゲートから得られ
るパルス数に応じた回数だけ２倍演算を繰り返し行ない
、上記パルス数が３Ｎ＋１個の場合は（Ｋ／Ｌ）・２Ｎ
＋７・１ｏ−２３Ｎ＋２個の場合は（Ｋ／Ｌ ） −２
Ｎ＋’ −１０−１３Ｎ個の場合は（Ｋ／Ｌ）・２Ｎな
る演算を行なう演算手段とを有し、上記演算手段から絞
り制御情報またはシャッタ一時間情報を得ることを特徴
とする。

以下、本発明を実施例を示す図面等を参照してさらに詳
しく説明する。

第１図は絞りとフィルム感度の情報入力パルスを２倍演
算パルスに変換する回路例を表わしている。

まづ入力端子１には演算回路のタイミング信号に同期し
、その周期は１ワード・タイムに等しいパルスが情報量
に等しいパルス数だけ連続して入力される。

このパルスは予めリセットされている３進カウンタ２に
入力される。

この３進カウンタはリング・カウンタとして構成されそ
の出力端子４，５．６にはそれぞれ人力パルス数が３Ｎ
＋１．３Ｎ＋２．３Ｎ＋３（ＮはＯ又は整数）に達した
時その立下りでハイ・レベルになり次のパルスによりロ
ー・レベルニ落ちる。

この模様は第３図のタイミング・チャートに示されてい
る。

すなわち出力端子４，５，６をそれぞれ定数２の％乗、
２の％乗および２に対応させることができる。

出力端子８には出力端子６の出力と同時に立ち上がるパ
ルスが現われ（勿論全（同じ出力でも良い）バイナリ−
・フリップ・フロップ９のクロック入力に接続され、ク
ロック入力の立上りでフリップ・フロップ９は反転する
。

入力端子１０には入力端子１の情報パルスと同期した同
期パルスが常時入っており、このパルスによりフリップ
・フロップ９はリセットされるためその出力波形は第３
図のｆの様になる。

ここで、同期パルスは演算用のディジット・パルス列の
後（又は前でも全く同じことである）に付加された演算
には寄与しないディジット・パルスとすることが重要で
ある。

すなわちこの演算に寄与しないディジット・パルスの存
在によって、Ｎ個の２倍演算パルスの発生および停止と
、後述する様にパルス終了検出回路が簡単に実現できて
いるのである。

しかもこの演算に寄与しないディジット・パルスはディ
ジット・パルス発生回路にシフト・レジスタ１段を付加
するだけで容易に作ることができ、またゲート回路を用
いてこのディジット・パルスの期間だけ演算クロックを
停止させるだけで演算に寄与させなくすることができる
のである。

この演算時間の間に空き時間を作るのは非常に有効な方
法であるということができる。

したがってフリップ・フロップ９の出力端子１１に現わ
れるパルスは幅が１ワード・タイムあり、このパルスに
よって２倍演算を実行させることができる。

なお後述する様に２倍演算は１ワード・タイムで完了で
きるものである。

またこの２倍演算パルスを作るのに出力端子６の信号を
そのまま使わず、わざわざフリップ・フロップ９を付け
なげればならないのは、出力端子６の出力は入力パルス
が丁度３の倍数で終了した場合第３図ｅに示す様にいつ
までもハイ・レベルを保持してしまうからである。

パルス終了検出回路３には３進カウンタの出力端子４．
５．６からの信号が入り、それらの出力は情報人力パル
スが止まると第３図に示す様に対応する端数の出力が１
ワード・タイム以上ハイ・レベルを保持し続けることを
利用してパルス終了を検出している。

パルス終了検出回路３のより詳細な回路例を第４図に示
す。

第４図に於いて入力端子３５．３６．３７には第１図の
３進カウンタの出力端子４，５，６の信号を反転して入
力する入力端子である。

これらが一方の入力となっている２人力論理和ゲー）３
８．３９．４００共通の他方入力端子３２には第１図の
入力端子１に入ってくる情報人力パルスが入力される。

これらの出力は３人力ＮＡＮＤゲート・４１の入力に接
続される。

したがって論理和ゲー）３Ｂ 、３９．４０の出力は、
情報人力パルスが入ってくる前は３進カウンタは最初に
リセットされたままなので入力端子３５．３６．３７に
はハイ・レベルが入っているため、全てハイ・レベルで
ある。

情報人力パルスが入り始めてからは入力端子３５，３６
，３７に入る信号は交互にロー・レベルに落ちるが、情
報人力パルスが入っている限りは同期パルスの空き時間
はゲー）３８．３９．４０の出力はハイ・レベルである
。

３人力ＮＡＮＤゲート４１の出力は２人力ＮＡＮＤゲー
ト４２の一方の入力に接続され、もう一方の入力端子３
３には常時発生している同期パルスが入力されている。

したがって情報人力パルスが入る前と入っている間は２
人力ＮＡＮＤゲート４２の２人力が同時にハイ・レベル
になることはなく、ゲート４２の出力はハイ・レベルを
最初から保っていることになる。

２人力ＮＡＮＤゲート４３と４４とでＲ−Ｓフリップ・
フロップを構成している。

入力端子３４には電源が入った瞬間に出るリセット・パ
ルスが入力される。

従って出力端子４５は最初からロー・レベルを保ってお
り、ゲート４２の出力は情報人力パルスが止まった時点
で始めて同期パルスのタイミングでロー・レベルになり
この時点で出力４５はハイ・レベルに反転し保持する。

補正パルス発生回路１２はパルス終了信号によって動作
を開始し、３進カウンタの出力４，５゜６のうちどれが
ハイ・レベルになっているかによって発生すべき補正パ
ルスの数を制御するカウンタ回路である。

出力端子１６からは桁上げ数補正パルスを出している。

出力端子１３からは、パルス幅が１ワード・タイムの２
倍演算パルスが３進カウンタの出力４，５，６の状態に
応じた数だけ発生する。

補正パルスの数は次の様にする。

すなわち端数２の％乗（真値１．２５９９２１）を２の
７乗冨１２８および２の％乗（真値１．５８７４０１）
を２（７）４乗−１６で近似すれば良く、このためには
定数２の％乗に対応する出力端子４がハイ・レベルを保
っている場合は７個、定数２の％乗に対応する出力端子
５がハイ・レベルを保っている場合は４個および定数２
に対応する出力端子６がハイ・レベルを保っている場合
は０個の補正用２倍演算パルスを発生させれば良い。

この補正パルスは論理和ゲート１４を通って演算回路へ
行く。

この場合指数（または桁上げ数）の補正として、定数２
０％乗に対しては−２、定数２の％乗に対しては−１、
定数２に対してはＯの指数補正が必要でありこのため、
出力端子１６から例えば定数２０％乗に対しては０１定
数２のＭ乗に対しては１個、定数２に対しては２個の桁
上げパルスを出して、指数を揃える様にしても良い。

結局情報人力パルス数をｎとした場合、光量情報（１／
Ｌ、ｌに対して ｎ＝３Ｎ＋１＝ｃ １／Ｌ ） ・（２Ｎ＋′７−
１０−２二Ｎ＋４゜ ｎ＝３Ｎ＋２＝ｃ ］／Ｌ） ・（２１０−１〕ｎ＝３
Ｎ＋３−＝・・（１／Ｌ ） −（２Ｎ＋” 〕（Ｎ＝
Ｏまたは正の整数） の演算が実行されることになる。

これから判る様に定数の誤差は決して累積されることは
なく、何個の情報人力パルスが入っても定数それのみの
誤差になるだけである。

すなわちｎ ＝ ３ Ｎ ＋ １に対しては２７の定数
２のＭ乗に対する誤差＋１．６％、ｎ ＝ ３ Ｎ＋
２に対しては２４の定数２０％乗に対する誤差＋０．８
％、ｎ＝３Ｎ＋３に対しては誤差Ｏとなる。

これらは実用上充分許容できる誤差範囲である。

第２図は２倍演算回路の基本構成を示す。

シフト・レジスタ２１は４ビツト長で１ディジット分に
相当する。

シフト・レジスタ２２は実際に演算に必要なディジット
長を持っている。

入力端子３０には光量情報がシリアルデータとして入り
、入力端子３１の読み込み制御パルスが入った時に光量
情報はシフト・レジスタに読み込まれる。

ゲート２５，２６，２７，２８により光量情報読み込み
と情報記憶の切り換えが行われる。

入力端子２９には２倍演算パルスが入り、ゲート１７゜
１Ｂ、１９，２０で２倍演算と演算結果記憶の切り換え
が行われる。

つまり入力端子２９に演算パルスが入っている間はシフ
ト・レジスタ２２にはＢ、Ｃ，Ｄ （Ｂｉｎａｒｙ
Ｃｏｄｅ Ｄｅｃｉｍａｉ ）全加算回路２３からの加
算結果が読み込まれ、演算パルスがない間はシフト・レ
ジスタ２１からのデータが読み込まれ、その時読み込み
制御人力３１に信号が入っていなければ自分自身の内容
を記憶していることになる。

ここで２倍演算はシフト・レジスタ２２の内容を、Ｂ、
Ｃ０Ｄ全加算回路２２の２人力ａとｂに同時に接続し、
その加算結果をもとのシフト・レジスタへ戻すことによ
って行われ、それは前のデータの２倍の値になっている
。

したがってこの操作をＭ回繰り返すことによって、シフ
ト・レジスタの最初の内容なＸとすると、２Ｍ−ｘなる
演算結果を得ることができる。

この様にＸの２のＭ乗の演算は、レジスタの内容をＭ回
まわす、すなわちＭワード・タイムで済み、シフト・レ
ジスタも１本で済むので回路構成は非常に簡単になる。

ここで演算時間を概算してみる。

情報人力パルスが最高４０入るとするとこれはｎ＝４０
−３・１３＋ｌとなるのでＮ＝１３、補正演算２３Ａと
なり実行演算は２１３・（２７・１ｏ ”）となる。

従って２倍演算を２０回繰り返すことになるが補正演算
以前の２倍演算パルスは第３図からも分る様に３ワード
・タイムに１個出るので、補正演算以前の演算時間は１
３Ｘ ３＋１ ＝４０ワード・タイムとなる。

この場合２ワード・タイムの空き時間の間に切り捨てま
たは四捨五入等を実行することによりシフト・レジスタ
の桁数を必要最小限にすることができる。

補正演算パルスはデユーティ−５０％で発生さすことに
より、空き時間に切り捨てまたは四捨五入等を行うこと
ができ演算桁数を必要最小限にすることができる。

したがってこの場合補正演算時間は７Ｘ２＝１４ワード
・タイムとなる。

結局演算時間が完了する迄の時間は４０＋１４＝５４ワ
ード・タイムということになる。

定数誤差が最大で＋１．６％あるので４桁以上で演算す
るのは余り意味がないので演算有効桁を３桁とすると空
き時間を入れて１ワード・タイムは５デイシト・タイム
となる。

従って演算時間は５４Ｘ５Ｘ４＝１０８０ビツト・タイ
ムを要することになり、これを演算クロック周波数で言
うと１０８ＫＨｚ以上であれば１０ｍＢ１以内・で演算
を終了することになる。

これはＰ−チャンネルＭＯ８を用いても充分動作可能な
周波数である。

またコンブリメンタリイＭＯ８を用いた場合には特別な
高速設計は勿論不要であり低消費電流、低電圧動作の特
徴を充分発揮できる集積回路化に適した周波数である。

以上の様に本発明によればシャッタ時間を算出するのに
２倍演算のみの繰り返しで演算が行われるので演算用シ
フト・レジスタが１本で済み、制御用回路も格段に簡単
になるので演算回路の素子数が非常に少なくなりまた演
算時間も格段に短縮化されるので、ディジタルシステム
の集積回路化を安価に実現できるようにするものである
。

演算による誤差は演算回数によって蓄積されることがな
いので高精度の演算結果が得られるものである。

さらに演算結果の表示および露出制御カウンタへのデー
タ移動は容易に実現できるものであるので完全自動露出
制御システムを簡単に構成することができる。

絞り優先自動露出制御システムの１例としてブロック・
ダイヤフラムを第５図に示す。

さらに本発明は絞りおよびフィルム感度の情報人力パル
スをステップ数に等しい個数だけ入力するので、外部か
らの絞りおよびフィルム感度の設定は１ステツプ毎に１
パルス増す（または減る）様にすれば良く、これは外部
からの設定を非常に容易にするものである。

例えばステップ数に比例した時間幅の信号を作れば、こ
の信号の期間だけ同期パルスが出力に出る様なゲート回
路を用いることによって容易に可能である。

このステップ数に比例した時間幅の信号を作るのは、例
えば従来のアナログ方式の電子シャッタ回路に於いてマ
グネット駆動信号を作り出しているのと全く同じ原理で
行うことができる。

また全くディジタル的に、カウンタを用いて外部からパ
ルス数を設定する場合でも対応が単調増加または減少で
あることによって設定が容易になるのは明らかであり、
外部メカニズムとの結合という意味から言って好都合な
ものである。

なお最初に述べた定数に／は光量を電気量に変換する測
光時に、変換係数を調整することによって光量情報に含
ませるのは容易にできるものである。

シャッタ時間の演算は絞りおよびフィルム感度の絶対値
には依存せず、基準値からの相対的な値を算出すること
であるのは言うまでもないことである。

最後に付は加えると、以上は絞りを予め設定しておいて
シャッタ時間を演算制御するいわゆる絞り優先方式の自
動露出制御システムに関連して詳しく説明してきたが、
シャッタ時間を予め設定しておき絞りを光量に応じて制
御するいわゆるシャッタ優先方式の自動露出制御システ
ムにも適用できるものである。

すなわち絞り情報Ｆは（１／Ｆ）＝Ｋ（１／Ｌ）・（１
／ＡＳＡ）・（１／Ｔ）なる式で関係づけられるのは最
初に記したシャッタ時間Ｔを求める式より明らかである
。

一方シャツタ時間は大体において２倍系列で設定されて
いるのでこれを設定範囲の最大値をステップＯとしてそ
こから始めると１ ／Ｔ （ｎ ｓ ）〔１／Ｔ（Ｏ）
〕・２ｎ３＝ （１／Ｔ（０））−（２３Ａ）３ｎ３ と表わされる。

したがって絞り制御データは１７Ｆ − ＣＫｌ・ （１／Ｌ） 〕・（２’）ｎ２＋３ｎ３ と
なり、ここでシャッタ時間設定の１ステツプ毎にパルス
を３個増す様に設定してＮ５＝３ｎ３とすれば１／Ｆ＝
〔Ｋ′・（１／Ｌ）〕・（２３Ａ）ｎ２＋Ｎ３となりシ
ャッタ時間の算出と全く同じ方法で絞り制御データ１７
Ｆを得ることができる。

ここでに’＝Ｋ −Ｔ−’ （０）−ＡＳＡ−１（０）
、ｎ３はＯまたは正の整数、である。

以上詳しく説明した実施例回路につき本発明の範囲内で
種々の変形を施すことが可能であり本発明の範囲は特許
請求の範囲記載のすべてにおよぶものである。

【図面の簡単な説明】

第１図と第２図は本発明の実施例を示す構成図であり、
第１図は入力パルス変換回路のブロック・ダイヤグラム
、第２図は２倍演算回路を説明する構成図であり、第４
図はパルス終了検出回路の構成例、第３図は各部の信号
波形を示し第５図は絞り優先自動露出システムの全体の
ブロック・ダイヤグラムである。 ２・・・・・・３進カウンタ、３・・・・・・パルス終
了検出回路、９・・・・・・フリップフロップ、１２・
・・・・・補正パルス発生回路、１４・・・・・・論理
和ゲート、１８，１９゜２６．２７・・・・・・アンド
ゲート、４１．４２，４３゜４４・・・・・・ナントゲ
ート、２０．２５．３８．３９゜４０・・・・・・オア
ゲート、１７，２Ｂ・・・・・・インバータ、２１ ．
２２・・・・・ラフトレジスタ、２３・・・・・・ＢＣ
Ｄ全加算回路。

Claims (1)

【特許請求の範囲】
1. １ シャッタ一時間情報の指数又は絞り制御情報の指数
   と感光体感度情報の指数との和に比例した個数のパルス
   を発生する手段と、上記パルスを計数する手段と、上記
   パルスの発生が終了したことを検出する終了検出回路と
   、上記パルスの個数がＮを零または正の整数とした場合
   に３Ｎ＋１．３Ｎ＋２および３Ｎのいずれかであること
   を判定する手段と、上記終了検出回路によって起動され
   上記判定手段によって判定された上記パルス数が３Ｎ＋
   １および３Ｎ＋２のときはそれぞれ７個および４個の補
   正演算パルスを発生する手段と、上記決定手段で決定さ
   れたＮの値に対応する正規指数パルスと上記補正演算パ
   ルスとを受ける論理和ゲートと、上記補正パルスが３Ｎ
   ＋１および３Ｎ＋２のときにそれぞれ１０−２および１
   ０−１を指示する指数補正信号を発生する指数回路と、
   測定された光量情報（Ｋ／Ｌ）（但しＫは定数）を記憶
   するレジスタと、上記論理和ゲートおよび指数回路から
   の出力にもとすいて上記レジスタに記憶された光量情報
   （Ｋ／Ｌ）を上記論理和ゲートから得られるパルス数に
   応じた回数だけ２倍演算を繰り返し行ない、上記パルス
   数が３Ｎ＋１個の場合は（Ｋ／Ｌ）・２Ｎ＋７・１０−
   ２．３Ｎ＋２個の場合は（Ｋ／Ｌ）・２Ｎ＋４・１０−
   ’、３Ｎ個の場合は（Ｋ／Ｌ）・２Ｎなる演算を行なう
   演算手段とを有し、上記演算手段から絞り制御情報また
   はシャッタ一時間情報を得ることを特徴とする露出機構
   を制御するデータをディジタル算出する回路。