JPS5840918A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPS5840918A JPS5840918A JP56138946A JP13894681A JPS5840918A JP S5840918 A JPS5840918 A JP S5840918A JP 56138946 A JP56138946 A JP 56138946A JP 13894681 A JP13894681 A JP 13894681A JP S5840918 A JPS5840918 A JP S5840918A
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- 230000000295 complement effect Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主として相補型絶縁ゲート構成の半導体集積
回路上に実現するム／Ｄ変換器等に用い微小なる差のあ
る２つの電圧を比較しその大小に応じ九論理電圧を出力
させるのに適した電圧比較回路に関するものである。
回路上に実現するム／Ｄ変換器等に用い微小なる差のあ
る２つの電圧を比較しその大小に応じ九論理電圧を出力
させるのに適した電圧比較回路に関するものである。
従来、相補層絶縁ゲート構成の半導体集積回路に用いる
電圧比較回路としては、第１ｗＪに示すとと（Ｍｌを定
電流源とし、Ｍ２．Ｍｍｌを入力トランジスタとし、Ｍ
４．ＭＳを電流ｉｔ−型負荷として構成し九差動増幅回
路によシ端子λ３に加えられ九電圧の差に比例した出力
電圧を端子６から＊ｂ出し、これをＭ６を定電流負荷と
する反転増１１１）１１によ！７更に増幅する２段構成
の増幅回路を使用していた。
電圧比較回路としては、第１ｗＪに示すとと（Ｍｌを定
電流源とし、Ｍ２．Ｍｍｌを入力トランジスタとし、Ｍ
４．ＭＳを電流ｉｔ−型負荷として構成し九差動増幅回
路によシ端子λ３に加えられ九電圧の差に比例した出力
電圧を端子６から＊ｂ出し、これをＭ６を定電流負荷と
する反転増１１１）１１によ！７更に増幅する２段構成
の増幅回路を使用していた。
第１図をはじめ零履において使用するシンボル社、ｐチ
ャンネルトランジスタを第２図ｉ＠ 、 ｓチャンネル
トランジスタを第２図Ｔｈｌのように定める。
ャンネルトランジスタを第２図ｉ＠ 、 ｓチャンネル
トランジスタを第２図Ｔｈｌのように定める。
共にＧと示したのがゲート、８と示したのがソース、Ｄ
と示したのがドレインである。この２段構成の増幅回路
によれば過電２０００倍〜５ｏｏｏ倍の利得が得られる
が、利得の余裕を得るため普通は更に反転増幅器１２を
１段付加している。１３は前記Ｍ１とＭ６を定電流領域
で動作させる丸めのバイアス電圧供給装置で、例えば第
３図のような回路で実現される。第３図の回路はＭＯ８
） ？ンジスタのゲート電極とドレイン電極とを接続し
たいわゆるダイオード接続され九トランジスタを３個直
列に接続し、端子１と９の間に加えられる電源電圧を分
圧す、るものである。
と示したのがドレインである。この２段構成の増幅回路
によれば過電２０００倍〜５ｏｏｏ倍の利得が得られる
が、利得の余裕を得るため普通は更に反転増幅器１２を
１段付加している。１３は前記Ｍ１とＭ６を定電流領域
で動作させる丸めのバイアス電圧供給装置で、例えば第
３図のような回路で実現される。第３図の回路はＭＯ８
） ？ンジスタのゲート電極とドレイン電極とを接続し
たいわゆるダイオード接続され九トランジスタを３個直
列に接続し、端子１と９の間に加えられる電源電圧を分
圧す、るものである。
かかる電圧比較回路は入力電圧差が減少するとそれにみ
あって増幅段数を増加させねばならず、集積回路内の占
有面積の増大、消費電力の増大を招く。さらに初段の差
動増幅器の同相電圧除去は万全とは言えず、入力電圧差
が数＊Ｖ以下の場合、入力電圧の同相電圧成分が変化す
ると節点６の出とがある。また電源電圧が変動すると！
にも同じ現象が発生する。そのためかかる電圧比較回路
では数ＮＹ以下の差を識別することは不可能である欠点
を有する。
あって増幅段数を増加させねばならず、集積回路内の占
有面積の増大、消費電力の増大を招く。さらに初段の差
動増幅器の同相電圧除去は万全とは言えず、入力電圧差
が数＊Ｖ以下の場合、入力電圧の同相電圧成分が変化す
ると節点６の出とがある。また電源電圧が変動すると！
にも同じ現象が発生する。そのためかかる電圧比較回路
では数ＮＹ以下の差を識別することは不可能である欠点
を有する。
本発明はかかる欠点を除去するため、非常に高感度な電
圧比較回路を少ない素子数によ〕実現する４のである。
圧比較回路を少ない素子数によ〕実現する４のである。
本発明紘、電流Ｒ２−を負荷に持つ差動増幅器と、電流
ミラーを構成するトランジスタと同極性のトランジスタ
２個を交叉結合してその共通ソース電極を電流ミラーの
接地電位まで間欠的に低下させる手段を有する７９ツブ
７０ツブ回路と、前記フリップ７−ツプ０２つＯ陽極が
間欠的に低下するのに同期して強制的に等電位とする手
段と、これらに電圧を供給する手段と、をそれぞれ相補
瀝絶縁ゲートトラｙジスタを用いて構成し、前記フリッ
プフロップ０２つのドレイン電極をそれぞれ前記差動増
幅器の出力端に接続して構成した電圧比Ｍｌ１路である
。
ミラーを構成するトランジスタと同極性のトランジスタ
２個を交叉結合してその共通ソース電極を電流ミラーの
接地電位まで間欠的に低下させる手段を有する７９ツブ
７０ツブ回路と、前記フリップ７−ツプ０２つＯ陽極が
間欠的に低下するのに同期して強制的に等電位とする手
段と、これらに電圧を供給する手段と、をそれぞれ相補
瀝絶縁ゲートトラｙジスタを用いて構成し、前記フリッ
プフロップ０２つのドレイン電極をそれぞれ前記差動増
幅器の出力端に接続して構成した電圧比Ｍｌ１路である
。
以下本発明を、具体的な回路例の一例を示す第４図およ
び端子１６シよび１７に加えるパルスのタイミングの一
例を示す第５図を用いて説明する。
び端子１６シよび１７に加えるパルスのタイミングの一
例を示す第５図を用いて説明する。
本夷論例では信号入力トランジスタＭ２ 、ＭＳとして
ｐチャンネルトランジスタを用い、これらのトランジス
タのソース電極に同じくｐチャンネルトランジス２Ｍ１
のドレイン電極を接続し、さらにＭｌのソース電極を正
電源に接続しであるＯＭｌのゲート電極には節点４を介
してバイアス電圧供給装置１３を接続して一定電圧を供
給し、Ｍｌを定電流回路として動作させるようにしであ
る。
ｐチャンネルトランジスタを用い、これらのトランジス
タのソース電極に同じくｐチャンネルトランジス２Ｍ１
のドレイン電極を接続し、さらにＭｌのソース電極を正
電源に接続しであるＯＭｌのゲート電極には節点４を介
してバイアス電圧供給装置１３を接続して一定電圧を供
給し、Ｍｌを定電流回路として動作させるようにしであ
る。
ｎチャンネルトランジスタＭ４ 、ＭＳは、そのゲート
電極をＭ４のドレイン電極に接続し、さらにＭ４ 、Ｍ
Ｓのドレイン電極をそれぞれＭ ２ 、 ＭＳのドレイ
ン電極に接続し、カレントミラー負荷を持つＣ−ＭＯ８
差動増幅回路を構成している０Ｍ４．ＭＳのドレイン電
極は、出力端５．６として外部に＊シ出すと共に、出力
端５には塾チャンネルトランジスタＭＩＯのゲート電極
およびＭＩＩＣ＋ドレイン電極を接続し、出力端６には
ＭＩＯのドレイン電極およびＭｌｌのダート電極を接続
した交叉結合を威している。ＭＩＯ，Ｍｌｌのソース電
極はｎチャンネルトランジスタＭ１２のドレイン電極と
接続しである。Ｍｌ２のソース電極は負−電源（端子９
）に接続し、そのゲート電極には端子１６を介して第５
図に闇と示したようなパルスを供給する装置を接続して
［１０，Ｍｌｌの共通ソースを低下させる手段とする。
電極をＭ４のドレイン電極に接続し、さらにＭ４ 、Ｍ
Ｓのドレイン電極をそれぞれＭ ２ 、 ＭＳのドレイ
ン電極に接続し、カレントミラー負荷を持つＣ−ＭＯ８
差動増幅回路を構成している０Ｍ４．ＭＳのドレイン電
極は、出力端５．６として外部に＊シ出すと共に、出力
端５には塾チャンネルトランジスタＭＩＯのゲート電極
およびＭＩＩＣ＋ドレイン電極を接続し、出力端６には
ＭＩＯのドレイン電極およびＭｌｌのダート電極を接続
した交叉結合を威している。ＭＩＯ，Ｍｌｌのソース電
極はｎチャンネルトランジスタＭ１２のドレイン電極と
接続しである。Ｍｌ２のソース電極は負−電源（端子９
）に接続し、そのゲート電極には端子１６を介して第５
図に闇と示したようなパルスを供給する装置を接続して
［１０，Ｍｌｌの共通ソースを低下させる手段とする。
また出力端５．６の間にはそれぞれｎチャンネルトラン
ジスタＭ１３のソース、ドレインをそれぞれ接続し、Ｍ
ｌ３のゲート電極には第５図に同として示したようなパ
ルスを供給する装置を接続することによシ、フリップフ
ロップのドレイン電極を強制的に等電位とする手段とし
ている。
ジスタＭ１３のソース、ドレインをそれぞれ接続し、Ｍ
ｌ３のゲート電極には第５図に同として示したようなパ
ルスを供給する装置を接続することによシ、フリップフ
ロップのドレイン電極を強制的に等電位とする手段とし
ている。
これらの回路においてｐチャンネルトランジスタと亀チ
ャンネルトランジスタとを全て逆にして構成することも
可能であシ、電源の極性を逆にすれば同じ機能を実現で
きる。
ャンネルトランジスタとを全て逆にして構成することも
可能であシ、電源の極性を逆にすれば同じ機能を実現で
きる。
−ま時刻−で紘パルス「イ」、「口」共に印加されてい
ない。この時入力端子２に３の電位よシも少し低い電圧
が印加され九とする。するとＭ２には廊より少し多い電
流が流れるので、出力端５の電圧は少し増加する。一方
、出力端６の方Ｂ 、Ｍ ｓ Ｋ流れる電流社減少する
のに対しＭＳのゲート電圧は増大するので、通常入力電
圧差０５０倍以上の電圧降下を生ずる。そこで魁で端子
１６に１イ”のパルスを印加してＭｌ３を導通させると
節点Ｉｓ□電位が降下し、フリップフロップが動作する
。ここでもしＭｌｌとＭｌ２とを同一寸法に作りてあ−
）たとすれがゲート電圧が高い側のトランジス月０１の
方が先に導通し、第５図に破線で示し大同のごとく出力
端６を低下させる。一方、Ｍ１２ｔｉゲート電圧が先に
低下していくために電流はほとんど流れず第５図に集線
で示し九ｒ−旧のごとく最初の電圧を維持する。この７
リツプ７ａツブは出力端５．６０差に感応して動作する
ため、同相成分の変動には影響されない。ここで低電圧
側の最終電圧をトランジスタＯ閾値電圧よシ低くするた
め、ＭｌｌおよびＭ １２０チャンネル幅をチャンネル
長で除した商をＭ４およびＭＳについて同様にして求め
た値０５倍以上にとるのが望ましい。まえ、出力端へ６
に付随する寄生容量が異なる。すなわち５に社Ｍ４゜Ｍ
Ｓのゲートが接続され、６に社これに和尚する容量がな
いといりた不均衡が存在するため、節点１５の電位の降
下が出力端Ｏ電圧低下の速度よル著しく大きくなると動
作に不安定が生ずるので、ＭｌｌおよびＭｌ２のチャン
ネル幅をチャンネル長で除した商の半分以下とし、かつ
Ｍｌ、Ｍｌについて同様にして求めた値よ）も大きくす
るのが望ましい。との電圧比較回路で紘次の比較動作に
入るためには第４図中に１０と囲んで示した差動増＠器
が純粋Ｏ差動増幅器として動作している状態で、第５図
「イ」のパルスを印加させねばならない。「イ」のパル
スを低下させるとＭｌ３がオツし、Ｍｌｌにはｇ＊が流
れなくなり、出力端６の電位は上昇して差動増幅器に近
づくが、この充電時に％Ｍ５を通して電流が多く流れる
ため、差動増幅器の状態に復帰するのに時間がかかる。
ない。この時入力端子２に３の電位よシも少し低い電圧
が印加され九とする。するとＭ２には廊より少し多い電
流が流れるので、出力端５の電圧は少し増加する。一方
、出力端６の方Ｂ 、Ｍ ｓ Ｋ流れる電流社減少する
のに対しＭＳのゲート電圧は増大するので、通常入力電
圧差０５０倍以上の電圧降下を生ずる。そこで魁で端子
１６に１イ”のパルスを印加してＭｌ３を導通させると
節点Ｉｓ□電位が降下し、フリップフロップが動作する
。ここでもしＭｌｌとＭｌ２とを同一寸法に作りてあ−
）たとすれがゲート電圧が高い側のトランジス月０１の
方が先に導通し、第５図に破線で示し大同のごとく出力
端６を低下させる。一方、Ｍ１２ｔｉゲート電圧が先に
低下していくために電流はほとんど流れず第５図に集線
で示し九ｒ−旧のごとく最初の電圧を維持する。この７
リツプ７ａツブは出力端５．６０差に感応して動作する
ため、同相成分の変動には影響されない。ここで低電圧
側の最終電圧をトランジスタＯ閾値電圧よシ低くするた
め、ＭｌｌおよびＭ １２０チャンネル幅をチャンネル
長で除した商をＭ４およびＭＳについて同様にして求め
た値０５倍以上にとるのが望ましい。まえ、出力端へ６
に付随する寄生容量が異なる。すなわち５に社Ｍ４゜Ｍ
Ｓのゲートが接続され、６に社これに和尚する容量がな
いといりた不均衡が存在するため、節点１５の電位の降
下が出力端Ｏ電圧低下の速度よル著しく大きくなると動
作に不安定が生ずるので、ＭｌｌおよびＭｌ２のチャン
ネル幅をチャンネル長で除した商の半分以下とし、かつ
Ｍｌ、Ｍｌについて同様にして求めた値よ）も大きくす
るのが望ましい。との電圧比較回路で紘次の比較動作に
入るためには第４図中に１０と囲んで示した差動増＠器
が純粋Ｏ差動増幅器として動作している状態で、第５図
「イ」のパルスを印加させねばならない。「イ」のパル
スを低下させるとＭｌ３がオツし、Ｍｌｌにはｇ＊が流
れなくなり、出力端６の電位は上昇して差動増幅器に近
づくが、この充電時に％Ｍ５を通して電流が多く流れる
ため、差動増幅器の状態に復帰するのに時間がかかる。
そこで時刻−でパルス（」を零に戻すと同時にパルス「
口」を端子１７に印加し、Ｍｌｏを導通させると出力端
５と６とは短絡され、電圧は短絡前にとの２つの端子に
加わりていえ電圧の中間値となる。すなわち、出力端５
は低下する。するとＭ４シよびＭＳのゲート電圧祉低下
する九めＭ４ 、ＭＳＯ抵抗は増大し、接地側に流れる
電流は減少する。したがって初期状態に戻る時間は、前
記操作をしない場合に比して数百倍以上早くなる。この
ようにするとパルスを零に戻す第５図の時刻−〇タイき
、ングの後すぐ次の比較に入るととができるようになる
ため、高速の（）返し比較が可能となる。
口」を端子１７に印加し、Ｍｌｏを導通させると出力端
５と６とは短絡され、電圧は短絡前にとの２つの端子に
加わりていえ電圧の中間値となる。すなわち、出力端５
は低下する。するとＭ４シよびＭＳのゲート電圧祉低下
する九めＭ４ 、ＭＳＯ抵抗は増大し、接地側に流れる
電流は減少する。したがって初期状態に戻る時間は、前
記操作をしない場合に比して数百倍以上早くなる。この
ようにするとパルスを零に戻す第５図の時刻−〇タイき
、ングの後すぐ次の比較に入るととができるようになる
ため、高速の（）返し比較が可能となる。
次に入力端子２が３よ〉少し高い場合について説明する
。この場合にはＭｌのゲート・ソース間電圧がＭＳのそ
れよりも小さいので、Ｍｌに流れる電流はＭＳに流れる
電流よシも少なくなる。するとＭ４に流れる電流も減少
するから、出力端５の電圧が低下する。一方、ＭＳに流
れる電流は増加するがゲート電圧は低下する大め、出力
端子６の電圧社入力電圧差に対し５０倍以上増加する。
。この場合にはＭｌのゲート・ソース間電圧がＭＳのそ
れよりも小さいので、Ｍｌに流れる電流はＭＳに流れる
電流よシも少なくなる。するとＭ４に流れる電流も減少
するから、出力端５の電圧が低下する。一方、ＭＳに流
れる電流は増加するがゲート電圧は低下する大め、出力
端子６の電圧社入力電圧差に対し５０倍以上増加する。
ここで端子１６にパルス「イ」を印加すると節点１５の
電圧が低下し、フリップ７０ツブが動作する。これは館
５１１の時刻−のタイｉｙグである。すなわちＭｌ２が
先に導通し、出力端５の電圧を急速に低下させる。する
とＭ４．Ｍ５０ゲート電圧が低下しこの両ト２ンジスタ
に流れる電流を減少させるため、出力端６の電圧は上昇
し、ＭＳ 、ＭＳのソース電圧に等しい電圧まで上昇す
る。一方出力端５はＭｌ２．Ｍ１３０＃ｙｌｌｌ奮抵抗
と定電流源の電流との積で定まる電圧まで低下し、論理
状態が定まる。
電圧が低下し、フリップ７０ツブが動作する。これは館
５１１の時刻−のタイｉｙグである。すなわちＭｌ２が
先に導通し、出力端５の電圧を急速に低下させる。する
とＭ４．Ｍ５０ゲート電圧が低下しこの両ト２ンジスタ
に流れる電流を減少させるため、出力端６の電圧は上昇
し、ＭＳ 、ＭＳのソース電圧に等しい電圧まで上昇す
る。一方出力端５はＭｌ２．Ｍ１３０＃ｙｌｌｌ奮抵抗
と定電流源の電流との積で定まる電圧まで低下し、論理
状態が定まる。
初期状態への復帰は時ｔｓｔｓｏ場金と同じく端子１７
にパルス「口」が印加されＭＩＯが導通すると、出力端
へ６の電圧は論理状態での両出力電圧の中間Ｏ電圧とな
る。％／％壕中間電圧がパルス「イ」が印加される前よ
）も低ければ、Ｍ４．ＭＳの抵抗値が増大してこれらに
流れる電流がパルス【」が印加される前よシも減少して
充電を加速し、高社れば抵抗値が減少して流れる電流が
増大するので放電が加速されるので、初期状態への復帰
が早くなる。
にパルス「口」が印加されＭＩＯが導通すると、出力端
へ６の電圧は論理状態での両出力電圧の中間Ｏ電圧とな
る。％／％壕中間電圧がパルス「イ」が印加される前よ
）も低ければ、Ｍ４．ＭＳの抵抗値が増大してこれらに
流れる電流がパルス【」が印加される前よシも減少して
充電を加速し、高社れば抵抗値が減少して流れる電流が
増大するので放電が加速されるので、初期状態への復帰
が早くなる。
第１図は従来用いられている差動増幅器ｌＯと反転増幅
Ｉ！ １１ 、１２を用いた電圧比較回路で、１３はバ
イアス電圧供給装置である。第２図−１，（ｂｌａ）ラ
ンジスタのシンぽルの説明図である。第３図はバイアス
電圧供給装置の回路例である。第４図は本発明の実施の
一例について示した回路図であシ、第５ ＩＷＩ 、
Ｈ、＄１ 、 Ｈｍは第４図の端子１６および１７に加
えるパルスのタインング図および出力電圧波形の一例を
示したものである。 図中ＭＸＸと記したのはトランジスタであシ、数字のみ
を付したのは節点もしくは端子である。 慴１６ａ 第３１ ／Ｆ５２０
Ｉ！ １１ 、１２を用いた電圧比較回路で、１３はバ
イアス電圧供給装置である。第２図−１，（ｂｌａ）ラ
ンジスタのシンぽルの説明図である。第３図はバイアス
電圧供給装置の回路例である。第４図は本発明の実施の
一例について示した回路図であシ、第５ ＩＷＩ 、
Ｈ、＄１ 、 Ｈｍは第４図の端子１６および１７に加
えるパルスのタインング図および出力電圧波形の一例を
示したものである。 図中ＭＸＸと記したのはトランジスタであシ、数字のみ
を付したのは節点もしくは端子である。 慴１６ａ 第３１ ／Ｆ５２０
Claims (1)
- 電流ξ２−を負荷に持つ差動増幅器と、前記電流Ｒ２−
を構成するトランジスタと同極性のトランジスタ２個を
交さ結合してその共通ソース電極を電流！！フッ−接地
電位まで間欠的に低下させる手段を有する７リツプフロ
ツプ回路と、前記フリップ７０ツブの２−）のドレイン
電極が間欠的に低下するのに同期して強制的に勢電位と
する手段とこれらに電圧を供給する手段と、をそれぞれ
相補型絶縁ゲートトランジスタを用いて前記７ｖツブフ
ロツプの２つの陽極をそれぞれ前記差動増幅器の出力端
に接続し良、ことを特徴とする電圧比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138946A JPS5840918A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
| US06/414,724 US4511810A (en) | 1981-09-03 | 1982-09-03 | Voltage comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138946A JPS5840918A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840918A true JPS5840918A (ja) | 1983-03-10 |
| JPH0345576B2 JPH0345576B2 (ja) | 1991-07-11 |
Family
ID=15233843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138946A Granted JPS5840918A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4511810A (ja) |
| JP (1) | JPS5840918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103187957A (zh) * | 2011-12-28 | 2013-07-03 | 华润矽威科技（上海）有限公司 | 用于开关电源电路的复用器 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618785A (en) * | 1984-09-06 | 1986-10-21 | Thomson Components - Mostek Corporation | CMOS sense amplifier with level shifter |
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
| DE3565351D1 (en) * | 1985-06-28 | 1988-11-03 | Itt Ind Gmbh Deutsche | Inverter circuit realized by using cmos transistor technique |
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
| US4717838A (en) * | 1986-11-14 | 1988-01-05 | National Semiconductor Corporation | High input impedance, high gain CMOS strobed comparator |
| US4749955A (en) * | 1986-12-29 | 1988-06-07 | Delco Electronics Corporation | Low voltage comparator circuit |
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