JP3476363B2 - バンドギャップ型基準電圧発生回路 - Google Patents
バンドギャップ型基準電圧発生回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、バンドギャップ型
基準電圧発生回路に関し、特に、応答速度を向上させた
バンドギャップ型基準電圧発生回路に関する。
基準電圧発生回路に関し、特に、応答速度を向上させた
バンドギャップ型基準電圧発生回路に関する。
【０００２】
【従来の技術】従来、集積回路等を駆動するための電圧
は、安定した基準の電圧である必要があるため、バンド
ギャップ型基準電圧発生回路が用いられていた。図７
は、従来のバンドギャップ型基準電圧発生回路の回路図
である。
は、安定した基準の電圧である必要があるため、バンド
ギャップ型基準電圧発生回路が用いられていた。図７
は、従来のバンドギャップ型基準電圧発生回路の回路図
である。
【０００３】図７に示した従来のバンドギャップ型基準
電圧発生回路は、電源電圧Ｖｄｄを供給して、第１回路
要素と第２回路要素のｎチャンネルＦＥＴを弱反転動作
させることにより、半導体のバンド構造で決まる基準電
圧Ｖｏを発生させる。
電圧発生回路は、電源電圧Ｖｄｄを供給して、第１回路
要素と第２回路要素のｎチャンネルＦＥＴを弱反転動作
させることにより、半導体のバンド構造で決まる基準電
圧Ｖｏを発生させる。
【０００４】すなわち、Ｄ１とＤ２の接合面積比を１：
Ｎとし、ＲとｘＲの抵抗比を１：ｘとすると、安定状態
においては、回路出力電圧ＶｏはＶｆ＋（ｘｋＴ／ｑ）
・ｌｎＮとなる。ここで、Ｖｆは、ｎ型半導体の真性キ
ャリア濃度をｎｉとし、ドナー濃度をｎｄとすると、
（ｋＴ／ｑ）・ｌｎ（ｎｄ／ｎｉ）であらわされる。
Ｎとし、ＲとｘＲの抵抗比を１：ｘとすると、安定状態
においては、回路出力電圧ＶｏはＶｆ＋（ｘｋＴ／ｑ）
・ｌｎＮとなる。ここで、Ｖｆは、ｎ型半導体の真性キ
ャリア濃度をｎｉとし、ドナー濃度をｎｄとすると、
（ｋＴ／ｑ）・ｌｎ（ｎｄ／ｎｉ）であらわされる。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
のバンドギャップ型基準電圧発生回路では、外部電源投
入時に、ＦＥＴのゲート電位が確定せず、速やかに基準
電圧Ｖｏが選られないという欠点があった。
のバンドギャップ型基準電圧発生回路では、外部電源投
入時に、ＦＥＴのゲート電位が確定せず、速やかに基準
電圧Ｖｏが選られないという欠点があった。
【０００６】そこで、本発明は、外部電源投入後速やか
に基準電圧を発生することができる高速のバンドキャッ
プ型基準電圧発生回路を提供することを課題としてい
る。
に基準電圧を発生することができる高速のバンドキャッ
プ型基準電圧発生回路を提供することを課題としてい
る。
【０００７】
【課題を解決するための手段】本発明によれば、弱反転
状態で動作するｎチャンネルＦＥＴ（Ｎ１０）と、ｐチ
ャンネルＦＥＴ（Ｐ１０）とを有する第１回路要素と、
弱反転状態で動作するｎチャンネルＦＥＴ（Ｎ２０）
と、ｐチャンネルＦＥＴ（Ｐ２０）と、抵抗（Ｒ１）と
を有する第２回路要素と、ｐチャンネルＦＥＴ（Ｐ３
０）と、抵抗（Ｒ２）とを有し、、前記ｐチャンネルＦ
ＥＴ（Ｐ３０）から基準電圧を出力する第３回路要素と
を並列接続した回路に、更に、ｐチャンネルＦＥＴ（Ｐ
４０）と、バイアス電圧により動作するｎチャンネルＦ
ＥＴ（Ｎ４０）とを有する第４回路要素を並列接続し、
前記第１回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ１０）のドレインと前記ｐチャンネルＦＥＴ（Ｐ１
０）のドレインとを接続し、前記ｐチャンネルＦＥＴ
（Ｐ１０）のソースを高電位側電源に接続し、前記ｎチ
ャンネルＦＥＴ（Ｎ１０）のソースを低電位側電源に接
続し、前記第２回路要素においては、前記ｎチャンネル
ＦＥＴ（Ｎ２０）のドレインと、前記ｐチャンネルＦＥ
Ｔ（Ｐ２０）のドレインとを接続するとともに、前記ｎ
チャンネルＦＥＴ（Ｎ２０）のソースと前記抵抗（Ｒ
１）の一端とを接続し、前記ｐチャンネルＦＥＴ（Ｐ２
０）のソースを前記高電位側電源に接続し、前記抵抗
（Ｒ１）の他端を前記低電位側電源に接続し、前記第３
回路要素においては、前記ｐチャンネルＦＥＴ（Ｐ３
０）のドレインと前記抵抗（Ｒ２）の一端とを接続し、
前記ｐチャンネルＦＥＴ（Ｐ３０）のソースを前記高電
位側電源に接続し、前記抵抗（Ｒ２）の他端を前記低電
位側電源に接続し、前記第４回路要素においては、前記
ｐチャンネルＦＥＴ（Ｐ４０）のドレイン及びゲート
と、前記ｎチャンネルＦＥＴ（Ｎ４０）のドレインとを
接続し、前記ｐチャンネルＦＥＴ（Ｐ４０）のソースを
前記高電位側電源に接続し、前記ｎチャンネルＦＥＴ
（Ｎ４０）のソースを前記低電位側電源に接続し、前記
第１回路要素の前記ｐチャンネルＦＥＴ（Ｐ１０）のゲ
ートと、前記第２回路要素の前記ｐチャンネルＦＥＴ
（Ｐ２０）のゲートと、前記第３回路要素の前記ｐチャ
ンネルＦＥＴ（Ｐ３０）のゲートと、前記第２回路要素
の前記ｐチャンネルＦＥＴ（Ｐ２０）のドレインとを接
続して第１のカレントミラーを構成し、前記第１回路要
素の前記ｎチャンネルＦＥＴ（Ｎ１０）のゲート及びド
レイン、前記第２回路要素の前記ｎチャンネルＦＥＴ
（Ｎ２０）のゲートとを接続して第２のカレントミラー
回路を構成し、前記第２回路要素の前記ｎチャンネルＦ
ＥＴ（Ｎ２０）のドレインと、前記第４回路要素の前記
ｎチャンネルＦＥＴ（Ｎ４０）のドレインとをキャパシ
タを介して接続し、前記バイアス電圧により前記第４回
路要素のｎチャンネルＦＥＴ（Ｎ４０）をオン状態とす
ることにより、前記キャパシタの端子電圧を低下させ、
前記低下した前記端子電圧により、前記第１回路要素の
前記ｐチャネルＦＥＴ（Ｐ１０）及び前記第２回路要素
の前記ｐチャンネルＦＥＴ（Ｐ２０）をオン状態にし
て、前記第１回路要素の前記ｎチャンネルＦＥＴ（Ｎ１
０）及び前記第２回路要素の前記ｎチャンネルＦＥＴ
（Ｎ２０）を弱反転動作させることを特徴とするバンド
ギャップ型基準電圧発生回路が提供される。
状態で動作するｎチャンネルＦＥＴ（Ｎ１０）と、ｐチ
ャンネルＦＥＴ（Ｐ１０）とを有する第１回路要素と、
弱反転状態で動作するｎチャンネルＦＥＴ（Ｎ２０）
と、ｐチャンネルＦＥＴ（Ｐ２０）と、抵抗（Ｒ１）と
を有する第２回路要素と、ｐチャンネルＦＥＴ（Ｐ３
０）と、抵抗（Ｒ２）とを有し、、前記ｐチャンネルＦ
ＥＴ（Ｐ３０）から基準電圧を出力する第３回路要素と
を並列接続した回路に、更に、ｐチャンネルＦＥＴ（Ｐ
４０）と、バイアス電圧により動作するｎチャンネルＦ
ＥＴ（Ｎ４０）とを有する第４回路要素を並列接続し、
前記第１回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ１０）のドレインと前記ｐチャンネルＦＥＴ（Ｐ１
０）のドレインとを接続し、前記ｐチャンネルＦＥＴ
（Ｐ１０）のソースを高電位側電源に接続し、前記ｎチ
ャンネルＦＥＴ（Ｎ１０）のソースを低電位側電源に接
続し、前記第２回路要素においては、前記ｎチャンネル
ＦＥＴ（Ｎ２０）のドレインと、前記ｐチャンネルＦＥ
Ｔ（Ｐ２０）のドレインとを接続するとともに、前記ｎ
チャンネルＦＥＴ（Ｎ２０）のソースと前記抵抗（Ｒ
１）の一端とを接続し、前記ｐチャンネルＦＥＴ（Ｐ２
０）のソースを前記高電位側電源に接続し、前記抵抗
（Ｒ１）の他端を前記低電位側電源に接続し、前記第３
回路要素においては、前記ｐチャンネルＦＥＴ（Ｐ３
０）のドレインと前記抵抗（Ｒ２）の一端とを接続し、
前記ｐチャンネルＦＥＴ（Ｐ３０）のソースを前記高電
位側電源に接続し、前記抵抗（Ｒ２）の他端を前記低電
位側電源に接続し、前記第４回路要素においては、前記
ｐチャンネルＦＥＴ（Ｐ４０）のドレイン及びゲート
と、前記ｎチャンネルＦＥＴ（Ｎ４０）のドレインとを
接続し、前記ｐチャンネルＦＥＴ（Ｐ４０）のソースを
前記高電位側電源に接続し、前記ｎチャンネルＦＥＴ
（Ｎ４０）のソースを前記低電位側電源に接続し、前記
第１回路要素の前記ｐチャンネルＦＥＴ（Ｐ１０）のゲ
ートと、前記第２回路要素の前記ｐチャンネルＦＥＴ
（Ｐ２０）のゲートと、前記第３回路要素の前記ｐチャ
ンネルＦＥＴ（Ｐ３０）のゲートと、前記第２回路要素
の前記ｐチャンネルＦＥＴ（Ｐ２０）のドレインとを接
続して第１のカレントミラーを構成し、前記第１回路要
素の前記ｎチャンネルＦＥＴ（Ｎ１０）のゲート及びド
レイン、前記第２回路要素の前記ｎチャンネルＦＥＴ
（Ｎ２０）のゲートとを接続して第２のカレントミラー
回路を構成し、前記第２回路要素の前記ｎチャンネルＦ
ＥＴ（Ｎ２０）のドレインと、前記第４回路要素の前記
ｎチャンネルＦＥＴ（Ｎ４０）のドレインとをキャパシ
タを介して接続し、前記バイアス電圧により前記第４回
路要素のｎチャンネルＦＥＴ（Ｎ４０）をオン状態とす
ることにより、前記キャパシタの端子電圧を低下させ、
前記低下した前記端子電圧により、前記第１回路要素の
前記ｐチャネルＦＥＴ（Ｐ１０）及び前記第２回路要素
の前記ｐチャンネルＦＥＴ（Ｐ２０）をオン状態にし
て、前記第１回路要素の前記ｎチャンネルＦＥＴ（Ｎ１
０）及び前記第２回路要素の前記ｎチャンネルＦＥＴ
（Ｎ２０）を弱反転動作させることを特徴とするバンド
ギャップ型基準電圧発生回路が提供される。
【０００８】上記のバンドギャップ型基準電圧発生回路
において、前記第４回路要素の前記ｐチャンネルＦＥＴ
（Ｐ４０）が、カスコード接続された複数のｐチャンネ
ルＦＥＴ（Ｐ４０、Ｐ４１，．．．，Ｐｊ）に置き換わ
り、該カスコード接続された複数のｐチャンネルＦＥＴ
（Ｐ４０、Ｐ４１，．．．，Ｐｊ）の各ｐチャンネルＦ
ＥＴのゲートとドレインが各々接続され、該カスコード
接続された複数のｐチャンネルＦＥＴ（Ｐ４０、Ｐ４
１，．．．，Ｐｊ）のうちのカスコード接続するソース
を有しない一端のｐチャンネルＦＥＴ（Ｐ４０）の該ソ
ースが前記高電位側電源に接続され、該カスコード接続
された複数のｐチャンネルＦＥＴ（Ｐ４０、Ｐ４
１，．．．，Ｐｊ）のうちのカスコード接続するドレイ
ンを有しない他端のｐチャンネルＦＥＴ（Ｐｊ）の該ド
レインが前記ｎチャンネルＦＥＴ（Ｎ４０）のドレイン
に接続されていてもよい。
において、前記第４回路要素の前記ｐチャンネルＦＥＴ
（Ｐ４０）が、カスコード接続された複数のｐチャンネ
ルＦＥＴ（Ｐ４０、Ｐ４１，．．．，Ｐｊ）に置き換わ
り、該カスコード接続された複数のｐチャンネルＦＥＴ
（Ｐ４０、Ｐ４１，．．．，Ｐｊ）の各ｐチャンネルＦ
ＥＴのゲートとドレインが各々接続され、該カスコード
接続された複数のｐチャンネルＦＥＴ（Ｐ４０、Ｐ４
１，．．．，Ｐｊ）のうちのカスコード接続するソース
を有しない一端のｐチャンネルＦＥＴ（Ｐ４０）の該ソ
ースが前記高電位側電源に接続され、該カスコード接続
された複数のｐチャンネルＦＥＴ（Ｐ４０、Ｐ４
１，．．．，Ｐｊ）のうちのカスコード接続するドレイ
ンを有しない他端のｐチャンネルＦＥＴ（Ｐｊ）の該ド
レインが前記ｎチャンネルＦＥＴ（Ｎ４０）のドレイン
に接続されていてもよい。
【０００９】上記のバンドギャップ型基準電圧発生回路
において、前記第１回路要素の前記ｎチャンネルＦＥＴ
（Ｎ１０）は、カスコード接続された複数のｎチャンネ
ルＦＥＴ（Ｎ１０，．．．，Ｎｋ）に置き換わり、前記
第２回路要素の前記ｎチャンネルＦＥＴ（Ｎ２０）は、
カスコード接続された複数のｎチャンネルＦＥＴ（Ｎ２
０，．．．，Ｎｍ）に置き換わり、前記第１の回路要素
のカスコード接続された各ｎチャンネルＦＥＴのゲート
及びドレインと、前記第２の回路要素のカスコード接続
された各ｎチャンネルＦＥＴのゲートが接続され、カス
コード接続された複数の第３のカレントミラーであって
前記第２のカレントミラーに置き換わるものを構成して
もよい。
において、前記第１回路要素の前記ｎチャンネルＦＥＴ
（Ｎ１０）は、カスコード接続された複数のｎチャンネ
ルＦＥＴ（Ｎ１０，．．．，Ｎｋ）に置き換わり、前記
第２回路要素の前記ｎチャンネルＦＥＴ（Ｎ２０）は、
カスコード接続された複数のｎチャンネルＦＥＴ（Ｎ２
０，．．．，Ｎｍ）に置き換わり、前記第１の回路要素
のカスコード接続された各ｎチャンネルＦＥＴのゲート
及びドレインと、前記第２の回路要素のカスコード接続
された各ｎチャンネルＦＥＴのゲートが接続され、カス
コード接続された複数の第３のカレントミラーであって
前記第２のカレントミラーに置き換わるものを構成して
もよい。
【００１０】上記のバンドギャップ型基準電圧発生回路
においては、前記第１回路要素において、前記ｐチャン
ネルＦＥＴ（Ｐ１０）のドレインと前記ｎチャンネルＦ
ＥＴ（Ｎ１０）のドレインとの間に、前記ｐチャンネル
ＦＥＴ（Ｐ１０）のドレインにソースが接続され、前記
ｎチャンネルＦＥＴ（Ｎ１０）のドレインにドレインが
接続され、ゲートが前記第４回路要素の前記ｎチャンネ
ルＦＥＴ（Ｎ４０）のドレインに接続される第２のｐチ
ャンネルＦＥＴ（Ｐ１１）を備え、前記第３回路要素に
おいて、前記ｐチャンネルＦＥＴ（Ｐ３０）のドレイン
と前記抵抗（Ｒ２）の前記一端の間に、前記ｐチャンネ
ルＦＥＴ（Ｐ３０）のドレインにソースが接続され、前
記抵抗の前記一端にドレインが接続され、ゲートが前記
第４回路要素の前記ｎチャンネルＦＥＴ（Ｎ４０）のド
レインに接続される第２のｐチャンネルＦＥＴ（Ｐ３
１）を備えていてもよい。
においては、前記第１回路要素において、前記ｐチャン
ネルＦＥＴ（Ｐ１０）のドレインと前記ｎチャンネルＦ
ＥＴ（Ｎ１０）のドレインとの間に、前記ｐチャンネル
ＦＥＴ（Ｐ１０）のドレインにソースが接続され、前記
ｎチャンネルＦＥＴ（Ｎ１０）のドレインにドレインが
接続され、ゲートが前記第４回路要素の前記ｎチャンネ
ルＦＥＴ（Ｎ４０）のドレインに接続される第２のｐチ
ャンネルＦＥＴ（Ｐ１１）を備え、前記第３回路要素に
おいて、前記ｐチャンネルＦＥＴ（Ｐ３０）のドレイン
と前記抵抗（Ｒ２）の前記一端の間に、前記ｐチャンネ
ルＦＥＴ（Ｐ３０）のドレインにソースが接続され、前
記抵抗の前記一端にドレインが接続され、ゲートが前記
第４回路要素の前記ｎチャンネルＦＥＴ（Ｎ４０）のド
レインに接続される第２のｐチャンネルＦＥＴ（Ｐ３
１）を備えていてもよい。
【００１１】前記バイアス電圧は、前記バンドギャップ
型基準電圧発生回路に供給する外部電源電圧であっても
よい。
型基準電圧発生回路に供給する外部電源電圧であっても
よい。
【００１２】前記バイアス電圧を供給する回路は、カス
コード接続した複数のｐチャンネルＦＥＴに、カスコー
ド接続した複数のｎチャンネルＦＥＴを接続したＦＥＴ
のカスコード接続回路であり、ｐチャンネルＦＥＴのソ
ースとｎチャンネルＦＥＴのドレインが接続された点か
ら前記バイアス電圧を出力してもよい。
コード接続した複数のｐチャンネルＦＥＴに、カスコー
ド接続した複数のｎチャンネルＦＥＴを接続したＦＥＴ
のカスコード接続回路であり、ｐチャンネルＦＥＴのソ
ースとｎチャンネルＦＥＴのドレインが接続された点か
ら前記バイアス電圧を出力してもよい。
【００１３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１４】図１は、本発明のバンドギャップ型基準電
圧発生回路の回路図である。
圧発生回路の回路図である。
【００１５】図１によれば、本発明のバンドギャップ型
基準電圧発生回路は、第１回路要素１と第２回路要素２
と第３回路要素３とからなる従来のバンドギャップ型基
準電圧発生回路に、更に、バイアス電圧Ｖｂの入力によ
りスイッチング動作するｎチャンネルＦＥＴ（Ｎ４０）
を含む第４回路要素４を並列接続したものである。
基準電圧発生回路は、第１回路要素１と第２回路要素２
と第３回路要素３とからなる従来のバンドギャップ型基
準電圧発生回路に、更に、バイアス電圧Ｖｂの入力によ
りスイッチング動作するｎチャンネルＦＥＴ（Ｎ４０）
を含む第４回路要素４を並列接続したものである。
【００１６】本発明においては、第１回路要素１、第２
回路要素２、第３回路要素間の相互接続は、従来のバン
ドギャップ型基準電圧発生回路と同様である。
回路要素２、第３回路要素間の相互接続は、従来のバン
ドギャップ型基準電圧発生回路と同様である。
【００１７】すなわち、第１回路要素１と第２回路要素
２とは それぞれの有するｐチャンネルＦＥＴ（Ｐ１
０，Ｐ２０）のゲートを接続することにより、相互接続
されている。
２とは それぞれの有するｐチャンネルＦＥＴ（Ｐ１
０，Ｐ２０）のゲートを接続することにより、相互接続
されている。
【００１８】又、第２回路要素２と第３回路要素とは、
それぞれの有するｐチャンネルＦＥＴ（Ｐ２０，Ｐ３
０）のゲートを接続することにより、相互接続されてい
る。
それぞれの有するｐチャンネルＦＥＴ（Ｐ２０，Ｐ３
０）のゲートを接続することにより、相互接続されてい
る。
【００１９】これに加えて、第２回路要素のｎチャンネ
ルＦＥＴ（Ｎ２０）のドレインと第４回路要素のｎチャ
ンネルＦＥＴ（Ｎ４０）のドレインとは、キャパシタＣ
を介して接続されている。
ルＦＥＴ（Ｎ２０）のドレインと第４回路要素のｎチャ
ンネルＦＥＴ（Ｎ４０）のドレインとは、キャパシタＣ
を介して接続されている。
【００２０】次に、図２を参照して、本発明のバンドギ
ャップ型基準電圧発生回路の動作について説明する。
ャップ型基準電圧発生回路の動作について説明する。
【００２１】まず、図示しないバイアス電圧発生手段か
らバイアス電圧Ｖｂが第４回路要素４のｎチャンネルＦ
ＥＴ（Ｎ４０）のゲートに入力されると、ｎチャンネル
ＦＥＴ（Ｎ４０）のドレイン・ソース間が導通して、Ｙ
点の電圧Ｖｙが外部電源電圧ＶｄｄからｎチャンネルＦ
ＥＴ（Ｎ４０）のドレイン電圧まで低下する。
らバイアス電圧Ｖｂが第４回路要素４のｎチャンネルＦ
ＥＴ（Ｎ４０）のゲートに入力されると、ｎチャンネル
ＦＥＴ（Ｎ４０）のドレイン・ソース間が導通して、Ｙ
点の電圧Ｖｙが外部電源電圧ＶｄｄからｎチャンネルＦ
ＥＴ（Ｎ４０）のドレイン電圧まで低下する。
【００２２】そして、Ｖｙの低下に伴い、Ｘ点の電圧Ｖ
ｘは、外部電源電圧Ｖｄｄから、ｐチャンネルＦＥＴ
（Ｐ２０）の浮遊容量とキャパシタＣとで定まる分圧ま
で低下する。
ｘは、外部電源電圧Ｖｄｄから、ｐチャンネルＦＥＴ
（Ｐ２０）の浮遊容量とキャパシタＣとで定まる分圧ま
で低下する。
【００２３】この電圧Ｖｘは、第１回路要素のｐチャン
ネルＦＥＴ（Ｐ１０）のゲート及び第２回路要素のｐチ
ャンネルＦＥＴ（Ｐ２０）のゲートに加わる。従って、
ｐチャンネルＦＥＴ（Ｐ１０）とｐチャンネルＦＥＴ
（Ｐ２０）とがオン状態となる。
ネルＦＥＴ（Ｐ１０）のゲート及び第２回路要素のｐチ
ャンネルＦＥＴ（Ｐ２０）のゲートに加わる。従って、
ｐチャンネルＦＥＴ（Ｐ１０）とｐチャンネルＦＥＴ
（Ｐ２０）とがオン状態となる。
【００２４】このため、オン状態にあるｐチャンネルＦ
ＥＴ（Ｐ１０）のドレイン電圧であるＷ点の電圧Ｖｗ
が、ｎチャンネルＦＥＴ（Ｎ１０）のゲート及びｎチャ
ンネルＦＥＴ（Ｎ２０）のゲートに加わり、両ＦＥＴが
弱反転動作を開始する。
ＥＴ（Ｐ１０）のドレイン電圧であるＷ点の電圧Ｖｗ
が、ｎチャンネルＦＥＴ（Ｎ１０）のゲート及びｎチャ
ンネルＦＥＴ（Ｎ２０）のゲートに加わり、両ＦＥＴが
弱反転動作を開始する。
【００２５】すなわち、図２において、ｎチャンネルＦ
ＥＴ（Ｎ１０）のドレイン電圧Ｖｗが立ち上がり、続い
てｎチャンネルＦＥＴ（Ｎ２０）のソース電圧Ｖｚが立
ち上がり、両ＦＥＴが弱反転動作を開始している。
ＥＴ（Ｎ１０）のドレイン電圧Ｖｗが立ち上がり、続い
てｎチャンネルＦＥＴ（Ｎ２０）のソース電圧Ｖｚが立
ち上がり、両ＦＥＴが弱反転動作を開始している。
【００２６】一方、基準電圧Ｖｏを出力するための第３
回路要素のｐチャンネルＦＥＴ（Ｐ３０）は、既に、点
Ｘの電圧Ｖｘの入力を受けて、ｎチャンネルＦＥＴ（Ｎ
１０）及びｎチャンネルＦＥＴ（Ｎ２０）が動作を開始
する以前から、動作を開始している。従って、弱反転動
作する２つのｎチャンネルＦＥＴ（Ｎ１０，Ｎ２０）が
定常状態に入る時刻ｔ２で、基準電圧Ｖｏも所定値に到
達する。
回路要素のｐチャンネルＦＥＴ（Ｐ３０）は、既に、点
Ｘの電圧Ｖｘの入力を受けて、ｎチャンネルＦＥＴ（Ｎ
１０）及びｎチャンネルＦＥＴ（Ｎ２０）が動作を開始
する以前から、動作を開始している。従って、弱反転動
作する２つのｎチャンネルＦＥＴ（Ｎ１０，Ｎ２０）が
定常状態に入る時刻ｔ２で、基準電圧Ｖｏも所定値に到
達する。
【００２７】本発明においては、外部電源電圧Ｖｄｄが
所定値に到達する時刻Ｔ１に遅れて時刻Ｔ２で所定の基
準電圧Ｖｏを発生している。時間間隔（Ｔ１ − Ｔ２）
は弱反転動作する２つのｎチャンネルＦＥＴ（Ｎ１０，
Ｎ２０）のスイッチング時間である。このように、本発
明のバンドギャップ型基準電圧発生回路は、外部電源投
入後速やかに基準電圧Ｖｏを発生している。
所定値に到達する時刻Ｔ１に遅れて時刻Ｔ２で所定の基
準電圧Ｖｏを発生している。時間間隔（Ｔ１ − Ｔ２）
は弱反転動作する２つのｎチャンネルＦＥＴ（Ｎ１０，
Ｎ２０）のスイッチング時間である。このように、本発
明のバンドギャップ型基準電圧発生回路は、外部電源投
入後速やかに基準電圧Ｖｏを発生している。
【００２８】次に、図３は、第４回路用素子のスイッチ
ング素子として、複数（ｊ個）のｐチャンネルＦＥＴの
カスコード接続を用いる場合の本発明のバンドギャップ
型基準電圧発生回路である。
ング素子として、複数（ｊ個）のｐチャンネルＦＥＴの
カスコード接続を用いる場合の本発明のバンドギャップ
型基準電圧発生回路である。
【００２９】各ｐチャンネルＦＥＴの動作特性が同一で
あると仮定して、ドレイン電流対ゲート・ソース間電圧
特性に現れる閾値電圧をＶｔとすると、オン状態での点
ｙの電圧Ｖｙは、Ｖｄｄ−（ｊ−３９）×Ｖｔとなる。
このように、Ｖｙを低くすることにより、ｐチャンネル
ＦＥＴ（Ｐ１０、Ｐ２０、Ｐ３０）のゲートに加わる電
圧をより低くして、ｐチャンネルＦＥＴ（Ｐ１０、Ｐ２
０、Ｐ３０）を速やかにオン状態となるようにしてい
る。
あると仮定して、ドレイン電流対ゲート・ソース間電圧
特性に現れる閾値電圧をＶｔとすると、オン状態での点
ｙの電圧Ｖｙは、Ｖｄｄ−（ｊ−３９）×Ｖｔとなる。
このように、Ｖｙを低くすることにより、ｐチャンネル
ＦＥＴ（Ｐ１０、Ｐ２０、Ｐ３０）のゲートに加わる電
圧をより低くして、ｐチャンネルＦＥＴ（Ｐ１０、Ｐ２
０、Ｐ３０）を速やかにオン状態となるようにしてい
る。
【００３０】次に、図４は、弱反転動作するｎチャンネ
ルＦＥＴを複数とした場合の本発明のバンドギャップ型
基準電圧発生回路である。図４に示すようにｎチャンネ
ルＦＥＴをカスコード接続すれば、カスコード全体のド
レイン電圧対ドレイン電流特性における飽和特性は、素
子単体の場合に比べて改善される。従って、点Ｗの電圧
Ｖｗ、点Ｘの電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低
減させて、回路を動作させることができるようになる。
ルＦＥＴを複数とした場合の本発明のバンドギャップ型
基準電圧発生回路である。図４に示すようにｎチャンネ
ルＦＥＴをカスコード接続すれば、カスコード全体のド
レイン電圧対ドレイン電流特性における飽和特性は、素
子単体の場合に比べて改善される。従って、点Ｗの電圧
Ｖｗ、点Ｘの電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低
減させて、回路を動作させることができるようになる。
【００３１】又、図５は、第１回路要素及び第３回路要
素に２つのｐチャンネルＦＥＴを設けた場合の本発明の
バンドギャップ型基準電圧発生回路である。
素に２つのｐチャンネルＦＥＴを設けた場合の本発明の
バンドギャップ型基準電圧発生回路である。
【００３２】図５に示すように、第１回路要素１のｐチ
ャンネルＦＥＴ（Ｐ１１）のゲートと第３回路要素３の
ｐチャンネルＦＥＴ（Ｐ３１）のゲートは点Ｙに接続さ
れている。従って、バイアス電圧Ｖｂの入力を受けて、
第４回路要素のｎチャンネルＦＥＴ（Ｎ４０）がオン状
態となると同時にｐチャンネルＦＥＴ（Ｐ１１、Ｐ３
１）のゲート電圧が確定する。
ャンネルＦＥＴ（Ｐ１１）のゲートと第３回路要素３の
ｐチャンネルＦＥＴ（Ｐ３１）のゲートは点Ｙに接続さ
れている。従って、バイアス電圧Ｖｂの入力を受けて、
第４回路要素のｎチャンネルＦＥＴ（Ｎ４０）がオン状
態となると同時にｐチャンネルＦＥＴ（Ｐ１１、Ｐ３
１）のゲート電圧が確定する。
【００３３】ところで、点Ｙの電圧Ｖｙが確定すると同
時に、点Ｘの電圧Ｖｘが確定するから、ｐチャンネルＦ
ＥＴ（Ｐ１Ｏ，Ｐ１１，Ｐ３０，Ｐ３１）のゲート電圧
は同時に確定し、同時にスイッチング動作を開始する。
時に、点Ｘの電圧Ｖｘが確定するから、ｐチャンネルＦ
ＥＴ（Ｐ１Ｏ，Ｐ１１，Ｐ３０，Ｐ３１）のゲート電圧
は同時に確定し、同時にスイッチング動作を開始する。
【００３４】しかも、ｐチャンネルＦＥＴ（Ｐ１０，Ｐ
１１）及びｐチャンネルＦＥＴ（Ｐ３０，Ｐ３１）はそ
れぞれカスコード接続となっており、素子単体の場合よ
りも、ドレイン電圧対ドレイン電流特性における飽和特
性が改善されている。従って、点Ｗの電圧Ｖｗ、点Ｘの
電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低減させて、回
路を動作させることができるようになる。この観点か
ら、上記ｐチャンネルＦＥＴのカスコード接続は、２つ
の素子のカスコード接続にとどまらず、２以上の素子の
カスコード接続であってもよい。
１１）及びｐチャンネルＦＥＴ（Ｐ３０，Ｐ３１）はそ
れぞれカスコード接続となっており、素子単体の場合よ
りも、ドレイン電圧対ドレイン電流特性における飽和特
性が改善されている。従って、点Ｗの電圧Ｖｗ、点Ｘの
電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低減させて、回
路を動作させることができるようになる。この観点か
ら、上記ｐチャンネルＦＥＴのカスコード接続は、２つ
の素子のカスコード接続にとどまらず、２以上の素子の
カスコード接続であってもよい。
【００３５】以上説明した２つのバンドギャップ型基準
電圧発生装置には、バイアス電圧Ｖｂを供給する必要が
あるが、このバイアス電圧Ｖｂは外部電源電圧Ｖｂであ
ってもかまわない。
電圧発生装置には、バイアス電圧Ｖｂを供給する必要が
あるが、このバイアス電圧Ｖｂは外部電源電圧Ｖｂであ
ってもかまわない。
【００３６】ところで、Ｙ点の電圧Ｖｙに応じてＶｂを
決めれば、ｎチャンネルＦＥＴ（Ｎ４０）は、より高速
にスイッチングする。そのために、特に、バイアス電圧
発生回路を設けてもよい。
決めれば、ｎチャンネルＦＥＴ（Ｎ４０）は、より高速
にスイッチングする。そのために、特に、バイアス電圧
発生回路を設けてもよい。
【００３７】図６は、ＦＥＴからなるバイアス発生回路
の一例である。この回路は、カスコード接続した複数の
ｐチャンネルＦＥＴに、カスコード接続した複数のｎチ
ャンネルＦＥＴを接続したＦＥＴのカスコード接続回路
であり、外部電源電圧Ｖｄｄの供給を受けて、ｐチャン
ネルＦＥＴのドレインとｎチャンネルＦＥＴのドレイン
とが接続された点からバイアス電圧Ｖｂを出力するもの
である。
の一例である。この回路は、カスコード接続した複数の
ｐチャンネルＦＥＴに、カスコード接続した複数のｎチ
ャンネルＦＥＴを接続したＦＥＴのカスコード接続回路
であり、外部電源電圧Ｖｄｄの供給を受けて、ｐチャン
ネルＦＥＴのドレインとｎチャンネルＦＥＴのドレイン
とが接続された点からバイアス電圧Ｖｂを出力するもの
である。
【００３８】以上、本発明の実施形態について説明し
た。
た。
【００３９】但し、第3回路要素においては、ダイオー
ドDをアース端子と抵抗(R2)端子との間に挿入して、基
準電圧Voを所望の値だけ持ち上ることとしてもよい。こ
のようにダイオードDを挿入すれば、基準電圧Voの温度
依存性を低減することができる。
ドDをアース端子と抵抗(R2)端子との間に挿入して、基
準電圧Voを所望の値だけ持ち上ることとしてもよい。こ
のようにダイオードDを挿入すれば、基準電圧Voの温度
依存性を低減することができる。
【００４０】又、抵抗R1,R2は、第2回路要素と第3回路
要素の電流をそれぞれ制限するためのものである。但
し、これらの抵抗は、外部電源電圧Vdd、各FETの特性に
応じて省略することは可能である。
要素の電流をそれぞれ制限するためのものである。但
し、これらの抵抗は、外部電源電圧Vdd、各FETの特性に
応じて省略することは可能である。
【００４１】又、アース端子に替えて、負の電圧Vssを
供給する外部電源の出力端子に接続してもよい。
供給する外部電源の出力端子に接続してもよい。
【００４２】
【発明の効果】以上説明した本発明によれば、第１乃至
第３回路要素からなる従来のバンドギャップ型基準電圧
発生回路に対し、更に第４回路要素を付加し、第２回路
要素と第４回路要素とをキャパシタで結合したので、よ
り高速に基準電圧を発生することができる。
第３回路要素からなる従来のバンドギャップ型基準電圧
発生回路に対し、更に第４回路要素を付加し、第２回路
要素と第４回路要素とをキャパシタで結合したので、よ
り高速に基準電圧を発生することができる。
【００４３】又、弱反転動作する２以上のｎチャンネル
ＦＥＴをカスコード接続し、スイッチング動作するｐチ
ャンネルＦＥＴをカスコード接続して、飽和特性を改善
しているので、回路各点での電圧値に対する依存性を緩
和した回路動作が行われ、以って、高速に基準電圧を発
生することができる。
ＦＥＴをカスコード接続し、スイッチング動作するｐチ
ャンネルＦＥＴをカスコード接続して、飽和特性を改善
しているので、回路各点での電圧値に対する依存性を緩
和した回路動作が行われ、以って、高速に基準電圧を発
生することができる。
【図１】本発明のバンドギャップ型基準電圧発生回路。
【図２】本発明のバンドギャップ型基準電圧発生回路の
動作を説明するためのタイムチャート。
動作を説明するためのタイムチャート。
【図３】第４回路要素にカスコード接続を用いた場合の
本発明のバンドギャップ型基準電圧発生回路。
本発明のバンドギャップ型基準電圧発生回路。
【図４】第１回路要素及び第２回路要素にカスコード接
続を用いた場合の本発明のバンドギャップ型基準電圧発
生回路。
続を用いた場合の本発明のバンドギャップ型基準電圧発
生回路。
【図５】第１回路要素と第３回路要素にそれぞれｐチャ
ンネルＦＥＴを一つずつ付加した場合の本発明のバンド
ギャップ型基準電圧発生回路。
ンネルＦＥＴを一つずつ付加した場合の本発明のバンド
ギャップ型基準電圧発生回路。
【図６】第４回路要素にバイアス電圧を供給するバイア
ス電圧発生回路。
ス電圧発生回路。
【図７】従来のバンドギャップ型基準電圧発生回路。
１、１１ 第１回路要素
２、１２ 第２回路要素
３、１３ 第３回路要素
４、１４ 第４回路要素
C キャパシタ
Vdd 外部電源電圧
Vb バイアス電圧
R1,R2 抵抗
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−242425（ＪＰ，Ａ)
特開 平７−325637（ＪＰ，Ａ)
特開 平６−28047（ＪＰ，Ａ)
特開 昭63−265316（ＪＰ，Ａ)
特開 平９−128077（ＪＰ，Ａ)
特開 平９−330137（ＪＰ，Ａ)
特開 平８−321732（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/00 - 5/00
Claims (6)
- 【請求項１】 弱反転状態で動作するｎチャンネルＦＥ
Ｔ（Ｎ１０）と、ｐチャンネルＦＥＴ（Ｐ１０）とを有
する第１回路要素と、弱反転状態で動作するｎチャンネ
ルＦＥＴ（Ｎ２０）と、ｐチャンネルＦＥＴ（Ｐ２０）
と、抵抗（Ｒ１）とを有する第２回路要素と、ｐチャン
ネルＦＥＴ（Ｐ３０）と、抵抗（Ｒ２）とを有し、前記
ｐチャンネルＦＥＴ（Ｐ３０）から基準電圧を出力する
第３回路要素とを並列接続した回路に、更に、ｐチャン
ネルＦＥＴ（Ｐ４０）と、バイアス電圧により動作する
ｎチャンネルＦＥＴ（Ｎ４０）とを有する第４回路要素
を並列接続し、 前記第１回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ１０）のドレインと前記ｐチャンネルＦＥＴ（Ｐ１
０）のドレインとを接続し、前記ｐチャンネルＦＥＴ
（Ｐ１０）のソースを高電位側電源に接続し、前記ｎチ
ャンネルＦＥＴ（Ｎ１０）のソースを低電位側電源に接
続し、 前記第２回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ２０）のドレインと、前記ｐチャンネルＦＥＴ（Ｐ
２０）のドレインとを接続するとともに、前記ｎチャン
ネルＦＥＴ（Ｎ２０）のソースと前記抵抗（Ｒ１）の一
端とを接続し、前記ｐチャンネルＦＥＴ（Ｐ２０）のソ
ースを前記高電位側電源に接続し、前記抵抗（Ｒ１）の
他端を前記低電位側電源に接続し、 前記第３回路要素においては、前記ｐチャンネルＦＥＴ
（Ｐ３０）のドレインと前記抵抗（Ｒ２）の一端とを接
続し、前記ｐチャンネルＦＥＴ（Ｐ３０）のソースを前
記高電位側電源に接続し、前記抵抗（Ｒ２）の他端を前
記低電位側電源に接続し、 前記第４回路要素においては、前記ｐチャンネルＦＥＴ
（Ｐ４０）のドレイン及びゲートと、前記ｎチャンネル
ＦＥＴ（Ｎ４０）のドレインとを接続し、前記ｐチャン
ネルＦＥＴ（Ｐ４０）のソースを前記高電位側電源に接
続し、前記ｎチャンネルＦＥＴ（Ｎ４０）のソースを前
記低電位側電源に接続し、 前記第１回路要素の前記ｐチャンネルＦＥＴ（Ｐ１０）
のゲートと、前記第２回路要素の前記ｐチャンネルＦＥ
Ｔ（Ｐ２０）のゲートと、前記第３回路要素の前記ｐチ
ャンネルＦＥＴ（Ｐ３０）のゲートと、前記第２回路要
素の前記ｐチャンネルＦＥＴ（Ｐ２０）のドレインとを
接続して第１のカレントミラーを構成し、 前記第１回路要素の前記ｎチャンネルＦＥＴ（Ｎ１０）
のゲート及びドレイン、前記第２回路要素の前記ｎチャ
ンネルＦＥＴ（Ｎ２０）のゲートとを接続して第２のカ
レントミラー回路を構成し、 前記第２回路要素の前記ｎチャンネルＦＥＴ（Ｎ２０）
のドレインと、前記第４回路要素の前記ｎチャンネルＦ
ＥＴ（Ｎ４０）のドレインとをキャパシタを介して接続
し、前記バイアス電圧により前記第４回路要素のｎチャ
ンネルＦＥＴ（Ｎ４０）をオン状態とすることにより、
前記キャパシタの端子電圧を低下させ、前記低下した前
記端子電圧により、前記第１回路要素の前記ｐチャネル
ＦＥＴ（Ｐ１０）及び前記第２回路要素の前記ｐチャン
ネルＦＥＴ（Ｐ２０）をオン状態にして、前記第１回路
要素の前記ｎチャンネルＦＥＴ（Ｎ１０）及び前記第２
回路要素の前記ｎチャンネルＦＥＴ（Ｎ２０）を弱反転
動作させることを特徴とするバンドギャップ型基準電圧
発生回路。 - 【請求項２】 請求項１に記載のバンドギャップ型基準
電圧発生回路において、 前記第４回路要素の前記ｐチャンネルＦＥＴ（Ｐ４０）
が、カスコード接続された複数のｐチャンネルＦＥＴ
（Ｐ４０、Ｐ４１，．．．，Ｐｊ）に置き換わり、該カ
スコード接続された複数のｐチャンネルＦＥＴ（Ｐ４
０、Ｐ４１，．．．，Ｐｊ）の各ｐチャンネルＦＥＴの
ゲートとドレインが各々接続され、該カスコード接続さ
れた複数のｐチャンネルＦＥＴ（Ｐ４０、Ｐ４
１，．．．，Ｐｊ）のうちのカスコード接続するソース
を有しない一端のｐチャンネルＦＥＴ（Ｐ４０）の該ソ
ースが前記高電位側電源に接続され、該カスコード接続
された複数のｐチャンネルＦＥＴ（Ｐ４０、Ｐ４
１，．．．，Ｐｊ）のうちのカスコード接続するドレイ
ンを有しない他端のｐチャンネルＦＥＴ（Ｐｊ）の該ド
レインが前記ｎチャンネルＦＥＴ（Ｎ４０）のドレイン
に接続されることを特徴とするバンドギャップ型基準電
圧発生回路。 - 【請求項３】 請求項１に記載のバンドギャップ型基準
電圧発生回路において、 前記第１回路要素の前記ｎチャンネルＦＥＴ（Ｎ１０）
は、カスコード接続された複数のｎチャンネルＦＥＴ
（Ｎ１０，．．．，Ｎｋ）に置き換わり、 前記第２回路要素の前記ｎチャンネルＦＥＴ（Ｎ２０）
は、カスコード接続された複数のｎチャンネルＦＥＴ
（Ｎ２０，．．．，Ｎｍ）に置き換わり、 前記第１の回路要素のカスコード接続された各ｎチャン
ネルＦＥＴのゲート及びドレインと、前記第２の回路要
素のカスコード接続された各ｎチャンネルＦＥＴのゲー
トが接続され、カスコード接続された複数の第３のカレ
ントミラーであって前記第２のカレントミラーに置き換
わるものを構成することを特徴とするバンドギャップ型
基準電圧発生回路。 - 【請求項４】 請求項１に記載のバンドギャップ型基準
電圧発生回路において、 前記第１回路要素において、前記ｐチャンネルＦＥＴ
（Ｐ１０）のドレインと前記ｎチャンネルＦＥＴ（Ｎ１
０）のドレインとの間に、前記ｐチャンネルＦＥＴ（Ｐ
１０）のドレインにソースが接続され、前記ｎチャンネ
ルＦＥＴ（Ｎ１０）のドレインにドレインが接続され、
ゲートが前記第４回路要素の前記ｎチャンネルＦＥＴ
（Ｎ４０）のドレインに接続される第２のｐチャンネル
ＦＥＴ（Ｐ１１）を備え、 前記第３回路要素において、前記ｐチャンネルＦＥＴ
（Ｐ３０）のドレインと前記抵抗（Ｒ２）の前記一端の
間に、前記ｐチャンネルＦＥＴ（Ｐ３０）のドレインに
ソースが接続され、前記抵抗の前記一端にドレインが接
続され、ゲートが前記第４回路要素の前記ｎチャンネル
ＦＥＴ（Ｎ４０）のドレインに接続される第２のｐチャ
ンネルＦＥＴ（Ｐ３１）を備えることを特徴とするバン
ドギャップ型基準電圧発生回路。 - 【請求項５】 前記バイアス電圧は、前記バンドギャッ
プ型基準電圧発生回路に供給する外部電源電圧であるこ
とを特徴とする請求項１乃至請求項４のいずれか１項に
記載のバンドギャップ型基準電圧発生回路。 - 【請求項６】 前記バイアス電圧を供給する回路は、カ
スコード接続した複数のｐチャンネルＦＥＴに、カスコ
ード接続した複数のｎチャンネルＦＥＴを接続したＦＥ
Ｔのカスコード接続回路であり、ｐチャンネルＦＥＴの
ソースとｎチャンネルＦＥＴのドレインが接続された点
から前記バイアス電圧を出力することを特徴とする請求
項１乃至請求項４のいずれか１項に記載のバンドギャッ
プ型基準電圧発生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15777098A JP3476363B2 (ja) | 1998-06-05 | 1998-06-05 | バンドギャップ型基準電圧発生回路 |
| US09/325,733 US6084391A (en) | 1998-06-05 | 1999-06-04 | Bandgap reference voltage generating circuit |
| CNB99107954XA CN1139855C (zh) | 1998-06-05 | 1999-06-04 | 带隙参考电压发生电路 |
| DE19927007A DE19927007B4 (de) | 1998-06-05 | 1999-06-05 | Bandlücken-Bezugsspannung- Erzeugungsschaltung |
| TW088109452A TW426819B (en) | 1998-06-05 | 1999-06-05 | Bandgap reference voltage generating circuit |
| KR1019990020793A KR100301605B1 (ko) | 1998-06-05 | 1999-06-05 | 밴드갭 기준 전압 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15777098A JP3476363B2 (ja) | 1998-06-05 | 1998-06-05 | バンドギャップ型基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11353045A JPH11353045A (ja) | 1999-12-24 |
| JP3476363B2 true JP3476363B2 (ja) | 2003-12-10 |
Family
ID=15656932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15777098A Expired - Fee Related JP3476363B2 (ja) | 1998-06-05 | 1998-06-05 | バンドギャップ型基準電圧発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6084391A (ja) |
| JP (1) | JP3476363B2 (ja) |
| KR (1) | KR100301605B1 (ja) |
| CN (1) | CN1139855C (ja) |
| DE (1) | DE19927007B4 (ja) |
| TW (1) | TW426819B (ja) |
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1999
- 1999-06-04 CN CNB99107954XA patent/CN1139855C/zh not_active Expired - Fee Related
- 1999-06-04 US US09/325,733 patent/US6084391A/en not_active Expired - Lifetime
- 1999-06-05 TW TW088109452A patent/TW426819B/zh not_active IP Right Cessation
- 1999-06-05 KR KR1019990020793A patent/KR100301605B1/ko not_active IP Right Cessation
- 1999-06-05 DE DE19927007A patent/DE19927007B4/de not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102147633A (zh) * | 2010-02-04 | 2011-08-10 | 半导体元件工业有限责任公司 | 产生参考电流和参考电压的混合模式电路与方法 |
| CN102147633B (zh) * | 2010-02-04 | 2016-01-27 | 半导体元件工业有限责任公司 | 产生参考电流和参考电压的混合模式电路与方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000005951A (ko) | 2000-01-25 |
| JPH11353045A (ja) | 1999-12-24 |
| KR100301605B1 (ko) | 2001-10-29 |
| CN1238483A (zh) | 1999-12-15 |
| DE19927007B4 (de) | 2004-06-03 |
| TW426819B (en) | 2001-03-21 |
| US6084391A (en) | 2000-07-04 |
| DE19927007A1 (de) | 1999-12-23 |
| CN1139855C (zh) | 2004-02-25 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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