JPS5831673B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5831673B2 JPS5831673B2 JP54106901A JP10690179A JPS5831673B2 JP S5831673 B2 JPS5831673 B2 JP S5831673B2 JP 54106901 A JP54106901 A JP 54106901A JP 10690179 A JP10690179 A JP 10690179A JP S5831673 B2 JPS5831673 B2 JP S5831673B2
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- current
- line
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- G—PHYSICS
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特に、半導体記憶装置
の語選択信号線のスイッチングの速度を上げるための終
端回路に関する。
の語選択信号線のスイッチングの速度を上げるための終
端回路に関する。
半導体記憶装置を駆動する場合、メモリセルの入力容量
および語アドレス線の浮遊容量等による影響を低減し、
高速で駆動するための回路方式が種々考案されている。
および語アドレス線の浮遊容量等による影響を低減し、
高速で駆動するための回路方式が種々考案されている。
第１図ａは半導体記憶装置の選択信号線のスイッチング
の高速化を図るための従来例である。
の高速化を図るための従来例である。
また、第１図すは第１図ａにおけるワード線電位のスイ
ッチング波形を示す図である。
ッチング波形を示す図である。
第１図すにおいて破線は高速化回路を付加しないときの
波形である。
波形である。
第１図ａに示す従来例は各々のホールド線にダイオード
を付加して△ＩＭなる電流源を接続したものである。
を付加して△ＩＭなる電流源を接続したものである。
選択された（すなわち■ωが高レベルの）語アドレス線
にＩＭ＋△ＩＭを流すことにより、信号線の電位■ωが
下がるときの時間を速くしたものであるが、立上りおよ
び立下りの信号線のクロスポイントまでしか速くならず
、クロスした後は△ＩＭが立上り側に分流し立下り側は
速くならない。
にＩＭ＋△ＩＭを流すことにより、信号線の電位■ωが
下がるときの時間を速くしたものであるが、立上りおよ
び立下りの信号線のクロスポイントまでしか速くならず
、クロスした後は△ＩＭが立上り側に分流し立下り側は
速くならない。
メモリが大容量になり、メモリマトリクスが大きくなる
につれて、ワード線やホールド線に付く容量が大きくな
り、また大容量化に伴ない１セル当りのホールド電流が
小さくなるので立下り波形は遅くなる。
につれて、ワード線やホールド線に付く容量が大きくな
り、また大容量化に伴ない１セル当りのホールド電流が
小さくなるので立下り波形は遅くなる。
その場合、クロスした後の波形はかなり遅い立下りを示
し高速動作に支障をきたす。
し高速動作に支障をきたす。
一方、立上り波形の方もクロスした後、△ＩＭなる電流
が付加されてワード線の負荷が重くなり多少遅くなる欠
点がある。
が付加されてワード線の負荷が重くなり多少遅くなる欠
点がある。
以上の様な欠点を直すための改善策として選択された信
号線が非選択状態へ切り換った後の所定時間定電流を流
すという方式が提案されている。
号線が非選択状態へ切り換った後の所定時間定電流を流
すという方式が提案されている。
この例を第２図ａ、ｂに示す。
第２図ａは回路、第２図すはスイッチング波形である。
ワード線の立上り波形は変えずに、立下り波形を遅らせ
ることにより、上記の目的を遠戚させる回路である。
ることにより、上記の目的を遠戚させる回路である。
第２図ａのＡ点の電位はコンデンサＣ１により立ち上り
は早く立ち下りは遅い。
は早く立ち下りは遅い。
そしてまたＢ点の電位もコンデンサＣ２があるため立ち
上りが早く立ち下り波形はかなりなまった波形となる。
上りが早く立ち下り波形はかなりなまった波形となる。
故にトランジスタＴ３がＯＮする時は早＜ＯＦＦすると
きは除々にＯＦＦする。
きは除々にＯＦＦする。
△ＩＨなる電流はワード線が切換ったあと△ｔなる時間
だけまだ流れており、ワード線の立ち下がり波形は早く
なる。
だけまだ流れており、ワード線の立ち下がり波形は早く
なる。
第２図すにおいて破線は第１図の回路の場合の波形を示
している。
している。
この回路において、Ｔ３がＯＮするときの波形は早くワ
ード線が非選択から選択に移る時すぐに△ＩＨが流れ出
し、ワード線の負荷は重くなる。
ード線が非選択から選択に移る時すぐに△ＩＨが流れ出
し、ワード線の負荷は重くなる。
そのため、ワード線の駆動能力の太きいものはよいが小
さいものは立ち上がりが遅くなる欠点を有する。
さいものは立ち上がりが遅くなる欠点を有する。
また回路を構成する素子数も多く、容量が２つありＩＣ
化した時に多くの容量を作ることはパターンが大きくな
る可能性がある。
化した時に多くの容量を作ることはパターンが大きくな
る可能性がある。
本発明は上記の欠点を解決し、簡単な回路構成によりワ
ード線の立上りおよび立下りのスイッチング速度を高速
化することを目的とし、そのため本発明は選択、非選択
の状態に応じて高、低の異なる電位レベルに駆動される
複数のワード線の各部に複数のメモリセルの一端を接続
するとともに該メモリセルの他端を上記ワード線に対応
づけられたホールド線に接続するよう構成した半導体記
憶装置において、上記複数のホールド線を各々該ホール
ド線対応にもうけられたショットキートランジスタのコ
レクタに接続するとともに、該複数のショットキートラ
ンジスタのエミッタを抵抗を通して共通の電流源に接続
し、さらに該ショットキートランジスタのベースを抵抗
およびコンデンサの並列回路を通して基準電圧に接続し
たことを特徴とする。
ード線の立上りおよび立下りのスイッチング速度を高速
化することを目的とし、そのため本発明は選択、非選択
の状態に応じて高、低の異なる電位レベルに駆動される
複数のワード線の各部に複数のメモリセルの一端を接続
するとともに該メモリセルの他端を上記ワード線に対応
づけられたホールド線に接続するよう構成した半導体記
憶装置において、上記複数のホールド線を各々該ホール
ド線対応にもうけられたショットキートランジスタのコ
レクタに接続するとともに、該複数のショットキートラ
ンジスタのエミッタを抵抗を通して共通の電流源に接続
し、さらに該ショットキートランジスタのベースを抵抗
およびコンデンサの並列回路を通して基準電圧に接続し
たことを特徴とする。
以下、本発明を図面により詳細に説明する。
第３図は本発明による実施例の半導体記憶装置の語選択
回路であり、図中、１ａ−１〜ｌａ−ｍ１１ｎ−１〜Ｉ
ｎ−ｍはメモリセル、２−１〜２−ｎはドライバトラン
ジスタ、３−１〜３− ｎはワード線、４−１〜４−
ｎはホールド線、５−１〜５−ｎはショットキートラン
ジスタ、６−１〜６−ｎ、７−１〜７− ｎは抵抗、８
−１〜８− ｎはコンデンサ、９および１０−１〜１０
−ｎは定電流源、■ｒｅｆは基準電圧である。
回路であり、図中、１ａ−１〜ｌａ−ｍ１１ｎ−１〜Ｉ
ｎ−ｍはメモリセル、２−１〜２−ｎはドライバトラン
ジスタ、３−１〜３− ｎはワード線、４−１〜４−
ｎはホールド線、５−１〜５−ｎはショットキートラン
ジスタ、６−１〜６−ｎ、７−１〜７− ｎは抵抗、８
−１〜８− ｎはコンデンサ、９および１０−１〜１０
−ｎは定電流源、■ｒｅｆは基準電圧である。
実施例の回路において、ホールド線はショットキートラ
ンジスタのコレクタに接続され、各ショットキートラン
ジスタのエミッタは抵抗を通して共通の定電流源に接続
されている。
ンジスタのコレクタに接続され、各ショットキートラン
ジスタのエミッタは抵抗を通して共通の定電流源に接続
されている。
また、各ショットキートランジスタのベースは抵抗とコ
ンデンサの並列回路を通して基準電圧Ｖｒｅｆに接続さ
れている。
ンデンサの並列回路を通して基準電圧Ｖｒｅｆに接続さ
れている。
第３図の回路の動作は次の通りである。
いまワーｔ’線３−１が高レベルでワード線３−ｎが低
レベルの状態になっているものとする。
レベルの状態になっているものとする。
このときショットキートランジスタ５−１を流れる電流
はメモリセル１ａを流れる電流であり、抵抗７−１は微
少なベース電流分しか流れない。
はメモリセル１ａを流れる電流であり、抵抗７−１は微
少なベース電流分しか流れない。
したがって、ショットキートランジスタ５−１のベース
電位は高レベル状態となっている。
電位は高レベル状態となっている。
一方、ショットキートランジスタ５− ｎを流れる電流
は、抵抗７−ｎおよびショットキートランジスタ５−
ｎのベース−コレクタ間のショットキーダイオード部分
を流れる電流である。
は、抵抗７−ｎおよびショットキートランジスタ５−
ｎのベース−コレクタ間のショットキーダイオード部分
を流れる電流である。
したがってショットキートランジスタ５− ｎのベース
電位は低レベル状態となっている。
電位は低レベル状態となっている。
このため、ショットキートランジスタ５−１と５− ｎ
からなるカレント・スイッチを考えた場合、定電流源９
の電流の大部分はショットキートランジスタ５−１を流
れ、ワード線３−１から電流を引張っていることになる
。
からなるカレント・スイッチを考えた場合、定電流源９
の電流の大部分はショットキートランジスタ５−１を流
れ、ワード線３−１から電流を引張っていることになる
。
次にワード線３−１が高レベルから低レベルに、ワード
線３− ｎが低レベルから高レベルにそれぞれ切換る場
合における各部の動作は以下のようになる。
線３− ｎが低レベルから高レベルにそれぞれ切換る場
合における各部の動作は以下のようになる。
まず、メモリセル１ａの図示しないセルトランジスタの
ベース電位が十分に下りショットキートランジスタ５−
１のショットキーダイオード部分に電流が流れ始めるま
で定電流源９の電流はワード線３−１から流れこみワー
ド線３−１のディスチャージを行なう。
ベース電位が十分に下りショットキートランジスタ５−
１のショットキーダイオード部分に電流が流れ始めるま
で定電流源９の電流はワード線３−１から流れこみワー
ド線３−１のディスチャージを行なう。
そして、ショットキートランジスタ５−１のショットキ
ーダイオード部分に電流が流れ始めると、その電流は抵
抗７−１に電位降下を生じ、ショットキートランジスタ
５−１のベース電位を低下させる。
ーダイオード部分に電流が流れ始めると、その電流は抵
抗７−１に電位降下を生じ、ショットキートランジスタ
５−１のベース電位を低下させる。
一方、ワード線３− ｎが十分に高レベルとなると、そ
れまでショットキートランジスタ５−ｎのショットキー
ダイオード部分を経由してショットキートランジスタ５
− ｎのコレクターエミッタ間に流れていた電流に代っ
てワード線３−１側からの電流が定電流源９に流れ始め
、ショットキートランジスタ５− ｎのショットキーダ
イオード部分はカットオフされる。
れまでショットキートランジスタ５−ｎのショットキー
ダイオード部分を経由してショットキートランジスタ５
− ｎのコレクターエミッタ間に流れていた電流に代っ
てワード線３−１側からの電流が定電流源９に流れ始め
、ショットキートランジスタ５− ｎのショットキーダ
イオード部分はカットオフされる。
その結果、ショットキートランジスタ５− ｎのベース
電位は抵抗７−ｎ１コンデンサ８− ｎの時定数にした
がって、ゆっくりと上昇していく。
電位は抵抗７−ｎ１コンデンサ８− ｎの時定数にした
がって、ゆっくりと上昇していく。
そして、ショットキートランジスタ５− ｎのベース電
位がショットキートランジスタ５−１のベース電位より
低い間は、定電流源９の電流はショットキートランジス
タ５−１を通して流れる。
位がショットキートランジスタ５−１のベース電位より
低い間は、定電流源９の電流はショットキートランジス
タ５−１を通して流れる。
その後、ショットキートランジスタ５− ｎのベース電
位がショットキートランジスタ５−１のベース電位より
も高くなると、定電流源９はショットキートランジスタ
５− ｎを通してワード線３−ｎから電流を引張るよう
になる。
位がショットキートランジスタ５−１のベース電位より
も高くなると、定電流源９はショットキートランジスタ
５− ｎを通してワード線３−ｎから電流を引張るよう
になる。
以上のように第３図の回路では、ワード線が選択から非
選択に向う場合、ホールド線が一定電位になるまで定電
流源９に電流を流し続け、逆に、非選択から選択へ向う
場合には抵抗７、コンデンサ８の時定数によって決まる
一定時間、定電流源９への電流は流れず、立上りを遅ら
せることはない。
選択に向う場合、ホールド線が一定電位になるまで定電
流源９に電流を流し続け、逆に、非選択から選択へ向う
場合には抵抗７、コンデンサ８の時定数によって決まる
一定時間、定電流源９への電流は流れず、立上りを遅ら
せることはない。
上記したように、本発明によれば、ワード線が選択から
非選択に向うとき一定時間、ディスチャージ電流を流す
ようにし、逆に非選択から選択に向うとき一定のタイミ
ングをとってからディスチャージ回路を動作させるよう
にしたので、立上りおよび立下りの両方を高速化するこ
とが可能となる。
非選択に向うとき一定時間、ディスチャージ電流を流す
ようにし、逆に非選択から選択に向うとき一定のタイミ
ングをとってからディスチャージ回路を動作させるよう
にしたので、立上りおよび立下りの両方を高速化するこ
とが可能となる。
また、第２図の従来回路と比較して明らかに回路素子数
を減少させることが可能となる。
を減少させることが可能となる。
第１図ａは半導体記憶装置の選択信号線のスイッチング
の高速化を図るための従来例、第１図すは第１図ａのス
イッチング波形、第２図ａは別の従来例の回路、第２図
すは第２図ａのスイッチング波形、第３図は本発明によ
る実施例の半導体記憶装置の語選択回路である。 第３図において１ａ−１〜ｉａ−ｍ、Ｉｎ−１〜ｉｎ−
ｍはメモリセル、２−１〜２−ｎはドライバトランジス
タ、３−１〜３− ｎはワード線、４−１〜４− ｎは
ホールド線、５−１〜５− ｎはショットキートランジ
スタ、９および１Ｏ−ＬＩＯ−ｎは定電流源、Ｖｒｅｆ
は基準電圧である。
の高速化を図るための従来例、第１図すは第１図ａのス
イッチング波形、第２図ａは別の従来例の回路、第２図
すは第２図ａのスイッチング波形、第３図は本発明によ
る実施例の半導体記憶装置の語選択回路である。 第３図において１ａ−１〜ｉａ−ｍ、Ｉｎ−１〜ｉｎ−
ｍはメモリセル、２−１〜２−ｎはドライバトランジス
タ、３−１〜３− ｎはワード線、４−１〜４− ｎは
ホールド線、５−１〜５− ｎはショットキートランジ
スタ、９および１Ｏ−ＬＩＯ−ｎは定電流源、Ｖｒｅｆ
は基準電圧である。
Claims (1)
- １ 選択、非選択の状態に応じて高、低の異なる電位レ
ベルに駆動される複数のワード線の各々に複数のメモリ
セルの一端を接続するとともに、該メモリセルの他端を
上記ワード線に対応づけられたホールド線に接続するよ
う構成した半導体記憶装置において、上記複数のホール
ド線を各々該ホールド線対応にもうけられたショットキ
ートランジスタのコレクタに接続するとともに、該複数
のショットキートランジスタのエミッタを抵抗を通して
共通の電流源に接続し、さらに該ショットキートランジ
スタのベースを抵抗およびコンデンサの並列回路を通し
て基準電圧に接続したことを特徴とす゛る半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54106901A JPS5831673B2 (ja) | 1979-08-22 | 1979-08-22 | 半導体記憶装置 |
| EP80302789A EP0024853B1 (en) | 1979-08-22 | 1980-08-13 | Semiconductor memory circuit including a hold current controlling circuit |
| DE8080302789T DE3068875D1 (en) | 1979-08-22 | 1980-08-13 | Semiconductor memory circuit including a hold current controlling circuit |
| US06/179,900 US4369502A (en) | 1979-08-22 | 1980-08-20 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54106901A JPS5831673B2 (ja) | 1979-08-22 | 1979-08-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5634183A JPS5634183A (en) | 1981-04-06 |
| JPS5831673B2 true JPS5831673B2 (ja) | 1983-07-07 |
Family
ID=14445355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54106901A Expired JPS5831673B2 (ja) | 1979-08-22 | 1979-08-22 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4369502A (ja) |
| EP (1) | EP0024853B1 (ja) |
| JP (1) | JPS5831673B2 (ja) |
| DE (1) | DE3068875D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3004565C2 (de) * | 1980-02-07 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | Integrierte digitale Halbleiterschaltung |
| JPS58147882A (ja) * | 1982-02-27 | 1983-09-02 | Fujitsu Ltd | 半導体記憶装置のワ−ド線放電回路 |
| US4488263A (en) * | 1982-03-29 | 1984-12-11 | Fairchild Camera & Instrument Corp. | Bypass circuit for word line cell discharge current |
| JPS58177591A (ja) * | 1982-04-12 | 1983-10-18 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| JPS58203695A (ja) * | 1982-05-24 | 1983-11-28 | Hitachi Ltd | 半導体駆動回路装置 |
| EP0100160B1 (en) * | 1982-07-02 | 1989-09-06 | Fujitsu Limited | Semiconductor memory devices with word line discharging circuits |
| JPS59180886A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | ワ−ド線放電回路 |
| US4570240A (en) * | 1983-12-29 | 1986-02-11 | Motorola, Inc. | AC Transient driver for memory cells |
| US4627034A (en) * | 1984-11-09 | 1986-12-02 | Fairchild Camera And Instrument Corporation | Memory cell power scavenging apparatus and method |
| US5278795A (en) * | 1987-03-27 | 1994-01-11 | U.S. Philips Corporation | Memory circuit having a line decoder with a Darlington-type switching stage and a discharge current source |
| JPS63263689A (ja) * | 1987-04-20 | 1988-10-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| AU608413B2 (en) * | 1988-03-30 | 1991-03-28 | Abbott Laboratories | Mouse monoclonal antibody (5-21-3) to human immunodeficiency virus gp41 protein |
| JPH02143561A (ja) * | 1988-11-25 | 1990-06-01 | Toshiba Corp | カラー撮像装置 |
| JPH056985A (ja) * | 1991-06-27 | 1993-01-14 | Hamamatsu Photonics Kk | 固体撮像装置 |
| US9455364B2 (en) * | 2010-01-06 | 2016-09-27 | Epir Technologies, Inc. | Tunnel homojunctions in group IV / group II-VI multijunction solar cells |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3736576A (en) * | 1970-11-27 | 1973-05-29 | Plated wire magnetic memory device | |
| IT1012520B (it) * | 1971-11-10 | 1977-03-10 | Ibm | Struttura di memoria monolitica perfezionata |
| US3736574A (en) * | 1971-12-30 | 1973-05-29 | Ibm | Pseudo-hierarchy memory system |
| JPS5341968A (en) * | 1976-09-29 | 1978-04-15 | Hitachi Ltd | Semiconductor circuit |
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
| DE2658523A1 (de) * | 1976-12-23 | 1978-06-29 | Siemens Ag | Halbleiterspeicher |
| US4168490A (en) * | 1978-06-26 | 1979-09-18 | Fairchild Camera And Instrument Corporation | Addressable word line pull-down circuit |
| US4168539A (en) * | 1978-09-15 | 1979-09-18 | Gte Laboratories Incorporated | Memory system with row clamping arrangement |
-
1979
- 1979-08-22 JP JP54106901A patent/JPS5831673B2/ja not_active Expired
-
1980
- 1980-08-13 EP EP80302789A patent/EP0024853B1/en not_active Expired
- 1980-08-13 DE DE8080302789T patent/DE3068875D1/de not_active Expired
- 1980-08-20 US US06/179,900 patent/US4369502A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0024853A1 (en) | 1981-03-11 |
| EP0024853B1 (en) | 1984-08-08 |
| DE3068875D1 (en) | 1984-09-13 |
| JPS5634183A (en) | 1981-04-06 |
| US4369502A (en) | 1983-01-18 |
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