JPS5830235A - ゲ−トアレイ - Google Patents
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- JPS5830235A JPS5830235A JP56129153A JP12915381A JPS5830235A JP S5830235 A JPS5830235 A JP S5830235A JP 56129153 A JP56129153 A JP 56129153A JP 12915381 A JP12915381 A JP 12915381A JP S5830235 A JPS5830235 A JP S5830235A
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- transistor
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- base
- buffer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ゲートアレイ特にその入出カバ、ファの入力
段に関する。
段に関する。
半導体チップに多数の未配線の論理ゲー）？構成してお
き、注文があシ次第、要求回路に応じて配線を施して完
成品とし納品するゲートアレイ又はマスタースライスは
、納期短縮の有力な手段である。鋏論理ゲートとしては
、組合わせると各種の論理回路を構成できる基本ゲート
（これは論理的にはインバータ、入力を複数にすればナ
ントゲート）が採用される。そしてチップ内で基本ゲー
トを組合わせ信号授受する限りでは、配線長が極めて短
くゲートの負荷も小さいので駆動能力、信号振幅は小で
よく、小振幅の方が動作速度を上げることができるので
基本ゲートは小振幅、小駆動能力とすることが多い。し
かし外部との信号授受では駆動能力は犬である必要があ
り、また信号レベルが合わないときはレベル変換してこ
れを合わせる必要があシ、従ってゲートアレイではチッ
プ周辺に信号入出力用バッファを設けるのが一般的であ
る。
き、注文があシ次第、要求回路に応じて配線を施して完
成品とし納品するゲートアレイ又はマスタースライスは
、納期短縮の有力な手段である。鋏論理ゲートとしては
、組合わせると各種の論理回路を構成できる基本ゲート
（これは論理的にはインバータ、入力を複数にすればナ
ントゲート）が採用される。そしてチップ内で基本ゲー
トを組合わせ信号授受する限りでは、配線長が極めて短
くゲートの負荷も小さいので駆動能力、信号振幅は小で
よく、小振幅の方が動作速度を上げることができるので
基本ゲートは小振幅、小駆動能力とすることが多い。し
かし外部との信号授受では駆動能力は犬である必要があ
り、また信号レベルが合わないときはレベル変換してこ
れを合わせる必要があシ、従ってゲートアレイではチッ
プ周辺に信号入出力用バッファを設けるのが一般的であ
る。
第１図は従来のＴＴＬ構成の入出力バッファを示し、論
理は第２図に示すように３人カナンドである。即ち、こ
のナンドゲー） Ｇｉ （Ｇ−も同様）は抵ＫＲｔ〜Ｒ
４、トランジスタＱｔｔ〜Ｑ１４、ダイオードＤＢで構
成され、入力（内部論理ゲートの出力） Ｉｆ〜Ｉ３の
少なくとも１つがＬ（ロー）Ｖペルになれば電源ｖｃｃ
から抵抗Ｒ１、トランジスタＱｌｌのペース、エミ、り
間を通して該内部論理ゲート側に電流が流れ、トランジ
スタＱｕがオフする。トランジスタＱｕがオフするとト
ランジスタＱ１４がオフ、ＱＳＳがオンとなるので出力
ＯムがＨ（７＼イ）レベルとなる。これに対し％ Ｉｆ
〜１．が全てＨＶレベルあると抵抗Ｒ１を流れる電流は
トランジスタＱｔｔのベース、コＶクタ間を通してトラ
ンジスタＱ！雪のベースに流れ、該トランジスタＱｌｚ
ｋ導通させる。
理は第２図に示すように３人カナンドである。即ち、こ
のナンドゲー） Ｇｉ （Ｇ−も同様）は抵ＫＲｔ〜Ｒ
４、トランジスタＱｔｔ〜Ｑ１４、ダイオードＤＢで構
成され、入力（内部論理ゲートの出力） Ｉｆ〜Ｉ３の
少なくとも１つがＬ（ロー）Ｖペルになれば電源ｖｃｃ
から抵抗Ｒ１、トランジスタＱｌｌのペース、エミ、り
間を通して該内部論理ゲート側に電流が流れ、トランジ
スタＱｕがオフする。トランジスタＱｕがオフするとト
ランジスタＱ１４がオフ、ＱＳＳがオンとなるので出力
ＯムがＨ（７＼イ）レベルとなる。これに対し％ Ｉｆ
〜１．が全てＨＶレベルあると抵抗Ｒ１を流れる電流は
トランジスタＱｔｔのベース、コＶクタ間を通してトラ
ンジスタＱ！雪のベースに流れ、該トランジスタＱｌｚ
ｋ導通させる。
トランジスタＱ１！がオンするとトランジスタＱｔｓが
オフ、Ｑｔ４がオンとなるので出力ＯムはＬＬ／ベルと
なる。こうして本回路は内部論理ゲートに対する出力バ
ッファとして働らく。トランジスタＱｌｌは３個のエミ
ッタを持つマルチエミッタ型で入力段を構成し、シング
ルエミッタのトランジスタＱｕは位相反転用、トランジ
スタＱｔｓとＱｔ４ は出力段全形成し、一方がオンな
ら他方はオフとなる逆動作を行なう。図から明らかなよ
うに入力閾値は２ｖｍｍｓ出力のＬ（ｏ−）７ベｋはＱ
ｔ４ ｆ７） Ｖｃ＋ｃに等しく、（Ｌ ４ （Ｖ）程
度、同■（ハイ） Ｌ／へＡ／はＶＣＣＬ ’り Ｐ！
ｔ ２Ｖｍｘ下ッ友値ｆ ｖａｃ ＝ ５ （Ｖ：］
すら＆４［：Ｖ］１！度である。従ってこの出カバ、
ファは内部ゲートも外部回路も共にＴＴＬレベル（閾値
は１．５ Ｖ ）である場合に好ましい。
オフ、Ｑｔ４がオンとなるので出力ＯムはＬＬ／ベルと
なる。こうして本回路は内部論理ゲートに対する出力バ
ッファとして働らく。トランジスタＱｌｌは３個のエミ
ッタを持つマルチエミッタ型で入力段を構成し、シング
ルエミッタのトランジスタＱｕは位相反転用、トランジ
スタＱｔｓとＱｔ４ は出力段全形成し、一方がオンな
ら他方はオフとなる逆動作を行なう。図から明らかなよ
うに入力閾値は２ｖｍｍｓ出力のＬ（ｏ−）７ベｋはＱ
ｔ４ ｆ７） Ｖｃ＋ｃに等しく、（Ｌ ４ （Ｖ）程
度、同■（ハイ） Ｌ／へＡ／はＶＣＣＬ ’り Ｐ！
ｔ ２Ｖｍｘ下ッ友値ｆ ｖａｃ ＝ ５ （Ｖ：］
すら＆４［：Ｖ］１！度である。従ってこの出カバ、
ファは内部ゲートも外部回路も共にＴＴＬレベル（閾値
は１．５ Ｖ ）である場合に好ましい。
ところで、この種のゲー） Ｇ’ｈ ＋ ＧＦ ＊・・
＝−＝が出カバ、７アとして使用される場合、常に入力
Ｉｌ〜ＩＩｓ工４〜Ｉ＠ ｅ ””−一の全部が使用さ
れるとは限らない。
＝−＝が出カバ、７アとして使用される場合、常に入力
Ｉｌ〜ＩＩｓ工４〜Ｉ＠ ｅ ””−一の全部が使用さ
れるとは限らない。
例えばゲー）Ｇλでは入カニ！だけが使用され、入力Ｉ
！ ＊ Ｉ３は空き端子として放置されることもある。
！ ＊ Ｉ３は空き端子として放置されることもある。
これとは逆にゲートＧＩＢ側で４以上の内部回路出力を
まとめて扱い交いこともある。しかし、入力段トランジ
スタＱ！１は３エミ、り型として構成されている（周囲
からアイソＶ−）されたｐ型ベース領域に３個のｎ型エ
ミ、り領域が拡散されている）から１人力の場合もＱｌ
ｌ １個を使用し、４人力の場合は９１１２個使用し
なければならず、無駄が多い。
まとめて扱い交いこともある。しかし、入力段トランジ
スタＱ！１は３エミ、り型として構成されている（周囲
からアイソＶ−）されたｐ型ベース領域に３個のｎ型エ
ミ、り領域が拡散されている）から１人力の場合もＱｌ
ｌ １個を使用し、４人力の場合は９１１２個使用し
なければならず、無駄が多い。
本発明はこの点を改善するもので、その特徴とするとこ
ろは半導体チップに多数の論理ゲートおよびその入力用
又は出力用のバッファを配設してなるゲートアレイにお
いて、該バッファの入力段に、ベースを入力とし、エミ
、りを出力とするＰＮＰ ）ランジスタを複数個設け、
咳ＰＮＰ ）ランジスタは２以上の該パ、７アのいずれ
にも接続可能に構成した点にある。以下、図示の実施例
を参照しながらこれを詳細に説明する。
ろは半導体チップに多数の論理ゲートおよびその入力用
又は出力用のバッファを配設してなるゲートアレイにお
いて、該バッファの入力段に、ベースを入力とし、エミ
、りを出力とするＰＮＰ ）ランジスタを複数個設け、
咳ＰＮＰ ）ランジスタは２以上の該パ、７アのいずれ
にも接続可能に構成した点にある。以下、図示の実施例
を参照しながらこれを詳細に説明する。
第３図は本発明の実施例を示す回路図で、Ｑｌ〜Ｑｓが
入出力バッファ（こ＼では出カバ、ファを想定している
）ＧＡ、ＧＭで共用される入力トランジスタ群であり、
第１図であればマルチエミッタトランジスタＱ１を部分
に相当する。但し、これらのトランジスタＱ１〜Ｑｓは
ｐｎｐ′Ｗｉで、ベースを入力端！１〜ＩＳ％エミッタ
Ｅ１〜Ｅｌ ｔ−出力端とし、コレクタは共通に接地さ
れる。なお、配線前の段階では図示のように各エミッタ
Ｅｔ−にはゲートＧＡｔＧＩのトランジスタＱ！鵞のい
ずれのベースＢム、ＢＢにも接続しないでおく。そして
、要求される回路機能に応じてエミ、りＥ！〜ＥＳヲ選
択的に出カバ、ファの位相反転用トランジスタのベース
Ｂ＊ｆ７ｔけＢＢに接続する。
入出力バッファ（こ＼では出カバ、ファを想定している
）ＧＡ、ＧＭで共用される入力トランジスタ群であり、
第１図であればマルチエミッタトランジスタＱ１を部分
に相当する。但し、これらのトランジスタＱ１〜Ｑｓは
ｐｎｐ′Ｗｉで、ベースを入力端！１〜ＩＳ％エミッタ
Ｅ１〜Ｅｌ ｔ−出力端とし、コレクタは共通に接地さ
れる。なお、配線前の段階では図示のように各エミッタ
Ｅｔ−にはゲートＧＡｔＧＩのトランジスタＱ！鵞のい
ずれのベースＢム、ＢＢにも接続しないでおく。そして
、要求される回路機能に応じてエミ、りＥ！〜ＥＳヲ選
択的に出カバ、ファの位相反転用トランジスタのベース
Ｂ＊ｆ７ｔけＢＢに接続する。
第４図（、）はエミッタＥｌ ｔベースＢＡに接続し、
且つエミッタＥ、〜Ｅ藤ヲ全てベースＢ１に接続するこ
とＫよってゲー） ＧＡをインバータ、ゲー） Ｇｍ
ｔ″４人力ナンドとした例である。同図（ｂ）はエミッ
タＥｌ ＊ Ｅ＊ ｔベースＢＡに接続し、且つエミ、
りＥｓ〜Ｅｓ’ｔベースＢｍに接続することによってＧ
、 ｉ ２人力Ｉｔ ＃ １．のナントゲート、またＧ
ｍ ｆ ５人カニ３〜１、のナントゲートとした例であ
る。同図（ｃ） （ｄ）も同様にしてゲー）Ｇム＋ Ｇ
ｌの入力数を可変したものであり、このバリエージ、ン
はトランジスタＱ１〜Ｑｉの数を増すことで更に増大す
る。
且つエミッタＥ、〜Ｅ藤ヲ全てベースＢ１に接続するこ
とＫよってゲー） ＧＡをインバータ、ゲー） Ｇｍ
ｔ″４人力ナンドとした例である。同図（ｂ）はエミッ
タＥｌ ＊ Ｅ＊ ｔベースＢＡに接続し、且つエミ、
りＥｓ〜Ｅｓ’ｔベースＢｍに接続することによってＧ
、 ｉ ２人力Ｉｔ ＃ １．のナントゲート、またＧ
ｍ ｆ ５人カニ３〜１、のナントゲートとした例であ
る。同図（ｃ） （ｄ）も同様にしてゲー）Ｇム＋ Ｇ
ｌの入力数を可変したものであり、このバリエージ、ン
はトランジスタＱ１〜Ｑｉの数を増すことで更に増大す
る。
このように本発明によれば第１図の従来例に比べてバ、
７ア１個当りの入力数の自由度が増すという利点がある
。
７ア１個当りの入力数の自由度が増すという利点がある
。
第３図の回路で例えば第４図（ｂ）のようにトランジス
タＱｔ ｚ Ｑｔのエミ、り）４ ｅ Ｅ！ｔｌ” ）
ランジスタＱｔｘのベースＢムに接続し友とすると、前
述したようＫＧムは２人力ナンドゲートとなり、入力１
１ 、 Ｉ、の少なくとも一方ｄｉ Ｌレベルになれば
出力０ムはＨとなる。つまシ入力１１ （Ｉ！ ）がＬ
になるとトランジスタＱｒ （Ｑｓ ）が導通して抵抗
Ｒ１ヲ流れる電流の大半はトランジスタＱ！（（ｈ ）
のエミ、り、コレクタ間に流れ、トランジスタＱ！鵞が
オフする。トランジスタＱｎがオフすれば第１図と同様
にトランジスタＱ１４がオフ、Ｑ１０がオンで出力Ｏム
がＨとなる。
タＱｔ ｚ Ｑｔのエミ、り）４ ｅ Ｅ！ｔｌ” ）
ランジスタＱｔｘのベースＢムに接続し友とすると、前
述したようＫＧムは２人力ナンドゲートとなり、入力１
１ 、 Ｉ、の少なくとも一方ｄｉ Ｌレベルになれば
出力０ムはＨとなる。つまシ入力１１ （Ｉ！ ）がＬ
になるとトランジスタＱｒ （Ｑｓ ）が導通して抵抗
Ｒ１ヲ流れる電流の大半はトランジスタＱ！（（ｈ ）
のエミ、り、コレクタ間に流れ、トランジスタＱ！鵞が
オフする。トランジスタＱｎがオフすれば第１図と同様
にトランジスタＱ１４がオフ、Ｑ１０がオンで出力Ｏム
がＨとなる。
入力Ｔｌ ＊ Ｉ鵞が共に■ならＱｓｓ ＊ Ｑ１４が
オン、Ｃｈｓはオフ、出力０ムはＬとなる。こうしてナ
ンド論理が行なわれる。
オン、Ｃｈｓはオフ、出力０ムはＬとなる。こうしてナ
ンド論理が行なわれる。
入力１． ｅ １．のいずれか又は全部がＬのときトラ
ンジスタＱｓ （（ｈ ）のエキ、り、ベース間を通し
て入力端Ｉｆ側に流れる電流はトランジスタＱｔ （Ｑ
ｚ ）の’／ｈｆｓのベース電流であるから、内部回路
側の駆動能力は小さくて済む（内部回路のファンアウト
が大となる）。ちなみに第５図のトランジスタＱ１〜Ｑ
ｓｔ−全てダイオードに置き換えても、ゲートＧＡ、Ｇ
ｌの入力数可変という目的は達成できる。
ンジスタＱｓ （（ｈ ）のエキ、り、ベース間を通し
て入力端Ｉｆ側に流れる電流はトランジスタＱｔ （Ｑ
ｚ ）の’／ｈｆｓのベース電流であるから、内部回路
側の駆動能力は小さくて済む（内部回路のファンアウト
が大となる）。ちなみに第５図のトランジスタＱ１〜Ｑ
ｓｔ−全てダイオードに置き換えても、ゲートＧＡ、Ｇ
ｌの入力数可変という目的は達成できる。
しかしこの場合は入力がＬＬ／ベルのとき抵抗Ｒｘｔ？
流れる電流は該ダイオードを通して全て内部回路側に流
れてしまうので、内部回路のファンアウトが減少する欠
点がある。また、Ｑ１〜ＱＩＩを個々に分離されたｎｐ
ｎ ）ランジスタにしてそれらのコレクタをベースＢＡ
またはＢｍ Ｋ接続すると（入力線はベース、エキ、り
は接地） 、ＧＡ ｅ ＧＷはオ°アゲートとなり、ナ
ンド（基本的にはアンド）論理が要求される場合にけ対
応できない。敢えてｎｐｎ個別トランジスタでナントゲ
ートを構成しようとすれば各トランジスタのベース及び
コレクタを配線で接続し、ベースは抵抗Ｒ，へ、コレク
タはベースＢムへ接続する必要があり、配線が複雑にな
るだけでなく、大きなコレクタ容量が付いてしまう。こ
れに対し、本発明の場合は二定、タ共通接続なのでその
容量は小、さい。
流れる電流は該ダイオードを通して全て内部回路側に流
れてしまうので、内部回路のファンアウトが減少する欠
点がある。また、Ｑ１〜ＱＩＩを個々に分離されたｎｐ
ｎ ）ランジスタにしてそれらのコレクタをベースＢＡ
またはＢｍ Ｋ接続すると（入力線はベース、エキ、り
は接地） 、ＧＡ ｅ ＧＷはオ°アゲートとなり、ナ
ンド（基本的にはアンド）論理が要求される場合にけ対
応できない。敢えてｎｐｎ個別トランジスタでナントゲ
ートを構成しようとすれば各トランジスタのベース及び
コレクタを配線で接続し、ベースは抵抗Ｒ，へ、コレク
タはベースＢムへ接続する必要があり、配線が複雑にな
るだけでなく、大きなコレクタ容量が付いてしまう。こ
れに対し、本発明の場合は二定、タ共通接続なのでその
容量は小、さい。
Ｑ１〜Ｑｉはｐｎｐ ）ランジスタとする利点は、上述
し九論理構成および配線上の問題に留まらない。
し九論理構成および配線上の問題に留まらない。
つまり、第５図（ｂ） Ｋ ｙｒ＜すように第１図のゲ
ートへのＶｔｈはトランジスタＱ１ｔのベース、コレク
タ間電圧とトランジスタＱｔ鵞＋ Ｑ１４の各ベース、
エキ。
ートへのＶｔｈはトランジスタＱ１ｔのベース、コレク
タ間電圧とトランジスタＱｔ鵞＋ Ｑ１４の各ベース、
エキ。
声量電圧（いずれもＶｍ冨とする）の総和３Ｖ＋ｇから
トランジスタＱ１１のベース、エキ、り間型圧ｖｌ鳶を
差し引いた値２ ＶＢｍ （：１．５ ）であるから、
内部回路ＩＧの出力電圧Ｖ・の振幅の中間値は約１．５
ｖ１従って振幅の最小値はｎ、４ｖ１最大値はｉ’４Ｖ
１度であるのがよい。しかし内部ゲートの信号振幅は小
でもよく、その方が望ましいので振幅特に出力のＨｖレ
ベル低くクランプすることが行なわれる。例えば第５図
（１）のようにするとこの回路のｖｔｂはトランジスタ
（ｈｔのベース、コレクタ間電圧とトランジスタ（ｈｔ
のベース、エミッタ間電圧との和２ｖ１１力為らトラン
ジスタＱ意！のベース、エキ、り間電圧Ｖｍｘ ｔ−差
し引いた値ｖ１（：αＳＶ）、そして出力Ｖ・のＬレベ
ルはトランジスタＣｈｘのオン時のコレクタ、エキ、声
量電圧ＶｃＩ（：０．４Ｖ）、同Ｈｖベルは出力段のク
ランプ回路Ｄ！ ｅ ｋによシフランプされて０８〜１
．２ｖとなり、小振幅駆動が可能となる。このような小
振幅内部ゲート用出カバ、７アとして本発明回路は適し
ている。即ち、本発明の回路は第６図（ｂ）に示すよう
に、入力段のトランジスタＱ！−Ｑ雪−・−・−を含む
ゲートＧＡ（Ｇｉも同様）のｖｔｈは、トランジスタＱ
ｔｚ ｅ Ｑ１４のベース、エキ、り間電圧の和２ Ｖ
ｍｍからトランジスタＱ１のベース、エキ、り関電圧ｖ
１Ｍ１に差し引いた値Ｖ、鵞（＝αａＶ）とな９、従来
の半分である。内部回路ＩＧのクランプ回路は第６図（
、）に示すようＶＣ２個のダイオードＤｔ ＋ ｏｓの
直列回路とすると、ｐｎ接合ダイオードの順方向電圧Ｖ
Ｆはα８ｖ弱であるからＶ・のＨｖレベル１．５ｖ程度
にクランプされ、出力Ｖ、の振幅は０．４〜１．５ｖに
なり、更にダイオードＤＩ、Ｄ３の一方をショットキー
バリアダイオード（ＳＢＤ）とすれば出力Ｖｏ Ｏ振幅
は１１４〜１．２ＶＩ１度になり、ゲートＧＡのＶｔｂ
はほぼその中間値となって、合理的なドライブを行なう
ことができる。
トランジスタＱ１１のベース、エキ、り間型圧ｖｌ鳶を
差し引いた値２ ＶＢｍ （：１．５ ）であるから、
内部回路ＩＧの出力電圧Ｖ・の振幅の中間値は約１．５
ｖ１従って振幅の最小値はｎ、４ｖ１最大値はｉ’４Ｖ
１度であるのがよい。しかし内部ゲートの信号振幅は小
でもよく、その方が望ましいので振幅特に出力のＨｖレ
ベル低くクランプすることが行なわれる。例えば第５図
（１）のようにするとこの回路のｖｔｂはトランジスタ
（ｈｔのベース、コレクタ間電圧とトランジスタ（ｈｔ
のベース、エミッタ間電圧との和２ｖ１１力為らトラン
ジスタＱ意！のベース、エキ、り間電圧Ｖｍｘ ｔ−差
し引いた値ｖ１（：αＳＶ）、そして出力Ｖ・のＬレベ
ルはトランジスタＣｈｘのオン時のコレクタ、エキ、声
量電圧ＶｃＩ（：０．４Ｖ）、同Ｈｖベルは出力段のク
ランプ回路Ｄ！ ｅ ｋによシフランプされて０８〜１
．２ｖとなり、小振幅駆動が可能となる。このような小
振幅内部ゲート用出カバ、７アとして本発明回路は適し
ている。即ち、本発明の回路は第６図（ｂ）に示すよう
に、入力段のトランジスタＱ！−Ｑ雪−・−・−を含む
ゲートＧＡ（Ｇｉも同様）のｖｔｈは、トランジスタＱ
ｔｚ ｅ Ｑ１４のベース、エキ、り間電圧の和２ Ｖ
ｍｍからトランジスタＱ１のベース、エキ、り関電圧ｖ
１Ｍ１に差し引いた値Ｖ、鵞（＝αａＶ）とな９、従来
の半分である。内部回路ＩＧのクランプ回路は第６図（
、）に示すようＶＣ２個のダイオードＤｔ ＋ ｏｓの
直列回路とすると、ｐｎ接合ダイオードの順方向電圧Ｖ
Ｆはα８ｖ弱であるからＶ・のＨｖレベル１．５ｖ程度
にクランプされ、出力Ｖ、の振幅は０．４〜１．５ｖに
なり、更にダイオードＤＩ、Ｄ３の一方をショットキー
バリアダイオード（ＳＢＤ）とすれば出力Ｖｏ Ｏ振幅
は１１４〜１．２ＶＩ１度になり、ゲートＧＡのＶｔｂ
はほぼその中間値となって、合理的なドライブを行なう
ことができる。
内部ゲートはｎｐｎ ）ランジスタで構成され、これに
対し出力バッファはＰ！ＩＰ ）ランジスタで構成され
るが、これは共通半導体チップ上に容易に混在させ得る
。即ち第７図で１０はｐ型半導体基板、１２はｎ型エピ
タキシャル成長層、１４はアイソレージ、ン、１６はｎ
埋込層、１８はｐ型拡散層、２０．２２はｎ型拡散層
であり、（、）では２０．１８゜１２がｎｐｎ型トラン
ジスタのエキ、り、ベース、コレクタ各領域となる。（
ｂ）は１８，１２．１０でｐｎｐ ）ランジスタを構成
し、（ａ）と比較すればエミッタ拡散をしない、埋込層
は小さく形成しておく（又は除いておく）だけである。
対し出力バッファはＰ！ＩＰ ）ランジスタで構成され
るが、これは共通半導体チップ上に容易に混在させ得る
。即ち第７図で１０はｐ型半導体基板、１２はｎ型エピ
タキシャル成長層、１４はアイソレージ、ン、１６はｎ
埋込層、１８はｐ型拡散層、２０．２２はｎ型拡散層
であり、（、）では２０．１８゜１２がｎｐｎ型トラン
ジスタのエキ、り、ベース、コレクタ各領域となる。（
ｂ）は１８，１２．１０でｐｎｐ ）ランジスタを構成
し、（ａ）と比較すればエミッタ拡散をしない、埋込層
は小さく形成しておく（又は除いておく）だけである。
（ｂ）ではベース幅が大になるのでβは小になるが、バ
ッファであるからβは小でもよい。
ッファであるからβは小でもよい。
第８図は第４図（ａ）の場合の配線平面パターンの一例
を示す。
を示す。
以上述べたように本発明によれば、ゲートアレイの出力
バッファの入力段トランジスタをシングルエミッタのｐ
ｎｐ ）ランジスタとし、該トランジスタを未配線状態
で複数個設けてこれらを２以上のバッファで共用するよ
うにし友ので、各バッファの入力段を簡単な配線だけで
任意に可変でき、バッファを有効に利用できる利点があ
る。また入力閾値も小にでき、小振幅高速ＬＳＩに適す
る。
バッファの入力段トランジスタをシングルエミッタのｐ
ｎｐ ）ランジスタとし、該トランジスタを未配線状態
で複数個設けてこれらを２以上のバッファで共用するよ
うにし友ので、各バッファの入力段を簡単な配線だけで
任意に可変でき、バッファを有効に利用できる利点があ
る。また入力閾値も小にでき、小振幅高速ＬＳＩに適す
る。
なお以上では出カバ、ファにつき説明したが、このバッ
ファは入力バッファにも利用できる。
ファは入力バッファにも利用できる。
１１１図およびｆ＄２図は従来のＴＴＬナントゲートの
一例を示す回路図および回路記号の説明図、１１３図お
よび第４図は本発明の一実施例を示す回路図および各種
組合せ時の回路記号の説明図、第５図は第１図のゲー）
？ＬＳＩゲートアレイの出力バッファとした説明図、第
６図は第５図回路金ＬＳＩゲートアレイの出力バッファ
とした説明図、第７図はトランジスタ断面構造を示す図
、第８図は配線平面パターンの一例を示す図である。 図中、ＩＧは論理ゲート、Ｇムｖ Ｇｌは人出力バッフ
ァ、Ｑｘ−ＱｓはＰ！ｉｐ）ランジスタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第３図 第２．図 第４図
一例を示す回路図および回路記号の説明図、１１３図お
よび第４図は本発明の一実施例を示す回路図および各種
組合せ時の回路記号の説明図、第５図は第１図のゲー）
？ＬＳＩゲートアレイの出力バッファとした説明図、第
６図は第５図回路金ＬＳＩゲートアレイの出力バッファ
とした説明図、第７図はトランジスタ断面構造を示す図
、第８図は配線平面パターンの一例を示す図である。 図中、ＩＧは論理ゲート、Ｇムｖ Ｇｌは人出力バッフ
ァ、Ｑｘ−ＱｓはＰ！ｉｐ）ランジスタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第３図 第２．図 第４図
Claims (1)
- 半導体チップに多数の論理ゲートおよびその入力用又は
出力用のパ、７アを配設してなるゲートアレイにおいて
、該バッファの入力段に、ベースを入力とし、エミ、り
を出力とするＰＮＰ ）ランジスタを複数個設け、＃Ｐ
ＮＰ）ランジスタは２以上の該バッファのいずれ釦も接
続可能に構成したことを特徴とするゲートアレイ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129153A JPS5830235A (ja) | 1981-08-18 | 1981-08-18 | ゲ−トアレイ |
| IE1992/82A IE53754B1 (en) | 1981-08-18 | 1982-08-18 | Masterslice integrated circuit device and method for manufacturing the same |
| EP82304368A EP0073608B1 (en) | 1981-08-18 | 1982-08-18 | Masterslice integrated circuit device and method for manufacturing the same |
| DE8282304368T DE3278003D1 (en) | 1981-08-18 | 1982-08-18 | Masterslice integrated circuit device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129153A JPS5830235A (ja) | 1981-08-18 | 1981-08-18 | ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830235A true JPS5830235A (ja) | 1983-02-22 |
Family
ID=15002447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129153A Pending JPS5830235A (ja) | 1981-08-18 | 1981-08-18 | ゲ−トアレイ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0073608B1 (ja) |
| JP (1) | JPS5830235A (ja) |
| DE (1) | DE3278003D1 (ja) |
| IE (1) | IE53754B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181724A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| JPS60148779U (ja) * | 1984-03-14 | 1985-10-02 | 株式会社東芝 | エスカレ−タの移動手摺用ガイド |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027145A (ja) * | 1983-07-25 | 1985-02-12 | Hitachi Ltd | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960167A (ja) * | 1972-10-09 | 1974-06-11 | ||
| JPS5558627A (en) * | 1978-10-25 | 1980-05-01 | Fujitsu Ltd | Logical operation circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999080A (en) * | 1974-12-23 | 1976-12-21 | Texas Instruments Inc. | Transistor coupled logic circuit |
| JPS5690548A (en) * | 1979-11-20 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device by master slice system |
-
1981
- 1981-08-18 JP JP56129153A patent/JPS5830235A/ja active Pending
-
1982
- 1982-08-18 EP EP82304368A patent/EP0073608B1/en not_active Expired
- 1982-08-18 DE DE8282304368T patent/DE3278003D1/de not_active Expired
- 1982-08-18 IE IE1992/82A patent/IE53754B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960167A (ja) * | 1972-10-09 | 1974-06-11 | ||
| JPS5558627A (en) * | 1978-10-25 | 1980-05-01 | Fujitsu Ltd | Logical operation circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181724A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| JPS60148779U (ja) * | 1984-03-14 | 1985-10-02 | 株式会社東芝 | エスカレ−タの移動手摺用ガイド |
| JPS638702Y2 (ja) * | 1984-03-14 | 1988-03-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3278003D1 (en) | 1988-02-18 |
| EP0073608A2 (en) | 1983-03-09 |
| EP0073608A3 (en) | 1985-10-09 |
| IE53754B1 (en) | 1989-02-01 |
| EP0073608B1 (en) | 1988-01-13 |
| IE821992L (en) | 1983-02-18 |
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