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JPS58134530A - 高速低電力ガリウムひ素基本論理回路 - Google Patents

高速低電力ガリウムひ素基本論理回路

Info

Publication number
JPS58134530A
JPS58134530A JP58011597A JP1159783A JPS58134530A JP S58134530 A JPS58134530 A JP S58134530A JP 58011597 A JP58011597 A JP 58011597A JP 1159783 A JP1159783 A JP 1159783A JP S58134530 A JPS58134530 A JP S58134530A
Authority
JP
Japan
Prior art keywords
logic
output
gate
gaas
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58011597A
Other languages
English (en)
Inventor
ステイ−ヴン・アンドウル−・ランサム
テツド・ケント・ステイクル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sperry Corp
Original Assignee
Sperry Rand Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sperry Rand Corp filed Critical Sperry Rand Corp
Publication of JPS58134530A publication Critical patent/JPS58134530A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0956—Schottky diode FET logic

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は゛、ガリウムひ素（ＧａＡｓ　）高密度論理回
路に関する。さらに特定すれば本発明は、新しい高密度
集積回路の形に構成でき、速度電力積を改善した組合せ
ゲート動作を行うことができるＧａＡ３回路に関する。
の に＋−スに加えて、ＡＮＤ　ＸＮＡＮＤ　、　ＯＲ、Ｎ
ＯＲおよび３ＸＯＲ（排他的論理和）のような機能を実
行する簡単なＧａＡｓゲート構造は周知である。
集積回路の形で種々の形式のトランジスタ論理装置が市
販されている。
半導体装置の製造業者は、しばしばこのような集積回路
の全系列を製造し、これら系列は装置のファミリーと称
し、かつ互いに完全に両立性を有する。集積回路のこの
ようなファミリーは、同様なファミリーの論理から入力
を受取り、かつ同様なファミリーの論理を駆動できる出
力信号を生じる０ 高速計算機のような装置の論理設計者にとって、同じ計
算機内に複数のファミリーの半導体装置を使用すること
は珍しくはない。異ったファミリーの装置の信号の入力
電圧レベルと出力電圧レベルが一致していない場合、両
立性が無いと称し、かつ論理信号を適当に検知し処理す
るために何らかの信号変換を行わなければならない。典
型的には電源のレベルが相違してもよく、論理電圧振幅
が異っていてもよく、または適当な閾値電圧レベルを形
成するため信号の整形、増幅および／または減衰を必要
とすることもある。
上記の問題は当業者にとって明らかである。別のファミ
リーの集積回路装置の所定のものの間で両立性の無い論
理信号のインターフェースを行うため、半導体製造業者
から市販の変換器が販売されている。ＧａＡｓ論理電圧
レベルとエミッタ結合論理（ＥＯＬ　）電圧レベルとの
間で相互にインターフェースを行うことも周知である。
集積回路として構成するための高速低電力高密度ＧａＡ
ｓ基本論理回路を提供し、それと共に処理される論理信
号の速度を低下しかつ集積回路上に付加的な面積を占め
る付加的な論理部品を必要とすることなく、同一回路上
で必要なすべての変換を行うことは望ましい。
論理信号の変換が、ＧａＡｓ集積回路チップ上に付加的
な変換回路を必要とすることなく、論理回路内で行われ
るものとすると、非常に望ましい。
論理信号の変換が、このような信号の処理に必要な時間
を短縮するように基本論理回路のゲート動作論理実行と
同時に行われることが望ましい。ＧａＡｓ論理回路を通
常の回路よりも高速でかつわずかな電力しか必要としな
いように構成することも望まれている。
・発明の要約 本発明の基本的目的は、Ｇ　ａ’Ａ　ｓ集積回路として
構成する新しい基本論理回路を提供することにある。
本発明の別の目的は、（）ａＡａまたはＥＯＬ論理をる
ことにある。
本発明のその他の目的は、ＢｃＬまたはＧａＡｓ論理レ
ベル入力によって駆動可能な新しいＧａＡｓ基本論理回
路を提供する・ことにある。
本発明のその他の目的は、非常に多数の論理入力信号を
受取ることのできるｏａＡｓ基本論理回路を提供するこ
とにある。
本発明のその他の目的は、多数の同様な論理回路を駆動
できる新しいＧａＡｓ基本論理回路を提供することにあ
る。
本発明のその他の目的は、電力需要を減少しかつ動作速
度を高めたＧａＡｓダイオードを備えた新しいＧａＡｓ
基本論理回路を提供することにある。
本発明のその他の目的は、数個の異った論理機　　４能
が同一の集積回路チップ上に構成でき、高密度形の高速
論理回ｍ、！７７アミリー全体を提供できるように変形
可能な新しいＧａＡｓ基本論理回路を提供することにあ
る。
本発明のこれらおよびその他の目的によれば、同様な複
数のレベルシフト回路網に接続された複数のＧａＡｓ　
ＯＲゲートを有する高速ＧａＡｓ基本論理回路が提供さ
れ、その際レベルシフト回路網は椰ゲートを有し、その
際ＡＮＤゲートの出力端子は適当な増幅器に接続され、
ＥＯＬまたはＧａＡｓ論理入力信号は、ＧａＡｓまたは
ＥＣＬ論理回路を駆動するようになっている。
実施例の説明 本発明の実施例を以下図面によって説明する。
第１図によれば、簡略化した電気回路１０の略図が示さ
れている。回路１０は、複数のＯＲゲート１１Ａ％１１
Ｂ、１１０を有し、これらＯＲゲートは、それぞれ複数
のレベルシフト回路網１２Ａ、　１２Ｂ　、　１２Ｃに
接続されている。後で説明するように複数のレベルシフ
ト回路網は、いっしょになって１つのＡＮＤゲートを含
み、このＡＮＤゲートの出力端子は、基本論理回路１０
の出力を処理する増幅器１３に接続されている。
ＯＲゲートＩＩＡ、ＩＩＢおよび１１０の入力線１４は
、それぞれ順方向バイアスダイオード１５を有する。
個々のＯＲアゲ−トのダイオード１５の陰極はいっしょ
に接続されており、それぞれ出力接続点１６Ａ１１６Ｂ
および１６０を形成している。出力接続点１６Ａ１１６
　Ｂおよび１６０と増幅器１３の入力接続点１７との間
に、レベルシフト回路網１２Ａ、１２Ｂおよび１２Ｃが
設けられている。それぞれのレベルシフト回路網１２は
、１対の順方向バイアスレベルシフトダイオードを有し
、これらダイオードは、入力線１４の電圧レベルを下降
シフトする。それぞれのレベルシフト回路網１２は、陽
極を増幅器１７の入力接続点に接続したダイオード２１
を含む。ダイオード２１の陽極側には引上げトランジス
タＱｌも接続され、このトランジスタのソースとゲート
は接続点１７に接続されている。ダイオード２１の陰極
側においてそれぞれのレベルシフト回路網１２Ａ、１２
Ｂおよび１２Ｃは、ダイオード２１の陰極に接続された
引下げトランジスタを有する。これら引下げトランジス
タＱ２、Ｑ、３およびＱ４のドレインは、それぞれダイ
オード２１の陰極側に接続されており、電流は、トラン
ジスタＱｌを通り、ダイオード２１を通りかつトランジ
スタＱ２、Ｑ３、Ｑ４を通って−５，２Ｖとして示した
負電源に流れることができる。侃ケートノ機能を果たす
ため、トランジスタＱ２、Ｑ３、Ｑ４は、トランジスタ
Ｑｌが供給できる電流をすべて吸収できなければならず
、ＯＲゲ〜ト１１のうちｌのすべての入力が低電圧状態
にある場合・入力接続点１７を低電圧に引下げることが
できるようにする。ＯＲアゲ−１１Ａのところに共形的
すＧａＡｓ電圧レベル振幅が示されており、この振幅は
、−０，３Ｖのところに論理ｌを有し、力）っ−１，７
ｖのところに論理Ｏを有する。従ってＯＲゲ−）　１１
　Ａの３つすべての入力線１４が−１，７Ｖ状態にある
時、入力接続点１７は、−３，Ｉ　Ｖの低レベル状態に
なる。−〇、３ｖの高レベル状態がＯＲアゲ−１１Ａ１
１１Ｂ、１１０のそれぞれに生じた時、トランジスタＱ
２、Ｑ３、Ｑ４’のドレインに−２，４■・り′： が生じる。この状態により入力接続的１７のシフトされ
た出力は、＋　０．７　Ｖであるダイオード２１の上昇
シフト電圧のため、−１，７Ｖにクランプされる。
増幅器１３のところに電圧振幅が示されており、この電
圧振幅は、ＧａＡｓ入力が入力線１４に加えられた時、
入力接続点１７に生じるものである。この電圧振幅は、
ＧａＡｓに対して論理高レベルが−１，７Ｖであり、か
つ論理低レベルまたは０が−３，Ｉ　Ｖであることを示
している。入力接続点１７の０ａＡａ電圧振幅が簡単な
ＧａＡｓ増幅器１３に加えられた場合、線２２上の出力
信号は、ＧａＡｓ論理を駆動するのに適当な電圧レベル
を有する。
ＯＲゲート１１　Ｂのところに、ＫＯＬに関する電圧レ
ベル振幅が示されている。高レベルまたは論理ｌ状態は
−０，８ｖであり、かつ低レベルまたは論理Ｏ状態は−
１，６Ｖである。この電圧振幅がダイオード１５．１８
．１９および２１を介して入力接続点１７に伝達された
時、ダイオード２１における１つのダイオードの電圧上
昇シフトと組合わされた３つのダイオードの！圧下時シ
フトがあり、その結果２ｉ″′ｉ。
つのダイオードや、すなわち１．４Ｖの正味の血圧下降
シフトが生じる。その結果増幅器１３の下に示すように
、論理高レベルに対して−２，２■かっ論理低レベルに
対して−３，ＯＶ−の入力電圧振幅が生じ、これは、差
動増幅器１３を駆動し、かつＧａＡｓ論理を駆動できる
出力線２２上の電圧振幅出力を生じるのに適正な電圧振
幅である。
第２図によれば、第１図の電気回路の論理図が示されて
いる。それぞれのＯＲアゲ−１１Ａ、ＩＩＢおよび１１
０の入力線１４は、レベルシフト回路網１２に加えられ
る信号を生じ、この回路網はＡＮＤゲート２３を含み、
ＡＮＤゲート２３から増幅器１３の入力接続点１７に出
力信号を発生し、線２２上に増幅された出力を生じる。
増幅器１３が反転増幅器であり、ＯＲ−ＡＮＤ論理を示
す論理図が出力線２２にＯＲ−ＮＡＮＤＡＮＤ論理るこ
とができることは明らかである。
第３図は、ソース接地増幅器と称する周知のトランジス
タ増幅器１３′を示している。負荷トランジスタＱ５は
トランジスタである必要はなく、抵抗で代用してもよい
。トランジスタＱ６は、トランジスタＱ６のゲートに加
えられる入力接続点１７の信号入力を受取る能動トラン
ジスタであり、トランジスタＱ６のドレインは、入力接
続点１７ノ入力信号に依存して高レベルまたは低レベル
になる。
前記のようにＧａＡｓ増幅器を駆動するため必要な論理
１の電圧レベルは−１，７ｖである。この高レベル論理
信号がトランジスタＱ６のゲルトに加えられると、出力
線またはトランジスタＱ６のドレインは低レベルになり
、−１，７Ｖ出力を線２２に発生する。−３，Ｉ　Ｖの
論理低レベル電圧が入力接続点１７に加えられると、ト
ランジスタＱ６はこの入力を反転し、かつ−〇、３ｖの
論理高レベルを出力線２２に生じる。
第４図の回路は、米国特許出願第２６４８９８号に示さ
れたような差動増幅器と同じ形をしている。
この増幅器の用途は、第１図により説明したー〇、８Ｖ
ないし−１，６Ｖの前記電圧振幅を受入れ可能にするこ
とにあり、その際これら振幅は、ＫＯＬ論理によって生
じ、ＯＲゲート１１の入力線１４に生じ、ＧａＡｓ回路
を駆動できる電圧振幅出力を生じるようにする。ＫＯＬ
電圧振幅が入力線１４に加えられると、入力接続点１７
には−２，２ｖないし−３，Ｏｖの相応した電圧振幅が
生じる。この変換された電圧振幅が入力接続点１７に加
えられると、この振幅は入力トランジスタＱ８のゲート
にも加えられ、出力）ランジスタＱ９のソースに非反転
出力を生じる。従って差動増幅器１３“は、入力として
接続点１７から変換された小ざなＩＣＣＬ電圧振幅を受
取り、かつ大きな電圧振幅およびＧａＡｓ論理回路と両
立する増幅された出力を生じる。ざらに−１，７Ｖと”
　３．Ｉ　Ｖの大きなＧａＡｓ電圧振幅をこの新しい差
動増幅器１３“の入力接続点１７に加え、出力線２２′
に示すような−０，３Ｖと−１，７■の標準ＧａＡｓ出
力電圧振幅を生じることもできることは明ら力）である
。線２２′上の電圧振幅が、出力線２２について前に説
明した電圧振幅と同じであることは明らかである。これ
ら同じ電圧振幅は異った方法で生じてもよい。例えば出
力線２２′上の電圧振幅は、出力接続点２４に生じる。
これら電圧振幅は電力増幅器２５において増幅され、同
じ入〃信号から複数の通常のＧａＡｓ負荷に電力供給で
き、またはこれら負荷、′１Ｎ　　−） を駆動できるようにしてもよい。差動増幅器１３″が、
入力線１７に関して反転され増幅された信号を出力線２
８に生じることは明ら力）である。増幅器１コ′は、接
続点２４０代りに差動増幅器接続点２６に線２２′を接
続すれば、非反転にすることができる。ざらにＱ７とＱ
９の間の具体的な装置寸法の関係は、電源電圧、温度等
のような外部作用に対して補償されかつ安定化された論
理機能能力を確保するため逆転しなければならない。
差動増幅器−１３“の入力分路のトランジスタＱ７およ
び出力分路のトランジスタＱ９は、これらの役割が電流
源負荷トランジスタなので、抵抗に置換えてもよい。ト
ランジスタＱ８とＱ　１０は、能動トランジスタであり
、トランジスタＱ−１０のゲートに適当な基準電圧を加
えた場合、入力端子振幅を前記のような出力電圧振幅に
変換する。トランジスタＱ　１１は、引下げ電流源トラ
ンジスタとして使われる。
第５図と第６図、によれば、第１図の実施例の変形が示
されている。１・。第６図に示すように第５図の電気回
路により実行すべき論理は、増幅段を後に接続したＯＲ
−’　ＡＮＤ論理である。第５図は第１図に類似してお
り、ＯＲゲート３１は、それぞれ複数の入力線３２と出
力接続点３３を有する。それぞれのレベルシフト回路網
３４は、ＯＲゲートの出力接続点３３と増幅器４１の入
力接続点３５の間にある。ＯＲゲート３１のダイオード
１５は、第１図に関連して前に説明したものと同じであ
る。ダイオード１８．１９および２１は、第１図につい
て説明したものと同じである。ＯＲゲート３１における
入力電圧振幅をさらに下降シフトするため、レベルシフ
）回路網３４に別のダイオード３６が設けられている。
−０，３ｖないし−１，７■のＧａＡｓ電圧振幅が入力
線３２に加えられると、電圧振幅は、４つのダイオード
を介した電圧降下だけ下降シフトサれ、かつダイオード
２１を介した電圧降下だけ上昇シフトされ、２．１Ｖの
正味の電圧降下を生じ、それにより入力接続点３５に−
２，４ｖないし−３，８■の電圧振幅を生じる。この電
圧振幅が出力線３７に加えられると・増幅された電圧振
幅は、）ランジスタＱ９′のソースに生じ、出力段３８
のソースホロワトランジスタＱ１２をオンおよびオフす
る。同様に一〇、８ｖないしｍ−１，６ＶのＫＯＬ電圧
信号振幅が入力線３２に加えられた場合、線３７の出力
接続点３５に−２，９ｖないし−３，７Ｖの電圧振幅が
生じる。前記両方の電圧振幅が線３７の入力接続点３５
に加わった場合、トランジスタＱ１２のゲートに増幅さ
れた電圧振幅が生じる。トランジスタＱ１２のゲートの
入力端子に通じる線３９の電圧振幅は、前記ＥＯＬまた
はＧａＡｓ電圧振幅が入力端子に加えられ、差動増幅器
４１のスイッチングを行うのに十分である場合、０■の
高レベルないし−２，７ｖまたはそれ以下の低しベ、ル
である。Ｏｖないし−２，７ｖの電圧振幅がトランジス
タＱ１２のゲートに加えられると、ソースホロワトラン
ジスタＱ　１２は、−０，Ｉ　Ｖと一〇、９　Ｖまたは
それ以下のレベルの間でスイッチングを行う。この電圧
振幅は、ダイオ・−ド４２を介して下降シフトされ、Ｅ
ＯＬ負荷を駆動できる出力線４３上に一〇、８Ｖないし
−１，６Ｖまたはそれ以下の出力電圧振幅を生じる。外
部負荷整合抵抗４４は５０／ｌとして示されており、こ
れは同軸ケーブルの共形的な特性インピーダンスである
。この整合負荷抵抗はＧａＡｓ回路の外にあり、力）つ
集積回路チップ上に作られていないことは明ら力）であ
る。
第５図と第６図によれば、ＯＲゲート論理３１がレベル
シフト回路網３４に接続されており、この回路網が、ダ
イオード２１、前記のσ１上げトランジスタＱ　ｌ／お
よび引下げトランジスタＱ　２／とＱ　３／から成るＡ
ＮＤゲート４５を含むことは明らかである。差動増幅器
４１は、第４図に示したものと同様な前記電流源負荷ト
ランジスタＱ　９／および引下げ電流源トランジスタＱ
ｌｌ’に組合わされた入力トランジスタＱ　８／および
出力トランジスタＱＩＯ’を有する。
ダイオード４０によれば、１Ｉ１３９上の論理低レベル
゛か確実にトランジスタＱ１２をオフにする。
第５図に示す電気回路の電圧振幅と動作について説明し
たが、典形的なＥＯＬ電圧振幅と組合わせた典形的なＧ
ａＡ３電圧振幅が全く混合ぎれ、かつＥＯＬ論理回路を
駆動できる出力信号を出力線４３に・　１Ｌ１ 生じることができることは明らかである。
第７図によれば、第３図および第４図の増幅器と組合わ
せた第１図の動作または第′５図の動作を説明するため
に使われるブロック図が示されている。ブロック４８は
、第１図および第５図に示されたＯＲゲートを表わし、
ＯＲゲートの論理機能を果たし、かつ電圧を下降シフト
する。ブロック４９は、第１図および第５図に示された
レベルシフト回路網を表わし、電圧下降シフトを行い、
かつ環ゲートで電圧上昇シフトを行う。ブロック５１は
、別の形の前記の増幅器を示している。第３図の増幅器
が増幅器として使われる場合、ＯＲゲート入力はＧａＡ
ｓ入力に限定され、かつＧａＡｓ論理を駆動できる電圧
振幅出力だけを生じる。第１図の電気回路に関連してブ
ロック５１に第４図の増幅器を使用すれば、ＧａＡｓま
たはＥＯＬ入力論理電圧振幅をＯＲゲートの入力端子に
加えることができ、増幅器５１においてＧａＡｓ論理を
駆動できる出力信号を発生する。　　′ −− 第５図にボした変形回路は、いくらかの点におい−Ｃｆ
ａＲ１図、飄：′°、、図。組合ゎ、ｔよ。１お９、−
や。
□ 際回路にはＧａＡｓまたはＥＯＬ入力電圧振幅を加える
ことができる。しかしながら第５図の実施例の増幅器は
、差動増幅器４１を含むだけでなく、ソースホロワ出力
段３８を必要とし、この出力段は・駆動されるＥＣＬ論
理に接続される線路の特性インピーダンスを整合する負
荷インピーダンスを有する。
新しいＯＲ−ＡＮＤ論理の別の変形は、同じ集積回路チ
ップ上に構成できる。例えば第７図にブロック５３で示
したものは、第２組のＯＲゲートであり、これらＯＲゲ
ートは、ブロック４８に示されたＯＲゲートと同じであ
る。同様にブロック５４内に第２の複数のレベルシフト
回路網が示されており、これら回路網は、ブロック４９
内のレベルシフト回路網と同じである。ＯＲゲートと・
レベルシフト回路網を２重化すると、論理が拡大され、
かつざらに多くの入力端子を持つことができるようにな
ることがわかる。第７図には個別入力端子５５も示され
ている。このような入力端子はＧａＡｓまたはＦｉＯＬ
論理レベルを受取ることができ、集積回路チップの中に
あってもまたは外にあってもよい。
レベルシフタ４９．５４の出力端子と入力端子５５は、
増幅器５１に加える前にＯＲゲート構造になるように互
いに接続され、線２２上に増幅出力を生じる０ 第８図によれば電気回路の略図は、第７図の全ブロック
図の構成の有利な実施例を示している。
ＯＲ論理機能は、出力接続点５６において陰極を互いに
接続したＯＲゲート４８によって行われる。ｔＢ力接続
点５６と増幅器入力接続点５７の間の回路は、レベルシ
フト回路網４９である。レベルシフト回路網の部分はＡ
ＮＤゲートを含み、このＡＮＤゲートの機能は、陽極を
トランジスタＱ　１３のソースに接続したダイオード５
８によって行われる。第８図の変形実施例において付加
的なＯＲゲート機能は、破線ブロック５９の内側に示し
たダイオード６１ないし６４によって実行される。ダイ
オード６１゛と６２がレベルシフト回路網４９および５
４の一部として含まれていることも明らかである。第２
組のＯＲゲート５３は、それぞれ出力接続点６０を有す
る。
第２の複数のレベルシフト回路網５４は、出力接続点６
０と増幅器入力接続点５７の間に示した回路を有する。
この第２組のレベルシフト回路網５４は、’　ＡｈＴＤ
ゲート論理機能を果たすダイオード６５ヲ含ミ、カッＯ
Ｒゲート機能を果たすダイオード６２も含んでいる。Ｋ
ＯＬまたはＧａＡｓの電圧レベル振幅が正しい組合わせ
で大刀ＯＲゲー）４８．５３に加えられた場合、増幅器
入力接続点５７に出力電圧振幅が生じ、これは第１図に
関連して前に説明したものと同じである。従って増幅器
５１は、第３図または第４図に示したような増幅器であ
れば望ましい前記のような増幅器１３と同じでよい。
前記の個別入力端子５５は、工ｌおよび工２として示さ
れており、ＯＲゲート５９０２つの大刀端子から成る。
増幅器５１が第３図に関連して説明りたような反転増幅
器である場合には、論理はＯＲ−ＡＮＤ　−ＮＯＲとな
り、また増幅器５１が反転しない場合には、論理はＯＲ
−ＡＮＤ　−ＯＲとなる。
ＯＲゲートの数をどのように、して増加でき、第８図に
示す基本論理に拡張六方を生じる力）について説明した
が、非常に多数の組のＯＲゲートを第８図に示す論理回
路に付加することができ、その際新しい基本論理回路に
明らかな程の速度低下を生じることはないことも明らか
である。
ＯＲゲートの付加的な組を第８図の論理回路にどのよう
に適用するかについて説明したが、第１図に示したＯＲ
ゲート１１および第５図に示したＯＲゲート３１と同様
な複数の組のＯＲゲートを、第１図および第５図の論理
回路に非常に大幅な入力を供給するため使用できること
は明らかである。レベルシフト回路網内の付加的な組の
ＯＲおよび環ゲートが速度にほとんど影響を与えず、か
つ速度電力積には有利な作用を及ぼすことは明らかであ
る。付加された多数の論理機能は、入力段の個別的な増
幅を必要とすることなく実行できる。ざらに個別増幅段
を必要とすることなく、多数の論理段を付加できること
も明らかであり、従って多数の論理機能を果たす′ため
チップ上に必要な実際の面積は十分に減少される。果た
すべき論理機能が：・ 絶対的に最少のベイオードにより実行され、かつ１１ ＧａＡｓ形で設けた場：１．合、ダイオード論理回路が
設置のため最少の面積しか必要としないことも明らかで
ある。これら２つの相乗的進歩を組合わせれば、極度に
複雑な組合わせゲートを構成できる新しい高密度論理フ
ァミリーが提供される。
新しい高密度基本論理回路のレベルシフト回路網にはい
くらかの素子の共通利用が含まれる。例えば第８図にお
いて接続点５６から出発して、電圧振幅信号は、上昇シ
フトとＡＮＤ論理機能両方を果たすダイオード５８を通
って転送され、かつそれからＯＲ機能も果たすダイオー
ド６１において下降シフトされ、７１１）つざらにダイ
オード６６において下降シフトサれ、増幅器入力接続点
５７における電圧の適当なレベルシフトを行う。引上げ
トランジスタＱ　１３は、引上げ抵抗と同様に動作し、
かつスイッチングモードではない。引下げ電流源トラン
ジスタＱ１４、Ｑ１５およびＱ１６はスイッチングされ
ない。従ってトランジスタＱ１３ないしＱ　１６におい
て速度損失はない。同様に引上げトランジスタＱ１７お
よび引下げ電流源トランジスタＱ　１８およびＱ　１９
はスイッチングされるトランジスタではなく、かつスイ
ッチング機能を果たしてはいない。
第８図のダイオード配置は、第１図のダイオード配置か
らいくら力）変形されているので、付加的な引下げトラ
ンジスタＱ　２０が設けられ、ダイオード６１−６４お
よび６６が引上げトランジスタＱ　１３のソースに対し
て確実に順方向バイアスされるようになっている。
第９図によれば、第８図の複合組合わせゲート回路の論
理図が示されている。入力線５ｏはＯＲゲート４８の組
に適用され、かつＯＲゲート４８の出力は、接続点５６
と５７の間のレベルシフト回路網４９に加えられる。レ
ベルシフト回路網４９ハ、環ゲート６７およびＯＲ’ゲ
ート５９も含む。個別入力端チェｌと１２は直接ＯＲゲ
ート５９に接続できる。
ＯＲゲート５３の組の入力線は、出力接続点６ｏに信号
を生じる。接続点６０と５７の間のレベルシフト回路網
５４はＡＮＤゲート６８とＯＲゲート５９を有する。
第９図の論理図により第８図の基本論理回路の論理機能
について説明したが、組合わせゲート基本論理回路の多
くの部品が複数の機能を果たすことは明らかである。基
本論理回路の有利な実施例およびその変形について説明
したが、ここで説明した基本論理回路によれば、シリコ
ンＥＧＬ論理を用いて構成された市販のマイクロプロセ
ッサよりも小さく、速くかつわず力）なエネルギしか必
要としないマイクロプロセッサを形成することができる
ことは明らかである。ざらに本発明による新しい高速基
本論理回路は、周知のＧａＡｓ論理回路よりも高速かつ
エネルギ効率の高いＧａＡｓ論理形で構成されている。
本発明により期待される速度電力積の改善度の典形的な
例として、速度および電力に関して典形的なシリコンＥ
ＯＬ大規模集積回路を試験した。比較のため同じリトグ
ラフを使用した際、すなわちＥＣＬ回路に対するエミッ
タストライプ幅およびＧａＡｓ　ＭＥＳＦＥＴに対する
チャネル□長ぎに同じリトグラフを使用した際、現実的
な比′較を行うことができる。この例においてＫＯＬ回
路□゛の平均速度電力積は、。
ＧａＡｓで構成した場合、少なく′とも係数ｌ：４だけ
大きい。
入力論理ＯＲゲートの数が、ＧａＡ３による本発明の組
合わせゲート装置におけるように、平均値以上に増加し
た場合、通常のデプレッションモードＧａＡｓ論理ゲー
ト回路以上に速度電力積の大きな増加がある。
【図面の簡単な説明】
第１図は、組合わせＯＲ−ＡＮＤ論理を示す電気回路の
図、第２図は、第１図の電気回路の論理図、第３図は、
トランジスタソース接地増幅器を示す電気回路の図、第
４図は、前記ＯＲ−ＡＮＤ論理と共に使用するトランジ
スタ差動増幅器の電気回路の図、第５図は、差動電圧増
幅器とソースホロワ電流増幅器とＯＲ−ＡＮＤ論理を組
合わせた第１図の実施例の変形の回路図、第６図は、第
５図の電気回路の論理図、第７図は、第１図の回路の別
の変形のブロック図、第８図は、第７図のブロック図の
有利な実施例をボす回路図、第９図は、第８図の回路の
論理面である。 ・１１　　　　　　　　　　　　〜

Claims (9)

    【特許請求の範囲】
  1. （１）それぞれの入力線毎に少なくとも１つの順方向バ
    イアスダイオードを備えた複数の個別入力線をそれぞれ
    有する複数のＯＲゲートが設けられており、 それぞれのＯＲゲートが、入力線のダイオード陰極側に
    接続された出力接続点を有し、ＯＲゲートが、入力線の
    ダイオードを介して電圧下降シフトを生じ、 複数のレベルシフト回路網が設けられており、それぞれ
    がＯＲゲー市ち１つと直列接続されており、 それぞれのレベルシフト回路網が少なくとも３つのダイ
    オードを有し、そのうち少なくとも２つのダイオードが
    順方向バイアスされ、ざらに電圧下降シフトを生じ、 複数のレベルシフト回路網がダイオードＡＮＤゲートを
    有し、 それぞれのレベルシフト回路網か、レベル上昇シフトを
    生じるように直列接続された少なくとも１つのダイオー
    ドを有し、　　　　　゛ＡＮＤゲートのダイオードが、
    陽極側に接続された引上げトランジスタと陰極側に接続
    された引下げトランジスタとによって順方向バイアスさ
    れており、かつ レベルシフト回路網の出力端子に接続された増幅段が、
    設けられており、それによりＯＲゲートの入力端子に加
    えられた電圧信号のレベルが、増幅される前に下降シフ
    トおよび上昇シフトされる間に論理判断を介して処理さ
    れ、従って簡単化されたＧａＡｓ論理回路において速度
    電力積を増加することを特徴とする、エミッタ結合論理
    （ＥＯＬ　）信号またはガリウムひ素（ＧａＡｓ　）信
    号を処理する高速ガリウムひ素基本論理回路。
  2. （２）増幅器か、ソース接地ＧａＡｓ　）ランジスタ増
    幅、器を含み、入力線に加えられたＧａＡｓ論理信号か
    らＧａＡｓ論理を駆動できる出力信号を生じる、特許請
    求の範囲第１項記載の回路。
  3. （３）ソース接地トランジスタ増幅器が、直列になった
    １対のＧａＡｓ　）ランジスタを含む、特許請求の範囲
    第１項記載の回路。
  4. （４）増幅器か、入力分路と出力分路を有するようなＧ
    ａＡｓ差動増幅器を含み、 出力線がこれら分路のうち一方に接続されており、入力
    線のＧａＡ３またはＩＯＬ論理電圧レベル信号からＧａ
    Ａｓ論理な駆動できる出力信号を特徴する特許請求の範
    囲第１項記載の回路。
  5. （５）増幅器が、入力分路と出力分路を有するようなＧ
    ａＡｓ差動増幅器を含み、 ＧａＡｓソースホロワトランジスタ出力段が、差動増幅
    器の出力分路に接続されており、入力線のＧａＡｓまた
    はＥＯＬ論理電圧レベル信号力）らＥＯＬ論理を駆動で
    きる出力信号を特徴する特許請求の□１、□、ｏｌｌ　
    量
  6. （６）レベルシフト回路網がそれぞれ少なくとも４つの
    ダイオードを有し、これらダイオードのうち３つが、入
    力線の電圧レベルを下降シフトし、かつこれらダイオー
    ドのうち少なくとも１つが、電圧レベルを上昇シフトす
    る、特許請求の範囲第１項記載の回路。
  7. （７）入力線の電圧レベルを上昇シフトするＧａＡｓダ
    イオードが、ＡＮＤゲート論理機能も果たす、特許請求
    の範囲第６項記載の回路。
  8. （８）第２組のＯＲゲートが、第２のＡＮＤゲートをな
    す第２の複数のレベルシフト回路網に接続されており、 これらレベルシフト回路網の出力端子が、これらレベル
    シフト回路網と増幅器の間の出力ＯＲゲートに接続され
    ている、特許請求の範囲第１項記載の回路。
  9. （９）個別入力信号線が設けられており、出力ＯＲゲー
    トが、ＡＮＤゲートの出力と同様に個別入力信号線１？
    出力を受取るようになっている、特許請求の範囲第４８
    項記載の回路。 α０）増幅器が差動増幅器であり、入力線のＧａＡｓま
    たはｌｌ１ＯＬ電圧信号からＧａＡｓ論理を駆動できる
    出力信号を特徴する特許請求の範囲第９項記載の回路。
JP58011597A 1982-02-01 1983-01-28 高速低電力ガリウムひ素基本論理回路 Pending JPS58134530A (ja)

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US06/344,585 US4404480A (en) 1982-02-01 1982-02-01 High speed-low power gallium arsenide basic logic circuit
US344585 1989-04-28

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EP0085569B1 (en) 1986-10-29
DE3367309D1 (en) 1986-12-04
EP0085569A2 (en) 1983-08-10
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