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JPS5826181B2 - トランジスタ・アレイ - Google Patents

トランジスタ・アレイ

Info

Publication number
JPS5826181B2
JPS5826181B2 JP55081502A JP8150280A JPS5826181B2 JP S5826181 B2 JPS5826181 B2 JP S5826181B2 JP 55081502 A JP55081502 A JP 55081502A JP 8150280 A JP8150280 A JP 8150280A JP S5826181 B2 JPS5826181 B2 JP S5826181B2
Authority
JP
Japan
Prior art keywords
line
read
substrate
conductive
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55081502A
Other languages
English (en)
Other versions
JPS5640274A (en
Inventor
サトヤ・ナラヤン・チヤクラバルテイ
ジヨン・アンドリユー・ヒルトベイテル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5640274A publication Critical patent/JPS5640274A/ja
Publication of JPS5826181B2 publication Critical patent/JPS5826181B2/ja
Expired legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体集積回路に関し、更に詳細には高いセル
密度を有する読取り専用メモリに使用しうるトランジス
タ・アレイに関する。
半導体集積回路、特に、読取り専用メモリにおけるよう
に夫々２進デイジツト情報を表わすシングル・トランジ
スタ・セルを有するメモリやトランジスタ・アレイは高
いセル密度、装置密度を達成している。
米国特許第４０２１７８９号は並列に配置されたポリシ
リコン線と分離体を用いることによって高密度の電界効
果トランジスタを形成するようにしたトランジスタ・ア
レイを示している。
米国特許第４０３１５２４号は薄いゲート酸化物と厚い
ゲート酸化物を設けるが、又は選択されたトランジスタ
を不動作にするようにこれらのトランジスタのゲート・
チャネルに適当なイオンを注入することによって、動作
可能なトランジスタ及び動作不可能なトランジスタのパ
ターンとしてセルをプログラムするようにした読取り専
用メモリを示している。
米国特許第４０５９８２６号は一方の２進デイジツト情
報を記憶するメモリ・セルを形成するトランジスタのス
レショルド電圧を約０■にしてこれらのトランジスタを
常時オン状態にするようにイオン注入段階によってプロ
グラミングを行ない、イオン注入を持たない高いスレシ
ョルド電圧のトランジスタによって他方の２進デイジツ
ト情報を表わすようにした読取り専用メモリを示してい
る。
米国特許第３７（１６９７６号は所望のセルに３つの異
なる電圧を印加することによってアレイの特定のセルを
選択するようにした、可変スレショルド・メモリを読取
るための３次元選択技術を示している。
米国特許第３７２８６９６号はワード線、センス線及び
アース線を解読することによって特定のセルを選択する
ようにした読取り専用メモリを示している。
Ｅｌｅｃｔｒｏｎｉｃｓ、 Ｍａｒｃｈ ３０．１９
７８、ｐｐ、９４−９７の’ Ｈｅｒｅ Ｃｏｍｅ ｔ
ｈｅ Ｂｉｇ、Ｎｅｗ ６４−Ｋ ＲＯＭ５“と題す
る記事は各セルが他のもう１つのセルとコンタクトを共
有するように形成することによってセル当りのコンタク
トが１／２になるようにした読取り専用メモリを示して
いる。
米国特許第３８５１３１７号は共通点に接続された２つ
の隣接するトランジスタの各々を読取るのに１つのセン
ス増幅器を用いるようにした不揮発性の可変スレショル
ド・メモリ・アレイを示している。
米国特許第４１６１０３９号はフローティング・ゲート
に情報を記憶し紫外光で記憶情報を消去することによっ
て再プログラムを行なうことができるようにした消去可
能な電界効果トランジスタ・メモリ・アレイを示してい
る。
本発明の目的は高性能を有する改良された高密度トラン
ジスタ・アレイを提供することである。
他の目的は複数個のトランジスタで使用構成素子を共有
するようにした高密度トランジスタ・アレイを提供する
ことである。
他の目的は高性能な高密度トランジスタを有する読取り
専用メモリを提供することである。
他の目的は半導体基体の各セルが非常に小さな基体表面
積しか使用しないような高性能読取り専用メモリを提供
することである。
他の目的はセル・アレイにおける基体表面積のほぼ全部
が小さなセルによって有効に利用されるような読取り専
用メモリを提供することである。
他の目的はセル・アレイにおける半導体表面積のほぼ全
部がトランジスタのゲート電極、ソース拡散及びドレイ
ン拡散に有効に用いられ且つゲート電極の下の薄い誘電
体層が一様な厚さを持つように形成されたシングル・ト
ランジスタ・セル読取り専用メモリを提供することであ
る。
更に他の目的は小さなビット線ピッチを有する簡単なチ
ップ構成の読取り専用メモリを提供することである。
本発明によれば読取り専用メモリで用いるのに適したト
ランジスタ・アレイが提供される。
このトランジスタ・アレイは半導体基体から絶縁された
複数個の第１導電線、基体及び第１導電線から絶縁され
且つ第１導電線と交差するように配置された複数個の第
２導電線、基体に形成されそして第１導電線及び第２導
電線によって画定される拡散領域、並びに第１導電線及
び第２導電線と交差し且つ拡散領域と接続される複数個
の第３導電線を含む。
読取り専用メモリの場合、第１導電線及び第２導電線は
ワード線を形成し、第３導電線はビット線及びアース線
を形成し、拡散領域は電界効果トランジスタのソース領
域及びドレイン領域を形成し、各拡散領域は４つのトラ
ンジスタ又はセルで共有される。
本発明の一実施例では、第１導電線及び第２導電線はド
ープされたポリシリコンでつくられ、第３導電線はアル
ミニウムのような金属でつくられ、第１導電線と第２導
電線は直角であり、第３導電線は第１導電線及び第２導
電線とほぼ４５°の角度で配置される。
第１導電線及び第２導電線のうち隣接する直交導電線に
よって定められる導電線セグメントがトランジスタのゲ
ート電極を形成する。
選択されたトランジスタのスレショルド電圧を変えるこ
とにより、これらの選択されたトランジスタは一方の２
進デイジツト情報を表わすのに用いられ、残りのトラン
ジスタは他方の２進デイジツト情報を表わす。
第１図は本発明のトランジスタ・アレイを有する読取り
専用メモリの例を示している。
読取り専用メモリは電界効果トランジスタ（ＦＥＴ）１
０゜１２．１４，１６のゲート電極に接続された第１の
水平なワード線Ｐｉ １ 、ＦＥＴ１８，２０．２２゜
２４のゲート電極に接続された第２の水平なワード線Ｐ
１２、及びＦＥＴ２６，２８，３０，３２のゲート電極
に接続された第３の水平なワード線Ｐ１３を含み、更に
ＦＥＴ３４，４０．４６のゲート電極に接続された第１
の垂直なワード線Ｐ２１゜ＦＥＴ３６，４２，４８のゲ
ート電極に接続された第２の垂直なワード線Ｐ２２、及
びＦＥＴ３８゜４４．５０のゲート電極に接続された第
３の垂直なワード線Ｐ２３を含む。
ＦＥＴ１０，１４に対するソース電極コンタクトは５２
．５６で示され、ＦＥＴ１２，１６に対するドレイン電
極コンタクトは夫々５４．５８で示されている。
ＦＥＴ１０，１８．３４に対する共通のドレイン電極コ
ンタクトは６０で示され、ＦＥＴ１４．２２，３６．３
８に対する共通のドレイン電極コンタクトは６４で示さ
れ、ＦＥＴ１２，２０゜３４．３６に対する共通のソー
ス電極コンタクトは６２で示され、ＦＥＴ１６，２４，
３８に対する共通のソース電極コンタクトは６６で示さ
れている。
更に、ＦＥＴ１８，２６．４０は共通のソース電極コン
タクト６８を有し、ＦＥＴ２２，３０゜４２．４４は共
通のソース電極コンタクト７２を有し、ＦＥＴ２０，２
８，４０，４２は共通のドレイン電極コンタクト７０を
有し、ＦＥＴ２４，３２゜４４は共通のドレイン電極コ
ンタクト７４を有し、ＦＥＴ２６，４６は共通のドレイ
ン電極コンタクト７６を有し、ＦＥＴ３０，４８．５０
は共通のドレイン電極コンタクト８０を有し、ＦＥＴ２
８，４６゜４８は共通のソース電極コンタクトを有し、
ＦＥＴ３２．５０は共通のソース電極コンタクト８２を
有する。
アース線Ｇ１はソース電極コンタクト５２に接続され、
アース線Ｇ２はソース電極コンタク１−５２．６２．６
８に接続され、アース線Ｇ３はソース電極コンタクト６
６．７２．７８に接続され、アース線Ｇ４はソース電極
コンタクト８２に接続されている。
ビット線Ｂ１はドレイン電極コンタクト５４．６０に接
続され、ビット線Ｒ２はドレイン電極コンタクト５８，
６４，７０゜７６に接続され、ビット線Ｂ３はドレイン
電極コンタクト７４．８０に接続されている。
水平ワード線Ｐ１１．Ｐ１２．Ｐ１３は任意の適当な知
られている形式のものでよいデコーダ及びワード駆動器
８４に接続され、垂直ワード線Ｐ２１．Ｐ２２．Ｐ２３
はデコーダ及びワード１駆動器８４と同称のデコーダ及
びワード駆動器８６に接続される。
もし希望するなら、デコーダ及びワード駆動器８４．８
６は適当に組合せることもできよう。
アース線０１〜Ｇ４及びビット線Ｂ１〜Ｂ３は任意の適
当な知られている形式のものでよいプリチャージ回路及
びセンス増幅器８８に接続される。
良好な実施例では寄数番号のアース線Ｇ１゜Ｇ３・・・
・・・が一緒に接続され、偶数番号のアース線Ｇ２．Ｇ
４・・・・・・が一緒に接続される。
またビット線は夫々同数のビットを有するグループを形
成するように一緒に接続されうるが、この場合同じビッ
ト線及びアース線を共有する複数のトランジスタが１つ
のワード線で選択されないように接続される。
ＦＥＴ２０，３６を除くすべてのＦＥＴは所定値のスレ
ショルド電圧を有し、ＦＥＴ２０，３６は他のＦＥＴよ
りも高いスレショルド電圧を有し、これは斜線のゲート
によって表わされている。
第２図は第１図の読取り専用メモリを動作させるのに使
用しうるパルス波形を示している。
例えばワード線Ｐ１２と関連するセルから情報を読取る
場合、最初、すべてのワード線の電圧がＯ■の電位に保
たれ、ビット線Ｂ１．Ｂ２．Ｂ３及びアース線Ｇ１．Ｇ
２．Ｇ３．Ｇ４は例えば＋５■の電圧ＶＨに等しいか又
はそれよりも小さいＶＲの電位に充電される。
ビット線及びアース線が充電された後ワード線Ｐ１２の
電圧が電圧ＶＨに上げられ、アース線Ｇ２の電圧が０■
に下げられる。
ＦＥＴ１８は比較的低いスレショルド電圧を有するから
オンになり、ビット線Ｂ１はＦＥＴ１８を介してソース
電極コンタクト６８へ放電する。
しかしＦＥＴ２０は高いスレショルド電圧即ち５■より
も高いスレショルド電圧を有するからオンにならず、従
ってビット線Ｂ２の電圧は高レベルのままである。
従って一方の２進デイジツト情報例えばＯをＦＥＴ１８
に記憶し他方の２進デイジツト情報例えば１をＦＥＴ２
０に記憶でき、これらの情報はビット線Ｂ１．Ｂ２に接
続されたセンス増幅器８８によって検出することができ
る。
ＦＥＴ１８，２０の情報が読取られている間はアース線
Ｇ３は高レベルＶＲにあり、従ってビット線Ｂ２はＦＥ
Ｔ２２を介して放電しない。
同様にビット線Ｂ１．Ｂ２について情報の読取りが行な
われている間は、誤読取りを防止するためアース線Ｇ１
の電圧も高レベルに保たれる。
このようにワード線Ｐ１２に接続されたセルの半分が一
度に読取られ、ワード線Ｐ１２の残りのトランジスタは
ビット線及びアース線を適当に選択することによって第
２の時間に同様に読取られる。
垂直ワード線Ｑ２１．Ｐ２２゜Ｐ２３に接続されたトラ
ンジスタも同様に読取られる。
第３図〜第６図は第１図の読取り専用メモリの詳細な構
造を示している。
読取り専用メモリはＰ導電型の半導体基体９０を含み、
基体９ｏには、厚い絶縁酸化物セグメント９２及び第１
図のＦＥＴ２０．３６のような高いスレショルド電圧の
装置形成するための厚い酸化物ストリップ９４．９６が
形成されている。
これらの酸化物セグメント及びストリップは好ましくは
二酸化シリコンである。
厚い酸化物セグメント及びストリップの外側の基体表面
には好ましくは二酸化シリコンの薄い酸化物層９１が形
成される。
この酸化物層９１は例えばほぼ５００Ａの厚さを有する
。
次に薄い酸化物層９１、及び厚い酸化物セグメント９２
及びストリップ９４．９６の上に第１のドープ・ポリシ
リコン層が付着され、ワード線Ｐ１１．Ｐ１２゜Ｐｌ３
を形成するようにエツチングされる。
これらのワード線ｐＨ，Ｐ１２．Ｐ１３は次に絶縁層９
３によって覆われる。
この絶縁層９３はワード線Ｐ１１．Ｐｉ ２．Ｐｌ ３
の自己酸化によってつくられる絶縁層でよい。
水平ワード線Ｐ１１゜Ｐｌ２．Ｐｌ３によって保護され
ていない薄い絶縁層が除去され、そして垂直ポリシリコ
ン・ワード線Ｐ２１．Ｐ２２．Ｐ２３に対するゲート酸
化物層を与えるため、水平ワード線Ｐ１１．Ｐ１２゜Ｐ
ｌ３によって保護されている薄い酸化物の厚さと同じ厚
さを有する新たな薄い絶縁層９１が基体表面に形成され
る。
この構造体の表面に第２のドープ・ポリシリコン層が付
着され、厚い酸化物セグメント９２の領域で水平ワード
線ｐＨ，Ｐ１２゜Ｐｌ３と交差する垂直ワード線Ｐ２１
．Ｐ２２゜Ｐ２３を形成するようにエツチングされる。
ワード線は例えば３．６μの幅を有する。
垂直ワード線Ｐ２１．Ｐ２２．Ｐ２３にはこれらのワー
ド線の自己酸化によって形成されるのが好ましい絶縁層
９５が設けられる。
水平と垂直のワード線の下の薄いゲート酸化物の厚さは
等しいから、所定の２進デイジツト情報を表わすすべて
のＦＥＴは実質的に等しいスレショルド電圧値を有する
。
次に、水平と垂直のポリシリコン・ワールド線Ｐ１１゜
Ｐｌ ２．Ｐｉ ３．Ｐ２１ 、Ｐ２２．Ｐ２３によっ
て画定されるほぼ４角形の基体表面部分にソース電極拡
散領域及びドレイン電極拡散領域を形成するように基体
表面にひ素が注入される。
これらの拡散領域は第５図にＮ十領域として示されてい
る。
ひ素が注入された後この構造体の上に例えばアルミニウ
ム金属層が形成され、傾斜したビット線及びアース線Ｂ
１〜Ｂ３．０１〜Ｇ４を与えるようにエツチングされる
。
もし希望するならばビット線及びアース線は知られてい
るリフト・オフ接脂を用いてつくることもできる。
金属層を形成する前に、第５図に示されているようにソ
ース及びドレインのＮ十拡散領域に接続されるソース電
極コンタクト及びドレイン電極コンタクト６０，６２゜
６４．６６を定めるように薄い酸化物層９１に適正な開
孔が形成される。
第１のドープ・ポリシリコン層の形成の前に、第４図及
び第６図に示されるようにほう素イオン９７が基体表面
即ちチャネルの特性設定のために周知のように注入され
うる。
もし希望するなら、高いスレショルド電圧を持つべきト
ランジスタのチャネル領域にほう素イオンを注入するこ
とによって読取り専用メモリをプログラムすることもで
きる。
また、消去可能なプログラム可能読取り専用メモリを形
成するように、フローティング・ゲート又は可変スレシ
ョルド装置などの他の技術を用いて読取り専用メモリの
選択されたセルのスレショルド電圧を変えることもでき
よう。
第３図〜第６図かられかるようにアレイのほぼ全面積が
トランジスタ又はセルのゲート電極、ソース及びドレイ
ン拡散のために有効に用いられる。
トランジスタ・セルの一部として用いられない基体表面
は水平と垂直のポリシリコン・ワード線の交差部の厚い
酸化物セグメント９２の所だけである。
ソース電極コンタクト及びドレイン電極コンタクトは４
つのトランジスタ又はセルによって共有されるため、コ
ンタクト数が大幅に減少する。
知られているようにポリシリコン・ワード線上に薄い金
属珪化物層を成長させることによってワード線抵抗を減
じ、ポリシリコン・ワード線の伝搬遅延を小さくするこ
とができる。
明らかなように、本発明によれば、簡単な構造で、非常
にセル密度の高い読取り専用メモリが得られる。
例示実施例は少数のセルしか含まないが、実際にはもつ
と多数のセルを各ワード線に設けることができ、またＰ
導電型の半導体基体が用いられたが、基体領域の導電型
を変えることによってＮ導電型の半導体基体も使用しう
ろことは理解されよう。
【図面の簡単な説明】
第１図は本発明のトランジスタ・アレイを有する読取り
専用メモリの回路図、第２図は第１図のメモリを動作さ
するのに使用しうるパルス波形図、第３図は第１図のメ
モリ・ トランジスタ・アレイの平面図１、第４図は第
３図の線４−４における断面図、第５図は第３図の線５
〜５における断面図、第６図は第３図の線６〜６におけ
る断面図である。 ９０・・・・・・半導体基体、９１，９３．９５・・・
・・・絶縁層、Ｐ１１〜Ｐ１３、Ｐ２１〜Ｐ２３・・・
・・・ワード線、Ｂ１〜Ｂ３・・・・・・ビット線、０
１〜Ｇ４・・曲アース線、Ｎ＋・・・・・・拡散領域。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型の半導体基体と、第１基体表面部分及び前
    記第１基体表面部分から分離された複数個の第２基体表
    面部分を画定するように前記半導体基体から絶縁して設
    けられた複数個の第１導電線と、前記第１基体表面部分
    に設けられた前記−導電型と反対導電型の第１基体領域
    と、前記第２基体表面部分に設けられた前記−導電型と
    反対導電型の第２基体領域と、前記第１導電線から絶縁
    して設けられた複数個の第２導電線とを有し、前記第１
    基体領域及び第２基体領域は異なる第２導電線に接続さ
    れ、前記第１基体領域が複数個のトランジスタに対する
    共通の基体領域を形成しているトランジスタ・アレイ ２ 前記第１導電線は第１の導電線対及び前記第１の導
    電線対と交差するように前記第１の導電線対から絶縁し
    て設けられた第２の導電線対を含み、前記第１及び第２
    の導電線対によって囲まれた部分によって前記第１基体
    表面部分を画定している特許請求の範囲第１項に記載の
    トランジスタ・アレイ。
JP55081502A 1979-09-11 1980-06-18 トランジスタ・アレイ Expired JPS5826181B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/074,272 US4287571A (en) 1979-09-11 1979-09-11 High density transistor arrays

Publications (2)

Publication Number Publication Date
JPS5640274A JPS5640274A (en) 1981-04-16
JPS5826181B2 true JPS5826181B2 (ja) 1983-06-01

Family

ID=22118697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55081502A Expired JPS5826181B2 (ja) 1979-09-11 1980-06-18 トランジスタ・アレイ

Country Status (4)

Country Link
US (1) US4287571A (ja)
EP (1) EP0025130B1 (ja)
JP (1) JPS5826181B2 (ja)
DE (1) DE3071662D1 (ja)

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