JPS6018147B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6018147B2 JPS6018147B2 JP51132341A JP13234176A JPS6018147B2 JP S6018147 B2 JPS6018147 B2 JP S6018147B2 JP 51132341 A JP51132341 A JP 51132341A JP 13234176 A JP13234176 A JP 13234176A JP S6018147 B2 JPS6018147 B2 JP S6018147B2
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- Japan
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- memory device
- semiconductor memory
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 244000144992 flock Species 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
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- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特にその１ビットを担
うセルの少くとも１でなるパターンの繰返しの単位であ
るブロックの半導体基盤における改良された構造配置を
備えた半導記憶装置を提供するものである。
うセルの少くとも１でなるパターンの繰返しの単位であ
るブロックの半導体基盤における改良された構造配置を
備えた半導記憶装置を提供するものである。
半導体記憶装置には例えばＲＯＭ（ＲｅａｄｏＮｙｍｅ
ｍｏｒｙ）、スタテイツクＲＡＭ（ＳｔａｔｉｃＲａｎ
ｄｏｍＡｃｃｅｓｓ ｍｅｍｏｒｙ）、ダイナ ミ ッ
クＲＡＭ（Ｄ肌ａｍｉｃ−）等、種々あるがその種類に
かかわらずすべて次に述べる如く構成される。
ｍｏｒｙ）、スタテイツクＲＡＭ（ＳｔａｔｉｃＲａｎ
ｄｏｍＡｃｃｅｓｓ ｍｅｍｏｒｙ）、ダイナ ミ ッ
クＲＡＭ（Ｄ肌ａｍｉｃ−）等、種々あるがその種類に
かかわらずすべて次に述べる如く構成される。
即ち情報の最小単位である１ビット（ＢｉＭｒｙＤｉｇ
ｔ）を担う１セル（Ｃｅｌｌ）の１個または複数個を集
めたブロックが従来は長方形または正方形になり、前記
はいずれの形状によっても半導体基板上に密接して隙間
なく展開される。そして前記半導体基板の１つ（通常１
べレツトまたは１チップと称せられる）の上にＩＫビッ
ト（１０２４ビット）とか、舷ビット（４０９６ビット
）等の多数の情報量を担う半導体記憶装置を構成してい
る。従来一例のダイナミックＲＡＭで１セルが第１図に
示す如く３個のトランジスタ、即ちＲ（Ｒｅａｄ）（１
’，Ｗ（Ｗｒｉｔｅ）｛２），Ｓ（Ｓｔねｇｅ）‘３｝
とからなり、この回路配線が第２図に示す如く列線（Ｒ
ｏｗ）【４｝行線（Ｃｏｌｕｍｎ）■，電源線（接地線
）（ＧＲＤ）■によってなされ、一般に列線はボリシリ
コン層、前記列線に直交する行線および電源線、例えば
接地線はアルミニウム層によって形成される。
ｔ）を担う１セル（Ｃｅｌｌ）の１個または複数個を集
めたブロックが従来は長方形または正方形になり、前記
はいずれの形状によっても半導体基板上に密接して隙間
なく展開される。そして前記半導体基板の１つ（通常１
べレツトまたは１チップと称せられる）の上にＩＫビッ
ト（１０２４ビット）とか、舷ビット（４０９６ビット
）等の多数の情報量を担う半導体記憶装置を構成してい
る。従来一例のダイナミックＲＡＭで１セルが第１図に
示す如く３個のトランジスタ、即ちＲ（Ｒｅａｄ）（１
’，Ｗ（Ｗｒｉｔｅ）｛２），Ｓ（Ｓｔねｇｅ）‘３｝
とからなり、この回路配線が第２図に示す如く列線（Ｒ
ｏｗ）【４｝行線（Ｃｏｌｕｍｎ）■，電源線（接地線
）（ＧＲＤ）■によってなされ、一般に列線はボリシリ
コン層、前記列線に直交する行線および電源線、例えば
接地線はアルミニウム層によって形成される。
そして上記により隣接の各セル間を連接５するに第３図
に示す如く、電源線、例えば接地線を行線に平行に配し
、行，列ともにチップ上を平面状に複数綾関してなる。
上記の如くなる従釆の一例のダイナミックＲＡＭにおい
てはパッケージング上の要請からそ０のテップの大きさ
が限定される。
に示す如く、電源線、例えば接地線を行線に平行に配し
、行，列ともにチップ上を平面状に複数綾関してなる。
上記の如くなる従釆の一例のダイナミックＲＡＭにおい
てはパッケージング上の要請からそ０のテップの大きさ
が限定される。
しかし面積的にはチップ内に収まるが、縦方向または横
方向にだけ収まらずはみ出すので実用できない場合があ
る。これはパターンの繰返しの単位であるブロックの形
状が長方形に限定されているための大きなタ欠点である
。本発明は上記従来の欠点を除去する如く、セルの少く
とも１を集めたパターンの繰返しの単位であるブロック
の改良された構造を備えた半導体記憶装置を提供するも
のである。
方向にだけ収まらずはみ出すので実用できない場合があ
る。これはパターンの繰返しの単位であるブロックの形
状が長方形に限定されているための大きなタ欠点である
。本発明は上記従来の欠点を除去する如く、セルの少く
とも１を集めたパターンの繰返しの単位であるブロック
の改良された構造を備えた半導体記憶装置を提供するも
のである。
即ち本発明にかかる半導体記憶装置は、行線，列線，電
源線の交差により形成されるパターンの繰返しの単位で
ある一つのブロックの形状が隙間なく平面を埋める如く
配置された半導体記憶装置にして、前記行線，列線，電
源線が互いに斜交して配置されたことを特徴とする。
源線の交差により形成されるパターンの繰返しの単位で
ある一つのブロックの形状が隙間なく平面を埋める如く
配置された半導体記憶装置にして、前記行線，列線，電
源線が互いに斜交して配置されたことを特徴とする。
以下に本発明を一実施例のダイナミックＲＡＭにつき図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
本発明にかかるダイナミックＲＡＭの１セルは第４図に
示す如く、Ｒ（Ｒｅａｄ）、１１、Ｗ（Ｗｍｅ）１２、
Ｓ（Ｓｔｏｒａｇｅ）１３の３個のトランジスタからな
り、回路配線をその１ブロックにつき示す第５図にみる
と、図の水平方向に設けられた列線（Ｒｏｗ）１５、こ
の列線と６０ｏの交角で斜交する方向でかつフロックの
辺に平行に設けられた行線（Ｃｏｌ山ｍｎ）１４、およ
び前記列線１５に対し前記行線１４と異なる方向に６０
ｏの交角で斜交し、かつフロックの辺に平行に設けられ
た電源線の例えば接地線（ＧＮＤ）１６によって接続さ
れる。
示す如く、Ｒ（Ｒｅａｄ）、１１、Ｗ（Ｗｍｅ）１２、
Ｓ（Ｓｔｏｒａｇｅ）１３の３個のトランジスタからな
り、回路配線をその１ブロックにつき示す第５図にみる
と、図の水平方向に設けられた列線（Ｒｏｗ）１５、こ
の列線と６０ｏの交角で斜交する方向でかつフロックの
辺に平行に設けられた行線（Ｃｏｌ山ｍｎ）１４、およ
び前記列線１５に対し前記行線１４と異なる方向に６０
ｏの交角で斜交し、かつフロックの辺に平行に設けられ
た電源線の例えば接地線（ＧＮＤ）１６によって接続さ
れる。
図における１７ａ〜１７ｄはいづれも配線のコンタクト
ホール、１８はダイレクトコンタクト部である。さらに
前記回路配線のほか、図示を省略するトランジスタ間の
配線が施される。各配線のうち列線１５はポリシリコン
層、行線１４はアルミニウム層、電源線の例えば接地線
１６は拡散層およびアルミニウム層によって形成される
。なおチップ上における展開は第６図に示す方向に列線
，行線，電源線の例えば接地の夫々が延在されて隙間な
く埋められる。また上記は一例として三角形のブロック
の場合を例示したがこれに限られることなく展開して平
面を隙間なく埋める形状であればよく、従って四角形で
も平行四辺形、菱形，台形など、三角形でも二等辺、直
角など、また六角形等のいづれとしても、さら前記を基
本とした変形でもよい。
ホール、１８はダイレクトコンタクト部である。さらに
前記回路配線のほか、図示を省略するトランジスタ間の
配線が施される。各配線のうち列線１５はポリシリコン
層、行線１４はアルミニウム層、電源線の例えば接地線
１６は拡散層およびアルミニウム層によって形成される
。なおチップ上における展開は第６図に示す方向に列線
，行線，電源線の例えば接地の夫々が延在されて隙間な
く埋められる。また上記は一例として三角形のブロック
の場合を例示したがこれに限られることなく展開して平
面を隙間なく埋める形状であればよく、従って四角形で
も平行四辺形、菱形，台形など、三角形でも二等辺、直
角など、また六角形等のいづれとしても、さら前記を基
本とした変形でもよい。
本発明によればチップの大きさを従来に比し約１５％節
減しうる利点と、縦または横の一方向だけ寸法面ではみ
出すことが防止できる利点がある。
減しうる利点と、縦または横の一方向だけ寸法面ではみ
出すことが防止できる利点がある。
第１図ないし第３図は従来、第４図ないし第６図は本発
明の一実施例のいづれもダイナミックＲＡＭを示し、第
１図は１セルの回路図、第２図は１セルにおけるトラン
ジスタの行，列，電源例えば接地の各線との配置を示す
上面図、第３図は１チップの一部におけるセルと回路配
線との配置を示す上面図、第４図は１セルの回路図、第
５図は１セルにおけるトランジスタと行，列，電源例え
ば接地の各線との配置を示す上面図、第６図は行，列，
接地の各線の配置を説明するための図である。 なお図中同一符号は同一または相当部分を夫々示すもの
とする。１１，１２，１３…トランジスタ、１４，１５
，１６・・・回路配線。第１図 第２図 第３図 第６図 第４図 第５図
明の一実施例のいづれもダイナミックＲＡＭを示し、第
１図は１セルの回路図、第２図は１セルにおけるトラン
ジスタの行，列，電源例えば接地の各線との配置を示す
上面図、第３図は１チップの一部におけるセルと回路配
線との配置を示す上面図、第４図は１セルの回路図、第
５図は１セルにおけるトランジスタと行，列，電源例え
ば接地の各線との配置を示す上面図、第６図は行，列，
接地の各線の配置を説明するための図である。 なお図中同一符号は同一または相当部分を夫々示すもの
とする。１１，１２，１３…トランジスタ、１４，１５
，１６・・・回路配線。第１図 第２図 第３図 第６図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ 行線，列線，電源線の交差により形成されるパター
ンの繰返しの単位である一つのブロツクの形状が隙間な
く平面を埋める如く配置された半導体記憶装置にして、
前記行線，列線，電源線が互いに斜交して配置されたこ
とを特徴とする半導体記憶装置。 ２ ブロツクの形状が三角形，または六角形，菱形，平
行四辺形のいずれかでなることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51132341A JPS6018147B2 (ja) | 1976-11-05 | 1976-11-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51132341A JPS6018147B2 (ja) | 1976-11-05 | 1976-11-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5357779A JPS5357779A (en) | 1978-05-25 |
| JPS6018147B2 true JPS6018147B2 (ja) | 1985-05-09 |
Family
ID=15079062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51132341A Expired JPS6018147B2 (ja) | 1976-11-05 | 1976-11-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018147B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141235U (ja) * | 1987-03-09 | 1988-09-16 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287571A (en) * | 1979-09-11 | 1981-09-01 | International Business Machines Corporation | High density transistor arrays |
-
1976
- 1976-11-05 JP JP51132341A patent/JPS6018147B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141235U (ja) * | 1987-03-09 | 1988-09-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5357779A (en) | 1978-05-25 |
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