JPS5821926A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
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- JPS5821926A JPS5821926A JP56120131A JP12013181A JPS5821926A JP S5821926 A JPS5821926 A JP S5821926A JP 56120131 A JP56120131 A JP 56120131A JP 12013181 A JP12013181 A JP 12013181A JP S5821926 A JPS5821926 A JP S5821926A
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- JP
- Japan
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- transistor
- current
- voltage
- collector
- bipolar transistor
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特に外部回路の入力信号に対してレベル変
換を必要とする回路に、駆動用信号を供給するインター
フェース回路に関する。
換を必要とする回路に、駆動用信号を供給するインター
フェース回路に関する。
一般に、論理回路等の回路を外部回路の入力信号に応じ
て駆動させる場合、その入力信号のレベル変換が必要で
あることが多い。例えば、リニア回路からの高レベル入
力信号に対し、通常Ｉ”Ｌ （Ｉｎｔ＠ｇｒａｔｅｄ−
Ｉｎｊ＠ｃｔｌｏｎ Ｌｏｇｌｅ ）等の論理回路の入
力電圧特性は低レベルである。このような信号レベルＯ
異なる回路間には、インターフェース回路が必要であり
、従来から種々のインターフェース回路が考えられてい
るｏｊｌ１図はＩ”Ｌ等の論理回路を外部回路からの入
力信号Ｐに応じて駆動させるためのインターフェース回
路の構成を示すもの′Ｃある０すなわち、電源間Ｗｅｅ
にバイポー９）ツンジスタ（以下単にトランジスタと称
する）Ｑｓ−Ｑｔが抵抗Ｒｒ を介して直列に接続して
設けられ、このトランジスタＱ１のコレクタに電源Ｖｅ
ｅが供給されて、そのペースに供給される入力信号Ｐに
応じて電流１１が発生する。またトランジスタＱ！は、
工ζツタが接地され、そのペースには電源間ｖ＠ｃに抵
抗Ｂ１と並列に設けられる抵抗Ｉｌ！と直列接続して設
けられたダイオード接続のニオツタ接地トランジスタＱ
ｓのコレクタが接続される。このようなトランジスタＱ
ｔｍＱｓの回路（カレント電２−回路）では、抵抗Ｒ，
會流れる電流！冨がトランジスタＱ！のコレクタ電流Ｉ
＝、と同値になるものである。そして１ トランジスタ
Ｑｔのコレクタと抵抗ＲＸとの接続点くそのペースが接
続されたエミッタ接地トランジスタＱ４が設けられ、こ
のトランジスタＱ４のコレクタから出力信号ＯＵＴが発
生する。この出力信号０υＴは、例えばＩ”Ｌ等の輪廻
回路の入力信号として供給される。
て駆動させる場合、その入力信号のレベル変換が必要で
あることが多い。例えば、リニア回路からの高レベル入
力信号に対し、通常Ｉ”Ｌ （Ｉｎｔ＠ｇｒａｔｅｄ−
Ｉｎｊ＠ｃｔｌｏｎ Ｌｏｇｌｅ ）等の論理回路の入
力電圧特性は低レベルである。このような信号レベルＯ
異なる回路間には、インターフェース回路が必要であり
、従来から種々のインターフェース回路が考えられてい
るｏｊｌ１図はＩ”Ｌ等の論理回路を外部回路からの入
力信号Ｐに応じて駆動させるためのインターフェース回
路の構成を示すもの′Ｃある０すなわち、電源間Ｗｅｅ
にバイポー９）ツンジスタ（以下単にトランジスタと称
する）Ｑｓ−Ｑｔが抵抗Ｒｒ を介して直列に接続して
設けられ、このトランジスタＱ１のコレクタに電源Ｖｅ
ｅが供給されて、そのペースに供給される入力信号Ｐに
応じて電流１１が発生する。またトランジスタＱ！は、
工ζツタが接地され、そのペースには電源間ｖ＠ｃに抵
抗Ｂ１と並列に設けられる抵抗Ｉｌ！と直列接続して設
けられたダイオード接続のニオツタ接地トランジスタＱ
ｓのコレクタが接続される。このようなトランジスタＱ
ｔｍＱｓの回路（カレント電２−回路）では、抵抗Ｒ，
會流れる電流！冨がトランジスタＱ！のコレクタ電流Ｉ
＝、と同値になるものである。そして１ トランジスタ
Ｑｔのコレクタと抵抗ＲＸとの接続点くそのペースが接
続されたエミッタ接地トランジスタＱ４が設けられ、こ
のトランジスタＱ４のコレクタから出力信号ＯＵＴが発
生する。この出力信号０υＴは、例えばＩ”Ｌ等の輪廻
回路の入力信号として供給される。
このようなインターフェース回路において、入力信号Ｐ
がトランジスタＱ１に供給されると、電流！８が抵抗Ｒ
１を流れトランジスタＱ！に供給される。このトランジ
スタＱ！のコレクタ電流Ｉ’ｃ！は電流１１と同値であ
るから、いま仮に電流！寡が電流！意より大きいとした
場合、電ｍｒ Ｉｓ −Ｉｔ ＪがトランジスタＱ、
のペース電流として供給される。従ってトランジスタＱ
４はオン状態となり出力信号ＯＵＴは立下がり、信号ｒ
ＯＪが発生する。このとき、例えばトランジスタＱ４の
ペースと接地間にキャパシタンスＣが設けられ、そのキ
ャパシタンスＣｉＣ電流ｒ ＩＩ −ｘ＊ Ｊが充電さ
れると、トランジスターのペース・エミッタ間電圧Ｖｌ
ｌ、 である電圧ｖｏが発生するものである。この電
圧ｖ０は入力信号Ｐ （Ｖｃｅと同レベルとする）より
低レベルにすることがてき、レベル変換がなされたこと
になる０しかしながら、このようなインターフェース回
路では、菖２図に示すように入力信号Ｐが供給され、そ
の信号Ｐが立上がった時点では、トランジスタＱ鵞り動
作は飽和領域であり、電圧Ｖ・はＦランジスタＱ鵞の飽
和コレクタ・エンツタ電圧ｖｃｍｓａｔ、 （中Ｏｖ）
の状態である。そしてこのトランジスタＱ、の動作が活
性（能動）領域になるまでの時間１． の経過後キャ
パシタンスＣは充電さｎ電圧Ｖ・は立上がることＫなる
。従って出力信号ＯＵＴは、時間ｔ１ の経過後立下
がることになる。同様に入力信号Ｐが立下がった時点で
は、トランジスタＱ嘗の動作線活性領域、すなわち、コ
レクタには電流！！が流れているため電圧Ｖ・はハイレ
ベル（トランジスタｑ４のｖｍｍ、 のレベル）の状態
である０そして時間ｔ１ の経過後トランジｘｙｅ＊
ｏ動作は飽和領域（ＶＣｍｓａｔｌキＱＶ）Ｋ入り、上
記キャパシタンスＣは放電さｎ電圧Ｖ、は立下がり、従
って出力信号ＯＵＴは立上がることになる。なおこの場
合時間ｔ！ は時間ｔ、よりも小さい０このようにトラ
ンジスタＱ！の動作における蓄積時間（ｔｌと１１ ）
によって、入力信号ＰＫ対してインターフェース回路の
出力信号ＯＵテに時間遅れが生ずる欠点があり、特に入
力信号Ｐが高周波の場合には、その悪影響は大きいもの
となる。
がトランジスタＱ１に供給されると、電流！８が抵抗Ｒ
１を流れトランジスタＱ！に供給される。このトランジ
スタＱ！のコレクタ電流Ｉ’ｃ！は電流１１と同値であ
るから、いま仮に電流！寡が電流！意より大きいとした
場合、電ｍｒ Ｉｓ −Ｉｔ ＪがトランジスタＱ、
のペース電流として供給される。従ってトランジスタＱ
４はオン状態となり出力信号ＯＵＴは立下がり、信号ｒ
ＯＪが発生する。このとき、例えばトランジスタＱ４の
ペースと接地間にキャパシタンスＣが設けられ、そのキ
ャパシタンスＣｉＣ電流ｒ ＩＩ −ｘ＊ Ｊが充電さ
れると、トランジスターのペース・エミッタ間電圧Ｖｌ
ｌ、 である電圧ｖｏが発生するものである。この電
圧ｖ０は入力信号Ｐ （Ｖｃｅと同レベルとする）より
低レベルにすることがてき、レベル変換がなされたこと
になる０しかしながら、このようなインターフェース回
路では、菖２図に示すように入力信号Ｐが供給され、そ
の信号Ｐが立上がった時点では、トランジスタＱ鵞り動
作は飽和領域であり、電圧Ｖ・はＦランジスタＱ鵞の飽
和コレクタ・エンツタ電圧ｖｃｍｓａｔ、 （中Ｏｖ）
の状態である。そしてこのトランジスタＱ、の動作が活
性（能動）領域になるまでの時間１． の経過後キャ
パシタンスＣは充電さｎ電圧Ｖ・は立上がることＫなる
。従って出力信号ＯＵＴは、時間ｔ１ の経過後立下
がることになる。同様に入力信号Ｐが立下がった時点で
は、トランジスタＱ嘗の動作線活性領域、すなわち、コ
レクタには電流！！が流れているため電圧Ｖ・はハイレ
ベル（トランジスタｑ４のｖｍｍ、 のレベル）の状態
である０そして時間ｔ１ の経過後トランジｘｙｅ＊
ｏ動作は飽和領域（ＶＣｍｓａｔｌキＱＶ）Ｋ入り、上
記キャパシタンスＣは放電さｎ電圧Ｖ、は立下がり、従
って出力信号ＯＵＴは立上がることになる。なおこの場
合時間ｔ！ は時間ｔ、よりも小さい０このようにトラ
ンジスタＱ！の動作における蓄積時間（ｔｌと１１ ）
によって、入力信号ＰＫ対してインターフェース回路の
出力信号ＯＵテに時間遅れが生ずる欠点があり、特に入
力信号Ｐが高周波の場合には、その悪影響は大きいもの
となる。
こあ発明は上記の事情を鑑みなさｎたもので、トランジ
スタの動作から生ずる時間遅れ影響を防止することによ
って、入力信号に対してレベル変換を行い、しかもその
入力信号に同期する出力信号を発生できるインターフェ
ース回路を提供することを目的とする。
スタの動作から生ずる時間遅れ影響を防止することによ
って、入力信号に対してレベル変換を行い、しかもその
入力信号に同期する出力信号を発生できるインターフェ
ース回路を提供することを目的とする。
以下図面を参照してこの発明の一実施例を説明する。第
３図はその構成を示すもので、前記第１図に示した同様
のインターフェース回路において（第１図と同様の符号
を付して構成の説明は省略する）、出力信号０ＵＴｔ−
発生するトランジスタＱ４の動作を制御するトランジス
タＱ！のコレクタにエミッタ電流を供給するトランジス
タＱｓ ｋ設ける０このトランジスタＱｓ゛ のコレク
タには、電源Ｖｅｃが供給され、そのペースには定電圧
ＶＬが供給される０さらにこの定電圧ｖＬｔ−発生する
定電圧回路３１が設けられ、この定電圧回路３ノはエミ
ッタ接地のトランジスタＱ・お１び直列接続の抵抗Ｒ１
と８４が並列に設けられている。このトランジスタＱ−
のベースに抵抗ａ、、ａ、の共通接続端子が接続さｎ１
抵抗Ｒ，の一方端子には、電源Ｖ＠ｅが抵抗Ｒｉ を介
して供給さｔｌまた抵抗Ｒ４の一方端子は接地される。
３図はその構成を示すもので、前記第１図に示した同様
のインターフェース回路において（第１図と同様の符号
を付して構成の説明は省略する）、出力信号０ＵＴｔ−
発生するトランジスタＱ４の動作を制御するトランジス
タＱ！のコレクタにエミッタ電流を供給するトランジス
タＱｓ ｋ設ける０このトランジスタＱｓ゛ のコレク
タには、電源Ｖｅｃが供給され、そのペースには定電圧
ＶＬが供給される０さらにこの定電圧ｖＬｔ−発生する
定電圧回路３１が設けられ、この定電圧回路３ノはエミ
ッタ接地のトランジスタＱ・お１び直列接続の抵抗Ｒ１
と８４が並列に設けられている。このトランジスタＱ−
のベースに抵抗ａ、、ａ、の共通接続端子が接続さｎ１
抵抗Ｒ，の一方端子には、電源Ｖ＠ｅが抵抗Ｒｉ を介
して供給さｔｌまた抵抗Ｒ４の一方端子は接地される。
このように構成されるインターフェース回路では、上記
トランジスタＱ、のコレクタ電圧ｖｃｍ、 はトラン
ジスタＱａの１建ツタ電圧によってクランプされる。こ
のトランジスタＱｓのベース電圧Ｖｍ、は、定電圧回路
３１のトランジスタＱ・のコレクタ電圧ＶＬ に１って
定電圧化される。すなわち、トランジスタＱ、のベース
電圧Ｖｓ、は となり、ここで Ｖｌｍ、：）？ンジスタＱ６のベース・工叱ツタ間電圧 Ｒ１：抵抗Ｒ，の抵抗値 Ｒ４：抵抗Ｒ４の抵抗値 である。従って、上記式（１）より抵抗ｉ、＊ Ｒ４の
各抵抗値上所定の値に設定するととＫよって、トランジ
スタＱ！のコレクタ電圧ＶＣＩ！ は所定の値にクラ
ンプさｎ、すなわち飽和電圧ｖｃｍｓａｔ１以上に保持
されて、トランジスタＱ！は常に活性（能動）領域で動
作することＫなる。なお、抵抗ＲＩｓＲ４の各抵抗値Ｒ
，，Ｒ，は、となる関係式（２）ｔ−満足するように設
定すればよい。ここでＶｌｍ、 は出力信号ＯＵＴを
発生するトランジスタＱ４のベース・エミッタ間電圧で
ある。
トランジスタＱ、のコレクタ電圧ｖｃｍ、 はトラン
ジスタＱａの１建ツタ電圧によってクランプされる。こ
のトランジスタＱｓのベース電圧Ｖｍ、は、定電圧回路
３１のトランジスタＱ・のコレクタ電圧ＶＬ に１って
定電圧化される。すなわち、トランジスタＱ、のベース
電圧Ｖｓ、は となり、ここで Ｖｌｍ、：）？ンジスタＱ６のベース・工叱ツタ間電圧 Ｒ１：抵抗Ｒ，の抵抗値 Ｒ４：抵抗Ｒ４の抵抗値 である。従って、上記式（１）より抵抗ｉ、＊ Ｒ４の
各抵抗値上所定の値に設定するととＫよって、トランジ
スタＱ！のコレクタ電圧ＶＣＩ！ は所定の値にクラ
ンプさｎ、すなわち飽和電圧ｖｃｍｓａｔ１以上に保持
されて、トランジスタＱ！は常に活性（能動）領域で動
作することＫなる。なお、抵抗ＲＩｓＲ４の各抵抗値Ｒ
，，Ｒ，は、となる関係式（２）ｔ−満足するように設
定すればよい。ここでＶｌｍ、 は出力信号ＯＵＴを
発生するトランジスタＱ４のベース・エミッタ間電圧で
ある。
このように、）ランジスタＱ鵞が活性領域で動作するこ
とによって、入力信号Ｐが仮に立上がった時点でトラン
ジスタＱ！のコレクタには電流Ｉ、が流れ、トランジス
タＱ４のベースには電流ｒ Ｉｔ −Ｉｔ Ｊが供給さ
れて、前記第２図に示したような時間遅れｔｌ が生
ずることなく電圧Ｗｅ （Ｖ”４）は立上がり、従っ
て出力信号ＯＵＴは立下がる。同様に、入力信号Ｐが立
下がった時点では、キャパシタンスＣはトランジスタＱ
！へ放電し、時間遅れｔｌ が生ずゐことなく電圧ｖ０
は立下がり、出力信号ＯＵＴは立上がるものである。従
って入力信号ＰＫ同期する出力信号ＯＵ’ｌ”ｉ発生で
きるものである。
とによって、入力信号Ｐが仮に立上がった時点でトラン
ジスタＱ！のコレクタには電流Ｉ、が流れ、トランジス
タＱ４のベースには電流ｒ Ｉｔ −Ｉｔ Ｊが供給さ
れて、前記第２図に示したような時間遅れｔｌ が生
ずることなく電圧Ｗｅ （Ｖ”４）は立上がり、従っ
て出力信号ＯＵＴは立下がる。同様に、入力信号Ｐが立
下がった時点では、キャパシタンスＣはトランジスタＱ
！へ放電し、時間遅れｔｌ が生ずゐことなく電圧ｖ０
は立下がり、出力信号ＯＵＴは立上がるものである。従
って入力信号ＰＫ同期する出力信号ＯＵ’ｌ”ｉ発生で
きるものである。
第４図は、同一人力信号ＰＫよって多数のトランジスタ
管動作させる場合のインターフェース回路である０すな
わち、入力信号Ｐは上記菖３図に示し九トツンジスタＱ
１が複数個並列に設けられ、そのトランジスタＱｓｔ−
Ｑｓｎの全てＱ重ｎの各ベースには、トランジスタｑ８
のコレクタ電流が供給さｎる０そしてトランジスタＱｕ
〜Ｑｔｎのそれぞれから抵抗（Ｒ１または任意の抵抗値
）を介してエミッタ電流がそのトランジスタＱａ−Ｑ＊
ｎのコレクタに供給される０さらに出力信号を発生し、
ベース電流をトランジスタＱｔｓ〜Ｑ鵞ｎの各コレクタ
電流によって制卸されるトランジスタＱ４１〜９４１ｋ
が並列に設けらｎる。このような回路の場合には、上記
トランジスタＱ、の代りにマルチ・エミッタタイプのト
ランジスタＱ、 ｔ−設け、このトランジスタＱｖのエ
ミッタ電流をトランジスタＱａ〜Ｑｔｎの各コレクタに
供給することによって、トランジスタＱｍｔ〜Ｑ！ｎの
各コレクタ電圧をクランプできるものである。なお、こ
のインターフェース回路の他の構成部、動作および効果
は鮪３図に示し九上記実施例と同様である定め、同一符
号を付して説明は省略する。
管動作させる場合のインターフェース回路である０すな
わち、入力信号Ｐは上記菖３図に示し九トツンジスタＱ
１が複数個並列に設けられ、そのトランジスタＱｓｔ−
Ｑｓｎの全てＱ重ｎの各ベースには、トランジスタｑ８
のコレクタ電流が供給さｎる０そしてトランジスタＱｕ
〜Ｑｔｎのそれぞれから抵抗（Ｒ１または任意の抵抗値
）を介してエミッタ電流がそのトランジスタＱａ−Ｑ＊
ｎのコレクタに供給される０さらに出力信号を発生し、
ベース電流をトランジスタＱｔｓ〜Ｑ鵞ｎの各コレクタ
電流によって制卸されるトランジスタＱ４１〜９４１ｋ
が並列に設けらｎる。このような回路の場合には、上記
トランジスタＱ、の代りにマルチ・エミッタタイプのト
ランジスタＱ、 ｔ−設け、このトランジスタＱｖのエ
ミッタ電流をトランジスタＱａ〜Ｑｔｎの各コレクタに
供給することによって、トランジスタＱｍｔ〜Ｑ！ｎの
各コレクタ電圧をクランプできるものである。なお、こ
のインターフェース回路の他の構成部、動作および効果
は鮪３図に示し九上記実施例と同様である定め、同一符
号を付して説明は省略する。
なお、上記実施例において定電圧回路３１はこれに限る
ことなく、他の回路構成でもよいがインターフェース回
路と共にＩＣ化が可能であることが必要である。またダ
イオード接続のトランジスタＱｓに供給される電流！、
の発生倉入力信号、例えば入力信号Ｐの逆相信号にょう
て制御されてもさしつかえない。
ことなく、他の回路構成でもよいがインターフェース回
路と共にＩＣ化が可能であることが必要である。またダ
イオード接続のトランジスタＱｓに供給される電流！、
の発生倉入力信号、例えば入力信号Ｐの逆相信号にょう
て制御されてもさしつかえない。
以上詳述したように、この発明によれば出力信号鵞発生
するトランジスタのベース電流を制御 °： もにその入力信号に同期する出力信号を発生できるイン
ターフェース回路を提供できる。
するトランジスタのベース電流を制御 °： もにその入力信号に同期する出力信号を発生できるイン
ターフェース回路を提供できる。
第１図は従来のインターフェース回路の構成図、第２図
はそのタイミングチャートを示す図、第３図はこの発明
の一実施例に係ゐインターフェース回路の構成図、第４
図はこの発明の他の実施例に係るインターフェース回路
の構成図であるＯ Ｑ＊ 〜Ｑｙ ｅ Ｑｓｓ 〜Ｑｔｎ ＃
Ｑｎ 〜Ｑｔｌｌ ＊ Ｑ４１〜Ｑ４１１・
・・バイポーラトランジスタ、Ｂ１〜Ｒ３・・・抵抗。 這 出願人代鍮人 弁理士 鈴 江 武 彦１１ｍ 第２！ｌｌ！ｆ １１１３１１ＦＦ 第４図 昭和 め６．１ｊ＋ −” ８ 、事件の表示 特願昭５６−１２０１３１号 、 発明の名称 インターフェース回路 、補正をする者 事件との関係 特許出願人 （３１０７）東京芝浦電気株式会社 ′６代理人 、自発補正 ７、補正の内容 （１） 明細書の特許請求の範囲を別゛紙の通シ訂正
する。 偉】 図面第１図および第４図を別紙の通）訂正する。 入力信号に応じて電源から第１の電流をエミッタ接地の
第１のバイポーラトランジスタのコレクタへ供給する手
段と、上記電源から所定の第２の電流を発生する手段と
、この第２の電流に応じて上記第１のバイポーラトラン
ジスタにベース電流を供給【７このトランジスタのコレ
クタ電流を第２の電流と同値にする手段と、上記第１の
電流から第１のバイポーラトランジスタのコレクタ電流
を減算した電流を出力信号発生用エミッタ接地の第２の
バイポーラトランジスタのベースに供給する手段と、電
源がコレクタに供給されニオツタ電流がベース電流に応
じて上記第１のバイポーラトランジスタのコレクタに供
給される第３のバイポーラトランジスタと、この第３の
バイポーラトランジスタのベース電圧を一定に保持する
定電圧回路とを具備し、上記第１のバイポーラトランジ
スタのコレクタ電圧を所定の電圧にクランプすることを
特徴とするインターフェース回路。
はそのタイミングチャートを示す図、第３図はこの発明
の一実施例に係ゐインターフェース回路の構成図、第４
図はこの発明の他の実施例に係るインターフェース回路
の構成図であるＯ Ｑ＊ 〜Ｑｙ ｅ Ｑｓｓ 〜Ｑｔｎ ＃
Ｑｎ 〜Ｑｔｌｌ ＊ Ｑ４１〜Ｑ４１１・
・・バイポーラトランジスタ、Ｂ１〜Ｒ３・・・抵抗。 這 出願人代鍮人 弁理士 鈴 江 武 彦１１ｍ 第２！ｌｌ！ｆ １１１３１１ＦＦ 第４図 昭和 め６．１ｊ＋ −” ８ 、事件の表示 特願昭５６−１２０１３１号 、 発明の名称 インターフェース回路 、補正をする者 事件との関係 特許出願人 （３１０７）東京芝浦電気株式会社 ′６代理人 、自発補正 ７、補正の内容 （１） 明細書の特許請求の範囲を別゛紙の通シ訂正
する。 偉】 図面第１図および第４図を別紙の通）訂正する。 入力信号に応じて電源から第１の電流をエミッタ接地の
第１のバイポーラトランジスタのコレクタへ供給する手
段と、上記電源から所定の第２の電流を発生する手段と
、この第２の電流に応じて上記第１のバイポーラトラン
ジスタにベース電流を供給【７このトランジスタのコレ
クタ電流を第２の電流と同値にする手段と、上記第１の
電流から第１のバイポーラトランジスタのコレクタ電流
を減算した電流を出力信号発生用エミッタ接地の第２の
バイポーラトランジスタのベースに供給する手段と、電
源がコレクタに供給されニオツタ電流がベース電流に応
じて上記第１のバイポーラトランジスタのコレクタに供
給される第３のバイポーラトランジスタと、この第３の
バイポーラトランジスタのベース電圧を一定に保持する
定電圧回路とを具備し、上記第１のバイポーラトランジ
スタのコレクタ電圧を所定の電圧にクランプすることを
特徴とするインターフェース回路。
Claims (1)
- 入力信号に応じて電源から第１の電ｆＩＬｔ−エミツ！
接地の第１０バイポーラトランジスタのコレククヘ供給
する手段と、上記電源から所定の第２の電流を発生する
手段と、この第２の電流に応じて上記ｊｌｌのバイポー
ラトランジスタにペース電流管供給しこのトランジスタ
のコレクタ電流を第２の電流と同値にする手段と、上記
＊ｉの電流から第１のバイポーラトランジスタのコレク
タ電流を減算した電流を出力信号発生用ニオツタ接地の
第２のバイポーラトランジスタのペースに供給する手段
と、電源がコレクタに供給され工ζツタ電流がペース電
流に応じて上記第１のバイポーラトランジスタのコレク
タに供給されるｊＩ３のバイポーラトランジスタと、こ
ｏｇｎｏパイポーットランジスタのペース電圧を一定に
保持する定電圧回路とを具備し、上記第２のバイポーラ
トランジスタのコレクタ電圧′を所定の電圧にクランプ
することを特徴とするインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120131A JPS5821926A (ja) | 1981-07-31 | 1981-07-31 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120131A JPS5821926A (ja) | 1981-07-31 | 1981-07-31 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821926A true JPS5821926A (ja) | 1983-02-09 |
Family
ID=14778735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56120131A Pending JPS5821926A (ja) | 1981-07-31 | 1981-07-31 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
| US8097545B2 (en) | 2006-10-06 | 2012-01-17 | Hitachi Chemical Company, Ltd. | Phase-separation-controlled polybutadiene resin composition and printed wiring board using the resin composition |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952959A (ja) * | 1972-07-03 | 1974-05-23 |
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1981
- 1981-07-31 JP JP56120131A patent/JPS5821926A/ja active Pending
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