JPS58215813A - デイジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ビデオ画像処理装置に適用されるディジタ
ル信号処理装置に関する０ 簡単なディジタルフィルタを例に説明する。ディジタル
フィルタの差分方程式を とする。但し、ｙｌは出力信号、ａｍＧ；ｔフィルタの
タップ係数（Ｍ＋／個存在する）、ｘｌ−ｍＧ：を入力
信号を示す。かかるディジタルフィルタ冬ｉ。

布線論理方式（ハードウェアで論理を作る方式）の装置
によって実現できるのは勿論であるが、装置の融通性の
点からマイクロプログラム制御のプルセッサで処理する
のが好ましい。この場合の処理７四−を第１図に示す。

この処理フ四−において、Ａを０．ｍを−ｌとする初期
設定、ｍ＋／ｌ−ｍとするステップ、（１−ｍ　）を計
算するステップ、入力Ｘ１−ｍをメモリーから読出すス
テップ、係数ａｍをメモリーから読出スステップは、ア
ドレスを計算するプｏセスである。これに対しｅ　　（
ａｍＸＸｉ−ｍ）のステップ＊　　（Ａ　＋　ａｍＸ　
ｘ　１−ｍ）を演算し、これをＡとするステップ、この
積和演算によって求められた値をＡとするステップは１
本来の演算を行なうプロセスである。従来では、このよ
うに、アドレスの計算と積和演算のような本来の演算と
のように。

性質の異なる処理を同一のプルセッサにより行なってい
た０そのために、データの処理演算時間が長くなる欠点
があった。

第２図は、（ｊＸ３）の２次元ディジタルフィルタの構
成を示し、コンピュータを使ってこのフイルタ処理を７
秒分のビデオ画像にほどこすのに。

数十分を要することが認められた０また。第３図は、Ｎ
ＴＳＣ方式のディジタルカラーデコーダを示しており、
同図において、１は、２次元ディジタル化イ）Ｌ’夕で
構成され、複合カラービデオ信号から輝度信、号Ｙ、り
ｐマ信号Ｃとを分離するＹ／ｃ分離回路である。

りａマ信号は、ディジタル復調回路２及び３によって１
．２つの色差信号（Ｉ信号及びＱ信号）に分ｍされ、夫
々ディジタルフィルタのｉｔの四−パスフィルタ４及び
５を介してマトリクス回路６に供給される。このマトリ
クス回路６の出力にＲ−Ｙ信号及びＢ−Ｙ信号が取り出
される。

かかるディジタルカラーデコーダによる処理を式で表わ
すと下記のものになる。

・・・・・・（り ｙＩＪ＝　：＋ｃｔｊ−ｙｏｌＪ　　川・・・（２）と
なる。但し くｘｌｊ）：入力複合ビデオ信号 及び輝度信号 （ｙＲ−”）ｅ　（ｙ”、−”）：　Ｒ−ｙ信号及びＢ
−Ｙｉｊ　　　　１ｊ 信号 （ａｍｎ）’ｙ／ｃ分離回路１の（ＭＸＮ）の２次元フ
ィルタの係数＃（Ｍ？Ｎは奇数）（ｂ１１１／次元フィ
ルタの係数（Ｌｌは奇数）（ｂｌり：／次元フィルタの
係数（Ｌ２は奇数）（ｄｋｌに、）　：２Ｘ２のマトリ
クス係数上述の（１）式〜（４）式の処理には、数′十
回の積和演算が必要である。カラービデオ信号をディジ
タル化する場合、一般にサンプリング周期として約７０
ｎｓｅｃが用いられる。したがって、リアルタイムで上
述の処理を行なうには、ひとつの演算を２〜３ｎｓｅｃ
以下で実行しなければならない。しかし、実際には、こ
のような高速の処理を行なうことは困難である〇 この発明では、アドレスの計算、データの読出し処理な
どを行なうプロセッサと積和演゛算を行なうプロセッサ
とを完全に分離した構成とすることにより、データ処理
の高速化を実現せんとするものである。つまり、従来の
構成は、この両者の処理時間の合計したものを必要とす
るのに対し、この発明は１両者のうちでより大きい方の
処理時間を必要とするのである。したがって、この発明
に依れば１．２次元フィルタ（第２図）或いはディジタ
ルカラーデコーダ（第３図）によるビデオデータ処理を
リアルタイムで行なうことができるビデオ画像処理を実
現することができる。

第グ図は、冒頭に説明した簡単なディジタルフィルタに
対してこの発明を適用した一実施例の構成を示す。

第グ図において、７は、入力データ及び係数が貯えられ
るデータメモリーを示し、このデータメモリー７のアド
レスがアドレスプロセッサ８によって形成される。また
、コントロールユニット９が設けられており、所定のマ
イクロプログラムによってアドレスプロセッサ８が動作
する。データメモリー７から読出されたデータが積和プ
ロセッサ１０に供給され、積和演算動作がなされる。こ
の積和プロセッサ１０に対するコントロールユニット１
１が設けられており、所定のマイクロプログラムによっ
て積和プ四セッサ１０が動作するようにされる。そして
、積和プロセッサ１０から出力データｙ１が発生する。

このようにすることで、アドレスプロセッサ８によって
アドレスの計算及びデータの読出しの制御を行なうこと
と、積和プロセッサ１０により積和演算を同時に行なう
ことが可能となり、データ処理の高速化を図ることがで
きる。

第５図は、この発明をビデオ画像処理装置に適用した他
の実施例の全体の構成を示す。

第を図において、１２はｅ”１０コント田−ル−Ｌ＝７
　）を示り、ＩＴＶｌ　３．ＶＴＲ１４’！ｐら入力し
たアナログビデオ信号を７０ｒｘｔｅｔのサンプリング
周期でｇビット量子化し、メモリーユニット１６に転送
する。また、処理後のデータがメモリーユニット１６か
ら工１０コント四−ルユニット１２のＤ／Ａフンバータ
に送られ、再びアナログ信号とされ、ｖ’ｒＲ１４及び
モニター受像機１５に供給される。アナ四グ入出力信号
は、複合信号又はコンポーネント信号（ＹＵＶ、ＹＩＱ
、Ｒ（）Ｂ）の何れかである。

メモリーユニット１６は、標準的には、数個のバンクか
ら構成され、入力データ、出力データ。

テンポラリ−データを貯えるためのものである０１個の
バンクは、（７６ｔＸＪｊ＆’）画素から成り、ビデオ
信号の７フイ一ルド分に相当する。このメモリーユニッ
ト１６は、バンク単位で自由に拡張することができる。

　□ また、１８は、ｎ個のアレーメモリーＭ１　。

Ｍｙ、・・・・・・Ｍｎ−１、Ｍｎからなるアレーメモ
リ一群を示す。メモリーユニット１６とアレーメモリ一
群１８との間のデータ転送及びアレーメモリーＭ、〜Ｍ
ｎの各々の内部のデータ転送を制御するために、所定の
アドレスを計算し、コントルール信号を発生する遅延演
算ユニット１７が設けられている。この遅延演算ユニツ
）１７は、複雑な位置変換を可能とするために、高度な
演算機能も有している０ １９は、積和演算ユニットを示す。このユニット１９は
、アレーメモリーＭ１〜Ｍｎの各々と結合されたｎ個の
積和プロセッサＰ１〜Ｐｎとこの積和プロセッサＰ、〜
Ｐｎの各々に対するコントロールユニット０１〜Ｃｎと
からなる０積和プロセツサＰ１〜Ｐｎの各々に対して専
用のコントロールユニット０１〜Ｃｎを設けることによ
り、非集中制御を行なうことができる。この積和演算ユ
ニット１９の積和プロセッサＰ、〜Ｐｎの夫々からの出
力データが゛メモリーユニット１６に書込まれる。

２０は、ビデオ画像処理装置の全体を管理するだめの主
コントロールユニットを示ス。この主コン）０−ルユニ
ット２０によって、ａｍ演算ユニット１７及び積和演算
ユニット１９の積和プロセッサＰ、”Ｐｎの初期設定が
行なわれ、また、これらに必要なマイクロプログラム、
係数テーブルが主コントロールユニット２０から供給さ
れる〇このマイクロプログラムは、上述のように、ビデ
オ画像処理装置全体、遅延演算ユニツ）１７゜［］演算
ユニット１９の積和プロセッサＰ、〜Ｐｎを制御するの
に分けられるが、全体的には１次のｔ個のオペレーティ
ング・モードを有している。

（ａ）　外ｍモー　トｓ　主コントロールユニツ）２０
から遅延演算ユニツ）１７．積和演算ユニット１９のコ
ントロールユニットＣ１〜Ｃｎにマイクロプログラム、
係数テーブルを転送するモートチある。

（ｂ）内部モード：主コントロールユニツ）２０゜遅延
演算ユニット１７．積和演算ユニット１９のコントロー
ルユニットＣ８〜Ｃｎが夫々の持つマイクロプログラム
で自分自身を制御するモードである。

（Ｃ）デバッグモード：各マイクロプログラムをデパッ
クするモードである。

（ｄ）インターラブドモード：内部モートカラ外部モー
ドに変えるように、すべてを主コントロール・ユニット
２０の制御のもとにおくモードである。

第６図は、メモリーユニット１６とアレーメモリ一群１
Ｂ及び積和プロセッサＰ！〜Ｐｎとの間の相互結合ネッ
トワークを示すものである０メモリーユニツト１６から
必要なデータが原則として１画素１回ずつ読出され、７
０ｎｓＩ！ｃごとに入力側データバス２１に入力される
０この入力側データバス２１は、アレーメモリ一群１８
の各アレーメモリーＭ１〜Ｍｎに対して７ぐラレルに入
力データを供給する。

アレーメモリーＭ、〜Ｍｎには、積和プロセッサＰ！〜
Ｐｎが必要とする入力データが取り込まれ、積和プロセ
ッサＰｔ〜ｐｎの各々は、この入力データを用いて所定
の演算処理を行なう０積和プロセッサＰ、〜Ｐｎで処理
されたデータは、７（７ｎｓｅｃ毎に夫々から順次出力
側データバス２２に出力されると共に、このバス２２か
らメモリーユニット１６に書込まれる。第６図において
。

リング状に図示されたアレーメモリーＭ１〜Ｍｎ及び積
和プロセッサＰ１〜Ｐｎは、矢印で示す時計方向に回転
しているものと考えられる。この１回転に要する時間が
（７０Ｘｎ）　ｓｅｃとなり、積和プロセッサＰ１〜Ｐ
ｎは、この７回転の時間内で処理を終了し、処理後のデ
ータを出力側データバス２２に出力する。

遅延演算ユニット１７は、メモリーユニット１６、アレ
ーメモリ一群１８．入力側データバス２１及び出力側デ
ータバス２２を制御して上述の動作を行なうようにして
いる。

この第６図に示す相互結合ネットワークにより。

メモリーの競合が起こることを防止できる。

マタ、アレーメモリ一群１８の各アレーメモリーＭ１〜
Ｍｎの夫々は、そのアレー構造を自由に変えることがで
きるもので、処理目的に応じた最適のアレー構造をとり
うるものであり、処理の高速化、データ転送の効率化に
貢献している。

−例として、複数のレジスタをトライステートのゲート
を介して接続し、このトライステートを遅延演算ユニッ
）１７により制御することで２種々のアレー構造をとり
うるようにしたアレーメモリーを第７図に示す。

第７図において、Ｒ１は、並列入力並列出力のｌビット
のシフトレジスタを示し、夫々のアウトプットコントリ
ール端子は、低レベルとされ、出力が発生できる状態と
されている０人カ側データバス２１に対してシフトレジ
スタＲ５１ｙＲｓ２ｓＲ３３ｔ　Ｒ３４ｅ　ＲＲ５が並
列に接続されている。このシフトレジスタＲ３１〜Ｒ３
５の夫々に対するシフトパルス’ｒ、　ｅ　Ｔｔ　ｅ　
Ｔｊ　ｐ　Ｔ、　ｔ　’ｒ、の供給を制御することで、
所望のシフトレジスタにのみ入力データが取り込まれる
と共に、このシフトレジスタの複数から同期して入力デ
ータが出力される。

また、シフトレジスタＲ１〜Ｒ，，の夫々に対して共通
にシフトパルスＴ・が供給される。

シフトレジスタＲ３，に対して５個のシフトレジスタＲ
１〜Ｒ５が縦続接続され、シフトレジスタＲ，がトライ
ステートＧ１を介してシフトレジスタＲ６と接続される
。このシフトレジスタＲ・には、トライステートＧ、を
介してシフトレジスタ１Ｒｓｔが接続される。また、シ
フトレジスタＲ１及びＲ８の間、Ｒ３２及びＲ８の間、
Ｒ９及びＲ１０の間、Ｒ８，及びＲＩＯの間にトライス
テートＧＢ　ｔ　０４　ｅ　Ｇ５　ｅ　（）ｓが夫々挿
入される。同様に、シフトレジスタＲＩＤ及び１Ｒｔｔ
の間ｅＲ１ｍ及びＲ１１の間＋ＲＩ４及びＲｌｍの間、
Ｒ８３及びＲ１ｌ＋の間、Ｒ８，及びＲｌｓの間にトラ
イステートＧＴ　Ｉ　ＧＳ　ｓ　ＧＳ　ｒ　Ｇ重Ｏｅ　
Ｇｌｌが夫々挿入される。更に、同様に、シフトレジス
タＲ１！及びＲ１６の間、Ｒ３４及びＲ１，の間、Ｒ１
１及びＲ１゜の間９　Ｒ３３及びＲ１１の間、　Ｒｔ６
及びｌ’ｔｔｔの間。

ＲＳＳ及びＲ２，の間、Ｒ２、及びＲ１１の間ｅＲｍ４
及びＲｏの間にトライステートＧｌｌｔＧ重Ｓ。

Ｇ１４　＋　（）ｔｓ　ｌ　Ｇ１６　ｅ　Ｇｌ’Ｆ　Ｗ
　０１８　ｅ　ＧＩＩが夫々挿入される。

シフトレジスタＲ１〜Ｒ１７の夫々の出力は。

トライステート　（図示せず）を介して積和プロセッサ
Ｐ１〜Ｐｎの対応する何れかに供給されている。シフト
レジスタＲ８〜Ｒ２Ｙ　＃　Ｒｓｔ〜Ｒ３５の夫々に対
するシフトパルス及びアウトプットコントロール信号と
トライステートＧ、〜（）ｔｏの夫々に対するフン）ｏ
−ル信号とは、遅延演算ユニット１７において発生する
。

この第７図に示すアレーメモリーは、第１図Ａ〜第ざ図
Ｅの夫々に示すアレー構造をとりうるものである。まず
、シフトクリックＴＩをシフトレジスタＲ１１１に与え
て入力データを取り込み、トライステートＧｌ　ｅ　Ｇ
Ｓ　ｅ　Ｇｌ　ｅ　Ｇ７　ｅ　Ｇ、　ｌ　Ｇ１ｔ＋Ｇ１
４　＊　Ｇ１６　ｅ　Ｇ１１１に対するコントリール信
号を低レベルとし、これらをアクティブ状態とし、これ
以外のトライステートをハイインピーダンス状態とする
ことにより、第ｒ図Ａに示すように、シフトレジスタＲ
１からＲ２？までの全てが縦続接続されたアレー構造が
形成される。−例として１次元ディジタルフィルりをシ
ュミレーションするときに、このアレー構造が用いられ
る〇 また。入力データをシフトレジスタＲ３１及び１Ｒｓｉ
に順次取り込み、同期して夫々から入力データを出力す
るようにし、トライステートＧ１　。

０３　ｓ　Ｇ５　ｖ　ＧＹ　＋　Ｇ１１　ｅ　Ｇａｔ　
ｌ　Ｇ１４　ｙ　Ｇ１８　＊ａＳＳをアクティブ状態と
し、これ以外のトライステートをハイインピーダンス状
態とすることにより、第ｇ図Ｂに示すように、シフトレ
ジスタＲ１からＲ１４までの／＜１個のシフトレジスタ
からなる第１行と、シフトレジスタＲＩＳからＲｔｙま
での７３個のシフトレジスタからなる第２行とからなる
アレー構造が形成される。

また、シフトレジスタＲｓ＋　ｓ　Ｒｓｔ　＊　Ｒｓｓ
の夫々に入力データを取り込み、トライステートＧ１゜
Ｇ３＊Ｇ６ｙ　　Ｇｔａ　　ＧＳｅ　　Ｇｌ！ｐ　　Ｇ
ｌｓ＋　　Ｇ１６ｅａＩｍをアクティブ状態とし、その
他のトライステートをハイインピーダンス状態とするこ
とで、第ｒ図Ｃに示すように、（ＪＸ９）のアレー構造
が実現される。

また、シフトレジスタＲｎｔ　＠　Ｒｓｔ　ｅ　Ｒ３＊
　ｅＲｓ４の夫々に入力データを取り込み、トライステ
ートＧｌ　　ｔ　　Ｇ’４　＃　　Ｇｌ　　ｅ　　Ｇ’
ｌ　＊　　Ｇ１０　　＋　　Ｇｌ！＋Ｇ１４　ｍ　Ｇ１
６　ｅ　Ｇｌ＠　ｅをアクティブ状態とし、その他のト
ライステートをハイインピーダンス状態とすることによ
り、第ざ図りに示すように、第１行から第３行までが７
個のシフトレジスタで構成され、第４行が６個のシフト
レジスタで構成されるアレー構造が実現される。

更に、シフトレジスタＲｓ＋　ｅ　Ｒｓｔ　ｉ　Ｒｓｓ
　ｅＲ，４ｅ　Ｒｓｓの各々に入力データを取り込むよ
うになし、トライステートＧｔ　＊　ＧＳ　ｅ　Ｇｌ　
ｅ　Ｇ８　＃Ｇｌｌ　＋　Ｇｔａ　Ｔ　０１４　ｍ　Ｇ
ｔｙ　ｌ　Ｇｉｌ＋をアクティブ状態とし、第を図Ｅに
示すように、第１行から第１行までが３個のシフトレジ
スタで構成され、第４行が７個のシフトレジスタで構成
されるアレー構造が実現される。

上述の第ｇ図Ｂ、同図Ｃ１同図り、同図Ｅの夫々のアレ
ー構造は１例えば２次元ディジタルフィルタのシュミレ
ーションを行なうときに適用される。つまり、この実施
例によるビデオ画像処理装置は、ディジタルフィルタ、
画像変換などの特殊効果装置オカラ−エンコーダ、カラ
ーデコーダ。

高速フーリエ変換などの種々のシュミレーＷＮなうこと
ができる。

以上の説明から理解されるように、この発明は。

所定数の入力ディジタル信号を積和演算する回路と、ア
ドレスの計算を行なう回路とを分離した構成とされてい
るので、処理時間がどちらかの大きい方となり、これら
の処理を高速で行なうことができる。したがって、ディ
ジタルフィルタなどのビデオデータ処理をリアルタイム
でシュミレーションすることができるビデオ画像処理装
置を実現することができる。

【図面の簡単な説明】

第１図はこの発明を適用することができるディジタルフ
ィルタのデータ処理の説明に用いる７ｔｆｆ−チャート
、第２図及び第３図はこの発明を適用することができる
２次元ディジタルフィルタ及びカラーデコーダの構成を
示すブロック図、第を図はこの発明の一実施例のブ四ツ
ク図、第ｊ図はこの発明をビデオ画像処理装置に適用し
た他の実施例のプリッタ図、第４図はこの発明の他の実
施例における相互結合ネットワークの説明に用いる路線
図、第７図及び第ざ図はこの発明の他の実施例における
アレーメモリーの具体的構成の一例のブロック図及びそ
の動作説明に用いる路線図である。 Ｔ・・・・・・データメモリー、８・・・・・・アドレ
スプロセッサ、９．１１・・・・・・コントルーラ、１
０・・・・・・積和プロセッサ、１２・・・・・・工１
０コントロールユニット、１６・・・・・・メモリーユ
ニット、１７・・・・・・遅延演算ユニット、１Ｂ・・
・・・・アレーメモリ一群。 １９・・・・・・積和演算ユニット、２０・・・・・・
主コントｐ−ルユニット、２１・・・・・・入力側テー
タパス。 ２２・・・・・・出力側データバス。 代理人　杉浦正知

Claims (1)

1. 【特許請求の範囲】 入力ディジタル信号をディジタル演算する際。 所定数の入力ディジタル信号を演算し、出力ディジタル
   信号を形成するプロセス回路と、上記所定数の入力ディ
   ジタル信号に対応したアドレス情報に基づき、上記出力
   ディジタル信号に対応したアドレス情報を決定する回路
   とを別々に設けたことを特徴とするディジタル信号処理
   装置。