JPS58207722A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58207722A JPS58207722A JP57090609A JP9060982A JPS58207722A JP S58207722 A JPS58207722 A JP S58207722A JP 57090609 A JP57090609 A JP 57090609A JP 9060982 A JP9060982 A JP 9060982A JP S58207722 A JPS58207722 A JP S58207722A
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- JP
- Japan
- Prior art keywords
- emitter
- base
- voltage
- transistor
- logical circuit
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路に関し、特にエミッタ結合型論理回路
に関するものである。
に関するものである。
従来よ’）ｓ第１図に示・すエミッタホロワ入力を持つ
エミッタ結合型論理回路（以下Ｅｅｌと略す）がイ重々
の１ｃＫｉｔ’用されている。この様なＥＣＬｌ路にお
いて通常の論理動作時はＩＮ端子に高レベル（）ｉｉｇ
ｈ−Ｌｅｖｅｌ ） −〇、 ９ Ｖ を低しベ／Ｉ／
（ＬＩＯＷ −Ｌｅｖｅｌ） −１，７Ｖの電圧が加
えられる。今トランジスタのベース：エミッタ間順方向
電圧ＶＢＥを０．８Ｖとするとこの様な正規の論理レベ
ルでの動作時には基準４圧ＶＲとして通常−２，１Ｖ程
度の電位がえらばれるので、見１ｅＱｓのベース：エミ
ッタ間は逆バイアスになる事はない。
エミッタ結合型論理回路（以下Ｅｅｌと略す）がイ重々
の１ｃＫｉｔ’用されている。この様なＥＣＬｌ路にお
いて通常の論理動作時はＩＮ端子に高レベル（）ｉｉｇ
ｈ−Ｌｅｖｅｌ ） −〇、 ９ Ｖ を低しベ／Ｉ／
（ＬＩＯＷ −Ｌｅｖｅｌ） −１，７Ｖの電圧が加
えられる。今トランジスタのベース：エミッタ間順方向
電圧ＶＢＥを０．８Ｖとするとこの様な正規の論理レベ
ルでの動作時には基準４圧ＶＲとして通常−２，１Ｖ程
度の電位がえらばれるので、見１ｅＱｓのベース：エミ
ッタ間は逆バイアスになる事はない。
しかし、一般によく行なわれる様に、使用しない入力端
子がある場合には、入力端子はオーブンかあるいは′電
源端子（ＶＩＣＩ ）とショートして使用される。
子がある場合には、入力端子はオーブンかあるいは′電
源端子（ＶＩＣＩ ）とショートして使用される。
この様な１吏用状態になったとき、Ｑｘのエミッタ：ベ
ース間４圧は次の様になる。すなわちＱｌのエミッタ電
位はＶＢが−２，ｌＶであるのでＱ１ノＶｎｌＯＯ，８
Ｖ ｔ 加Ｌ チー ２．９ Ｖ トｆｘ り ｓ見１
のベースはＲＩＢを介してＶＥＥと同′ル位となる。こ
れよジＱ１のエミッタ；ベース間′峨圧はｌＶｇｇｌ−
１２，９Ｖ ｌ’５．２Ｖ−２゜９Ｖ＝２．３ＶＫなる
。通常ＶＫＩはさらに±０．５ Ｖ程度変動する事を考
えるとＱ１ノｘ ミッタ：ベース間゛電圧は２．８Ｖａ
度まで印加される事になる。
ース間４圧は次の様になる。すなわちＱｌのエミッタ電
位はＶＢが−２，ｌＶであるのでＱ１ノＶｎｌＯＯ，８
Ｖ ｔ 加Ｌ チー ２．９ Ｖ トｆｘ り ｓ見１
のベースはＲＩＢを介してＶＥＥと同′ル位となる。こ
れよジＱ１のエミッタ；ベース間′峨圧はｌＶｇｇｌ−
１２，９Ｖ ｌ’５．２Ｖ−２゜９Ｖ＝２．３ＶＫなる
。通常ＶＫＩはさらに±０．５ Ｖ程度変動する事を考
えるとＱ１ノｘ ミッタ：ベース間゛電圧は２．８Ｖａ
度まで印加される事になる。
ところで最近の著しい半導体技術の進歩によってバイポ
ーラトランジスタのカットオフ周波数ｆＴは５ （３）
ｉ ｚ−１０（ｊＨｚ程度のものが実用化されつつあり
、この様な高性能のトランジスタにおいてはエミッタ；
ベース間の耐圧が２ｖ〜３■となっている。この様な素
子を使用した場合、第１図の回路例においてもし入力端
子がＶｉｍＫ４ちた場合には先述の様にＱｌのエミッタ
二ベース間には〜２．８■の逆バイアスがかかり、工？
ツタ゛：ベース接合がブレークダウンするｔ：で次の
様な電流Ｐａｔｈが生じ、回路上異常な動作レベルが生
じる。すなわちＱｌのエミッタ：ベースがブレークダウ
ンした結果、電流はＲＣ−＋Ｑ １→Ｑｔのエミッタ：
ベース接合→ｋＬＥなる通路で流れるのでａＣに定１流
ｌ以外の電流が流れてしまう。
ーラトランジスタのカットオフ周波数ｆＴは５ （３）
ｉ ｚ−１０（ｊＨｚ程度のものが実用化されつつあり
、この様な高性能のトランジスタにおいてはエミッタ；
ベース間の耐圧が２ｖ〜３■となっている。この様な素
子を使用した場合、第１図の回路例においてもし入力端
子がＶｉｍＫ４ちた場合には先述の様にＱｌのエミッタ
二ベース間には〜２．８■の逆バイアスがかかり、工？
ツタ゛：ベース接合がブレークダウンするｔ：で次の
様な電流Ｐａｔｈが生じ、回路上異常な動作レベルが生
じる。すなわちＱｌのエミッタ：ベースがブレークダウ
ンした結果、電流はＲＣ−＋Ｑ １→Ｑｔのエミッタ：
ベース接合→ｋＬＥなる通路で流れるのでａＣに定１流
ｌ以外の電流が流れてしまう。
本発明はこの様なエミッタ：ベース耐圧の低い高性能ト
ランジスタを、エミ′ツタ：ベースをブレークダウンさ
せないで使用できる回路を提供するものである。
ランジスタを、エミ′ツタ：ベースをブレークダウンさ
せないで使用できる回路を提供するものである。
本発明による論理回路は、互いにエミッタが結合されエ
ミッタ結合ｉＪ、論理回路を構成する第１と第２のトラ
ンジスタと、ベースに外部信号を受は工εツタは該第１
のトランジスタのベースにｆｆ１ｔ２されエミッタホロ
ワ動作する第３のトランジスタと、該第２のトランジス
タのベースに接続される基準（圧を発生する回路と、よ
り構成される論理回路において、べ一虫１が該第ｌ・第
２のトランジスタのエミッタ結合部に接続されエミッタ
抵抗を介して該第１のトランジスタのベースに接続され
た＠４のトランジスタを設けたことを特徴とする。
ミッタ結合ｉＪ、論理回路を構成する第１と第２のトラ
ンジスタと、ベースに外部信号を受は工εツタは該第１
のトランジスタのベースにｆｆ１ｔ２されエミッタホロ
ワ動作する第３のトランジスタと、該第２のトランジス
タのベースに接続される基準（圧を発生する回路と、よ
り構成される論理回路において、べ一虫１が該第ｌ・第
２のトランジスタのエミッタ結合部に接続されエミッタ
抵抗を介して該第１のトランジスタのベースに接続され
た＠４のトランジスタを設けたことを特徴とする。
この様な本発明によればエミッタ二ベース間に加わる′
成田を著しく減少できるものである。
成田を著しく減少できるものである。
第２図は本発明による実施例である。第１図の説明と同
様入力端子ＩＮがｖｇ菖とショートした場合のＱｌのエ
ミッタ：ベース間電圧を計算すると、今Ｒｇ＝七’Ｑｌ
＠Ｑ４のベース：エミッタ間電圧を０．８ｖとして ＶＥＢＱＩ ＝ （ｌ Ｖｉｅｇｌ −（１ＶＲＩ＋２
Ｘ０．８Ｖ ） ）＝０．７５＋０．８＝１．５５Ｖ となり、これは第１図の従来例の場合に印加される先述
の２．３ｖよ、り ０．７５ Ｖ低くなっている。
様入力端子ＩＮがｖｇ菖とショートした場合のＱｌのエ
ミッタ：ベース間電圧を計算すると、今Ｒｇ＝七’Ｑｌ
＠Ｑ４のベース：エミッタ間電圧を０．８ｖとして ＶＥＢＱＩ ＝ （ｌ Ｖｉｅｇｌ −（１ＶＲＩ＋２
Ｘ０．８Ｖ ） ）＝０．７５＋０．８＝１．５５Ｖ となり、これは第１図の従来例の場合に印加される先述
の２．３ｖよ、り ０．７５ Ｖ低くなっている。
ただし第２図の実施例においてはＱｓのエミッタ：ベー
ス間゛亀庄も考慮する必要がある。Ｑｌと同様の計４を
Ｑｓについて行なうと ＝（５，ｚ−（２，、ｔ＋ｚ）ｘｏ、ｓ ） ）ｘ−＝
０．７５Ｖとなるので、問題がない。
ス間゛亀庄も考慮する必要がある。Ｑｌと同様の計４を
Ｑｓについて行なうと ＝（５，ｚ−（２，、ｔ＋ｚ）ｘｏ、ｓ ） ）ｘ−＝
０．７５Ｖとなるので、問題がない。
第３図は本発明の別の実施例である。この例ではＱ４の
ベースがＶｎに接続されて−る場合である。詳細な計、
１１．は＠２図、と同様であるので省略するが、この場
合はＲｍとｋＬｙｒ、’の比を適切に選ぶ事でＱｔ−Ｑ
ｓのエミ、り：ベース間の並ノくイアス醒圧を１ｖ〜１
．５ Ｖ程度に處ぶ事ができる。
ベースがＶｎに接続されて−る場合である。詳細な計、
１１．は＠２図、と同様であるので省略するが、この場
合はＲｍとｋＬｙｒ、’の比を適切に選ぶ事でＱｔ−Ｑ
ｓのエミ、り：ベース間の並ノくイアス醒圧を１ｖ〜１
．５ Ｖ程度に處ぶ事ができる。
第１図は従来のＥＣＬ論理回路例を示す。第２図は本発
明の実施例を示す。第３図は本発明の他の実施例を示す
図である。 Ｑ１〜見４・・・・・・トランジスタ。
明の実施例を示す。第３図は本発明の他の実施例を示す
図である。 Ｑ１〜見４・・・・・・トランジスタ。
Claims (2)
- （１） 互いに工ｔ ｙりが結合されエミッタ結合ｉ
Ｊ１論理回路を構成する第１と第２のトランジスタと、
ベースに外部信号を受はエミッタは該第１のトランジス
タのベースに接続されエミッタホロワ動作する第３のト
ランジスタと、該第２のトランジスタのベースに基準磁
圧を印加する回路と、より構成される倫理回路において
ベースが該第１、第２のトランジスタのニオシタ結傘部
に接続されエミッタは抵抗を介して該第１のトランジス
タのベースに接続された第４のトランジスタを有−する
ことを特徴とするｔ＠埋回路。 - （２） Ｍ求範囲ｌに記載の半導体論理回路において
。 該第４のトランジスタのベースが該第２のトランジスタ
のベースに接続されていることを特徴とする特許請求の
範囲第１項に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090609A JPS58207722A (ja) | 1982-05-28 | 1982-05-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090609A JPS58207722A (ja) | 1982-05-28 | 1982-05-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207722A true JPS58207722A (ja) | 1983-12-03 |
| JPH0261819B2 JPH0261819B2 (ja) | 1990-12-21 |
Family
ID=14003214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090609A Granted JPS58207722A (ja) | 1982-05-28 | 1982-05-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0224216A2 (en) * | 1985-11-22 | 1987-06-03 | Nec Corporation | An emitter coupled logic circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1982
- 1982-05-28 JP JP57090609A patent/JPS58207722A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0224216A2 (en) * | 1985-11-22 | 1987-06-03 | Nec Corporation | An emitter coupled logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261819B2 (ja) | 1990-12-21 |
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