JPH0261819B2 - - Google Patents
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- Publication number
- JPH0261819B2 JPH0261819B2 JP57090609A JP9060982A JPH0261819B2 JP H0261819 B2 JPH0261819 B2 JP H0261819B2 JP 57090609 A JP57090609 A JP 57090609A JP 9060982 A JP9060982 A JP 9060982A JP H0261819 B2 JPH0261819 B2 JP H0261819B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- base
- transistor
- whose
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は論理回路に関し、特にエミツタ結合型
論理回路に関するものである。
論理回路に関するものである。
従来より、第１図に示すエミツタホロワ入力を
持つエミツタ結合型論理回路（以下ECLと略す）
が種々のICに使用されている。この様なECL回
路において通常の論理動作時はIN端子に高レベ
ル（High−Level）−0.9V、低レベル（Low−
Level）−1.7Vの電圧が加えられる。今トランジ
スタのベース：エミツタ間順方向電圧VBEを0.8V
とするとこの様な正規の論理レベルでの動作時に
は基準電圧VRとして通常−2.1V程度の電位がえ
らばれるので、Q1，Q2のベース：エミツタ間は
逆バイアスになる事はない。
持つエミツタ結合型論理回路（以下ECLと略す）
が種々のICに使用されている。この様なECL回
路において通常の論理動作時はIN端子に高レベ
ル（High−Level）−0.9V、低レベル（Low−
Level）−1.7Vの電圧が加えられる。今トランジ
スタのベース：エミツタ間順方向電圧VBEを0.8V
とするとこの様な正規の論理レベルでの動作時に
は基準電圧VRとして通常−2.1V程度の電位がえ
らばれるので、Q1，Q2のベース：エミツタ間は
逆バイアスになる事はない。
しかし、一般によく行なわれる様に、使用しな
い入力端子がある場合には、入力端子はオープン
かあるいは電源端子（VEE）とシヨートして使用
される。
い入力端子がある場合には、入力端子はオープン
かあるいは電源端子（VEE）とシヨートして使用
される。
この様な使用状態になつたとき、Q1のエミツ
タ：ベース間電圧は次の様になる。すなわちQ1
のエミツタ電位はVRが−2.1VであるのでQ2のVBE
0.8Vを加えて−2.9Vとなり、Q1のベースはREを
介してVEEと同電位となる。これよりQ1のエミツ
タ：ベース間電圧は｜VEE｜−｜2.9V｜5.2V−
2.9V＝2.3Vになる。通常VEEはさらに±0.5V程度
変動する事を考えるとQ1のエミツタ：ベース間
電圧2.8V程度まで印加される事になる。
タ：ベース間電圧は次の様になる。すなわちQ1
のエミツタ電位はVRが−2.1VであるのでQ2のVBE
0.8Vを加えて−2.9Vとなり、Q1のベースはREを
介してVEEと同電位となる。これよりQ1のエミツ
タ：ベース間電圧は｜VEE｜−｜2.9V｜5.2V−
2.9V＝2.3Vになる。通常VEEはさらに±0.5V程度
変動する事を考えるとQ1のエミツタ：ベース間
電圧2.8V程度まで印加される事になる。
ところで最近の著しい半導体技術の進歩によつ
てバイポーラトランジスタのカツトオフ周波数fT
は5GHz〜10GHz程度のものが実用化されつつあ
り、この様な高性能のトランジスタにおいてはエ
ミツタ：ベース間の耐圧が2V〜3Vとなつてい
る。この様な素子を使用した場合、第１図の回路
例においてもし入力端子がVEEに落ちた場合には
先述の様にQ1のエミツタ：ベース間には〜2.8V
の逆バイアスがかかり、エミツタ：ベース接合が
ブレークダウンするので次の様な電流Pathが生
じ、回路上異常な動作レベルが生じる。すなわち
Q1のエミツタ：ベースがブレークダウンした結
果、電流はRC→Q2→Q1のエミツタ：ベース接合
→REなる通路で流れるのでRCに定電流Ｉ以外の
電流が流れてしまう。
てバイポーラトランジスタのカツトオフ周波数fT
は5GHz〜10GHz程度のものが実用化されつつあ
り、この様な高性能のトランジスタにおいてはエ
ミツタ：ベース間の耐圧が2V〜3Vとなつてい
る。この様な素子を使用した場合、第１図の回路
例においてもし入力端子がVEEに落ちた場合には
先述の様にQ1のエミツタ：ベース間には〜2.8V
の逆バイアスがかかり、エミツタ：ベース接合が
ブレークダウンするので次の様な電流Pathが生
じ、回路上異常な動作レベルが生じる。すなわち
Q1のエミツタ：ベースがブレークダウンした結
果、電流はRC→Q2→Q1のエミツタ：ベース接合
→REなる通路で流れるのでRCに定電流Ｉ以外の
電流が流れてしまう。
本発明はこの様なエミツタ：ベース耐圧の低い
高性能トランジスタを、エミツタ：ベースをブレ
ークダウンさせないで使用できる回路を提供する
ものである。
高性能トランジスタを、エミツタ：ベースをブレ
ークダウンさせないで使用できる回路を提供する
ものである。
本発明による論理回路は、互いにエミツタが結
合されエミツタ結合型論理回路を構成する第１と
第２のトランジスタと、ベースに外部信号を受け
エミツタが該第１のトランジスタのベースに接続
されエミツタホロワ動作する第３のトランジスタ
と、該第２のトランジスタのベースに接続される
基準電圧を発生する回路と、より構成される論理
回路において、ベースが該第１、第２のトランジ
スタのエミツタ結合部に接続され、エミツタがエ
ミツタ抵抗を介して該第１のトランジスタのベー
スに接続された第４のトランジスタを設けたこと
を特徴とする。又は、ベースが該第２のトランジ
スタのベースに接続され、エミツタがエミツタ抵
抗を介して該第１のトランジスタのベースに接続
された第４のトランジスタを設けたことを特徴と
する。
合されエミツタ結合型論理回路を構成する第１と
第２のトランジスタと、ベースに外部信号を受け
エミツタが該第１のトランジスタのベースに接続
されエミツタホロワ動作する第３のトランジスタ
と、該第２のトランジスタのベースに接続される
基準電圧を発生する回路と、より構成される論理
回路において、ベースが該第１、第２のトランジ
スタのエミツタ結合部に接続され、エミツタがエ
ミツタ抵抗を介して該第１のトランジスタのベー
スに接続された第４のトランジスタを設けたこと
を特徴とする。又は、ベースが該第２のトランジ
スタのベースに接続され、エミツタがエミツタ抵
抗を介して該第１のトランジスタのベースに接続
された第４のトランジスタを設けたことを特徴と
する。
この様な本発明によればエミツタ：ベース間に
加わる電圧を著しく減少できるものである。
加わる電圧を著しく減少できるものである。
第２図は本発明による実施例である。第１図の
説明と同様入力端子INがVEEとシヨートした場合
のQ1のエミツタ：ベース間電圧を計算すると、
今RE＝RE′Q2，Q4のベース：エミツタ間電圧を
0.8Vとして VBEQ1＝〔｜VEE｜−｛｜VR｜＋２×0.8V｝〕 ×RE′／RE−RE′＋0.8 ＝｛5.2−（2.1＋２×0.8）｝×１／２＋0.8 ＝0.75＋0.8＝1.55V となり、これは第１図の従来例の場合に印加され
る先述の2.3Vより0.75V低くなつている。
説明と同様入力端子INがVEEとシヨートした場合
のQ1のエミツタ：ベース間電圧を計算すると、
今RE＝RE′Q2，Q4のベース：エミツタ間電圧を
0.8Vとして VBEQ1＝〔｜VEE｜−｛｜VR｜＋２×0.8V｝〕 ×RE′／RE−RE′＋0.8 ＝｛5.2−（2.1＋２×0.8）｝×１／２＋0.8 ＝0.75＋0.8＝1.55V となり、これは第１図の従来例の場合に印加され
る先述の2.3Vより0.75V低くなつている。
ただし第２図の実施例においてはQ3のエミツ
タ：ベース間電圧も考慮する必要がある。Q1と
同様の計算をQ3について行なうと VBEQ3＝〔｜VEE｜−｛｜VR｜＋２×0.8V｝〕×RE／
RE＋RE′＝｛5.2−（2.1＋２×0.8）｝×１／２＝0.75V
となるので、問題がない。
タ：ベース間電圧も考慮する必要がある。Q1と
同様の計算をQ3について行なうと VBEQ3＝〔｜VEE｜−｛｜VR｜＋２×0.8V｝〕×RE／
RE＋RE′＝｛5.2−（2.1＋２×0.8）｝×１／２＝0.75V
となるので、問題がない。
第３図は本発明の別の実施例である。この例で
はQ4のベースがVEに接続されている場合である。
詳細な計算は第２図と同様であるので省略する
が、この場合はREをRE′の比を適切に選ぶ事で
Q1，Q3のエミツタ：ベース間の並バイアス電圧
を1V〜1.5V程度に選ぶ事ができる。
はQ4のベースがVEに接続されている場合である。
詳細な計算は第２図と同様であるので省略する
が、この場合はREをRE′の比を適切に選ぶ事で
Q1，Q3のエミツタ：ベース間の並バイアス電圧
を1V〜1.5V程度に選ぶ事ができる。
第１図は従来のECL論理回路例を示す。第２
図は本発明の実施例を示す。第３図は本発明の他
の実施例を示す図である。 Q1〜Q4……トランジスタ。
図は本発明の実施例を示す。第３図は本発明の他
の実施例を示す図である。 Q1〜Q4……トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 互いにエミツタが結合されエミツタ結合型論
理回路を構成する第１と第２のトランジスタと、
ベースに外部信号を受けエミツタが該第１のトラ
ンジスタのベースに接続され、かつ該エミツタが
第１の抵抗を介して電源に接続されたエミツタホ
ロワ動作する第３のトランジスタと、該第２のト
ランジスタのベースに基準電圧を印加する回路
と、より構成される論理回路において、ベースが
該第１、第２のトランジスタのエミツタ結合部に
接続されエミツタが第２の抵抗を介して該第１の
トランジスタのベースに接続された第４のトラン
ジスタを有することを特徴とする論理回路。 ２ 互いにエミツタが結合されエミツタ結合型論
理回路を構成する第１と第２のトランジスタと、
ベースに外部信号を受けエミツタが該第１のトラ
ンジスタのベースに接続され、かつ該エミツタが
第１の抵抗を介して電源に接続されたエミツタホ
ロワ動作する第３のトランジスタと、該第２のト
ランジスタのベースに基準電圧を印加する回路
と、より構成される論理回路において、ベースが
該第２のトランジスタのベースに接続されエミツ
タが第２の抵抗を介して該第１のトランジスタの
ベースに接続された第４のトランジスタを設けた
ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090609A JPS58207722A (ja) | 1982-05-28 | 1982-05-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090609A JPS58207722A (ja) | 1982-05-28 | 1982-05-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207722A JPS58207722A (ja) | 1983-12-03 |
| JPH0261819B2 true JPH0261819B2 (ja) | 1990-12-21 |
Family
ID=14003214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090609A Granted JPS58207722A (ja) | 1982-05-28 | 1982-05-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207722A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659028B2 (ja) * | 1985-11-22 | 1994-08-03 | 日本電気株式会社 | 論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1982
- 1982-05-28 JP JP57090609A patent/JPS58207722A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58207722A (ja) | 1983-12-03 |
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