JPS58200654A - 通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する分針〕 本発明線光ファイバケーブルを伝送路とする端局中継装
置として適する通信装置に関する。

〔従来技術の説明〕

ディジタル光伝送方式においては、光フアイバケーブル
が従来の同軸ケーブルに比べて広帯域な特性をもつこと
を利用して伝送路符号をｎＢｍＢ直流平衡符号（例えば
５８６Ｂ符号や６　Ｂ８Ｂ符号郷）とする方式が提案さ
れている。このｎＢｍＢ符号は、ｍビットのブロック符
号であるため受イぎ側でブロック同期をとることが必要
である。また、端局中継装置においては、打合せ電話や
警報転送等のサービス信号を主信号に重畳して伝送する
会費があるが、補助信号のために別に伝送線路を設ける
ことは不紅済である。

〔発明の目的〕

この発明は、上記の問題を解決することであり、フレー
ム同期をとることにより、ブロック同期がとれるように
して信号の同期を確保すると共に、打合せ電話や警報転
送などのサービス信号を主信号に重畳して伝送するよう
にして、安定かつ経済的な通信装置を提供することを目
的としている。

〔発明の要点〕

本発明は、伝送路符号としてｎＢｍＢ符号を用いる通信
装置において、入力主信号をｎ系列に並夕り変換する回
路と、各並列信号のｒビットに対して１ビツトの余剰ビ
ットを設ける一ゴーー倍速度変換回路と、上記余剰ピッ
）Ｋフレーム同期パルスと補助信号とを挿入する回路と
、パルス挿入後のｎビット並列信号をｎＢｍＢ符号変換
則に従ってｍビット並列信号に変換する回路とそのｍビ
ット並列信号を一列信号に変換する並直列変換回路を含
む送信部、および、受４１ｉ信号をｍビットの並りＬｌ
ｉｇ号に変換する直並列変換回路と、前記ｎビットのフ
レーム同期パルスに対応する膳ビット符号を検出するフ
レーム同期回路と、ｍビット並列信号をｎビット並列信
号に変換するｎＢｍＢ逆変換回路と、各並列信号のｒ＋
１　ピッ）Ｋ対して送信部で挿入された１ビツトの余剰
ビットを分岐する補助ＩＩ号分岐−路と、−工−倍速度
変換回路とｒ＋１ ｍビット並列信号を直利に変換する回路を含む受信部と
から構成されることを特徴とする。

〔実施例の説明〕

以下に添付図面を用いて本発明の詳細な説明する。第１
図（ａ）と第１図中）は、それぞれ本発明の送信部と受
信部を示すブロック図である。送信部（１）で１は主信
号入力端子、２は直・並列変換回路、３は速度変換回路
、４はパルス挿入、回路、５は補助信号入力端子、６は
ｎＢｍＢ符号変換回路、７は並・直列変換回路、８は伝
送路符号出力端子である。

受信部（ｂ）で１１は伝送□路符号の入力端子、１２は
直・並列変換回路、１３はｎＢｍＢ符号逆変換回路、１
４はパルス分岐回路、１５は速度変換回路、１６は並・
直列変換回路、１７は補助信号出力端子、１８はフレー
ム同期回路、１９は主信号出力端子である。

入力端子ｌに入力された主信号は、直・並列変換回路２
でｎ系列の並列信号に変換された後、速度変換回路３で
各系列共にビット数ｒに対して１ビツトの割合で余剰ビ
ットを所定時間内に挿入するため一一倍の速度を早める
速度変換をうける。

パルス挿入回路４は前述の余剰ビットにフレーム同期パ
ルスと補助信号とをそれぞれ別の時点で挿入する。符号
変換回路６は、ｎ系列の並列信号をあらかじめ定められ
たｎＢｍＢ変換則に従ってｍ系列の並列信号に変換する
。′＠・直列変換回路７は符号変換された鵬系列並列信
号を直列伝送路符号に変換し出力する。受信部では、上
記ｎＢｍＢ符号が入力端子１１に入力される。ｊｉ・並
列変換回路１２ｒｉｍ系列に並列変換する回路であり、
フレーム同期回路１８からの制御パルスにより正しいｍ
ビットワードとしての同期がとれた状態で並列変換され
る。フレーム同期は、送信部で挿入されたｎピントフレ
ー五同期パルスに対応する墓ビットワードをサーチ（探
索）することにより容易に確立できる。

符号逆変換回路１３はｍ系列の並列信号を送信部と同じ
符号変換則に従って逆符号変換を行い、ｎ系列並列信号
を発生する。パルス分岐回路１４では、補助信号の分岐
が行われる。速度変換回路１５はレート−ニーの復元速
度変換回路であり、余剰パルｌ°＋１ スを含んだｍ号から主信号の系列のみをとり出す。

甚・直列変！！Ｉ！回路１６Ｆｉｎ系列並列信号を直列
変換する回路であり、出力端子１９には送信部の入力主
信号１と同じ信号が復元される。

ここで、−例として、ｎ　＝　Ｓ、ｍ＝４（ｒ＝５）　
　すなわち５Ｂ４Ｂ符号の場合をタイムチャートを用い
て説明する。

第２図において、（イ）が第１図の主信号入力端子１に
人力される２値信号であり、図のように番号をつける。

直・並列変換回路２の出力は、第２図（ロ）のように５
系列の並列信号となり、速度変換回路３により（→のよ
うに、ｒ（この場合ｒ＝３）ビット毎に八〇、Ｂよ、０
１　（ｉ＝１　、２・・・・・・）の余剰ビットを発生
する。パルス挿入回路４では例えば、Ａ１、Ｂｌ　％　
Ｃ１にフレームパルスを、またＡ２、Ｂ２、Ｃ２には補
助信号が挿入される。その稜３Ｂ　４　Ｂ符号変換回路
６で５８４Ｂの変換を受けて、（ハ）と同じ速度の４系
列並列信号に）となり、並・直列変換回路７で直列変換
されて第２−（ホ）の伝送路（送出）イき号となる。

受信側では伝送路の信号（ホ）の信号系列から、フレー
ム同期パルスＡ、　Ｂ、　Ｃ，に対応するａ、　、Ｊ、
Ｃ７、Ｊをサーチ（探索）することにより、フレーム同
期をとる。以下送信部と逆の操作を行なう前記雛１図（
ｂ）の作用により（イ）の信号が復元される。

ここで述べた実施例では、補助信号に対しては、Ａ２、
Ｂ２、Ｃ２のＳビットを割当てることができる。

なお一般に、入力信号に対して、出力信号の速度は□・
−倍に上昇するが、ｎとｍを選択すｎ ることにより、伝送路符号ｔ−直流平衡符号とすること
がｔ＋Ｊ能でありＢ８工（Ｂｉｔ　５ｅｑｕｅｎｃｅ工
ｎｄｅｐｅ−ｎｄθｎｔ）化が達成される。ｔた近年、
符号変換のために必１１ｉ　９　ＲＯＭ　（Ｒｅａａ　
０ｎｌｙ　Ｍｅｍｏｒｙ）も大規模なものが得られ、こ
れを用いてかなり自由にｎＢｍＢ符号におけるｎとｍの
値を決定できる。

〔効果の説明〕

本発明は、上述のように％ｎＢａ＋Ｂ符号のワード同期
をフレーム同期により確立できるため動作が安定であ抄
、その上、フレーム構成の選択により、補助信号の転送
速ｆ＋補助信号数を自由に選べる特徴がある。また、伝
送路誤９は、手数のかかるパリティチェツタにはよらず
、ｎＢｍＢ符号変換則の違反や所定時間のランニングデ
ィジタルサム（ｒｕｎｎｉｎｇ　ｄｉｇｉｔａｌ　ｓｕ
ｍ）を用いるだけで、容易に検出口１能な％徴を有する
。また、打合わせや１１報転送などのヤービス信号を別
に伝送線絡を設けずに経済的に伝送できる効果がある。

【図面の簡単な説明】

第１図（ａ）Ｆｉ、本発明の実施例の送信部のブロック
構成図。 第１図（ｂ）は、Ｎ上の受信部のブロック構成図。 第２図は第１図（ａ）、第１図（ｂ）の各部分（６号の
タイムチャート。 ｌ・・・主信号入力端子、２・・・直・並列変換回路、
３・・・速度変換回路、４・・・パルス挿入回路、５・
・・補助信号入力端子、６・・・ｎＢｍＢ符号変換回路
、７・・・並・重列変換回路、８・・・伝送路信号出力
端子、１１・・・伝送路（Ｋ号入力端子、１２・−・直
・並列変換回路。 １３・・ｎＢｍＢ符号逆変換回路、１４・・・パルス分
岐回路、１５・・・速度変換回路、１６・・並・直列変
換回路、１７・・・補助信号出力端子、１８・・・フレ
ーム同期回路、１９・・・主４ｓ号出力端子。 特許出願人　日本電気株式会社 代理人　弁理士　井　出　直　孝

Claims (1)

【特許請求の範囲】
1. （１）　　伝送路に伝送される符号形態がｎＢｍＢ符号
   である通信装置において、 送信部には、 入力主信号をｎ系列の並列符号に変換する直並列変換回
   路と、 この回路の出力信号のｒビットに対して１ビツトの余剰
   ビットを設ける速度変換回路と、この回路の出力信号の
   上記余剰ビン）Ｋフレーム同期パルスおよび補助信号を
   挿入するパルス挿入回路と、 この（ロ）路の出力信号をｎＢｍＢ符号変換則に従って
   ｍビットの並列信号に変換する符号変換回路と、 この回路の出力信号を直列信号に変換する並直列変換回
   路と を含み、 受ｍ１ｌＫは、 受信信号を鳳ピッ）Ｏ並列信号に変換する直並列変換回
   路と。 上記受信信号からｎビットのフレー五同期パルスに対応
   する鳳ビットの符号を検出するフレーム−期回路と、 上記ｍビットの並列信号をｎビットの並列信号に変換す
   るｎＢｍＢ逆変換回路と、 この−路の出力信号のｒ＋１ビットから送信部で挿入さ
   れた１ビツトの余剰ビットを分岐する分岐回路と、 この回路の出力信号をｎビットの直列信号に変換する１
   １並列変換回路と を含む ことを特徴とする通信装置。