JPS58192383A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 ＝１２ 本発明は、バンド幅が広く１０　　秒程度の速度範囲で
スイッチするような、増幅を行なう半導体装Ｉｆ；、　
Ｋ関するものである。

〔先行技術〕

半導体装置における性能の利点は、確認されているが、
これらの装置が達成できる応答速度は、制限されている
。キャリヤの走行時間を減少させ、それによって応答速
度を向上させるために１装置の寸法を減少させてキャリ
ヤの速度を増加させることに、努力が払われてきた。し
かしながら、このような努力には、製造の困難さ及び印
加電圧についての深刻な制限が伴なっていた・ Ｐｒｏｃｅｅｄｉｎｇｓ　　ｏｆ　　ｔｈｅ　　ＩＲＥ
Ｖｏｌ。

５０、Ｐ、１５２７．１９６２　　には、特に高速度の
装置が報告されている。この装置は、金属ベースの上で
続けざまになっている２つのショットキ障壁ダイオード
から成っている。しかしながら、キャリヤがエミッタ中
の空乏層を通過するの（で長い移動時間を必要とし、そ
の上、エミッタの整流性接点について容量性の長い充電
時間を必要とするという点で、装置は制限されるもので
あった。

特願昭５６−１３０６号は、２段のエミッタが提供され
、第１段には高濃度のキャリヤが存在し、高導電度のベ
ースに隣接する第２段には低い障壁が存在する、改良さ
れた構造を示している。高導電度のベース幅は、電子の
平均自由行程程度である。

〔本発明の概要〕

本発明の構造体は、ベース領域として働らくように、同
じ導電型であるが、しかし異なる導電性レベルの２つの
半導体領域間で電界誘導される層を、使用する。この層
は、装置に印加される動作電気バイアス電界により、形
成される。この層は、電子の平均自由行程程度であるの
で、拡散によるよりもむしろドリフト即ち加速によって
、キャリヤが装置のエミッタ領域からコレクタ領域へ移
動するような、パリスティック（ｂａｌｌｉｓｔｉｃ　
　）型の性能が達成される・ 〔本発明の実施例〕 第１図に、本発明による装置構造体が示されている。こ
の構造体は、高導電度のより大きなバンドギャップの領
域１を有している。この領域１の上には、低導電度のよ
り小さなバンドキャップのエピタキシャル領域２が存在
している。領域２はがなり薄く、そして領域１よりも小
さなバンドギャップを有するより高い導電・度のエピタ
キシャル領域６を有している。領域２のうちのより高い
導電度の部分４は、バイアス下でベースとなるものへの
電極として働らく。エミッタ、ベース及びコレクタの外
部電気接点が夫々５．６及び７と示されている。説明を
容易にする為にｎ導電型が用いられ、より高い導電度及
びより低い導電度が十及び−として夫々示されるが、開
示された原理を考えれば、適切な調整によりＰ導電型も
使用さ２を得ることは、容易に理解さするところである
。

バイアス下では、よシ小さなバンドギャップのエピタキ
シャル領域２がより大きなバンドギャップの領域１と接
する界面８において、一連の」−符号−、、オうＪｔｆ
ｃ’！Ｅ、２１ｉＪｌｒＳヨウ１よヶヶオ、。２−　　
　【る。また、界面８のより小さなバンドギャップの領
域２の側には、対応する蓄積層９が存在するととになる
。第１図に示された本発明の構造体は、コレクタとして
働ら（より大きなバンドギャップの領域を有する。より
小さなバンドギャップの領域中の蓄積層９は、外部回路
接点４が提供されているベース領域として働らく。エミ
ッタ領域は、２つの部分から成る。領域５は　、＋＋　
として示されているようにさらに高い導電度となってお
り、これにより、電子が蓄積層９に対する低導電度領域
２における小さな障壁に出会うような、電子につ（・て
の大きなシンク（ｓｉｎｋ　）を提供することになる。

蓄積層９は、使用物質及びバイアスに依存する厚さのベ
ースとして働らき、はぼ電子の平均自由行程程度の厚さ
である。

このように、本発明の構造体は、動作電位からの電界に
よってつくられる、高速度、パリスティック導電型のベ
ースを有する。

領域１は、より大きなバンドギャップの物質を有するコ
レクタとして働らくことになる。例えば、領域１は、Ｇ
ａＡ／Ａｓ　である。コレクタ領域１の導電度は、１０
１７原子／ｃｃ程度のヒ素ドーピングで生じるような、
適度に高いもの、即ちｎ−＋−になっている。

界面８において、よシ小さなバンドギャップのエピタキ
シャル半導体領域２は、領域１と接する。

領域２は、例えばＧａＡｓであり、１０１５原子／　ｅ
　ｅ程度のヒ素ドーピングにより生じるような、ｎ型よ
り低い導電度を有する。

領域２の厚さは、１０００Ａ程度である。％＋１として
示されたよシ高い導電度の領域６は、エミッタの１部分
として働らく。領域６は、領域１よシも小さなバンドギ
ャップを有し、例えば、ＧａＡｓである。領域６は、装
置のエミッタ用にキャリヤの大きな源を提供するもので
ある。ｎ−１１−は、１ｏ　１８原子／Ｃｃ程度のヒ素
ドーピングによシ提供され得る。ベースとして働らくこ
とになる蓄積層９へのオーミック接点４は、１０１７原
子／ｃ　ｃ程度までヒ素で局所的にドープされ得る。互
いに関係付けられた第２゜１図乃至第２６図に示された
ような、第１図の構造体についてのバイアスの効果は、
次のようなものである。即ち、広いバンドギャップのコ
レクク１かＣ〕及び非常にドープされたエミッタ５から
の電子のあふれ出しが存在することである。このエミッ
タろは、界面８付近の領域２についての初期の高抵抗率
を変えて、外部のベース接点６へ領域４を介して抵抗的
に接続される、界面８における蓄積層９を生じる。

バイアスが０の第２．１図を参照するに、エミッタのキ
ャリヤ・シンク部分に対応するｎ＋十領領域３は、多（
のキャリヤが示されている。ガー領域２の他方の側につ
いては、ｎ十領域１との界面において、障壁近くのｎ＋
領域中に空乏層が十の符号で示され、蓄積領域９に存在
する負のキャリヤが、界面の場所における電位井戸中に
、幾つかの−の符号で示されている。

次に第９２図を参照するに、小さな順方向バイアス下で
は、エミッタのｎ千十領域３の部分に構成された大きな
供給源から、追加の電子が注入される。しかしながら、
これらの電子は、領域１と領域２０間のバンドギャップ
の差のために、界面８に現われるヘテロ接合の障壁を越
えて脱出し、ベース接点４の方へと横方向に拡散するこ
とが、できないので、低バイアスにおける電流の流れは
、小さい。

さて、第２５図を参照するに、大きな順方向バイアス下
では、ヘテロ接合の障壁の高さを越えるエミッタ拳ベー
ス電圧において、注入のエネルギーがもはやコレクタの
障壁よりも大きいので、電子は、ペース領域を通過して
、コレクタにより収集されることになる。電界誘導され
たペース領域の厚さは、電子の平均自由行程よりも小さ
いので、通過は、本質的に衝突を免れる。よって、ペー
スでは、追加の電子の実質的な損失は、起きな℃・こと
になる。

第５図に、装置の電気動作特性が示されている。

さて、第３図を参照するに、性能の結果は、次のように
なる。即ち、一旦第５図に点々で示されているようなコ
レクタ障壁φ・８を越えてしまうと、エミッタ及びコレ
クタの電流■。及びＩｃは、迅　　　　　　　　！速に
増加して、装置の電力利得を与えろ。

本発明による装置を製造するに際して、分子線エピタキ
シ（ＭＢＥ）の周知技術が都合よく、使用されることに
なるであろう。なぜなら、この技術で小さな寸法が達成
できるし、使用される温度　　１は、不純物を実質的に
移動させるほど、高くはないからである。ＭＢＥ技術は
、長年利用されてきたものであり、当業者であれば、−
約２０１λ程度の小さな厚さに半導体をエピタキシャル
方法で成長させたり、５Ｘ程度の鮮明な境界を形成する
ことができる。分子線エピタキシでは、エピタキシャル
・へ・テロ接合の界面が、領域１の約ｌＧ１７から領域
２の約１０１５までのドーピング及び約５Ｘの寸法で、
達成され得る。そして、領域２の厚さは、約１０１９ま
でのドーピング・レベルの変化が起り得る領域３の界面
までが、１０００Ｘより小さくなるように限定され得る
。

種々の電極への接点の製造が、通常のフオ）　ＩＪング
ラフイ・プロセスを用いて、行なわれる０以上、主キャ
リヤのパリスティック転送用のベースとして、２つの異
なるバンドギヤジブの半導体間に形成されたヘテロ接合
に蓄積層及び空乏層の領域を用いることにより、高速度
のトランジスタを提供する技術が示された。

【図面の簡単な説明】

第１図は、本発明による構造体の概略図である。 第２．１図乃至２．５図は、寸法が互いに関係づけられ
た、バイアス下の第１図の装置の領域に関するバンドの
エネルギを示す図である。第５図は、本発明による構造
体の電気動作特性を示すグラフである。 １・・・・高導電度のより大きなバンドギャップの領域
、２・・・・低導電度のよ・す・小さなバンドギャップ
の領域、８・・・・界面、９・・・・蓄積層０出願人　
　インターナシ９ナル・ビジネスΦマンーノズ・コーポ
レークヨン代理人　弁理士　　岡　　　１）　　次　　
　４１ミ（外１名）

Claims (1)

【特許請求の範囲】
1. （１）　　同じ導電型であるが一方のバンドギャップ及
   び導電度が他方のバンドギャップ及び導電度よりも小さ
   い、エピタキシャルに接合された２つの半導体領域と、
   前記２つの半導体領域の接合界面付近の前記バンドギャ
   ップ及び導電度が小さい方の半導体領域に蓄積層を形成
   するバイアス手段と、を含む半導体装置。 Ｃ）前記バンドギャップ及び導電度が小さい方の半導体
   領域が、前記蓄積層へのオーミック接点を有している特
   許請求の範囲第（１）項記載の半導体装置。