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JPS5819129B2 - ハンドウタイソウチノ セイゾウホウホウ - Google Patents

ハンドウタイソウチノ セイゾウホウホウ

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Publication number
JPS5819129B2
JPS5819129B2 JP50146368A JP14636875A JPS5819129B2 JP S5819129 B2 JPS5819129 B2 JP S5819129B2 JP 50146368 A JP50146368 A JP 50146368A JP 14636875 A JP14636875 A JP 14636875A JP S5819129 B2 JPS5819129 B2 JP S5819129B2
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JP
Japan
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layer
insulating layer
wiring
electrically insulating
wiring layer
Prior art date
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Expired
Application number
JP50146368A
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English (en)
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JPS5270780A (en
Inventor
住友康祐
大橋芳枝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP50146368A priority Critical patent/JPS5819129B2/ja
Priority to GB50320/76A priority patent/GB1523677A/en
Priority to US05/748,897 priority patent/US4123565A/en
Publication of JPS5270780A publication Critical patent/JPS5270780A/ja
Priority to US05/897,198 priority patent/US4185294A/en
Publication of JPS5819129B2 publication Critical patent/JPS5819129B2/ja
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Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、半導体装置の製
造における多層配線の改良方法を提供するものである。
一例の半導体装置のＩＣにおいては多数電極間を接続し
て所定のパターンに形成する配線層が設けられる。
そしてＩＣの高集積化に伴い多層配線が多く適用されて
いる。
この多層配線は電気絶縁層を介して積層して複数層化す
るが、被着される前記層に段部、突起があるときこれに
さらに積層加工され従って層構造はますます複雑となり
、製造上の困難とＩＣの電気的特性を損するに至る。
これを第１図によって説明する。
まず基板１の１主面にアルミニウムを蒸着しこれに写真
蝕刻を施して所定形状のパターンの第１の配線層２，２
′に形成する（図ａ）。
なお図示の基板１は断面の細部表示は省略しである。
即ち例えば電極領域が形成された主面がＳｔｏ、膜で被
覆されたシリコン基板にして前記電極領域の導出配線が
施されるものにおける上記５ｉ０２層、電極領域、およ
び前記電極領域導出のためのＳｉ’０□膜の開孔等であ
る。
次に一例のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によりＳｉｎ、層３を被着する
（図ｂ）。
次に前記に重畳してアルミニウムを蒸着し写真蝕刻によ
り所定形状のパターンの第２の配線層４を形成する（図
Ｃ）。
また図Ｃ′に図Ｃの要部を示す。図からも明らかな如く
、第２の配線層は第１の配線によってＳｉｎ２層に生じ
た段差の上に跨って配設されるため段差側面には第２の
配線層がつきにく５、また段切れを生じたり、切れない
までも層厚が極めて減じ信頼性に問題がある。
さらに電気絶縁層にＰ Ｓ Ｇ（Ｐｈｏｓｐｈｏ Ｓｉ
Ｊｉｃａｔｅ Ｇｌａｓｓ）を用いたときは段差部で
その肩端部にいわゆる「肩張り１を生じやすく、このた
めエツチング時に液のまわりこみにより図Ｃ′の如く欠
部５を生じ、断切れの原因となる。
上記を防止するため第１の配線層や第１の電気絶縁層に
端部を斜面に形成する手段もあるが、再現性が乏しく製
造に適さず、パターン間隔を多く要するのでＩＣの微細
化、高集積化に不利である。
しかも段差は残るので第３層、第４層に至れば適用でき
ないきいう欠点がある。
基板の１主面の全面に第１の電気絶縁層を被着したのち
レジスト膜をマスクとして第１の配線層配設予定部の前
記電気絶縁層を除去する工程と、前記工程によって残さ
れた電気絶縁層上のひさし状のレジスト膜を含む全面に
配線層を被着する工程と、前記レジスト膜上に被着され
た配線層を、レジスト膜をこれと基板に被着された配線
層との段切れ部から溶除することにより同時に除去する
工程と、前記工程によって基板上に残された電気絶縁層
および配線層とこれらの間に生ｑた溝の上面に流動塗着
させたのち硬化させて基体ρ構成部材層を形成する工程
と、前記基板の構成部材層の上面に第２の電気絶縁層を
被！する工程と、前記第２゛の電気絶縁層に、積層させ
て第２の配線層を被着形成する工程とを具備したことを
特徴とする。
次に本発明の半導体装置の製造方法を一実施例につき説
明する。
庫ず本発明の製造方法により形成される半導体装置を第
２図に断面図で示す。
図において１は基板にして電極領域、基板主面の電気絶
縁層、前記電気絶縁層について前記電極領域導出用のた
めの開孔等を図示省略して示すもの、１２は第１の配線
層、１３は前記綿１の配線層の間をこれとはゾ等高に充
塞する第１の電気絶縁層１４は第１の配線層と第１の電
気絶縁層上面のほぼ平面に被着形成されて上面牽さらに
平面に近づけた基板構成部材層、１５は前記基板構成部
材層に被着された第２の電気絶縁層、１６は前記電気絶
縁層に被着形成された第２の配線層である。
第３図ａ〜ｆは本発明の半導体装置の製造方法を工程順
に断面図で示す。
まず図ａに示す如く、一例のシリコン基板１の１主面に
５ｉ０２の如きでなる電気絶縁層１３を被着する。
前記被着は一例としてＣＶＤにより約１μの層厚に形成
する。
なお上記図示の基板１は断面の細部表示、たとえばシリ
コン基板における活性領域、配線層と基板の間の８１０
２層、活性領域導出のための５ｉ０２層の開孔等は省略
して単に基板とした。
次に前記電気絶縁層に写真蝕刻によって配線層を形成す
るためのエツチングを施す。
このために電気絶縁層上にレジスト層２１を被着形成し
、これをマスクとして一例のエツチング液ＮＨ，Ｆをも
ってＳｉＯ２層にエツチングを施す（図ｂ）。
前記レジスト層の形成には゛ネガレジス）ＯＭ’Ｒ−８
３（商品名、東京応化１（Ｋ製）を用いて好適した。
このとき干ソテングの進行はレジスト層に近くこれに沿
う部分はエツチング液に接する時間の関係から断面形状
はＶ字型に近似する。
即ち上面の、レジスト層は前記蝕刻溝の上方にひさし状
に突出したオーババング（ＯｖｅｒＨｕ ｎ ｇ ）構
造をなす。
このオーババング形成は本発明方法の１の特長である。
次に一例のアルミニウムを蒸着して第１の一己線層１２
を形成する（図Ｃ）。
前記アルミニウムの蒸着は約１μの層厚に施すので、前
記電気絶縁層と上面にはゾ等高であるとともに、前記オ
ーババングによって配線層に「段切れ」を生ずる。
この段切れによって次の処理におけや処理液（レジスト
剥離液）の浸入を容易ならしめる。
次にレジスト剥離液を用いて処理を施しレジ亥ト層を除
去すると同時にとれに被着していや配線層ム同時に除去
される（図ｄ）。
これにて電気絶縁層と配線層とは上面かはゾ平面上にあ
るとさもにその間の溝１０（第３図ｃ、ｄ）は１−１．
５μの間隔を生ずる。
次に液状シリカフィルム−例として５ｉＯ２５，９％含
有の０ＣＤ（商品名、東京応化ＫＫ製）を塗着する。
これにはスピンナ法がよく、４２００ｒｐｆｆｌにて塗
布したのち空気中で２゛２０℃、１０分間焼成を行なう
。
更に上記を繰返し施し、平面部にて１０００〜１５００
人のシリカ層１４を形成する。
２回に分けて施すのはベーキングによるクラックの発生
を防止するのに有効である。
そして溝１０内は完全に埋没するとともに、溝部と平坦
部との最大高低差は２０００λ以下になった。
次に中間絶縁層として第２の電気絶縁層１５を被着する
。
該層にはＰＳＧが適し約１１ｔの厚層とした。
さらにアルミニウムを約１．３μ厚さに蒸着し、写真蝕
刻を施し所定パターンの第２の配線層１６を形成する（
図ｆ）。
上述の如くして３層目、４層目の配線層も同様に平面上
に形成しうる。
本発明によれば配線層の被着にあたり、電気絶縁層形成
時のレジスト膜のオーババングを利用してレジスト膜上
に被着する配線層との間に「段切れ］を形成せしめるの
で、次に行なわれるレジスト剥離液の浸入を容易ならし
め、レジストを完全に除去しつるという利点がある。
次にシリカフィルムを塗着形成して溝を埋めると同時に
平面度を向上ルて配線層の配置を容易かつ一定の層厚に
近づけるのに有効であり、また配線層間の電気絶縁を良
好にするにも有効である。
ざらにシリカフィルムを被着しこの上に電気絶縁層を被
着することは、この電気絶縁層はそれが設シられる下地
の相違（金属の配線層と電気絶縁層１）がなく一例の気
相成長における成長速度の差を堕止しうる七いう顕著な
利点がある。
また配線層１こアルミニウムを用いる場合、後の熱処理
による第１層アルミニウムのヒロック（Ｈｉ ｌ １ｏ
ｃｋ）の発生を防止するという利点もある。
本発明は配線手段に従来方法と異なりすぐれた手段（リ
フトオフ（Ｌｉｆｔ ｏｆｆ））を用い、さらに基板構
成部材を含む層を被着するなど新規な製造方法を提供す
るもので、上述の如き種々の利点を備えることにより、
・特ｂｅ Ｉ Ｃ等においてより微細で精確な配線パタ
」ンを形成しうる。
なお本発明はシリコン基板に限らず、他のセラミックス
等の基板にたいしても基板を構成する部材層をもって被
着することによって達成できる。
【図面の簡単な説明】
第１図ａ−〇は従来の半導体装置の製造方法を工程順に
示すいマれも断面図、また同図Ｃ′は図Ｃをさ゛・らに
説明するための断面図、第２図は本発明の一実施例の製
造方法により形成された半導体装置の断面図、第３ ’
７ ａ ” ｆは本発明の一実施例の半導体装置の製造
方法を工程順に示すいづれも断面図、な□お図中同一符
号は同一または相当部分を夫々示すものとする。 、１・・・・・・基板、１２・・・・・・第１の配線層
、１３・・・・・・第１の電気絶縁層、１４・・・・・
・基板構成部材層、１５・・・・・・第２の電気絶縁層
、１６・・・・・・第２の配線層、１０・・・・・・（
配線層と電気絶縁層との間の）溝。

Claims (1)

    【特許請求の範囲】
  1. １ 基板の１主面の全面に第１の電気絶縁層を被着した
    のちレジスト膜をマスクとして第１の配線層配設予定部
    の前記電気絶縁層を除去する工程と前記工程によって残
    された電気絶縁層上のひさし状のレジスト膜を含む全面
    に配線層を被着する工程と、前記レジスト膜上に被着さ
    れた配線層をこれと基板に被着された配線層との段切れ
    部によってレジスト膜を溶除することにより同時に除去
    する工程と、前記工程によって基板上に残された電気絶
    縁層および配線層とこれらの間に生じている溝との上面
    に流動塗着させたのち硬化させて基板の構成部材層を形
    成する工程と、前記基板の構成部材層の上面に第２の電
    気絶縁層を被着する工程と、前記第２の電気絶縁層に積
    層させて第２の配線層を被着形成する工程とを具備した
    半導体装置の製造方法。
JP50146368A 1975-12-10 1975-12-10 ハンドウタイソウチノ セイゾウホウホウ Expired JPS5819129B2 (ja)

Priority Applications (4)

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