JPS58181319A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS58181319A JPS58181319A JP57063830A JP6383082A JPS58181319A JP S58181319 A JPS58181319 A JP S58181319A JP 57063830 A JP57063830 A JP 57063830A JP 6383082 A JP6383082 A JP 6383082A JP S58181319 A JPS58181319 A JP S58181319A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- gate
- pulse
- ground potential
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯ８ＰＩ？（絶縁ケート型区界効果トラ
ンジスタ）で構成されたタイミング発生１ｑ路に関する
。
ンジスタ）で構成されたタイミング発生１ｑ路に関する
。
第１図に示すようなタイミング発生回路かこの発明に先
立って考えられている。
立って考えられている。
この回路の構成は、次の通りである。伝送ゲー蓮
） Ｍ Ｏ８Ｆ Ｋ Ｔ Ｑ １１′９を大して人力パ
ルスφ工、か１、源電圧（Ｖｏｏ）ｔｉｌｌのＭＯ８Ｆ
ＫＴＱＩのケートに伝えられる。このＭＯ８ＦＫＴＱ−
のケート、ソース間には、ブートストラップ容量ＣＢか
設けられている。また、上記ＭＯ８ＦＥＴＱ＋ に直列
形態に接続された接地電位１１１ｉＭＯ８ＦＥＴＱ、＊
か設けられている。上記ＭＯ８ｊＫＴＱｔ ＋Ｑｌ
とそれぞれゲートか共通化さｎ１亀源電圧Ｖ。０と接地
電位との間に直列形態に接続さｎた出力ＭＯ８Ｆ” Ｔ
Ｑ ＊ ＊ Ｑ ４か設けられている。
ルスφ工、か１、源電圧（Ｖｏｏ）ｔｉｌｌのＭＯ８Ｆ
ＫＴＱＩのケートに伝えられる。このＭＯ８ＦＫＴＱ−
のケート、ソース間には、ブートストラップ容量ＣＢか
設けられている。また、上記ＭＯ８ＦＥＴＱ＋ に直列
形態に接続された接地電位１１１ｉＭＯ８ＦＥＴＱ、＊
か設けられている。上記ＭＯ８ｊＫＴＱｔ ＋Ｑｌ
とそれぞれゲートか共通化さｎ１亀源電圧Ｖ。０と接地
電位との間に直列形態に接続さｎた出力ＭＯ８Ｆ” Ｔ
Ｑ ＊ ＊ Ｑ ４か設けられている。
上記フートストラップ容重ｏＢへのチャージアップ時間
′に確保するため、次の：Ｍ延回路ｅこ工って上５Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ菅、Ｑ、４ 及ＵＱｓ ’ｔ）ｉ
ＷｊｌＪ（ｍさｎている。人力パルスφ工、ｒ受ける電
源電圧−１猛０ｓＦＥＴＱ＋＊とプリチャージ（リセッ
ト）パルスｓｒ費ける接地電位＠Ｍ０８ＦＫＴＱ、、、
が直列形態に接続されている。この直列ＭＯ８ＰＫ！Ｔ
Ｑｔｍ。
′に確保するため、次の：Ｍ延回路ｅこ工って上５Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ菅、Ｑ、４ 及ＵＱｓ ’ｔ）ｉ
ＷｊｌＪ（ｍさｎている。人力パルスφ工、ｒ受ける電
源電圧−１猛０ｓＦＥＴＱ＋＊とプリチャージ（リセッ
ト）パルスｓｒ費ける接地電位＠Ｍ０８ＦＫＴＱ、、、
が直列形態に接続されている。この直列ＭＯ８ＰＫ！Ｔ
Ｑｔｍ。
ａｌｌの警続点舅■の信号會受ける接地電位ｌＩＩＩＭ
Ｏ８ＦｌテＱｚＢと、上記プリチャージパルスφ’に９
ける電源電圧１１Ｍ ｏ ｓ ｙ Ｋ ’ｒ ｑＩａ−
１ｔＬＩ列形ｕＶｃ接続されている。そして、この直列
ＭＯ８ＦＥＴＱ目＋Ｑ＋ｉ の接続点ＩＩからの遅延信
号か一方において上ｋＪＭＯ８νＩＴＱ、、Ｑ、、のゲ
ートに伝ＪｅＣ＞れ、他方において、ゲートに電源電圧
Ｖ。。
Ｏ８ＦｌテＱｚＢと、上記プリチャージパルスφ’に９
ける電源電圧１１Ｍ ｏ ｓ ｙ Ｋ ’ｒ ｑＩａ−
１ｔＬＩ列形ｕＶｃ接続されている。そして、この直列
ＭＯ８ＦＥＴＱ目＋Ｑ＋ｉ の接続点ＩＩからの遅延信
号か一方において上ｋＪＭＯ８νＩＴＱ、、Ｑ、、のゲ
ートに伝ＪｅＣ＞れ、他方において、ゲートに電源電圧
Ｖ。。
か印加されたカッ）ＭＯ８ＦＫＴＱｔｔｋ逼して上記Ｍ
Ｏ８７ＩＴＱｉのゲートに伝えらｎている。
Ｏ８７ＩＴＱｉのゲートに伝えらｎている。
この（ロ）路にあっては、上記１ｇ０８Ｆ］！ｊＴＱ＋
ｌ。
ｌ。
Ｑ・Ｓ等によって、上記遅延時間（容＊Ｃｓへのチャー
ジアップ時間）か一義的に固定さｎ友ものであるため、
次のような欠点ｔ−１ｉｒする。
ジアップ時間）か一義的に固定さｎ友ものであるため、
次のような欠点ｔ−１ｉｒする。
１１ Ｉ Ｋ％ 上記ＭＯ８ＦＩＴＱｓ 會遥したブー
トストラップ容量ｏＢへの光電電圧の立ち上りが第２図
に実巌で示すように速り場合、ノードＮ、の電位か知時
閣で上昇するため、Ｍ Ｏ８？ Ｂ Ｔ Ｑ ｔ ＊ｑ
、及びＱｌｅＱａｋ過して流れる電ほか大きくなって消
費電光か増大するととも罠、出力パルスφ。＋７Ｔのロ
ーレベルがハイレベル９１１Ｋ 上昇Ｌテ、ローレベル
マージンが確保できなくなる。一方、同図点耐で示すよ
うに、上記充電電圧の立ち上りか遅い場合には、その充
電電圧のレベル不足となる几め、出力パルスφ。ＵＴの
立ち上９も遅くなってしまう。
トストラップ容量ｏＢへの光電電圧の立ち上りが第２図
に実巌で示すように速り場合、ノードＮ、の電位か知時
閣で上昇するため、Ｍ Ｏ８？ Ｂ Ｔ Ｑ ｔ ＊ｑ
、及びＱｌｅＱａｋ過して流れる電ほか大きくなって消
費電光か増大するととも罠、出力パルスφ。＋７Ｔのロ
ーレベルがハイレベル９１１Ｋ 上昇Ｌテ、ローレベル
マージンが確保できなくなる。一方、同図点耐で示すよ
うに、上記充電電圧の立ち上りか遅い場合には、その充
電電圧のレベル不足となる几め、出力パルスφ。ＵＴの
立ち上９も遅くなってしまう。
このことは、人力パルス−工、の立ち上りか一定であっ
ても、ＭＯ８ＦＩＩＴＱＩ 、及びＱＣｓ ＋ ＱＣｓ
のバラツキによってノードＮ、の立ち上り及び遅延時間
にバラツキが生じるため、上記同情の問題か生じる。
ても、ＭＯ８ＦＩＩＴＱＩ 、及びＱＣｓ ＋ ＱＣｓ
のバラツキによってノードＮ、の立ち上り及び遅延時間
にバラツキが生じるため、上記同情の問題か生じる。
第２に、人力パルスφエヨに対して出力パルスφ。＋７
Ｔの遅延時間會大きく設定しようとする場合、上記ノー
ドＮ、への光電時間と、遅延時間との−ｇｃ會図ること
か難しく、素子特性のバラツキに大きく影響さｎｂ−ｒ
ｃめ、その実埃か極めて難しいものとなる。
Ｔの遅延時間會大きく設定しようとする場合、上記ノー
ドＮ、への光電時間と、遅延時間との−ｇｃ會図ること
か難しく、素子特性のバラツキに大きく影響さｎｂ−ｒ
ｃめ、その実埃か極めて難しいものとなる。
第３に、人力パルス−工、の立ち上りか変化する場合に
は、纂１の理由によシ消費ｍ流の増大及びローレベルマ
ージン不足Ｋｋつｆｔ’）、出力ハルｘの駆動能力不足
になったシして、／′５′ｒ望の安定した動作か期待で
きない。
は、纂１の理由によシ消費ｍ流の増大及びローレベルマ
ージン不足Ｋｋつｆｔ’）、出力ハルｘの駆動能力不足
になったシして、／′５′ｒ望の安定した動作か期待で
きない。
この発明の目的は、人力パルスの立ち上りのバラツキ、
変動に影響さｎないタイミング発生回路を提供すること
Ｋある。
変動に影響さｎないタイミング発生回路を提供すること
Ｋある。
この発明の他の目的は、入力パルスに対して大きな遅延
時間に設定さｎた出力パルス？得ることができるタイミ
ング発生回路？提供することにある。
時間に設定さｎた出力パルス？得ることができるタイミ
ング発生回路？提供することにある。
この発明のさらに他の目的に１以下の説明及び図面から
明らかになるであろう。
明らかになるであろう。
以下、この発明１実施例とともに詳細に説明する。
第３図には、この発明の一実施例の［ｇｌ路図が示され
ている。
ている。
この実施例では、上記第１図に示したＭＯ８Ｆ兄テＱ１
ないしＱｌ及びブートストラップ谷ｉｔ Ｏｓからなる
プートストラップ出力回路に、次の工うな罵圧検出手Ｒ
か設けられる。すなわち、第３図の実施列回路は、第１
図に示した遅妙回路に替えτ て、上記電圧検出手段が設けられるものである。
ないしＱｌ及びブートストラップ谷ｉｔ Ｏｓからなる
プートストラップ出力回路に、次の工うな罵圧検出手Ｒ
か設けられる。すなわち、第３図の実施列回路は、第１
図に示した遅妙回路に替えτ て、上記電圧検出手段が設けられるものである。
上１ｋｌ：ＭＯ８ＰＫ’ｒＱ、のゲート電圧？受ける電
源電圧−ＭｏｓｙｍＴＱｓＫ＠列形態に接地電位１１１
Ｍ０８ＦＫＴＱｙが接続されている。このＭＯ８ＦＩＴ
Ｑ、 と、ゲート、ドレインか互いに交差Ｍ巌され几
接地電位霧ＭＯ８ＦＫＴＱ−が設けらｎている。このＭ
ＯＢＰＥＴＱｅと直列形態に接続され、プリチャージパ
ルスφを受ける＊に電圧１１１１ＭＯｌｉｌＦＫＴＱｓ
か設けられている。また上記ＭＯ８ＩＦ１１ｉＴＱｙＫ
は、並列形態に接続さｎ上記プリチャージパルスφを受
けるＭＯ８ＰＥＴＱ＋。
源電圧−ＭｏｓｙｍＴＱｓＫ＠列形態に接地電位１１１
Ｍ０８ＦＫＴＱｙが接続されている。このＭＯ８ＦＩＴ
Ｑ、 と、ゲート、ドレインか互いに交差Ｍ巌され几
接地電位霧ＭＯ８ＦＫＴＱ−が設けらｎている。このＭ
ＯＢＰＥＴＱｅと直列形態に接続され、プリチャージパ
ルスφを受ける＊に電圧１１１１ＭＯｌｉｌＦＫＴＱｓ
か設けられている。また上記ＭＯ８ＩＦ１１ｉＴＱｙＫ
は、並列形態に接続さｎ上記プリチャージパルスφを受
けるＭＯ８ＰＥＴＱ＋。
か設けられている。そして、上記ＭＯ８：ＥＦＫτＱ、
のドレイン出力信号か、一方にお−て上記鉦０ＥＩＦＫ
ＴＱ＊ 、Ｑｌ （Ｄゲートに伝えらｒ１他方におい
て、ゲートに電源電圧Ｖ。。か印加式れたカットＭＯ８
ＦＥＩＴＱＩｌ會通して上記ＭＯ８ＦぷＴＱｓのゲート
に伝えらｎている。
のドレイン出力信号か、一方にお−て上記鉦０ＥＩＦＫ
ＴＱ＊ 、Ｑｌ （Ｄゲートに伝えらｒ１他方におい
て、ゲートに電源電圧Ｖ。。か印加式れたカットＭＯ８
ＦＥＩＴＱＩｌ會通して上記ＭＯ８ＦぷＴＱｓのゲート
に伝えらｎている。
この実２１１１ｉ ９１．１回路の動作ｔ１第４図のタ
イミング図ＫＷつて説明下る。
イミング図ＫＷつて説明下る。
プリチャージパルス−がハイレベルのＪＭＭＯ８νｌ
Ｔ Ｑ ＠ ＊ Ｑ ＠・かオンしている。したかつて
、ＭＯＢＩＸＴＱｓかオンし、ＭＯ８Ｆ’ＫＴＱ豐かオ
フする。こ４ＤＭＯ１ｌＦＩＴＱ書のオフにより、ＭＯ
８ＦＩＩｉテＱｌｌＱ４及びＱｌのゲートにはＭＯ８７
ＩＴＱ、によって、はｔｒａｍ電圧Ｖｏｏ−Ｖ□（ＭＯ
８ＦＩ？’のしきい直電圧）レベルまでプリチャージさ
れるため、こｎらのＭＯ８ＦＩＣＴＱ＊、Ｑｌ及びｌａ
ｗかオンしてｂる。
Ｔ Ｑ ＠ ＊ Ｑ ＠・かオンしている。したかつて
、ＭＯＢＩＸＴＱｓかオンし、ＭＯ８Ｆ’ＫＴＱ豐かオ
フする。こ４ＤＭＯ１ｌＦＩＴＱ書のオフにより、ＭＯ
８ＦＩＩｉテＱｌｌＱ４及びＱｌのゲートにはＭＯ８７
ＩＴＱ、によって、はｔｒａｍ電圧Ｖｏｏ−Ｖ□（ＭＯ
８ＦＩ？’のしきい直電圧）レベルまでプリチャージさ
れるため、こｎらのＭＯ８ＦＩＣＴＱ＊、Ｑｌ及びｌａ
ｗかオンしてｂる。
したかって、出力パルスφ。Ｕ’ｒｉｌ″ｔ１ ローレ
ベルとなって偽る。
ベルとなって偽る。
上記プリチャージパルスφかローレベルマージンした後
、人力パルス−工、かハイレベルに立ち上ると、ＭＯＢ
ＩＸＴＱｓ ｋＡしてブートストラップ容量Ｏｎへのチ
ャージアップか行なわｆる。
、人力パルス−工、かハイレベルに立ち上ると、ＭＯＢ
ＩＸＴＱｓ ｋＡしてブートストラップ容量Ｏｎへのチ
ャージアップか行なわｆる。
このノードＮ、の電圧上昇に従ってＭＯ８ＦＥＴＱ＠Ｔ
ｈオンしてそＱｌンダクタンスか大さくなるため、上記
オンしているＭＯ８ＰＥＴＱ７のコンダクタンスとの比
に従ってノードＮ、の電圧か上昇する。また、オンして
いるｍｏｓＦＫＴＱｓのチャンネルに即加される電圧は
、上記人力パルス−工、の電圧上昇に伴なり上昇する。
ｈオンしてそＱｌンダクタンスか大さくなるため、上記
オンしているＭＯ８ＰＥＴＱ７のコンダクタンスとの比
に従ってノードＮ、の電圧か上昇する。また、オンして
いるｍｏｓＦＫＴＱｓのチャンネルに即加される電圧は
、上記人力パルス−工、の電圧上昇に伴なり上昇する。
したかつて、上記プリチャージ期間で、ＭＯ８ＦＩＴＱ
、のゲート電極、チャンネル間のＭＯ８容量にはチャー
ジアップかなされてｂるため、上記入力パルスφ工、の
電圧上昇によって、自己ブートストラップ作用によシＭ
Ｏ８ＦＩＴＱｓのゲート電圧か上昇して、人力パルス−
工、かレベル損失されることなくノードＮＩＫ伝えられ
る。上記フートストラップ電圧が電源電圧以上に上昇す
ると、カッ）ＭＯ８ＦＩＴＱ＋Ｉ＋”オフして、上記ブ
ートストラップ電圧の流失會防止している。
、のゲート電極、チャンネル間のＭＯ８容量にはチャー
ジアップかなされてｂるため、上記入力パルスφ工、の
電圧上昇によって、自己ブートストラップ作用によシＭ
Ｏ８ＦＩＴＱｓのゲート電圧か上昇して、人力パルス−
工、かレベル損失されることなくノードＮＩＫ伝えられ
る。上記フートストラップ電圧が電源電圧以上に上昇す
ると、カッ）ＭＯ８ＦＩＴＱ＋Ｉ＋”オフして、上記ブ
ートストラップ電圧の流失會防止している。
そして、上記ノードＮｌの電圧かＭＯ８ＦＥＴＱ・のし
きい直電圧”ｒＨｋ越えると、ＭＯＥＩＦＥＴＱ９かオ
フからオンに切り換わる。このとき、父差結廁さｎてい
るＭＯ８ＰＩＴＱ？ 、Ｑｅ曲の正帰還ループの作用
に工９、急峻にＭＯ８ＦＫＴＱ１．かオン、ＭＯ８７Ｋ
ＴＱＴがオフＶＣ９Ｊシ供わる。
きい直電圧”ｒＨｋ越えると、ＭＯＥＩＦＥＴＱ９かオ
フからオンに切り換わる。このとき、父差結廁さｎてい
るＭＯ８ＰＩＴＱ？ 、Ｑｅ曲の正帰還ループの作用
に工９、急峻にＭＯ８ＦＫＴＱ１．かオン、ＭＯ８７Ｋ
ＴＱＴがオフＶＣ９Ｊシ供わる。
したかつて、ノードＮ、かローレベルに変化するため、
ＭＯ８１１テＱ烏 ＋Ｑ４ 及びＱｌかオフする。こＡ
Ｋより、プートストラップ効ＪＪ？伴なって、出力パル
スφ。、：Ｉ？がハイレベルに立ち上る。
ＭＯ８１１テＱ烏 ＋Ｑ４ 及びＱｌかオフする。こＡ
Ｋより、プートストラップ効ＪＪ？伴なって、出力パル
スφ。、：Ｉ？がハイレベルに立ち上る。
また、上記ブーストラップ効果によυノードＮ、の電圧
か高くなると、ＭＯ８ＦＩＣＴＱｓかオフ状１１！ＩＣ
されるため、ブートストラップされ九ＭＩの電圧か人力
パルスφ□、１１に流失してしまうのｔ防止することか
できる。
か高くなると、ＭＯ８ＦＩＣＴＱｓかオフ状１１！ＩＣ
されるため、ブートストラップされ九ＭＩの電圧か人力
パルスφ□、１１に流失してしまうのｔ防止することか
できる。
この実ｍガでは、ＭＯＢＰＥＴＱｅ 、Ｑアのコンダ
クタンス比に従ってブートストラップ容量ＣＢへのチャ
ージアップ電圧會レベルシフトして、ＭＯ８ＩＦＩＴＱ
−のしきい直電圧ＶＴＨ’を基準電圧として電圧比験會
行なっている。し友がって、これらの回路定数ｈａ轟に
設定することＫよｐ１最適のタイミングでプートストラ
ップ回路會起動することかできる。このため、人力パル
スφエヨの変動等かあっても、これに追従して必要以上
の電流損失かなく、ローレベルマージン及び十分な駆動
総力ｔａ保することかできる。
クタンス比に従ってブートストラップ容量ＣＢへのチャ
ージアップ電圧會レベルシフトして、ＭＯ８ＩＦＩＴＱ
−のしきい直電圧ＶＴＨ’を基準電圧として電圧比験會
行なっている。し友がって、これらの回路定数ｈａ轟に
設定することＫよｐ１最適のタイミングでプートストラ
ップ回路會起動することかできる。このため、人力パル
スφエヨの変動等かあっても、これに追従して必要以上
の電流損失かなく、ローレベルマージン及び十分な駆動
総力ｔａ保することかできる。
また、へカパルスφ工、に対して大きな遅砥時間ノｔｔ
ｌカパルスφ。ＣＦ？”得る場合、ＭＯ８ＰＫＴＱ、の
コンダクタンス管小さくすること、あルイａ入７］パル
スφエヨ自体を遅くすることＫより、極めて簡単に実現
できる。
ｌカパルスφ。ＣＦ？”得る場合、ＭＯ８ＰＫＴＱ、の
コンダクタンス管小さくすること、あルイａ入７］パル
スφエヨ自体を遅くすることＫより、極めて簡単に実現
できる。
さらに、プートストラップ容量ａＢへのチャージアップ
電圧？監視してブートストラップ［ｇｉｗＩの動作タイ
ミング會制御するものであるｔめ、素子バラツキの影響
か大幅に軽減され、大きな設計自由度か得られる。
電圧？監視してブートストラップ［ｇｉｗＩの動作タイ
ミング會制御するものであるｔめ、素子バラツキの影響
か大幅に軽減され、大きな設計自由度か得られる。
この１Ｎ！施例回路は、脣に制限きｎないが、次に説明
するようなダイナミック型ＲＡＭ（以下、Ｄ−ＲＡＭと
称する。）のタイばング発生（ロ）路にオｕ用される。
するようなダイナミック型ＲＡＭ（以下、Ｄ−ＲＡＭと
称する。）のタイばング発生（ロ）路にオｕ用される。
纂５Ａ図には、この発明が適用されるＤ−ＲＡＭの景部
回路図か示さｎている。
回路図か示さｎている。
ｆｇＳム図に示した回路では、ＮチャンネルＭ０８ＦＩ
ＣＴ１に代城とするＮチャンネルエＧＦＩＣＴ（工ｎ５
ｕｌａｔｅｄ−Ｇａｔｅ ＦＬｅｌｄ ］Ｃｆｆｅｃｔ
Ｔｒａｎｓｌ −Ｂｔｏｒ）ｋ汐ｔｌＫして説明する
。
ＣＴ１に代城とするＮチャンネルエＧＦＩＣＴ（工ｎ５
ｕｌａｔｅｄ−Ｇａｔｅ ＦＬｅｌｄ ］Ｃｆｆｅｃｔ
Ｔｒａｎｓｌ −Ｂｔｏｒ）ｋ汐ｔｌＫして説明する
。
１ビツトのＭ−０１Ｌは情報蓄靜用のキャパシタＣ，と
アドレス選択用のＭＯ８Ｆ］ＣＴＱＭとからな夛、％１
＃、′Ｏ＃ の情＠はキャパシタＣＢＫｔｆｊかめる
かないかの形で配憶さｎる。
アドレス選択用のＭＯ８Ｆ］ＣＴＱＭとからな夛、％１
＃、′Ｏ＃ の情＠はキャパシタＣＢＫｔｆｊかめる
かないかの形で配憶さｎる。
絖み出し信号量
情報の読み出しは、Ｍ ＯＳ Ｐ ＫＴ Ｑ、 ｋｏＮ
ＫしてＯ，に＃ｃ通のカラムデータ＃ＤＬにつなぎ、デ
ータｆＩＩＤＩＩの電位かＯ，に蓄積さｎた電荷■に応
じてどのような変化か起きるかｔセンスすることによっ
て行なわれる。データ＃ＤＬの浮遊容量ＣＯに前もって
充電されていた電位’ｔｔ源電圧電圧。
ＫしてＯ，に＃ｃ通のカラムデータ＃ＤＬにつなぎ、デ
ータｆＩＩＤＩＩの電位かＯ，に蓄積さｎた電荷■に応
じてどのような変化か起きるかｔセンスすることによっ
て行なわれる。データ＃ＤＬの浮遊容量ＣＯに前もって
充電されていた電位’ｔｔ源電圧電圧。
とすると、ＣｆＩに蓄積されていた情報か’ｔ’（ｖｏ
。
。
の電位）であった場合、アドレス時においてデータ＠Ｄ
Ｉ、の電位（ＶＤ、）％□〃はＶ。。の電位のままでＴ
ｏり、それか’０’（ＯＶ）であつ友場合、（Ｖｌ）％
１ ｌは（’０１１ｖＧｏ ’ＩＩ（ＶＷ−ｖｔｈ
） ）／’Ｏとなる。
Ｉ、の電位（ＶＤ、）％□〃はＶ。。の電位のままでＴ
ｏり、それか’０’（ＯＶ）であつ友場合、（Ｖｌ）％
１ ｌは（’０１１ｖＧｏ ’ＩＩ（ＶＷ−ｖｔｈ
） ）／’Ｏとなる。
但し、ｖｌはＭ、Ｏ！ｌ Ｆ Ｂ Ｔ Ｑ Ｍのゲート
電圧、ＶｔｈｕＭＯ８ＦｌｌＴＱＭのし＠い１庫蒐圧で
ある。
電圧、ＶｔｈｕＭＯ８ＦｌｌＴＱＭのし＠い１庫蒐圧で
ある。
ここでＩＩＩ！ｌ’ｌ’と論理１０′との間の差丁なわ
ち検出される信号量ｍＶ、は Δｖｓ＝（ｖＤＬ）１’ （ｖＤｂ戸ｏ’＝（ｖｗ
”ｔｈ）・Ｃｓ／Ｃ。
ち検出される信号量ｍＶ、は Δｖｓ＝（ｖＤＬ）１’ （ｖＤｂ戸ｏ’＝（ｖｗ
”ｔｈ）・Ｃｓ／Ｃ。
となる。Ｖ、 ＝ Ｖｏｏとすると、信号量Δｖ８にΔ
ｖｌｌ＝（ｖｏａ ”ｔｈ） ”０８１０゜となる。
ｖｌｌ＝（ｖｏａ ”ｔｈ） ”０８１０゜となる。
メモリセルを小さくシ、かつ共通のデーターに多くのメ
モリセルｔつな込で高集槓大容童のメモリマトリクスに
しであるため、Ｃ８くｃ。、丁なわち０Ｆ１１０ｏは非
常に小さな−になる。従ってΔｖａは非常に倣少な信号
となっている。
モリセルｔつな込で高集槓大容童のメモリマトリクスに
しであるため、Ｃ８くｃ。、丁なわち０Ｆ１１０ｏは非
常に小さな−になる。従ってΔｖａは非常に倣少な信号
となっている。
読み取りの基準信号
このような倣夕な信号？検出するための基準としてダミ
ーセルＤ−０１１！Ｌか用いられる。Ｄ−ＯＲｒ、Ｆｉ
＊ヤパシタｃｄ、ノ容ｔ１１かＣＢのｌ丘ハ半分である
ことｔ除き、Ｍ−ＯＪＩｔＬと同じ製造条件、同じ設計
定数で作られている。ｃｄｓはアドレスに先立ってＭＯ
８ＦＫＴＱＤＩＫよって接地電位に光電（他方の１１Ｌ
極はｖｏ。に固定）さｎている。従って、アドレス時に
共通のカラムデータｄＤＬに与える信号変化量Δｖ３は
、メモリセルのそれ（ΔＶ８）とｌＷＪ徐゛に次式で漱
わされる。但し、ｖＤＷはＭ工８ＰＩＴＱｐｌＯゲート
電圧、Ｖｔｈ’１Ｍ０８ＦＥＴＱＤ麿のしきＩ／ｈ１電
圧である。
ーセルＤ−０１１！Ｌか用いられる。Ｄ−ＯＲｒ、Ｆｉ
＊ヤパシタｃｄ、ノ容ｔ１１かＣＢのｌ丘ハ半分である
ことｔ除き、Ｍ−ＯＪＩｔＬと同じ製造条件、同じ設計
定数で作られている。ｃｄｓはアドレスに先立ってＭＯ
８ＦＫＴＱＤＩＫよって接地電位に光電（他方の１１Ｌ
極はｖｏ。に固定）さｎている。従って、アドレス時に
共通のカラムデータｄＤＬに与える信号変化量Δｖ３は
、メモリセルのそれ（ΔＶ８）とｌＷＪ徐゛に次式で漱
わされる。但し、ｖＤＷはＭ工８ＰＩＴＱｐｌＯゲート
電圧、Ｖｔｈ’１Ｍ０８ＦＥＴＱＤ麿のしきＩ／ｈ１電
圧である。
Δｖｌ”（ｖＤＷ−ｖｔｈ’ ） ” ｃｄ、／ｃ。
ｖＤＷ＝ｖ０゜とすると、ΔＶＲは次式で衣ゎさｎる。
ΔｖＲ＝（ｖｏ。−ｖｔｈ′）・ｃｄ８／ｃ。
前述したよう”ｄａは０８の約半分に設定さｎ。
ているため、Δ７１６ΔｖＢのｔよは半分に寺しい。
従って、メモリセルのデータ＃ＤＬに与える奄位質化が
ダミーセルのそれ（ΔｖＲ）より小さｈか大Ｉｌいかで
％１１ 、 ％ｏｌの情報ｉ＝ｆ’ｌｌ、ＷＩＪｒ ！
ル、各回路の配置 ８ＡＩはアドレス時に住するこのような電位変化の走？
、タイミング信号（センスアンプ制御信号）φ −ｃ’
ｓｔ ルセンス期間に拡大するセンスアＰム ンブであり（ｍ作は後述する゛）、１対の平行に配［さ
れ九相禰データ１ＤＬ１−ｔ 、 ＤＬｔ−＋にその入
出力ノードか結合さｎている。データ＃ＤＬ１ （＋
Ｄ恥−ＭＫＨ合されるメモリセルの数に検出梢廣を上け
るため等しくされ、ＤＬＩ Ｉ ＋ ＤＬＩ ｔ
（１）そｊそれに１ケずつダミーセルが結合さハている
。
ダミーセルのそれ（ΔｖＲ）より小さｈか大Ｉｌいかで
％１１ 、 ％ｏｌの情報ｉ＝ｆ’ｌｌ、ＷＩＪｒ ！
ル、各回路の配置 ８ＡＩはアドレス時に住するこのような電位変化の走？
、タイミング信号（センスアンプ制御信号）φ −ｃ’
ｓｔ ルセンス期間に拡大するセンスアＰム ンブであり（ｍ作は後述する゛）、１対の平行に配［さ
れ九相禰データ１ＤＬ１−ｔ 、 ＤＬｔ−＋にその入
出力ノードか結合さｎている。データ＃ＤＬ１ （＋
Ｄ恥−ＭＫＨ合されるメモリセルの数に検出梢廣を上け
るため等しくされ、ＤＬＩ Ｉ ＋ ＤＬＩ ｔ
（１）そｊそれに１ケずつダミーセルが結合さハている
。
また各メモリセルは１本のワード＃ＷＬと相補対データ
ーの一方との間に結合される。各ワード森ＷＬ＃′ｉ双
方のデータ線対と交差しているので、ワード森ＷＬに生
じる雑音成分か靜１に結合によりデータ巌にのっても、
その雑音成分は双方のデータ巌に等しく境われ、差動型
のセンスアンプ８Ａによって相殺される。
ーの一方との間に結合される。各ワード森ＷＬ＃′ｉ双
方のデータ線対と交差しているので、ワード森ＷＬに生
じる雑音成分か靜１に結合によりデータ巌にのっても、
その雑音成分は双方のデータ巌に等しく境われ、差動型
のセンスアンプ８Ａによって相殺される。
相補データ一対ＤＬ、 、 、 ＤＬ、 、の−万
に結合さｎたメモリセルか選択さｎた場合、他方のデー
タ蘇には必ずダミーセルか結合さｎるよう１対のダミー
ワード巌ＤＷＬ、−鳳 、ＤＷＬＩＩの一方が選択さｎ
る。
に結合さｎたメモリセルか選択さｎた場合、他方のデー
タ蘇には必ずダミーセルか結合さｎるよう１対のダミー
ワード巌ＤＷＬ、−鳳 、ＤＷＬＩＩの一方が選択さｎ
る。
センス・アンプの動作
このセンスアンプＳＡ、は１対の交差結合さｎたＭ Ｏ
８Ｐ Ｋ Ｔ ＧＬ８ｓ 、 Ｑｓｓ ｋ有し、それら
の正帰還作用により、値少な信号會差動的に増−する。
８Ｐ Ｋ Ｔ ＧＬ８ｓ 、 Ｑｓｓ ｋ有し、それら
の正帰還作用により、値少な信号會差動的に増−する。
この正帰還動作はＭ Ｏ８Ｆ ＲＴ Ｑｓ＋ｏかタイミ
ング便号（センスアンプ制御ｉａ信号）φア、によって
都通し始めると同時に開始され、アドレシング時に与え
られた電位差にもとづき、尚い方のデータ巌電位（ｖＨ
）は運込速度で低い方のそれ（Ｖｌ）は速い速度で共和
その差か広がりながら下降していく。こうしてＶ、か交
差結合Ｍ工８ＦｌｆＴのしきＬ／′ｈｗｉ電圧Ｖ□に下
降したとき正帰還動作か終了し、ｖＨの下降はｖｏ。よ
り小さくＶＴｈより大きｂ電位に留まると共に、■Ｌは
１ｊＩｋ終的にはＯｖに到達する。
ング便号（センスアンプ制御ｉａ信号）φア、によって
都通し始めると同時に開始され、アドレシング時に与え
られた電位差にもとづき、尚い方のデータ巌電位（ｖＨ
）は運込速度で低い方のそれ（Ｖｌ）は速い速度で共和
その差か広がりながら下降していく。こうしてＶ、か交
差結合Ｍ工８ＦｌｆＴのしきＬ／′ｈｗｉ電圧Ｖ□に下
降したとき正帰還動作か終了し、ｖＨの下降はｖｏ。よ
り小さくＶＴｈより大きｂ電位に留まると共に、■Ｌは
１ｊＩｋ終的にはＯｖに到達する。
アドレッシングの際、−ｄ破壊さｎたメモリセルの記慣
情１１１は、このセンス動作によって得られたｖＨもし
くはｖＴＪの電位？そのまま受は取ることＫよって回復
する（再書き込みされる）。
情１１１は、このセンス動作によって得られたｖＨもし
くはｖＴＪの電位？そのまま受は取ることＫよって回復
する（再書き込みされる）。
論ｊｌ’ｌ’レベルの補償
しかしながら、ＶヨかＶ。。に対して一定以上落ち込む
と、何回か読み出し、再書き込みを繰り返しているうち
に論塩′Ｏｌとして読み取られるところの誤−作か生じ
る。この誤動作ｒ防ぐために設けられたのかアクティブ
リストア回路ＡＲ，であｐｌこのムＲ１は、ｖＴＪＫ対
しては伺らの影＊Ｖ与え丁ｖＨのみＶａ択的ＫＶｏｏｏ
’１１位にブーストする動きかめる。０８１１及びＯＢ
目は図面左＠１の端子ＫＥｆｌ加さｎる電圧に応じてそ
の靜電容ｔか変化するＭ工８型可変容書素子であシ、論
理的にはしきい値電圧ｖＴｈｒ基準として高い電圧でキ
ャパシタかでき、低す方の電圧でキャパシタかできない
と理解されたい。
と、何回か読み出し、再書き込みを繰り返しているうち
に論塩′Ｏｌとして読み取られるところの誤−作か生じ
る。この誤動作ｒ防ぐために設けられたのかアクティブ
リストア回路ＡＲ，であｐｌこのムＲ１は、ｖＴＪＫ対
しては伺らの影＊Ｖ与え丁ｖＨのみＶａ択的ＫＶｏｏｏ
’１１位にブーストする動きかめる。０８１１及びＯＢ
目は図面左＠１の端子ＫＥｆｌ加さｎる電圧に応じてそ
の靜電容ｔか変化するＭ工８型可変容書素子であシ、論
理的にはしきい値電圧ｖＴｈｒ基準として高い電圧でキ
ャパシタかでき、低す方の電圧でキャパシタかできない
と理解されたい。
タイミング信号（アクティブリストア制御１５号）φｒ
ｇＶｃよってＭＯ８ＦＩＴＧＬ８４ 、 Ｑｓ、’ｔ）
５４通したとき、ｖＨの電位にあるデータ巌に栖する可
を容量素子ＣＢか光電され、次にタイミング便号（アク
ティブリストア制御信号）φｒ８かハイレベルになった
ときそのデータ紐に属するＭ工８ＦＫ Ｔ Ｑｓｓ又は
ＱＥ＋７のゲート電位かＶ。０よｐ光分扁くなｐｖＨの
電位／ｒｉＶ０゜に回珈さｎる。この事合、Ｑａｓ 、
Ｑｓｙの電力損失に／Ｊ１さくＴ６＊めそれぞれのＶ？
ｈは骨団のな−ＭＯ８ＦＥＴに比べ小きく設訂さｎてい
る。
ｇＶｃよってＭＯ８ＦＩＴＧＬ８４ 、 Ｑｓ、’ｔ）
５４通したとき、ｖＨの電位にあるデータ巌に栖する可
を容量素子ＣＢか光電され、次にタイミング便号（アク
ティブリストア制御信号）φｒ８かハイレベルになった
ときそのデータ紐に属するＭ工８ＦＫ Ｔ Ｑｓｓ又は
ＱＥ＋７のゲート電位かＶ。０よｐ光分扁くなｐｖＨの
電位／ｒｉＶ０゜に回珈さｎる。この事合、Ｑａｓ 、
Ｑｓｙの電力損失に／Ｊ１さくＴ６＊めそれぞれのＶ？
ｈは骨団のな−ＭＯ８ＦＥＴに比べ小きく設訂さｎてい
る。
上記Ｄ−ＲＡＭトランジスタ回路の時系タリ的な動作を
第５Ｂ図のタイミング図に従って説明する。
第５Ｂ図のタイミング図に従って説明する。
読み出し動作
プリチャージ期間
φ１゜かハイレベルのとさく ｖｏｏより高イ）ＭＯ８
ＦＭＴＱ８１−Ｑｌｌ−か尋通し、相補データ１対ＤＬ
Ｉ １ ＋ ＤＬ＋−Ｈの浮遊ｇｔｃｏかＶ に０ 予充電される。このと−ＭＯ８ＦＫＴＱ８．も同時に導
通するので、ＱＢ＠ ＊ Ｑｓｓ による予充電にア
ンバランスか生じても相補データ線対ＤＬＩ ｌ ＋
ＤＬ、 、は短絡され同電位の条件に設定さｎる。
ＦＭＴＱ８１−Ｑｌｌ−か尋通し、相補データ１対ＤＬ
Ｉ １ ＋ ＤＬ＋−Ｈの浮遊ｇｔｃｏかＶ に０ 予充電される。このと−ＭＯ８ＦＫＴＱ８．も同時に導
通するので、ＱＢ＠ ＊ Ｑｓｓ による予充電にア
ンバランスか生じても相補データ線対ＤＬＩ ｌ ＋
ＤＬ、 、は短絡され同電位の条件に設定さｎる。
ＭＯ８７ＩＣＴＱｓｉ”らＱｓ自はそれぞれのソース・
ドレイン間に電圧損失か生じないよう肴印のないＭＯ８
ＦＥＴＫ比モ”ｒｈか低く設定さｎている。
ドレイン間に電圧損失か生じないよう肴印のないＭＯ８
ＦＥＴＫ比モ”ｒｈか低く設定さｎている。
このときタイミング信号（ディスチャージ制御信号）φ
１゜ＫよってＭＯ８ＦＥＴＱ（１＊か導通レダき−セル
Ｄ−ＯＷＬも同様に所定の状態にリセットされる。
１゜ＫよってＭＯ８ＦＥＴＱ（１＊か導通レダき−セル
Ｄ−ＯＷＬも同様に所定の状態にリセットされる。
ロウアドレス期間
タイミング信号（アドレスバッファ制御信号）φＡｌｌ
のタイミングでアドレスバラファムＤＢから供給された
ロウアドレス信号Ａｏな１．ｒｈ Ｌ、 Ａ １は、ロ
ウ・カラムデコーダＲＯ−ＤＯＲによってデコ−ド（Ｍ
読）さｎワード１制御信号φ、の立上りと同時にメ毛り
・セル輩−０ＫＬ及び夕゛ミーセルＤ−○ＫＬの７）”
１／ツシングか開始さｎ、６゜その結果、相補データ巌
対ＤＬ、 、 、ＤＬ、 。
のタイミングでアドレスバラファムＤＢから供給された
ロウアドレス信号Ａｏな１．ｒｈ Ｌ、 Ａ １は、ロ
ウ・カラムデコーダＲＯ−ＤＯＲによってデコ−ド（Ｍ
読）さｎワード１制御信号φ、の立上りと同時にメ毛り
・セル輩−０ＫＬ及び夕゛ミーセルＤ−○ＫＬの７）”
１／ツシングか開始さｎ、６゜その結果、相補データ巌
対ＤＬ、 、 、ＤＬ、 。
の関には前述した通りメモＩノ・セルの舊己憧内容にも
とづきほぼΔｖ８／２の電圧差〃ぶ生じる。
とづきほぼΔｖ８／２の電圧差〃ぶ生じる。
センシング
タイミング信号（センスアンプｔｅ１１ ＠信号）φ１
□によりＭＯ８１ＦコＴＱｓｔｏｌ’導逼し始めると同
時にセンスアンプ８Ａｌは正帰還動作ｒ開始し、アドレ
ス時に生じ九ΔＶ Ｂ ／ ２の検出信号？増幅する。
□によりＭＯ８１ＦコＴＱｓｔｏｌ’導逼し始めると同
時にセンスアンプ８Ａｌは正帰還動作ｒ開始し、アドレ
ス時に生じ九ΔＶ Ｂ ／ ２の検出信号？増幅する。
増幅動作かほぼ完了しｔのち、タイミング信号（アクテ
ィブリストア制御信号）φ、６に＋ｍ］期して前述しｔ
アクティブリストア回ＩＮＩＡＲｔ１”論理％ １１の
レベル１：ｔＶｏ。に回償する。
ィブリストア制御信号）φ、６に＋ｍ］期して前述しｔ
アクティブリストア回ＩＮＩＡＲｔ１”論理％ １１の
レベル１：ｔＶｏ。に回償する。
データ出力動作
タイミング信号（アドレス／（ソフ１ｌ１１１ｊ８４１
偏号）φ、。に同期してアドレスノくツファＡＤＢ；６
＞ら込られてきｔカラムアドレス信号ム１＋・ないしＡ
ｊはロウ・カラムデコーダＲＯ−ＤＯＲで解読さｎ１？
ｙ、、いてタイミング信号（カラムスイッチ制（財）信
号）φ Ｋよって選択されｔカラムアドレスにおける！ メモリセルＭ−０１１Ｌの記憶情報かカラムスイッチＱ
−８Ｗｌ會介してコモンデータ融ＯＤ Ｌ １ ＋ＯＤ
Ｌ、に伝遍される。
偏号）φ、。に同期してアドレスノくツファＡＤＢ；６
＞ら込られてきｔカラムアドレス信号ム１＋・ないしＡ
ｊはロウ・カラムデコーダＲＯ−ＤＯＲで解読さｎ１？
ｙ、、いてタイミング信号（カラムスイッチ制（財）信
号）φ Ｋよって選択されｔカラムアドレスにおける！ メモリセルＭ−０１１Ｌの記憶情報かカラムスイッチＱ
−８Ｗｌ會介してコモンデータ融ＯＤ Ｌ １ ＋ＯＤ
Ｌ、に伝遍される。
次にタイミング信号（データ出力）（ツファ及びメイン
アンプ制御信号）φｏＰＫよってメインアンプ・データ
出力バッファ０ム＆ＤＯＢか動作し、絖み取つ几配憶情
報かチップの出力端子り。ｕｔに送シ出さｎる。なおこ
のＯＡ＆ＤＯＢは書き込み時にはタイミング信号（デー
タ出力）（ツファ制御信号）φＲ１にエシ不鋤作にされ
る。
アンプ制御信号）φｏＰＫよってメインアンプ・データ
出力バッファ０ム＆ＤＯＢか動作し、絖み取つ几配憶情
報かチップの出力端子り。ｕｔに送シ出さｎる。なおこ
のＯＡ＆ＤＯＢは書き込み時にはタイミング信号（デー
タ出力）（ツファ制御信号）φＲ１にエシ不鋤作にされ
る。
書き込み動作
ロウアドレッシング期間
プリチャージ、アドレッシング、センシング−作は１１
１：ＩＩ５の絖み出し動作と全く同じである。従って相
禰データ一対ＤＬ１ 、、ＤＬａ 、４Ｃは人力書き
込み情−Ｄ Ｌ ｎ ｔ）−埴随にかまわす本米畳き込
みを行なうべきメ篭りセルの記憶情報か読み出される。
１：ＩＩ５の絖み出し動作と全く同じである。従って相
禰データ一対ＤＬ１ 、、ＤＬａ 、４Ｃは人力書き
込み情−Ｄ Ｌ ｎ ｔ）−埴随にかまわす本米畳き込
みを行なうべきメ篭りセルの記憶情報か読み出される。
この銃み出し情ｌｉ１は後述の畳き込み動作によって黒
椿、さｎることになっているのでここまでの動作は実質
的にはロウアドレスの選択か行なわれていると考えてよ
り０ 魯き込み期間 読み出し動作とＩ’ｆｆｌ様タイミング信号（カラムス
イッチ制御信号）φＹＫ同期して選択きｎたカラムに位
置するデータ１対ＤＬ、−、、ＤＬ、−巻かカラムスイ
ッチｃ−８Ｌｋ介してコモンデーターＯＤＬ、、ＯＤＬ
をに結合される。
椿、さｎることになっているのでここまでの動作は実質
的にはロウアドレスの選択か行なわれていると考えてよ
り０ 魯き込み期間 読み出し動作とＩ’ｆｆｌ様タイミング信号（カラムス
イッチ制御信号）φＹＫ同期して選択きｎたカラムに位
置するデータ１対ＤＬ、−、、ＤＬ、−巻かカラムスイ
ッチｃ−８Ｌｋ介してコモンデーターＯＤＬ、、ＯＤＬ
をに結合される。
次にタイリング信号（データ人力バッファ制御信号）φ
□、に同期してデータ人力バッファＤよりから供給され
る相禰書き込み人力信号６ ｔ ｎ 、６ ｔ ｎかカ
ラムスイッチ０−８Ｗ、ｌ介してメモリ・セルＭ−０］
］１ｔＬに書き込１ｆＬる。このとき、センスアンプ８
ム一も動作してｂるかデータ人力バッファＤよりのめカ
インピーダンスカ１＃込ので、カラムデータ一対ＤＬ、
、、ＤＬ鳳−６に坑わｎる情味は人力Ｄ ｔ ｎの情報
によって決定される。
□、に同期してデータ人力バッファＤよりから供給され
る相禰書き込み人力信号６ ｔ ｎ 、６ ｔ ｎかカ
ラムスイッチ０−８Ｗ、ｌ介してメモリ・セルＭ−０］
］１ｔＬに書き込１ｆＬる。このとき、センスアンプ８
ム一も動作してｂるかデータ人力バッファＤよりのめカ
インピーダンスカ１＃込ので、カラムデータ一対ＤＬ、
、、ＤＬ鳳−６に坑わｎる情味は人力Ｄ ｔ ｎの情報
によって決定される。
リフレッシ５−＠作
リフレッシ３−ニメモリセルＭ−ＯＢＬｌｆＣ配憎され
た失なわれつつある情報？一旦旦夕ラム共通データーＬ
に読み出し、読み出し次情報をセンスアンプ８ム１並び
にアクティブリストア回路ＡＲ。
た失なわれつつある情報？一旦旦夕ラム共通データーＬ
に読み出し、読み出し次情報をセンスアンプ８ム１並び
にアクティブリストア回路ＡＲ。
Ｋよって１復したレベルにして再びメモリセルＭ−ｏｘ
Ｌに書き込むことによって行なわれる。従ってリフレッ
シュの動作は読み出し動作で説明したところのロウアド
レッシングないしセンシング期間の動作と同様である。
Ｌに書き込むことによって行なわれる。従ってリフレッ
シュの動作は読み出し動作で説明したところのロウアド
レッシングないしセンシング期間の動作と同様である。
ただしこの場合、カラムスイッチ０−８ＷＩＦｉ不動作
にして全カラム同時Ｋかつ各ロウ順番にリフレッシュか
行なわれる。
にして全カラム同時Ｋかつ各ロウ順番にリフレッシュか
行なわれる。
上記Ｄ−ＲムＭにおけるタイミング信号φエ 。
φ 、φ 等音形成するＫあたり第３図のタイミＰＡ
Ｙ ング発生回ｗＩか用いられる（図示せず）。
Ｙ ング発生回ｗＩか用いられる（図示せず）。
＊に、タイミング信号φア、は、メモリセルの選択終了
タイミングに正確に同期して豆ち上らせる必ｌＩかある
。この実１ａガでは、上記ダミーセルか誉続さｎるダミ
ーワード−又は！５Ａ図にさらに新たなダイ−ワードＩ
ＩＭか付加さｎて、七のワード−遠ｊｌｌＩＩでのワー
ドｍ選択信号を人力パルスφエヨとする纂３ｍのタイミ
ング信号（ロ）路か設けられる。
タイミングに正確に同期して豆ち上らせる必ｌＩかある
。この実１ａガでは、上記ダミーセルか誉続さｎるダミ
ーワード−又は！５Ａ図にさらに新たなダイ−ワードＩ
ＩＭか付加さｎて、七のワード−遠ｊｌｌＩＩでのワー
ドｍ選択信号を人力パルスφエヨとする纂３ｍのタイミ
ング信号（ロ）路か設けられる。
（図示せず）。セして、その出力パルスφ。０．が上記
タイミング信号φア、とじて用いらｎる。
タイミング信号φア、とじて用いらｎる。
これにより、上記タイミング信号φＰＡ”上記ワード線
の遠端−に般けられたメモリセルの選択終了タイミング
Ｋａｔ実に同期させて形成できるから誤動作防止か図ら
れる。そして、タイミング信号φＰＡの立ち上シに必要
以上の時間マージン會設ける必要かないから、ｉ％迷動
作も図られる。しかも、ワード巌選択動作の変動、バラ
ツキにも追従させて、タイミング信号φア、會形成する
ことかできるものである。
の遠端−に般けられたメモリセルの選択終了タイミング
Ｋａｔ実に同期させて形成できるから誤動作防止か図ら
れる。そして、タイミング信号φＰＡの立ち上シに必要
以上の時間マージン會設ける必要かないから、ｉ％迷動
作も図られる。しかも、ワード巌選択動作の変動、バラ
ツキにも追従させて、タイミング信号φア、會形成する
ことかできるものである。
この発明は、前記実施ガに限定されない。
ブートストラップ動作の起ａ？行なう電圧検出手段は、
Ｍ勧Ｍ Ｏｓ Ｆ Ｉ Ｔ ％ｋＨ用Ｌｙｅ電ＥＦ比４
１回路１ｒ判用するもの勢檀々変形できるものでめる。
Ｍ勧Ｍ Ｏｓ Ｆ Ｉ Ｔ ％ｋＨ用Ｌｙｅ電ＥＦ比４
１回路１ｒ判用するもの勢檀々変形できるものでめる。
さらに、この発明に係るタイミング発生回路は上記Ｄ−
ＲＡＭの他広く利用できるものでめる。
ＲＡＭの他広く利用できるものでめる。
第１図は、この発明に先！つで考えられて込るタイきン
グ発住回路の回路図、 ＩＥＺ図は、そのタイミング図、 第３図は、この発明の一実施例を示す回路図、−４図は
、その―作會説明するタイミング図、１１１Ｅ５ム図は
、この発明か適用されるＤ−ＲＡＭの１１１１回路図、 １１Ｅ５Ｂ図は、その動作ｙＩｒ貌明説明タイミング図
である。
グ発住回路の回路図、 ＩＥＺ図は、そのタイミング図、 第３図は、この発明の一実施例を示す回路図、−４図は
、その―作會説明するタイミング図、１１１Ｅ５ム図は
、この発明か適用されるＤ−ＲＡＭの１１１１回路図、 １１Ｅ５Ｂ図は、その動作ｙＩｒ貌明説明タイミング図
である。
Claims (1)
- 【特許請求の範囲】 １、人力パルス？受ける電ｓｉ電圧９１１Ｍ０８ＦＩＣ
ＴＱ、と、このＭＯ８ＦＥＴＱ、のゲート、ソース間に
設けらハたブートストラップ谷１ｔＣＢと、上記ＭＯＥ
ＩＰＩＴＱ＋と直列形動に接続され友接地電位冑ＭＯ８
ＦＥＴＱ＠と、上記ＭＯ８ＦＫＴＱＩ 、Ｑｌとそれぞ
れゲートか共通接続さｎ１電源電圧端子と接地電位端子
との間に直列形態に接続された出力ＭＯ８ＩＦＩＴＱｓ
、Ｑｌと、上記ＭＯＢ Ｆ Ｚ Ｔ Ｑ、 Ｉのゲ
ートに人力パルス？伝える伝送ゲートＭＯ８ＦＫＴＱ、
と、上記ＭＯ８７に’ｒＱｌのゲート電圧か所定の電圧
に達したこと全検ｌｔｌシテ、上＋ｉｅＭ ０８ Ｆ
１ｌｉＴ Ｑｍ 、Ｑｌ及びＱｓ ｋオンからオフに
切シ換える電圧検出手段とｔ言むこと１ｒ脣徴とするタ
イミング発生回路。 ２、上記電圧検出手段は、上記ＭＯ８ＦＫＴＱ＋のゲー
ト電圧會受ける″ｗＩＬ源電圧ＭＯ日ＦＥＴＱ。 と、このＭＯ８ＦＫＴＱ・に直列形態に播絖芒ｎた接地
電位１１Ｍ０８７ＩＴＱγと、このＭＯ８７ＩＴＱ、と
ゲート、ドレインか交差Ｗｊ線され交接地電位１１Ｍ０
８ＰｌテＱ・と、こ（２）ＭＯＥＩＰＩ［１ＴＱｓ と
直列形態に接続され、プリチャージパルスφ會受ける電
源電圧１１１Ｍ０８７ＥＴＱ、、と、上記ＭＯ８ＦＩＴ
Ｑｙ と並列形態に接続さｎ１上紀プリチャージパルス
φ會受けるＭＯ８ＦＦｉＴＱ、＋ｏとｒｔみ、上記ＭＯ
８ＦＩｌ＋ＴＱ、のドレイン出カケ上記ＭＯＩＩＦＩＴ
Ｑ菅 ＋Ｑ４及びＱｌのゲートに伝えるものであること
ｔ−％徴とする特許請求の範囲１ｉ［１埴記載のタイミ
ング発生回路。 ３、 上記人力パルスは、ダイナミック型ＭＯ８ＲムＭ
において設けられ友ダミーワード線？通し几遣端−のワ
ード巌選択パルスであり、上記出力ＭＯ８Ｆ］Ｃ丁Ｑｓ
、Ｑａで形成された出力パルスは、センスアンプ會活性
化するものであることに％徴とする特許請求の範囲第１
又は第２墳記載のタイミング発生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063830A JPS58181319A (ja) | 1982-04-19 | 1982-04-19 | タイミング発生回路 |
| FR8302546A FR2525413B1 (fr) | 1982-04-19 | 1983-02-17 | Generateur d'impulsions de cadencement et memoire dynamique utilisant ce generateur |
| GB08308335A GB2118795A (en) | 1982-04-19 | 1983-03-25 | A timing pulse generator and a dynamic memory using the generator |
| KR1019830001256A KR840004330A (ko) | 1982-04-19 | 1983-03-28 | 타이밍펄스(timing pulse)발생기와 그것을 사용한 다이나믹(dynamic)형 기억장치 |
| IT20514/83A IT1194195B (it) | 1982-04-19 | 1983-04-08 | Generatore di impulsi di temporizzazione e memoria dinamica impiegante tale generatore |
| DE3314002A DE3314002A1 (de) | 1982-04-19 | 1983-04-18 | Taktgeber und damit arbeitender dynamischer speicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063830A JPS58181319A (ja) | 1982-04-19 | 1982-04-19 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58181319A true JPS58181319A (ja) | 1983-10-24 |
Family
ID=13240657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063830A Pending JPS58181319A (ja) | 1982-04-19 | 1982-04-19 | タイミング発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS58181319A (ja) |
| KR (1) | KR840004330A (ja) |
| DE (1) | DE3314002A1 (ja) |
| FR (1) | FR2525413B1 (ja) |
| GB (1) | GB2118795A (ja) |
| IT (1) | IT1194195B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130175A (ja) * | 1993-09-10 | 1995-05-19 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631267A (en) * | 1970-06-18 | 1971-12-28 | North American Rockwell | Bootstrap driver with feedback control circuit |
| DE2132814A1 (de) * | 1971-07-01 | 1973-01-18 | Siemens Ag | Schaltungsanordnung aus mos-transistoren zur verzoegerung der rueckflanke von am eingang zugefuehrten steuerimpulsen |
| US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
| US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
| DE2816980C3 (de) * | 1978-04-19 | 1980-10-09 | Ibm Deutschland Gmbh, 7000 Stuttgart | FET-Treiberschaltung mit kurzen Schaltzeiten |
| JPS5513566A (en) * | 1978-07-17 | 1980-01-30 | Hitachi Ltd | Mis field effect semiconductor circuit device |
| DE2935121A1 (de) * | 1978-09-07 | 1980-03-27 | Texas Instruments Inc | Schreib/lese-halbleiterspeicher |
| JPS5648715A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Delay signal generating circuit |
| JPS57186354A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor memory storage and manufacture thereof |
| DE3144513C1 (de) * | 1981-11-09 | 1983-05-05 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung in MOS-Technik zur Erzeugung eines Nachfolgetaktes aus mindestens einem Setztakt |
-
1982
- 1982-04-19 JP JP57063830A patent/JPS58181319A/ja active Pending
-
1983
- 1983-02-17 FR FR8302546A patent/FR2525413B1/fr not_active Expired
- 1983-03-25 GB GB08308335A patent/GB2118795A/en not_active Withdrawn
- 1983-03-28 KR KR1019830001256A patent/KR840004330A/ko not_active Application Discontinuation
- 1983-04-08 IT IT20514/83A patent/IT1194195B/it active
- 1983-04-18 DE DE3314002A patent/DE3314002A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| IT1194195B (it) | 1988-09-14 |
| IT8320514A0 (it) | 1983-04-08 |
| GB8308335D0 (en) | 1983-05-05 |
| KR840004330A (ko) | 1984-10-10 |
| FR2525413B1 (fr) | 1989-06-02 |
| GB2118795A (en) | 1983-11-02 |
| DE3314002A1 (de) | 1983-11-03 |
| FR2525413A1 (fr) | 1983-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4943952A (en) | Semiconductor memory circuit with improved bit lane precharge circuit | |
| JPS6231097A (ja) | 半導体メモリ | |
| KR20010103680A (ko) | 반도체 기억 장치 | |
| JP3226433B2 (ja) | 強誘電体メモリ装置 | |
| CN101174453A (zh) | 均衡电路及其控制方法 | |
| JPH10302469A (ja) | 半導体記憶装置 | |
| US6208550B1 (en) | Ferroelectric memory device and method for operating thereof | |
| US20160293253A1 (en) | Semiconductor memory device | |
| US6275425B1 (en) | Ferroelectric voltage boost circuits | |
| JPS62212997A (ja) | 半導体集積回路装置 | |
| KR100396124B1 (ko) | 반도체장치 | |
| US5148400A (en) | Semiconductor memory circuit having an improved restoring control circuit | |
| KR0174628B1 (ko) | 단열 스위칭된 비트 라인을 갖는 메모리 | |
| US5936432A (en) | High speed low power amplifier circuit | |
| JPS58122692A (ja) | 能動昇圧回路 | |
| US9177637B1 (en) | Wide voltage range high performance sense amplifier | |
| US6885574B2 (en) | Low fatigue sensing method and circuit for ferroelectric non-volatile storage units | |
| JP2003281883A (ja) | 半導体記憶装置及びその駆動方法 | |
| JPS61158094A (ja) | ダイナミツク型メモリのセンスアンプ駆動回路 | |
| US6738302B1 (en) | Optimized read data amplifier and method for operating the same in conjunction with integrated circuit devices incorporating memory arrays | |
| JP4615371B2 (ja) | 強誘電体メモリ | |
| JPH0869693A (ja) | スタティック型半導体記憶装置 | |
| JPS58181319A (ja) | タイミング発生回路 | |
| US20120063250A1 (en) | Non-volatile memory device and charge pump circuit for the same | |
| US20040170077A1 (en) | Semiconductor memory device |