JPS58172709A - 自動加減速制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本ｌｌ明は、数値制御装置やロボツシ等のモータの加速
、幀速の制御を行なう１動加減遭制御１路Ｋｆｌｌする
ものである。

数値制御装置などくおいて位１ｉｌＳめ巖び補間を行１
９／１６に、ｎｃモータ、を九はパルスモータなどを使
用している。これらのモータを起動、停止する場合、急
激に加速、減速を行なうと礪械系に過大な衝撃を与える
ことになる。これを避ける丸めには、機棹系に合った時
定数で加速、減速を行なわなければならない。このよう
に、数値制御装置などにおいては、この加速、減速を制
御するためのｌ路′ｋＪＩｌえなければならない。

上記のような謀適、減４ｔ−？！ＩＩＩ御する方法、（
回路については種々考えられているが、直線的な加減速
時性、１纏的な屑減速特注の２櫨類の時性ｔ４えり、時
定数を変え九りすゐ場合には、頷鑵な一路を必要とする
。

本発明は、上記のような問題を解決するもので、加減速
の時定数を任意に選択できる自動加減速回路を得ること
を目的とする。

１九、本発明は、任意の加減速時性を得られろ−例えば
、位置決めは直線の加減速、補間は曲線の加減速という
ように一自曽加減遣回路を得ることを目的とする。

以下、’ＩＮＫ従って、本発明の夷櫓例（ついて説明す
る。

第１図は、本発明によろ自動加減速制御＠略の一例を示
すブーツタ図である。先ず、各構成要素について説明す
る。０νυ１１は回路全体を制御する丸めの中央処理回
路である。ＲＯＭ１２は制御のプログラムが書き込まれ
格納され丸記憶ｔｇ１ｔｍであり、ＲＡＭ１５はテーブ
ル作成用のデータを格納する記憶−一である。

リアルタイムクロック発生回路１４は、−電時間ごとに
データラッチ：Ｕ＠２ＱにセットすることｋＯＰＵｌｌ
に知らせるもので４）９、カウンタ１５は指定速度ＫＩ
Ａ適したことｉ０Ｐυに知らせる−込みに発生させるも
のである。パスライン１６はｃｐｕｌ　１のデータ、ア
ドレス、各種制＃信号で構成ヶｔｔ４．　　　　　　　
　”′ この回路における速度指令用のクーツク信号は１、ＣＰ
Ｈなどの駆動信号にも用いられる藁本夕１ｙりから得ら
れる基本クロック発生１司略１７の信号を蔦として得ら
れる。すなわち、この場合には、速ｓｍ令哨のプラグラ
ム回帰な分！１！！器であるバイナリレイトマルチプラ
イヤ１９とリアルタイムクーツク発生回＠１４に基本ク
ロック発生ｌａ回路１７からクロＶり信号が供給される
。

指令速度のデータはデータラッチ四路１８にセットされ
、このデータに基づいてバイナリレイトマルチプライヤ
１９において指令速度に相当するＲ波数（／ｓ）の信号
が発生する。一方、珈滅纏のデータはデータラッチ−路
２０にセットされ、このデータに基づいて肩遭、滅４に
相幽する周波数（２ｆｓ）の１号がバイナリレイトマル
チプライヤ２１において４虫する。

ノリラグフロッグ２２はバイナリレイト１ルチプツイヤ
２１かも出力される周波数を１／２に分崗するもので、
ちり、マルチプレク９２５は加１時と、定遣壜九は減速
時の鴫・、、ｌ２Ｉｌ！数を切り換える切遺回路であり
、プリセット型ダウンカウンタ２４は移動距−に椙蟻す
るパルス数をセットしておくためのものである 以上じ：、第１１ＮＫ示し九例における各要素とその役
割の概要でちるが、次に、本発明にょろ−―〃ｎ城売制
１ｉ１１’ＬＩＪ路を弔い九制御の方法について悦鴫す
る。

・４１２図は、時間ｌと速ＩＩｌ：ｖとの関係を示し九
−のである、加速領域においてはあろ時定数で加速する
が、速度は周波数によって決定されるので、この場合に
は第１・凶のバイナリレイトマルチグツイア２１の出力
が徐々に高い絢波数に変化して行く、傷當濾度飼適点３
１に適すると４１−のカウンタ１５が宿逆速藏Ｖ（埴し
たことｔＣＰυに知らぜ、定速に移行する。減速点検出
点ｓ２に趨すると、逆に周波ｍｔ儲い万へ変化嘔せて滅
遍を一端する。この減速点は、第１１グリ１ツト濾メク
ンカウンタ２４においてセットされたパルス数によ抄、
１−夕の回転数（移動距１１１）をカウントして検出す
る。すなわち、加速開始がら減速終了型での移動距離の
パルス数をセットしておき、加速のときは２倍の！Ｉｉ
波教（２／、）の信号によりて滅凛領破におけるパルス
数もカウントさせ為ことＫす為と、蛾凛気ｌでおいてダ
ウ二／カウンタｔ’）　内１１　”）に％０１と六り噴
凛へが検トロされもととて１６゜なお、＠ｓ’＜ｒ−ｘ
加速領域からいきなり域屯傾砿に変わる場合で、加速の
命中で減速点検出薇に到達するものである。

前記の説明に用いた第２図、第５図に示されているよう
に、加速領域にある時間と滅・末領域にあろ時間は等し
く設定されている。すなわち、ノＪｏ速時の時定数と緘
速時Ｑ時定ｉｊ！ｉを壽しくしである。

これは、時定数の設定ｔ−加減速データのテーブルを用
いて行なっている友めであるが、以ＦＸｔｖ点につき説
明する。

嬶４図は、棚連領域における１濾データのテーブル１成
について説明するためのグラフであり、Δｉ６間隔でそ
れぞれの時間における１度ｒを設定するものである。こ
のΔオは臭１図のリアルタイムクロック発生回路１４に
おけゐタロ１１発生の間隔Ｋ１１１ｍするもので、との
Δｌごとにカウンター１５にクロックパルスがカウント
される。遠慮がΔ這ととＫ　’＋　＋　’箇＋　’　ｌ
　’・・　９％と加速されて指令速蜜に＠適するとカウ
ンタ１５によって０νａに指令廟魔に到達し先ことを知
らせる。４ちろん、速度は１４波数によって決定されも
ので、連を町。

’Ｉｓ・・・Ｖ％に４当するＩ４波欽が発生するように
設定逼れる。

第５図は、′−４４図に示し九例Ｏ煽遭データのテーブ
ルについて示し九もので６９．１Δｌにおいてはｖｌ　
　に相当するＳａ故が４＆生するようにし、職人−０ｊ
Ｌ畝τ上げて為・ΔＡにνいては−１に椙轟する周直畝
τ軸生する。

王妃のＦＱ　ｖｃおいては、直−的な卯遍ｌＣついて示
し九が、１ｆｆｌ−的に加速する４酋についてもテーブ
ル作成の−に遠度Ｑ設定を任１の１１ζ従りて行なうこ
とがでさる。ｔた、１遍の場合にけでなく、滅４の場合
に−このテーブル′に剃用して行なうことができる。す
なわち、この−一ブルＯデー声を逆方向ＫＩＮ！み出し
て鴫波数を変″換して行けばｆＩＡ適される。このよう
にして、同じチー１４１ｍ翔し１て加速、滅連を行なう
ので、ｆＩｉ紀の通知加速の時定数は減速の時硬数と同
じになる。

以上の説明を要約すれば、本発明は、加減速データのテ
ーブルを任意の加減速特性に従って作成しておき、この
デープルのデータに従って加速、減速を行なうものであ
る。そして、指定速ｆＫ＠達したことをカウンタで検出
するとと４に、斌遣点はプリセット型ダウンカウ／−に
−にツ）Ｌｌパルス数によって検出するものである。指
定４＃、用のバイナリレイトマルチプライヤの周波数を
分周して加減速指定用のバイナリレイト１ルチプツイヤ
のｌｌＩ４波ＩＩＬを潜ている。

次に、本発明によるｌ！４ＩＥｌＩ庫減速制御回路にお
ける処理について、′４６図以下に従って説明する。

第６図は、加速の−のも１を示すもので、第１図のデー
タラッチ回路１８に（−令適度に相当する値をセットし
、データラッチ回路２０には蝋初の適度、すなわち第４
図、４５図における？１　をセットする。カラ／り１５
には（−ｔ−１）を七ノｔし、！ルナプレクサ２ｓはフ
リップフロップ２２を経ない２倍のＲ波数の信号を選択
する。移動距噛をパルス数によってプリセット型ダウン
カウンタ２４にセットする。なお、データラッチ回路１
８に指令遭賓をセｙ卜するというむとをま、基本クーツ
ク発生回Ｗ＆１７の分−率をセットすることである。以
上の処理の優に基本タロツクを発生させる。

本発明による自＠加減遠制＃回婚においては、三つの割
込みが発生する。第１は指定速＊到遣検出の割込みであ
り、第２は加減速におけるデータ変更の割込みである。

第５は滅遭徹検出の割込みである。

これらの道Ｕ込みは、４７図に示し丸ように、−込みが
発生した４曾に先ず上記Ｏ礪１の割込みで必るかを判別
し、そうであれば第１の−込みの処理にはいる。そうで
ない’４會には、第３の−込みであるかが判別され、そ
うでめれば第３の割込牟の逃場を行なう。４１及び＄５
の割込みのいずれでもなければ第２の割込みを処理する
。

、第８図は、８１の割込みの処理ルーチンを示しｆｅ、
４・ｌ）である。ｆ４１図のカウンタ１５から割込みが
発生すると１．＠蜜を変【する割込み、すなわち＄２の
割込みを＠屯する。そして、データラッチ開部２ＯＫ指
令凛賓ｔ７に相当する喧をセットし、マルチプレクサ２
ｓ叶フリツププロツプ２２を経九周波数を選択する。

第９図は、第２の割込みの処理ルーチンを示したもので
ある。割込みがあると、加速中か否かを判定し、加速中
であればデータのテーブルのゼインターを＋１し、その
テーブルの内容に相当する値を第１図のデータラッチ回
路２０に１ツトする。

−万、減速中の４＆にはデータのテーブルのポインタを
−１する。先−のポインターに到達すればここで減速は
終Ｔするが、そうでなければポインターに＠尚するテー
ブルの内容をデータラッチ回路２０にセラ）ｋ行なう。

ｅＪ膚の４會１〔加速が行なわれ、後者の場合には減速
が行なわれる。

４１１０図は、第Ｓの割込みの処理ルーチンを示したも
のである。・麻１図のプリセット型ダクンカウタ２４か
ら第３の割込みが発生すると、ｔｘＪ偉中か否かを判別
し、加速中であればテーブルのポインタをθの方向に変
え、加速中でない場合にはカクンｐ１５Ｋ（”−１）が
４ツ）さｔＬる。

こ仁で、第２の割込みを有効にすれば、それＫよってデ
ー１１が変更されて域速か行なわれる。ｍ者の場合が、
第Ｓ図に示されているような加速領域から減速領域に変
わる場合であ知、後者の場合が定速領域から減速領域に
変わる場合を示している。

以上のような処理によって、予め定められたデータの設
定、パルス数などによって所期の動作をさせることかで
自、ｉ九、その変更もＲＡＭＫ書自込まれるデータのテ
ーブルの変更によって審美に喪鷹で自る。

本＃！Ａ＠によれば、／Ｊ１４憾滅と滅遣領填Ｏ時定畝
が同じになるように構成され、卯迩波杉と減速波形も同
じになるようパルス数も制御にビている。

このことから、減速点を検出するためにはダクンカウン
タに移動距喝をパルス数でセットすゐだけで曳い。

まえ、加減速デー声のテープ・ルを種々のＷ破波：： 杉で予め設定しておくので、加速、減速の領域でのｃｐ
ｖの員担を軽くする仁とができるとともに、加減速領域
ではテーブルのポインタを移動するだけで処理すること
ができる。

なか、加減速の１１ｉ！Ｐ定数を決めるＦで、時定数の
上囁けλムＭの容量で自由に設定することができる。下
限は前記のΔｌがＣＰ［ｒの処理時間で決まる制約は受
ける。

その他に、本発明によれば、前記のように逃場の多くを
割込み処理で行なっている九めｃｐｕの利用の面でも有
利となるし、２つのバイナリレイトマルチプライヤを有
しているので速度の設定も自由にで自るし、ま九、速度
指令備考を分周して加減速橿當Ｉｌｉ号としているので
、プログラムＺスがあっても後者が自書を上回ることは
ない利点もある。

【図面の簡単な説明】

第１図は本発−による自動加減速制御回路の一例のブロ
ック図、第２図、第３図は加減速の方法を示す脱明・喝
、第４１閾１はテーブル１成の晃明−１１、：パ□＋（
。 第５図１はそのテーブルの説明図、第６図〜第１０園は
処理の説明図である。 １４・・・・・・リアルタイムクロック発生回路。 １５・・・・・・カウンタ。 １８．２０・・・・・・データラッチ引１１９．２１・
・・・・・バイナリレイトマルチプライヤ。 ２４・・・・・・プリセット雛メクンカクンタ特許出願
人 東光株式金社 ６６ 第・　７　図 メインルー予ノへ

Claims (1)

1. 【特許請求の範囲】 ＣＰＵかも移動距離のデータをセットする〆クンカウン
   タ、指定速度のデータを発生する丸めの第１のラッチ回
   路及び第１の分−回路、加減速のデータを発生する丸め
   の第２のラッチ回路及び第２０分ｗ４回路、ＣＰ１］の
   指令によ抄周波歇を切妙換える切換−路、加減速データ
   を発生するｌｌｌ５！ｓ。 友めの慣号源、該信号源の備考ｔカウントするカクンタ
   、加減遣波屡を決定する関数発生用テーブルを作成する
   データを格納する紀１１１１１Ｂｌ路、及びデータ、ア
   ドレス、ＩｔｔＩｌ１１儂号ｆ：伝送するパスフイ／を
   具え、かつ、加減速制御の丸めの割込みツインを＾えて
   成る自動加減速制御回路。