JPS58154932A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPS58154932A JPS58154932A JP58030166A JP3016683A JPS58154932A JP S58154932 A JPS58154932 A JP S58154932A JP 58030166 A JP58030166 A JP 58030166A JP 3016683 A JP3016683 A JP 3016683A JP S58154932 A JPS58154932 A JP S58154932A
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- JP
- Japan
- Prior art keywords
- counter
- signal
- resolution
- count value
- selector
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
- H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はカウンタ装置、特に計数値ｔこ応じ〔分解能を
変化できるようにしたカウンタ装置に関する。
変化できるようにしたカウンタ装置に関する。
カウンタ装置は、デジタル技術の分野におい゛（２つの
事象間の経過時間や事象の出現数を測定するために使用
される。カウンタ装置において、測定範囲（シン４計数
器中に記憶できる最大計数値）と、分解能（計数器中に
記憶できる２１！ｉの連続した事象間の最小間隔、また
は測定音の最小変化）が問題となる。
事象間の経過時間や事象の出現数を測定するために使用
される。カウンタ装置において、測定範囲（シン４計数
器中に記憶できる最大計数値）と、分解能（計数器中に
記憶できる２１！ｉの連続した事象間の最小間隔、また
は測定音の最小変化）が問題となる。
理想的に云つ°Ｃ１測定範囲（レンジ）が広く、長期間
の時間隔や非常に多くの事象、が測定でき、また分解能
が高（、時間隔が短か＜−Ｃもその間で計数値が変化で
きることが望ましい。
の時間隔や非常に多くの事象、が測定でき、また分解能
が高（、時間隔が短か＜−Ｃもその間で計数値が変化で
きることが望ましい。
従来のカウンタは、測定範囲と分解能とを同時に考慮し
て成る決められた特性を持つものが多０計数器の桁数を
一定と考えた場合、測定範囲を広くすると分解能を犠牲
にする必要があり、逆に、分解能を高くすると測定範囲
を犠牲にしなければならない。従つ（、単一のカウンタ
で広い測定範囲と高い分解能との両方を達成することは
できずもしもそうするには桁数を極端に大きくしなけれ
ばならず、このことは、一層のメモリーを必要とする上
に複雑でしかも値段が高（なる。
て成る決められた特性を持つものが多０計数器の桁数を
一定と考えた場合、測定範囲を広くすると分解能を犠牲
にする必要があり、逆に、分解能を高くすると測定範囲
を犠牲にしなければならない。従つ（、単一のカウンタ
で広い測定範囲と高い分解能との両方を達成することは
できずもしもそうするには桁数を極端に大きくしなけれ
ばならず、このことは、一層のメモリーを必要とする上
に複雑でしかも値段が高（なる。
本発明の実施例によると、カウンタの分解能は記憶され
た計数値の大きさに依存して変化する。
た計数値の大きさに依存して変化する。
換言すると、計ａｆｉが小さい間は分解能は高く、そし
て計数値が多くなるにつれ°Ｃ分解能は低くなる。従っ
て、測定範囲が広くなり、また測定範囲が狭い（例えば
低周波数の測定）場合には高い分解能が得られる。
て計数値が多くなるにつれ°Ｃ分解能は低くなる。従っ
て、測定範囲が広くなり、また測定範囲が狭い（例えば
低周波数の測定）場合には高い分解能が得られる。
カウンタの分解能は、複数個の選択可能な分解能を与え
るグリスケーラによって決定される。セレクタは計数器
の上位複数桁の計数値を監視し、そし゛（その計数値に
応答して、有用な分解能の１つをグリスケーラから選択
する。
るグリスケーラによって決定される。セレクタは計数器
の上位複数桁の計数値を監視し、そし゛（その計数値に
応答して、有用な分解能の１つをグリスケーラから選択
する。
他の実施例では、計数値の非同期サンプリングを行なう
ためにグレーコード（交番２進コード）針数器が使用さ
れる。別な実施例では、上位複数桁の内容のある組合せ
と関連させて測定範囲を分割することによつ゛（、最大
分解能において有効な測定範囲を効果的に増大させ〔い
る。 カウンタのリセットは、カウンタの計数値に依存
して行なわれる。以下図面を用い゛〔本発明を説明する
。
ためにグレーコード（交番２進コード）針数器が使用さ
れる。別な実施例では、上位複数桁の内容のある組合せ
と関連させて測定範囲を分割することによつ゛（、最大
分解能において有効な測定範囲を効果的に増大させ〔い
る。 カウンタのリセットは、カウンタの計数値に依存
して行なわれる。以下図面を用い゛〔本発明を説明する
。
第１図は本発明の一実施例によるカウンタ装置のブロッ
ク図である。計数器１００は、入力線路１０２に生ずる
事象または時間信号を測定する。説明の都合上、線路１
０２は、計数器１００が時間隔を表わす値を計数するよ
うに、２５メガヘルツのクロック源に接続され〔いるも
のと仮定する。
ク図である。計数器１００は、入力線路１０２に生ずる
事象または時間信号を測定する。説明の都合上、線路１
０２は、計数器１００が時間隔を表わす値を計数するよ
うに、２５メガヘルツのクロック源に接続され〔いるも
のと仮定する。
なお、時間隔ではなくて、線路１０２の信号に依存し”
〔計数器１００が事象の数（例えば周波数）を計数する
と考え゛〔もよい。
〔計数器１００が事象の数（例えば周波数）を計数する
と考え゛〔もよい。
計数器１００は、例えば、２進カウンタである。
第１図に示すように、上位桁複数ビットは計数器出力の
左側に現われ、そし°〔下位桁複数ビットはその右側に
現われる。上位桁複数ビットがスケール制御ビットとし
°〔選ばれ、そし°Ｃセレクタ１０４を制御するのに使
用される。２０ビツト２進計数器とした場合、スケール
制御ビットとして、計数器ｌＯＯの上位３ビツトが選ば
れる。このスケール制御ビットは２個の機能を果し、そ
の値は計数値の１部分を構成すると同時に、適切な分解
能を選択するのに使用する情報をセレクタ１０４に与え
もプリスケーラ１０６は、幾つかの異なる信号をセレク
タ１０４に与える。各信号は、線路１０２の信号をグリ
スケールした信号であり、例えば、線路１０２上に一定
数の信号（事象）が発生した後に発生するｌｌｌのパル
スである。第１図では４個のスケール化された信号が示
されているが、他の数の信号を発生するようにしてもよ
い。
左側に現われ、そし°〔下位桁複数ビットはその右側に
現われる。上位桁複数ビットがスケール制御ビットとし
°〔選ばれ、そし°Ｃセレクタ１０４を制御するのに使
用される。２０ビツト２進計数器とした場合、スケール
制御ビットとして、計数器ｌＯＯの上位３ビツトが選ば
れる。このスケール制御ビットは２個の機能を果し、そ
の値は計数値の１部分を構成すると同時に、適切な分解
能を選択するのに使用する情報をセレクタ１０４に与え
もプリスケーラ１０６は、幾つかの異なる信号をセレク
タ１０４に与える。各信号は、線路１０２の信号をグリ
スケールした信号であり、例えば、線路１０２上に一定
数の信号（事象）が発生した後に発生するｌｌｌのパル
スである。第１図では４個のスケール化された信号が示
されているが、他の数の信号を発生するようにしてもよ
い。
セレクタ１０４は、スケール制御ビットの値に応答し、
線路１０２の信号か又はグリスケーラ１０６からグリス
ケールされた信号のうちの１つを選択する。そして選択
された信号は線路１０８を介し゛〔計数器１００に印加
され、計数器１００の計数値を増加する。
線路１０２の信号か又はグリスケーラ１０６からグリス
ケールされた信号のうちの１つを選択する。そして選択
された信号は線路１０８を介し゛〔計数器１００に印加
され、計数器１００の計数値を増加する。
第２図は第１図に示したセレクタとグリスケーラの詳細
ブロック図である。セレクタ１０４は、線路ｌＯ８を経
て計数器１００に与えられる予定の信号を、５つの入力
線路の１つから選択する。計数器１００からのスケール
制御ビット信号は、前記選択を制御するために線路１１
０に与えられる。線路１０２は、元のすなわちスケール
され°Ｃない信号を運び、線路２１２．２１４．２１６
および２１８はプリスケールされた信号を運ぶ。スケー
ル制御ビットが変化し計数器１００の計数値が増加した
ことが示されると、セレクタ１０４は、計数器１００の
分解能を下げるべくプリスケールされた信号を選択し、
測定範囲を広げるよう動作する。−力計数値が少ない場
合には分解能を高（するように動作する。
ブロック図である。セレクタ１０４は、線路ｌＯ８を経
て計数器１００に与えられる予定の信号を、５つの入力
線路の１つから選択する。計数器１００からのスケール
制御ビット信号は、前記選択を制御するために線路１１
０に与えられる。線路１０２は、元のすなわちスケール
され°Ｃない信号を運び、線路２１２．２１４．２１６
および２１８はプリスケールされた信号を運ぶ。スケー
ル制御ビットが変化し計数器１００の計数値が増加した
ことが示されると、セレクタ１０４は、計数器１００の
分解能を下げるべくプリスケールされた信号を選択し、
測定範囲を広げるよう動作する。−力計数値が少ない場
合には分解能を高（するように動作する。
４つのスケーラ２２０．２２２．２２４および２２６は
それぞれプリスケールされた信号を与える。各スケーラ
は、例えば、２進プル・スルー・計数器で良い。例えば
、スケーラ２２０は３ビツト・スケーラ２２２．２２４
および２２６は７ビツトで構成されもこの組合せにより
、８．１０２４．１３１０７２および１６７７７２１６
の係数およびスケールされない元の信号によるグリスケ
ーリングを可能にする。より−ζ５つの異なる分解能が
、セレクタ１０４にょっ−１（選択できる。なおこのグ
リスケーリング係数は特定の応用に適合するように選ぶ
ことができ、またプリスケーリング係数の数は変えても
良い。
それぞれプリスケールされた信号を与える。各スケーラ
は、例えば、２進プル・スルー・計数器で良い。例えば
、スケーラ２２０は３ビツト・スケーラ２２２．２２４
および２２６は７ビツトで構成されもこの組合せにより
、８．１０２４．１３１０７２および１６７７７２１６
の係数およびスケールされない元の信号によるグリスケ
ーリングを可能にする。より−ζ５つの異なる分解能が
、セレクタ１０４にょっ−１（選択できる。なおこのグ
リスケーリング係数は特定の応用に適合するように選ぶ
ことができ、またプリスケーリング係数の数は変えても
良い。
論理回路２２８は、スケーラ２２０〜２２６のリセット
を制御するのに使用される。即ち、成る指定された時間
において使用され゛〔いないスケーラをリセット状態に
保持し、各々が選択された時点ではそのスケーラが余計
な計数値を持たないようにして、その計＃を錬の不正確
さを防止しＣいる。論理回ＴＩＩ＆２２８はワイピング
・スイッチの如（機能する装置で良く、セレクタ１０４
に゛〔現に選択されているスケーラに後続するスケーラ
なりセットすムスケール制御ピットは線路１１０を介し
て論理回路２２８にも与えられ°Ｃいるので、リセット
状態は、選択されたプリスケール係数に応答して変えら
れる。
を制御するのに使用される。即ち、成る指定された時間
において使用され゛〔いないスケーラをリセット状態に
保持し、各々が選択された時点ではそのスケーラが余計
な計数値を持たないようにして、その計＃を錬の不正確
さを防止しＣいる。論理回ＴＩＩ＆２２８はワイピング
・スイッチの如（機能する装置で良く、セレクタ１０４
に゛〔現に選択されているスケーラに後続するスケーラ
なりセットすムスケール制御ピットは線路１１０を介し
て論理回路２２８にも与えられ°Ｃいるので、リセット
状態は、選択されたプリスケール係数に応答して変えら
れる。
第３図は計数器のリセット装置を付加した本発明の他の
実施例によるカウンタ装置のブロック図である。計数器
自体のリセットは計数値に依存し°〔行なわれる。デコ
ーダ３３０は、計数器１００から複数ビットの信号な受
ける。そし′Ｃ計数器ｌｏｏがリセットされる状態に計
数値が到したとき、信号を線路３３２上に発生する。Ａ
ＮＤゲート３３４は、線路３３２の信号および線路３３
６のリセット指令に基づいて動作するので、計数器のリ
セットはデコーダ３３０の動作に依存する。意味のある
データを損失しないために、計数値が小さいときにはリ
セットしない方がよい。例えば、デコーダ３３０は、計
数器の計数値が最高分解能レンジでのフル（ｆｕｌ ｌ
）計数値の半分以下の状態ではリセットしないように動
作する。
実施例によるカウンタ装置のブロック図である。計数器
自体のリセットは計数値に依存し°〔行なわれる。デコ
ーダ３３０は、計数器１００から複数ビットの信号な受
ける。そし′Ｃ計数器ｌｏｏがリセットされる状態に計
数値が到したとき、信号を線路３３２上に発生する。Ａ
ＮＤゲート３３４は、線路３３２の信号および線路３３
６のリセット指令に基づいて動作するので、計数器のリ
セットはデコーダ３３０の動作に依存する。意味のある
データを損失しないために、計数値が小さいときにはリ
セットしない方がよい。例えば、デコーダ３３０は、計
数器の計数値が最高分解能レンジでのフル（ｆｕｌ ｌ
）計数値の半分以下の状態ではリセットしないように動
作する。
よい。２０ビツト計数器を使用すると仮定し°Ｃ、グレ
ーコードは以下のようにし゛Ｃ形成される。ビットをｂ
ｏ−ｂ、、と定義し、ｂｏは最も右側、即ち最下位桁ビ
ットとする。計数値が変化するたびに変化するピッ）
ｂｏの右側に別な制御ビットを、そし゛〔その制御ビッ
トの右側に一遅の零を想定すも制御ビットは、ビットｂ
、と考えられる。従つ℃グレー・コードを構成するため
のルールは以下のようになる。即ちもしもｔ）ｎ−、＝
ｌでそし°（ｂｎ−１の右側の全ビットが零であれば、
ピッ） ｂｏ＝ ｂ＋ｅのうちのビットｂｎが変化する
。
ーコードは以下のようにし゛Ｃ形成される。ビットをｂ
ｏ−ｂ、、と定義し、ｂｏは最も右側、即ち最下位桁ビ
ットとする。計数値が変化するたびに変化するピッ）
ｂｏの右側に別な制御ビットを、そし゛〔その制御ビッ
トの右側に一遅の零を想定すも制御ビットは、ビットｂ
、と考えられる。従つ℃グレー・コードを構成するため
のルールは以下のようになる。即ちもしもｔ）ｎ−、＝
ｌでそし°（ｂｎ−１の右側の全ビットが零であれば、
ピッ） ｂｏ＝ ｂ＋ｅのうちのビットｂｎが変化する
。
ットは、そのビットの右側のフィールドが１に続く零か
又はすべＣ零であるときにのみ変化するからである。し
たがつ°（、スケール制御ビットが変化しそし°〔セレ
クタが新しい分解能を選ぶとき、最も右側の複数ビット
はすべ°〔、新しい分解能での計数を開始する以前に零
からスタートする。
又はすべＣ零であるときにのみ変化するからである。し
たがつ°（、スケール制御ビットが変化しそし°〔セレ
クタが新しい分解能を選ぶとき、最も右側の複数ビット
はすべ°〔、新しい分解能での計数を開始する以前に零
からスタートする。
グレーコードは、それが計数値の非同期サンプリングを
許容するので有効である。各計数毎に１ビツトのみが変
化するので、計数値が変化している期間中に計数値がサ
ンプルされれば情報につい゛〔の損失は最小になる。上
述した特定のグレイコードは、オー１ン・エミッタ出力
又はそれらの均等物を与える論理回路で容易に実現でき
る。
許容するので有効である。各計数毎に１ビツトのみが変
化するので、計数値が変化している期間中に計数値がサ
ンプルされれば情報につい゛〔の損失は最小になる。上
述した特定のグレイコードは、オー１ン・エミッタ出力
又はそれらの均等物を与える論理回路で容易に実現でき
る。
第４図は本発明の他の実施例によるカウンタ装置のブロ
ック図である。図示の装置におい゛Ｃ１最低の分解能、
最大調定範囲モードにおいて、カウンタは必要とするよ
りもはるかに広い測定範囲を持たせることができる。こ
の能力は、最大分解能モードでの有効測定範囲を増大さ
せるのに利用できる。これを達成するために、通常では
最低分解能モードを示すスケール制御ビットのシーケン
スが、２つの明確に異なる態様において使用されること
になる。
ック図である。図示の装置におい゛Ｃ１最低の分解能、
最大調定範囲モードにおいて、カウンタは必要とするよ
りもはるかに広い測定範囲を持たせることができる。こ
の能力は、最大分解能モードでの有効測定範囲を増大さ
せるのに利用できる。これを達成するために、通常では
最低分解能モードを示すスケール制御ビットのシーケン
スが、２つの明確に異なる態様において使用されること
になる。
この方法に対する鍵は、計数値のほぼ中間である零でな
い値にその計数値をリセットし、スケール制御ビットの
シーケンスの１つを２つの異なる分解能に対し°〔役立
たせることにある。フラグ舎民最高の分解能と最低の分
解能モードとのどちらが使用状態にあるかどうかな示す
ようにセットされる。フラグ４３６は計数器１００から
のスケール制御ビットに応答し°（セットされる。セレ
クタ１０４は適切なグリスケーリングを選択するのにそ
のフラグを使用する。効果的に、ワン・セットのスケー
ル制御ビットに相当するカウンタ容量は、最高および最
大分解能モード間で分割される。かくして、３ビツトの
スケール制御情報は９つの異なる計数モードを効果的に
実現させることになる。
い値にその計数値をリセットし、スケール制御ビットの
シーケンスの１つを２つの異なる分解能に対し°〔役立
たせることにある。フラグ舎民最高の分解能と最低の分
解能モードとのどちらが使用状態にあるかどうかな示す
ようにセットされる。フラグ４３６は計数器１００から
のスケール制御ビットに応答し°（セットされる。セレ
クタ１０４は適切なグリスケーリングを選択するのにそ
のフラグを使用する。効果的に、ワン・セットのスケー
ル制御ビットに相当するカウンタ容量は、最高および最
大分解能モード間で分割される。かくして、３ビツトの
スケール制御情報は９つの異なる計数モードを効果的に
実現させることになる。
第１図は本発明の一実施例によるカウンタ装置のブロッ
ク図、第２図は第１図に示したセレクタと１リスケーラ
の詳細ブロック図、第３図は計数器のリセット装置を付
加した本発明の他の実施例によるカウンタ装置のブロッ
ク図、第４図は本発明のさらに他の実施例によるカウン
タ装置のブロック図である。 １００ ：計数器 １０４：セレクタ １０６：プリスケーラ ２２８：論理装置 ２２０、２２２，２２４．２２６ ニスケーラ３３０：
デコーダ ４３６：フラグ
ク図、第２図は第１図に示したセレクタと１リスケーラ
の詳細ブロック図、第３図は計数器のリセット装置を付
加した本発明の他の実施例によるカウンタ装置のブロッ
ク図、第４図は本発明のさらに他の実施例によるカウン
タ装置のブロック図である。 １００ ：計数器 １０４：セレクタ １０６：プリスケーラ ２２８：論理装置 ２２０、２２２，２２４．２２６ ニスケーラ３３０：
デコーダ ４３６：フラグ
Claims (1)
- 【特許請求の範囲】 入力信号を受信して複数個のスケール化された第１信号
な発生するグリスクーラと、嬌−幕士磐−前記第１信号
を計 数すると共に計数値の大きさを示す第２信号を発生する
計数器と、前記グリスケーラおよび計数器に接続され、
前記第２信号に応答して前記第１信号のうちのｌＩＩ！
ｌを選択し前記計数器に供給するセレクタとで成るカラ
／り装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US352673 | 1982-02-26 | ||
| US06/352,673 US4477920A (en) | 1982-02-26 | 1982-02-26 | Variable resolution counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154932A true JPS58154932A (ja) | 1983-09-14 |
| JPH0221698B2 JPH0221698B2 (ja) | 1990-05-15 |
Family
ID=23386036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030166A Granted JPS58154932A (ja) | 1982-02-26 | 1983-02-24 | カウンタ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4477920A (ja) |
| JP (1) | JPS58154932A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621436U (ja) * | 1985-06-18 | 1987-01-07 | ||
| JPS62198225A (ja) * | 1986-02-26 | 1987-09-01 | Sanyo Electric Co Ltd | Ｄａコンバ−タ |
| JP2017034622A (ja) * | 2015-08-06 | 2017-02-09 | アズビル株式会社 | パルス出力装置 |
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| US6725245B2 (en) | 2002-05-03 | 2004-04-20 | P.C. Peripherals, Inc | High speed programmable counter architecture |
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