JPS58137053A - 符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は情報処理装置における、複数の生成多項式のコ
ードを発生する符号化回路に関する。

従来技術 従来の磁気ディスク装置および磁気テープ装置等におい
ては情報の信頼性向上のため、データフィールドの終了
個所に制御装置によシチェックコードが付加されている
。しかしながら従来の装置では、１制御装置で１種類の
みの被制御装置を制御しているため、上記チェックコー
ドは１種類の・、１ちり、チェックコードの作成および
データに対・−°る曳取りエラー等の回路は単純化され
ている。

近、ＩＣ，”−いて１制御装置当シ、複数の種類の装置
をｔｉｔ、すふことがらシ、一般にその装置ごとにチェ
ックニードが異危りているためチェックコード作成回路
〜−を複雑と表シ、また回路量が増大するという欠点か
、みる。

次に２種類のチェックコードを例とし従来の回路を第１
図を参照し表から詳細に説明する。

２つの生成多項式は次の通シとする。

Ｇｏ（ｘ）−Ｘ”−）Ｘ’　十Ｘ’　十Ｘ”＋１Ｇ　１
（ｘ）＝　Ｘ　”　＋Ｘ　”　十Ｘ　’　＋１また、第
１図における１０８回路およびＴ１６回路の入出力論理
式をそれぞれ次の表に示す。

ｌｂ、＝１．１の相 第１図のｄ・〜ｄ７は入力データバイトでＴｏＪ７−＊
た選択回路はＴ＠８回路でコード形成を行うかＴ１８回
路で；−ド形成を行うかを　Ｔ　ＨＴ　１＠選択指示に
従りて選択する手段で６１．１６ビツトレジスタは発生
したコードを一時貯えるためのバッファである。なお、
ｅ印は排他的論理和回路である。

従りてＴ＠ｌ及びＴ゛１８回路紘表の論理式に従って排
他的論理和が各ビットととにとられるため回路ｔが増大
すｂｏいま、例として、１６ビツト多項式を説明し九が
実際は３０〜６０ビツトの多項式が普通であるため、こ
の回路量はさらに増大するという欠点がある。

発明の目的 本発明の目的はよシ少ないハードウェア量で複数の多項
式コードを発生することができるようＫした符号化回路
を提供することＫＴｏる。

発明の構成 本発明の回路は、次数ｍ（―≧２整数）の２値の生成多
項式〇（ｘ）に従いデータ系列をｂ（ｂ≧１整数）ビッ
トから表るバイト単位に処理する符号化回路において、 ｍビットの検査ビットを格納する第１の格納手段と、 との第１の格納手段からの検査ビットと外部から与えら
れるデー・夕との排他的論理和をとる第１の排他的論理
ｔ′手段と、 それぞれ嘉複数の生成多項式コードを予め記憶するＬ　
（７−ｍ／ｂ、　２以上の整数）個の読出し専用記憶手
段と、 前ｒ、ｗ数の生成多項式コードのうちの１つを線形ｌ、
理変換された内容として出力するよう前記読ｔ′４シ専
用記憶手段にアドレスとして前記第１の排他的論理和手
段からの結果とともに指示信号を供給する指示手段と、 前記り個のうち第１１１目の読出専用記憶手段から出力
された内容を格納する第２、の格納手段と、との第２の
格納手段からの内容と第２番目の読出し専用記憶手段か
らの内容との排他的論理和をとる第２の排他的論理和手
段とを含むことを特徴とする。符号会１１軸 発明の原理と作用 次に本発明の構成と作用原理を詳細に説明する第２図を
参照すると、本発明の回路は、を個のバイト拳レジスタ
ＲＱ　ｅ　”１　ｅ・・・ＲＬ　−１ｔ　を個の排他的
論理和回路ＥＯｖＥ１ｍ・・・ｅＥＡ−１およびＬ個の
線形変換回路Ａ・、Ａ１．・・・ｅＡＬ−１から構成さ
れる。ここに、バイト・レジスタＲｉ　と排他的論理和
回路Ｅｉはｂビットであシ、また、線形変換回路はｂビ
ット入力・ｂビット出力である。

さらに図のように、最上段のバイト・レジスタＸ、−，
と入力データバイトＤの排他的論理和、すなわちＲｔ−
ｘｅｆ３Ｄをフィードバックすることによシ線形フィー
ドバック・レジスタが構成されている。

線形変換回路Ａｉ（ｉ＝ｏ〜Ｌ−１）はｂビットのフィ
ードバックベクトルＲＪＤにｂｘｂサブ・、７トリクス
ムｌを掛ける回路である。従って、線形変換回路ムｉは
ｂビット入力；ｂビット出力の論理回路で実現される。

ｍ　次Ｏ２値多項式’ｋ）−ｇｏ十ｇｔＸ”＋ｇｍＸ”
十０．。

＋ｇｍ−ｌＸｍ−”４−ｘ”に対応するｍ　ｘ　ｍ　：
ｌ　：／パニオン・マトリクスＴは下式で与えられる。

ここでｇｉ　Ｆｉｏｔたは１である。

さらに、Ｔの５乗マトリクスＴｂが一般に次のようにサ
ブ・マトリクスに分割できることが容易に説明される。

但し、ｍ＝ｂＸＬでＬは整数である。

とこでＩ、Ｑ、Ａｉはｂｘｂマトリクスで、■は単位マ
トリクス、０は零マトリクスでＴｏ＃）、Ａｉ（ｉ＝０
〜Ｌ−１）はＴｔ−ｂ乗することによシ得られるｂｘｂ
サブ・マトリクスである。時刻ｔのレジスタの状１９１
Ｒｔ、時刻ｔ＋ＩＫおけるレジスタの状態Ｒｔ＋１およ
び入力データバイトＤの間には、の関係がある。ここで
ｍビットの列ベクトル凡をサブベクトルＲｉ（１＝ｏ〜
Ｌ−１）に分割しと表わす。ここでＲｉ（ｉ■０〜Ｌ−
１）は各々ｂビットの列ベクトルであｈ、１段目のバイ
ト会レジスタの状態を表わす。

式（３）および（１）を式（２）に代入すれば式（４）
を展開すれば下式（５）が得られる。

すなわち、Ｋ段目のバイト・レジスタの時ｍ　ｔ　＋１
における状態（Ｒｋ）ｔ＋１はフィードバック・ベクト
ルＣ”ｔ−ｘｅＤ）ｔにサブマクトリクスＡｋを乗算し
、ｋ−１段目のバイトレジスタの時刻ｔ。

状態（Ｒｋ−１）ｔ　　を加算（排他的論理和）したも
のに勢しい。

従って、式（５）よ〕チェックコード発発生路は第２図
のように構成できる。サブ・マトリクス＾１（ｉ＝０〜
ｔ−１）はｍ次の生成多項式〇←）のコンパニオン・マ
トリクスＴＯｂｌｌｉｗ）リクスＴｂを計算し、Ｔｂを
前記式（１）で示すように分割するととＫよって得られ
る。すなわち、本発明によれば任意の次数のｍ次の生成
多項式Ｇ（ロ）に対してバイト（ｂビット）単位にデー
タを処理する符号化回路を構成できる。ここで、ｍがｂ
で割シ切れる限シにおいてｍとｂは任意の値でよい。

以下テハ、１６ビツトＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕ
ｎ−ｄａｎｃｙ　Ｃｈｅｃｋ）　　符号を例として本発
明を具体的に説明する。ＣＲＣの生成多項式をＧに）＝
Ｘ　１ｍ　＋Ｘｉｌ　＋Ｘ　ｍ　＋　１　とした場合、
ｍＸｍ（ｍ＝ｌ　６　）−ンパニオンｉトリクス下式で
与えられる。

以下ではバイトを８ピツ）　（ｂ＝８　）とした場合の
バイト・シリアル・エンコーダを説明する。

Ｔ！すなわちＴ８は下式で与えられる。

前記式（１）のようにｉトリクスＴ１をサブ・マトリク
ス人・、ム１に分割すればム・、ム１は下式のようにな
る。

１１ 前記１６ビツトＣＲＩＣのバイト・クリアル・エンコー
ダは前記（８）　、　（９）のサブ・マトリクスＡ・２
人１を用いて第３図のように構成される。

実施例の説明 次に本発明の一実施例を第３図を参照し表から詳細に説
明する。

本発明の一実施例は、レジスタ１００，１０１．排他的
論理和回路１０２，１０３および線形変形指示信号１０
６を受ける読出専用メモリ（以下ＲＯＭ）１０４．１０
５から構成されている。

回路１０３はレジスタ１０１の出力Ｒ１と入力データパ
イ）Ｄの排他的論理和を取り、排他的論理和結果Ｒ１ｅ
Ｄを回路１０４および１０５にフィードバックする。回
路１０４はフィードバックＲ１ｅＤにサブ・マトリクス
Ａ・を乗算し、乗算結果Ｂｏ−Ａｏ・（ＲｘｅＤ）を出
力する８人力・８出力の線形論理変換回路である。フィ
ードバック・ベクトルＲ１ΦＤを、 ベクトルＢ・を とすればＢ・＝ムＯ・（ＲｌｅＤ）よυ下式が得られ為
。

すなわちＲＯＭ１０４は上式（１０）の変換を行う８人
力・８出力の線形変換回路である。同様に回路１０５は
フィードバックＲ１６９Ｄにサブ・マトリクスＡ　１を
乗算ｔ、、乗算結果Ｂｘ＝Ａｘ　・（ＲｘｅＤ）を出力
する８人力・８出力の線形論理変換回路であって、下式
（１１）に示す変換を行う。

但し、ベクトルＢ１は であや。

次に本実施例の動作を詳細に説明する。

１バイトのデータ＠１１００００１１”が入力データＤ
として与えられる。このときのレジメ／Ｉ　１０１の内
容恥は全て１０１である。従りて排他的論理和回路１０
３０出カＲ１ΦＤは”１１００００１１　’となる。

表 この出力Ｒ１０Ｄ　をアドレスしてＲＯＭ　ｌ　０４が
アクセスされる。ＲＯＭ１０４がらは式（１ｏ）に値″
″１１００００１１”を代入した値が出方される。

となる。この値＠１１１１０１００’がレジスタ１００
に与えられ値Ｒ・として出力される。また、前記出力Ｒ
１ΦＤはＲＯＭ１０５にもアドレスとして与えられる。

ＲＯＭ１０５からは式（１１）に値＠１１００００１１
”を代入した値が出力される。すなわち、となる。この
値＠１００１０１１１”が出力Ｂ１となる。この出力Ｂ
ｌと前記値Ｒ・との排他的論理和が排他的論理和回路１
０２でとられ値−０１１０００１１”がレジスタ１０１
に格納される。

以上の式（１ｍχ訃よび（１１）　Ｏ線形変換を行う回
路はあらかじめ上記式に従りて、書込み可能なＲＯＭの
メモリ素子を上記変換回路に使用するととができる。Ｒ
ＯＭの構成として８人力・８出カのＲＯＭ−％すなわち
２８語×８ビットのＲＯＭを用いれば良い。

さらに、生成多項式の異なる複数チェックコード線形変
形が指示信号の指示にょシ容易に変換できる。

スナワチ、第３図ＯＲ０Ｍ１０４Ｔｈ！び１０５に供給
さるアドレスＲ１（ＥＩＤの他に１指示信号１０６を、
ＲＯＭＩＱ４および１０５の最上位アドレスビットとし
て供給することＫよ、ｉＤ、ＲＯＭ空間の有効利用を行
う。したがって、下記の表に示すよう一１別変換が可能
とりる。この為複数の多項式変換が容易に可能となる。

皇 発明の効果 本発明には、ＦＲＯＭを使用してチェックコードの異な
る複数装置の線形変換が容易に可能となり、融通性、汎
用性に富んだ符号化回路を構成できるという効果がある
。

【図面の簡単な説明】

第１図は、従来のＣＲＣ符号エンコーダを示す図、第２
図は本発明の符号化回路を示す図および第３図は本発明
の一実施例を示す図である。 図において、１０２，１０３．Ｅｏ−Ｅｚ−２・・・・
・・排他的論理和回路、１０４，１０５・・・・・・Ｒ
ＯＭ、１００゜１０１・・・・・・レジメタ。 第　１　図 第　Ｚ　区 ｌ’）３　　囚

Claims (1)

1. 【特許請求の範囲】 次数ｍ（ｍ≧２整数）の２値の生成多項式〇　（ｘ）に
   従いデータ系列をｂ（ｂ≧１整数）ビットからなるバイ
   ト単位に処理する符号化回路において、ｍビットの検査
   ビットを格納する第１の格納手段と、 この第１の格納手段からの検査ビットと外部から与えら
   れるデータとの排他的論理和をとる第１の排他的論理和
   手段と、 それぞれが複数の生成多項式コードを予め記憶するｔ（
   ＝　ｍ／ｂ　、　２以上の整数）個の読出し専用記憶手
   段と、 前記複数の生成多項式コードのうちの１つを線形論理変
   換された内容として出力するよう前記読出し専用記憶手
   段にアドレスとして前記第１の排他的論理和手段からの
   結果とともに指示信号を送出する指示手段と、 前記り個のうち第１番目の読出専用配憶手段から出力さ
   れた内容を格納する第２の格納手段と、この第２の格納
   手段からの内容と第２番目の読出し専用記憶手段からの
   内容との排他的論理和をとる第２の排他的論理和手段と
   を含むことを特徴とする符号化回路。