JPS58136150A - 同期符号検出回路 - Google Patents
同期符号検出回路Info
- Publication number
- JPS58136150A JPS58136150A JP57018524A JP1852482A JPS58136150A JP S58136150 A JPS58136150 A JP S58136150A JP 57018524 A JP57018524 A JP 57018524A JP 1852482 A JP1852482 A JP 1852482A JP S58136150 A JPS58136150 A JP S58136150A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- register
- synchronization code
- rom
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＴ ＤＭＡ衛星通信方式などのバースト通信
方式において、バーストの受信タイミングを確定するの
に必要な、同期符号を検出するための同期符号検出回路
に関するものである。
方式において、バーストの受信タイミングを確定するの
に必要な、同期符号を検出するための同期符号検出回路
に関するものである。
この種の回路の一般的な構成は第１図で示される０図に
おいて（１）は回路の入力端子、（２）はこの入力端子
（１）を通じて与えられる入力信号を収容するシフトレ
ジスタでその長さは検出の対象とする同期符号の符号長
に等しく定められている。また（３）はシフトレジスタ
（２）によって直−並列変換された入力信号を受けとっ
て、その入力信号と検出の対象とする同期符号との間の
ハミング距離が所定の値よシ大きいか、または小さいか
を判定して、その判定結果に従った出力パルス信号を発
生する回路、（４）は回路（３）がもたらす判定結果を
外部にもたらす出力端子である。この回路によれば入力
端子（１）を通じて同期符号が加わえられると、その同
期杓号が加わえられた時刻と一定のタイミング関係で出
力端子（４）に同期符号検出信号を得ることができる。
おいて（１）は回路の入力端子、（２）はこの入力端子
（１）を通じて与えられる入力信号を収容するシフトレ
ジスタでその長さは検出の対象とする同期符号の符号長
に等しく定められている。また（３）はシフトレジスタ
（２）によって直−並列変換された入力信号を受けとっ
て、その入力信号と検出の対象とする同期符号との間の
ハミング距離が所定の値よシ大きいか、または小さいか
を判定して、その判定結果に従った出力パルス信号を発
生する回路、（４）は回路（３）がもたらす判定結果を
外部にもたらす出力端子である。この回路によれば入力
端子（１）を通じて同期符号が加わえられると、その同
期杓号が加わえられた時刻と一定のタイミング関係で出
力端子（４）に同期符号検出信号を得ることができる。
従来、この柚の回路を具俸化した構成として、アナログ
回路によるものやディジタル回路によるものなどいくつ
かの構成があるが、その中に同期符号検出の判定を行な
う回路部分にＲＯＭ（絖み田し専用メモリ、以下単にＲ
ＯＭと記す。）を使った。第２図に不す同期符号検出回
路があった。第２図において（１）は入力端子で検出の
対象とする同期符号を含んだ入力信号系列はこの端子を
通じて外部から与えられる。（２）はシフトレジスタで
、同期符号の符号長に等しい段数を持っておシ、入力端
子（１）を通じて与えられた入力信号系列はこのシフト
レジスタ（２）によって直−並列変換される。（５）は
ＲＯＭでそのアドレス入力端子にはシフトレジスタ（２
）の出力が与えられる。なお、ＲＯＭは２ワード、１ビ
ツト／ワードの構成のものである。ここでＲは同期符号
の符号長を示す、（４）は出力端子で、ＲＯＭの出力デ
ータはこの端子を経て外部に取り出される。
回路によるものやディジタル回路によるものなどいくつ
かの構成があるが、その中に同期符号検出の判定を行な
う回路部分にＲＯＭ（絖み田し専用メモリ、以下単にＲ
ＯＭと記す。）を使った。第２図に不す同期符号検出回
路があった。第２図において（１）は入力端子で検出の
対象とする同期符号を含んだ入力信号系列はこの端子を
通じて外部から与えられる。（２）はシフトレジスタで
、同期符号の符号長に等しい段数を持っておシ、入力端
子（１）を通じて与えられた入力信号系列はこのシフト
レジスタ（２）によって直−並列変換される。（５）は
ＲＯＭでそのアドレス入力端子にはシフトレジスタ（２
）の出力が与えられる。なお、ＲＯＭは２ワード、１ビ
ツト／ワードの構成のものである。ここでＲは同期符号
の符号長を示す、（４）は出力端子で、ＲＯＭの出力デ
ータはこの端子を経て外部に取り出される。
つぎに第２図に小した従来の構成に基づく同期符号検出
回路の動作について説明する。まず同期符号を含む入力
信号系列は入力端子（１）を通じて１ビツトずつ直列に
シフトレジスタ（２）に与えられる。
回路の動作について説明する。まず同期符号を含む入力
信号系列は入力端子（１）を通じて１ビツトずつ直列に
シフトレジスタ（２）に与えられる。
シフトレジスタ（２）は入力信号系列を直並列ｆ挨し。
その結果得られた並列形の信号はＲＯＭ （５）のアド
レス入力信号として供給される。ＲＯＭはそのアドレス
入力信号によって指定されたワードの内科を出力データ
としてもたらす、先に説明したようにシフトレジスタ（
２）の段数はＲであり、かつｌ（ＯＭ（５）のワード容
量は２Ｒであるから、シフトレジスタ（２）に収容され
た信号が示し得る状ｇ（その数は２Ｒに等しい）の全て
について、シフトレジスタ（２）ニ収容された信号が示
す状態の各々に対応してＲＯＭ（５）のアドレスが存在
して、そのアドレスに対応したワードのデータが存在す
る。
レス入力信号として供給される。ＲＯＭはそのアドレス
入力信号によって指定されたワードの内科を出力データ
としてもたらす、先に説明したようにシフトレジスタ（
２）の段数はＲであり、かつｌ（ＯＭ（５）のワード容
量は２Ｒであるから、シフトレジスタ（２）に収容され
た信号が示し得る状ｇ（その数は２Ｒに等しい）の全て
について、シフトレジスタ（２）ニ収容された信号が示
す状態の各々に対応してＲＯＭ（５）のアドレスが存在
して、そのアドレスに対応したワードのデータが存在す
る。
そこで、シフトレジスタ（２）に収容された信号がとシ
得る２の状態の個々について、検出の対象とする同期符
号との間のノ・ミンク距離を計算し、その距離が所定の
値りより小さいときはその状態すなわちＲＯＭ （５）
のアドレスに対応したワードのデータがｖｌｖとなり、
その距離がＬに等しいかまたはそれよジ大さいときはそ
の状態すなわちＲＯＭ（５１のアドレスに対応したデー
タが ０ になるように、予めＲＯＭにデータを書き込
んでおくようにすれば、シフトレジスタの中に同期符号
との間のハミング距離がＬよりも小さい、すなわち同期
符号に所定の詳しさの程度で似た符号が収容された時点
で、ＲＯＭ（６）の出力データが１ となり、それ以外
の信号がシフトレジスタ（２）に収容されているときは
ＲＯＭ（５）は０を出力するようになる。そこでＲＯＭ
（５）の出力データを出力端子（４）を通じて外部にと
り出すようにすれば、許容ビット岨り数Ｌ−１の同期符
号検出器として動作する。
得る２の状態の個々について、検出の対象とする同期符
号との間のノ・ミンク距離を計算し、その距離が所定の
値りより小さいときはその状態すなわちＲＯＭ （５）
のアドレスに対応したワードのデータがｖｌｖとなり、
その距離がＬに等しいかまたはそれよジ大さいときはそ
の状態すなわちＲＯＭ（５１のアドレスに対応したデー
タが ０ になるように、予めＲＯＭにデータを書き込
んでおくようにすれば、シフトレジスタの中に同期符号
との間のハミング距離がＬよりも小さい、すなわち同期
符号に所定の詳しさの程度で似た符号が収容された時点
で、ＲＯＭ（６）の出力データが１ となり、それ以外
の信号がシフトレジスタ（２）に収容されているときは
ＲＯＭ（５）は０を出力するようになる。そこでＲＯＭ
（５）の出力データを出力端子（４）を通じて外部にと
り出すようにすれば、許容ビット岨り数Ｌ−１の同期符
号検出器として動作する。
ＲＯＭを使った従来の同期符号検出回路は以上のように
構成されているので、ＲＯＭ （６）は入力信号の１ク
ロツク毎に変化するシフトレジスタ（２）の出力に対応
してその出力データをもたらすことが要求されており、
クロックレートが高いときにはＲＯＭ Ｃ５１に高速動
作を要求するといった欠点があった。
構成されているので、ＲＯＭ （６）は入力信号の１ク
ロツク毎に変化するシフトレジスタ（２）の出力に対応
してその出力データをもたらすことが要求されており、
クロックレートが高いときにはＲＯＭ Ｃ５１に高速動
作を要求するといった欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めに行なわれたもので、ＲＯＭ等のメモリに対するアド
レスデータの変化を入力信号のＮ（Ｎは２以上の整数）
クロック毎に行なうようにすることによって、メモリに
対する動作速度の要求を・従来の構成に比らべてｌ／Ｎ
に低減することによって、一般的な動作速度を持つメモ
リを使いながら、高速度の入力信号に対応する同期符号
検出回路を提供することを目的としている。
めに行なわれたもので、ＲＯＭ等のメモリに対するアド
レスデータの変化を入力信号のＮ（Ｎは２以上の整数）
クロック毎に行なうようにすることによって、メモリに
対する動作速度の要求を・従来の構成に比らべてｌ／Ｎ
に低減することによって、一般的な動作速度を持つメモ
リを使いながら、高速度の入力信号に対応する同期符号
検出回路を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第３
図において、（１）は入力端子で、検出の対象とする同
期符号を含んだ入力信号系列はこの端子を通じて外部か
ら与えられる。（２）はシフトレジスタで、この実施例
では、同期符号の符号長に相当する数Ｒに３を加わえた
段数を持っており、入力端子（１）を通じて与えられた
入力信号はこのシフトレジスタ（２）によって直−並列
変換される。（６）はレジスタで、タイミング信号発生
器（７）からもたらされるストローブパルスを受けて、
その時点で供給を受けているシフトレジスタ（２〕の出
力信号を蓄わえる。なお、レジスタ（６）のビット容量
はシフトレジスタ（２）のそれに等しい。また、タイミ
ング信号発生Ｗ （７）は４人力値号クロックごとにス
トロ−゛プパルスを発生する。（８〕はＲＯＭでその構
成は２（Ｒ＋３）ワード、４ビツト／ワードである。Ｒ
ＯＭ（３）のアドレス人力はレジスタ（６）から供給さ
れる・１（ＯＭ （８）の出力ナータはシフト、レジス
タ（９）の並列入力端子に導ひかれ、ここで並−直列変
換される。
図において、（１）は入力端子で、検出の対象とする同
期符号を含んだ入力信号系列はこの端子を通じて外部か
ら与えられる。（２）はシフトレジスタで、この実施例
では、同期符号の符号長に相当する数Ｒに３を加わえた
段数を持っており、入力端子（１）を通じて与えられた
入力信号はこのシフトレジスタ（２）によって直−並列
変換される。（６）はレジスタで、タイミング信号発生
器（７）からもたらされるストローブパルスを受けて、
その時点で供給を受けているシフトレジスタ（２〕の出
力信号を蓄わえる。なお、レジスタ（６）のビット容量
はシフトレジスタ（２）のそれに等しい。また、タイミ
ング信号発生Ｗ （７）は４人力値号クロックごとにス
トロ−゛プパルスを発生する。（８〕はＲＯＭでその構
成は２（Ｒ＋３）ワード、４ビツト／ワードである。Ｒ
ＯＭ（３）のアドレス人力はレジスタ（６）から供給さ
れる・１（ＯＭ （８）の出力ナータはシフト、レジス
タ（９）の並列入力端子に導ひかれ、ここで並−直列変
換される。
なお、ＲＯＭ（ａ）の出力データはタイミング信号発生
器（７）からのストローブパルスを受けとった時点でシ
フトレジスタ（９）に取り入れられる。シフトレジスタ
（９）による並−直列変換後のデータは出力端子（４）
を通して外部に取９出される。
器（７）からのストローブパルスを受けとった時点でシ
フトレジスタ（９）に取り入れられる。シフトレジスタ
（９）による並−直列変換後のデータは出力端子（４）
を通して外部に取９出される。
つぎに第３図に示した本発明にかかる同期符号検出回路
の一実施例の動作について説明する。まず同期符号を含
む入力信号は入力端子（１）を通じて１ビツトずつ直列
にシフトレジスタ（２）に与えられ列変換し、その結果
得られた並列形の信号はレジスタ（６）に導びかれる。
の一実施例の動作について説明する。まず同期符号を含
む入力信号は入力端子（１）を通じて１ビツトずつ直列
にシフトレジスタ（２）に与えられ列変換し、その結果
得られた並列形の信号はレジスタ（６）に導びかれる。
レジスタ（６）はタイミング発生器（７）からもたらさ
れるストローブパルスを受けて、その時点での入力信号
を内部に取り入れる。
れるストローブパルスを受けて、その時点での入力信号
を内部に取り入れる。
このレジスタ（６）の内部に取シ入れられた信号は、つ
ぎのストローブパルスを受ける時点まで保持さし、レジ
スタ（６）の出力信号としてＲＯＭ （８１のアドレス
入力端子に供給される。ＲＯＭ（８）はそのアドレス入
力信号によって指定されたワードの内容を出力データと
してもたらす、すでに説明したようにシフトレジスタ（
２）の段数は同期符号長Ｈに対して、この実施例では幡
３であシ、かつＲＯＭ（３）の（Ｒ＋３） ワード容量は２ あるから、シフトレジスタ（２）し
たがってレジスタ（６）に収容された信号がホし得る状
態の全て（２（Ｒ＋３ ） ６る。）についてレジスタ
（６）に収容された信号が示す状態の各々に対応してＲ
ＯＭ （８） （Ｄアドレスが存在して、そのアドレス
に対応したワードのデータが存在する。
ぎのストローブパルスを受ける時点まで保持さし、レジ
スタ（６）の出力信号としてＲＯＭ （８１のアドレス
入力端子に供給される。ＲＯＭ（８）はそのアドレス入
力信号によって指定されたワードの内容を出力データと
してもたらす、すでに説明したようにシフトレジスタ（
２）の段数は同期符号長Ｈに対して、この実施例では幡
３であシ、かつＲＯＭ（３）の（Ｒ＋３） ワード容量は２ あるから、シフトレジスタ（２）し
たがってレジスタ（６）に収容された信号がホし得る状
態の全て（２（Ｒ＋３ ） ６る。）についてレジスタ
（６）に収容された信号が示す状態の各々に対応してＲ
ＯＭ （８） （Ｄアドレスが存在して、そのアドレス
に対応したワードのデータが存在する。
そこでレジスタ（６）に収容された信号がとり侮る２（
ｋ＋３）個の状態の個々について、レジスタ（６）の左
端Ｒビットに収容された信号の示す状態と検出のス・」
象とする同期符号との間のハミング距離を計算して、そ
の距離の値がＬよシ小さいときは、その状態すなわちＲ
ＯＭ （ｇ）のアドレスに対応したワードの第１ビツト
の出力データが１ となシ、その距離がＬに等しいかま
たはそれより太きいときはその状態すなわちＲＯＭ （
８）のアドレスに対応したワードの第１ビツトの出力デ
ータが ０ になるように、予めｌ（ＯＭ （８）にデ
ータを誓き込んでおく＠さらにレジスタ（６）に収容さ
れた信号がと９得る２ （Ｒ＋ Ｊ ）個の状態の個々
について、レジスタ（６）の左から第２ビツト目から第
（Ｒ−ｚ）ビット目までに収容された信号の示す状態と
検出の対象とする同期符号との間のハミング距離を計算
して、その距離の値がＬより小さいときは、その状態す
なわちＲＯＭ （８）のアドレスに対応したワードの第
２ビツトの出力データが１ となシ、その距離がＬに等
しいかまたはそれより大きいときはその状態すなわちＲ
ＯＭ （ｓ）のアドレスに対応したワードの第２ビツト
の出力データがｖＯｖになるように、予めｔｔｏＭ（８
）にデータを誉き込んでおく。以上、レジスタ１６）の
左から第３ビツト目から第（１１−２）ビット目までに
収容された信号に対応してＲＯＭ（８）の谷ワードの第
３ビツトを、またレジスタ（６）の右端Ｒビットに収容
された４１号に対応してＲＯＭ（ｓ）の各ワードの第４
ビツトをそれぞれ、ＲＯＭ（３）の谷ワードのＳＬ第２
ビットと同様に１き込んでおく。なお、シフトレジスタ
（２）は圧から右へとシフトするものとする。
ｋ＋３）個の状態の個々について、レジスタ（６）の左
端Ｒビットに収容された信号の示す状態と検出のス・」
象とする同期符号との間のハミング距離を計算して、そ
の距離の値がＬよシ小さいときは、その状態すなわちＲ
ＯＭ （ｇ）のアドレスに対応したワードの第１ビツト
の出力データが１ となシ、その距離がＬに等しいかま
たはそれより太きいときはその状態すなわちＲＯＭ （
８）のアドレスに対応したワードの第１ビツトの出力デ
ータが ０ になるように、予めｌ（ＯＭ （８）にデ
ータを誓き込んでおく＠さらにレジスタ（６）に収容さ
れた信号がと９得る２ （Ｒ＋ Ｊ ）個の状態の個々
について、レジスタ（６）の左から第２ビツト目から第
（Ｒ−ｚ）ビット目までに収容された信号の示す状態と
検出の対象とする同期符号との間のハミング距離を計算
して、その距離の値がＬより小さいときは、その状態す
なわちＲＯＭ （８）のアドレスに対応したワードの第
２ビツトの出力データが１ となシ、その距離がＬに等
しいかまたはそれより大きいときはその状態すなわちＲ
ＯＭ （ｓ）のアドレスに対応したワードの第２ビツト
の出力データがｖＯｖになるように、予めｔｔｏＭ（８
）にデータを誉き込んでおく。以上、レジスタ１６）の
左から第３ビツト目から第（１１−２）ビット目までに
収容された信号に対応してＲＯＭ（８）の谷ワードの第
３ビツトを、またレジスタ（６）の右端Ｒビットに収容
された４１号に対応してＲＯＭ（ｓ）の各ワードの第４
ビツトをそれぞれ、ＲＯＭ（３）の谷ワードのＳＬ第２
ビットと同様に１き込んでおく。なお、シフトレジスタ
（２）は圧から右へとシフトするものとする。
ついで、タイミング発生器（７）がストローブパルスを
発生した時点で）ＬＯＭ（８）の出力はシフトレジスタ
（９）にと９いれられる。ここで、 ＲＯＭ（８１のデ
ータ出力の第１ビツトはシフトレジスタ（９）の左端の
ビットに、ＲＯへ１（８）のデータ出力の第２ビツトは
シフトレジスタ（９）の左から２査目のビットに、以下
、第３ビツトは左から３査目のビット、第４ビツトは右
端のビットにそれぞれと９入れられる。なお・、シフト
レジスタ（９）は左から右へと７フトするものとする。
発生した時点で）ＬＯＭ（８）の出力はシフトレジスタ
（９）にと９いれられる。ここで、 ＲＯＭ（８１のデ
ータ出力の第１ビツトはシフトレジスタ（９）の左端の
ビットに、ＲＯへ１（８）のデータ出力の第２ビツトは
シフトレジスタ（９）の左から２査目のビットに、以下
、第３ビツトは左から３査目のビット、第４ビツトは右
端のビットにそれぞれと９入れられる。なお・、シフト
レジスタ（９）は左から右へと７フトするものとする。
以上のようにすると、入力端子に、検出の対象とするＩ
ＥｒＪ期符号との間の・・ミング距離がＬよシ小さい、
すなわち、同期符号に所定の詳しさで似た杓号が与えら
れると、それが与えられた時刻と−矩のタイミング関係
を持ったｖ］ｖ出力シフトレジスタ（９）の出力端子に
得られることになり、一方、同期符ぢに所にの詳しさで
似た符号が与えられていないｍにおいては、シフトレジ
スタ（９）のＬ１力はＶｏＶを保つ。そこで、シフトレ
ジスタ（９）の出力を出力端子（４）を進じて外部にと
り出すようにすれは、との発明の一実施例として説明し
た回路は許容ビットーり数Ｌ ］の同期符海検出回路
として使うことができる。
ＥｒＪ期符号との間の・・ミング距離がＬよシ小さい、
すなわち、同期符号に所定の詳しさで似た杓号が与えら
れると、それが与えられた時刻と−矩のタイミング関係
を持ったｖ］ｖ出力シフトレジスタ（９）の出力端子に
得られることになり、一方、同期符ぢに所にの詳しさで
似た符号が与えられていないｍにおいては、シフトレジ
スタ（９）のＬ１力はＶｏＶを保つ。そこで、シフトレ
ジスタ（９）の出力を出力端子（４）を進じて外部にと
り出すようにすれは、との発明の一実施例として説明し
た回路は許容ビットーり数Ｌ ］の同期符海検出回路
として使うことができる。
なお上記実施例ではＸ二４としたときシフトレジスタ（
２）およびレジスタ（６）のビット数をｌも十Ｘ−１゜
１ｔＵＭ（Ｉｔ）の構成な２（Ｒ＋Ｘ−１）ワード、Ｘ
ビット／ワード、シフトレジスタ（９）のビット数をＸ
とし、タイミング発生器（７）のストローブパルス発生
頻度を毎Ｘシンボルクロックに１回として構成している
が、現記Ｘの値としては４以外の任意の値（≧２）す使
つてｔ回路を構成できることは明らかである。
２）およびレジスタ（６）のビット数をｌも十Ｘ−１゜
１ｔＵＭ（Ｉｔ）の構成な２（Ｒ＋Ｘ−１）ワード、Ｘ
ビット／ワード、シフトレジスタ（９）のビット数をＸ
とし、タイミング発生器（７）のストローブパルス発生
頻度を毎Ｘシンボルクロックに１回として構成している
が、現記Ｘの値としては４以外の任意の値（≧２）す使
つてｔ回路を構成できることは明らかである。
（Ｒ＋３）
また、上紀夾施例では２ ワード、４ビツト／ワー
ドの構成な持つＲＯＭを使っているが、これを２ワード
、１ビツト／ワードのＲＯＭ４個に直きかえることがで
きる。この場合第１番目のＲＯＭの几（−のアドレス入
力はレジスタ（６）の左端Ｒピットから、第２番目のＲ
ＯＭの８個のアドレス入力はレジスタ（６）の左から２
番目のビットから、左から（Ｒ＋１）−ｉ目のビット塩
のビットから、第３番目のＲＯＭのＨｌｌのアドレス入
力はレジスタ（６）の左から３査目のビット以降第（ｌ
（＋２）番目のビットまでのビットから供給し、第４番
目のＲＯＭの８個のアドレス入力はレジスタ（６）の右
端Ｒピットから供給する。さらに第１番目のＲＯＭのデ
ータ出方はシフトレジスタ（９）の左端のビットに、第
２．３のＲＯＭのデータ出方はシフトレジスタ（９）１
）＼ の左からそれぞれ２番目、３査目のビットに導ひくよう
にし第４のＲＯＭのデータ出方はシフトレジスタ（９）
の右端のビットに導ひくようにする。この構成で先に説
明したこの発明の実施例と同様の動１′μが得られるこ
とは明らかである。
ドの構成な持つＲＯＭを使っているが、これを２ワード
、１ビツト／ワードのＲＯＭ４個に直きかえることがで
きる。この場合第１番目のＲＯＭの几（−のアドレス入
力はレジスタ（６）の左端Ｒピットから、第２番目のＲ
ＯＭの８個のアドレス入力はレジスタ（６）の左から２
番目のビットから、左から（Ｒ＋１）−ｉ目のビット塩
のビットから、第３番目のＲＯＭのＨｌｌのアドレス入
力はレジスタ（６）の左から３査目のビット以降第（ｌ
（＋２）番目のビットまでのビットから供給し、第４番
目のＲＯＭの８個のアドレス入力はレジスタ（６）の右
端Ｒピットから供給する。さらに第１番目のＲＯＭのデ
ータ出方はシフトレジスタ（９）の左端のビットに、第
２．３のＲＯＭのデータ出方はシフトレジスタ（９）１
）＼ の左からそれぞれ２番目、３査目のビットに導ひくよう
にし第４のＲＯＭのデータ出方はシフトレジスタ（９）
の右端のビットに導ひくようにする。この構成で先に説
明したこの発明の実施例と同様の動１′μが得られるこ
とは明らかである。
”また、同期符号がもたらされる回線が一つのビット系
列ではなく、例えは４相や８相位相ＫｅＡに↓る伏込回
線のように二つや三つのビット系列でもたらされる場合
についても、上記実施例における入力端子（］）、シフ
トレジスタ（２）、レジスタ（６）の部分をｆＡ４図に
ホすように修正することによって対比・できる、第４図
は、入力が２系列で与えられる例を４＜シているが、こ
の図において（ｌａ） 、 （ｌｂ）は二つの入力系列
の各々に対応する入力端子、（２ａ）、（２ｂ）は二つ
の入力系列に対応する二つのシフトレジスタである。
列ではなく、例えは４相や８相位相ＫｅＡに↓る伏込回
線のように二つや三つのビット系列でもたらされる場合
についても、上記実施例における入力端子（］）、シフ
トレジスタ（２）、レジスタ（６）の部分をｆＡ４図に
ホすように修正することによって対比・できる、第４図
は、入力が２系列で与えられる例を４＜シているが、こ
の図において（ｌａ） 、 （ｌｂ）は二つの入力系列
の各々に対応する入力端子、（２ａ）、（２ｂ）は二つ
の入力系列に対応する二つのシフトレジスタである。
さらに、以上の実施例ではメモリにＲＯＭを使っている
が、Ｒ，ＯＭに代えてＲＡＭ（読みとり豊さ込今がとも
に出来るメモリ、以下単に）ＬＡＭと記す、）を使って
もよい。このときは同期符号検出回路の使用に先立って
、必要なデータをＲＡＭに誓き込む手段を併せ持つ必要
があるが、一般にＲＯＭよりも）ｔＡＭの方が関連創作
が可能なものが優やすいという特長が利用できる。
が、Ｒ，ＯＭに代えてＲＡＭ（読みとり豊さ込今がとも
に出来るメモリ、以下単に）ＬＡＭと記す、）を使って
もよい。このときは同期符号検出回路の使用に先立って
、必要なデータをＲＡＭに誓き込む手段を併せ持つ必要
があるが、一般にＲＯＭよりも）ｔＡＭの方が関連創作
が可能なものが優やすいという特長が利用できる。
以上のようにこの発明によればシフトレジスタ内におけ
る複数の位置における同期符号が並列に検出できるよう
に構成したので、ＲＯＭ％のメモリに対するアドレス信
号を供給した時点から、そのアドレスに誉き込筐れてい
たデータを絖みとる１での時間を長くすることができ、
メモリに対する動作速度の要求を緩和することができ、
ひいてはＩｗ、速度で動作する同期符号検出回路が得ら
ｎる効果がある。
る複数の位置における同期符号が並列に検出できるよう
に構成したので、ＲＯＭ％のメモリに対するアドレス信
号を供給した時点から、そのアドレスに誉き込筐れてい
たデータを絖みとる１での時間を長くすることができ、
メモリに対する動作速度の要求を緩和することができ、
ひいてはＩｗ、速度で動作する同期符号検出回路が得ら
ｎる効果がある。
第１図は同期符号検出回路の一般的栴成を小す概念図、
第２図は従来の同期符号検出回路の構成を示す回路図、
第３図はこの発明の一実施例による同期符号検出回路の
構成を示す回路図、第４図は本発明の他の実施例による
同期符号検出回路の一部分をボす回路図である。 図中、 （２＋、（６１はシフトレジスタ、（７）はタ
イミング信号発生器、（８）はｋ（ＯＭ （読み出し専
用メモリ）、（９）はシフトレジスタである。 なお、図中、同一符号は同一または相当部分をｊＪ＜す
。 代理人 葛野伯− 第１図 第２図
第２図は従来の同期符号検出回路の構成を示す回路図、
第３図はこの発明の一実施例による同期符号検出回路の
構成を示す回路図、第４図は本発明の他の実施例による
同期符号検出回路の一部分をボす回路図である。 図中、 （２＋、（６１はシフトレジスタ、（７）はタ
イミング信号発生器、（８）はｋ（ＯＭ （読み出し専
用メモリ）、（９）はシフトレジスタである。 なお、図中、同一符号は同一または相当部分をｊＪ＜す
。 代理人 葛野伯− 第１図 第２図
Claims (2)
- （１）同期符号を含んだ入力信号系列が順次シフト人力
され、それを直並列変換するシフトレジスタと、このシ
フトレジスタの各並列出力状態それぞれの同期符号検出
条件に対応したデータが予め記憶されたメモリを有し、
上記シフトレジスタの並列出力なアドレス信号として上
記メモリの記憶データを読出すことにより上記入力信号
系列に含まれる同期符号を検出する同期符号検出回路に
おいて、上記シフトレジスタの段数を検出の対象とする
同期符号の符号長より大きくすると共に、上記メモリの
アドレス容−を上記シフトレジスタの段数に対応するよ
うに設定することにより、上記シフトレジスタ内の複数
のビット位置において同期符号の存在を検出するように
したことを特徴とする同期符号検出回路。 - （２）メモリはＲＯＭあるいはＲＡＭで構成され、その
記憶データは検出対象とする同期符号との・・ミンク距
離に基づいたものであることを特徴とする特ｉｆＦ請求
の範囲第１項記載の同期符号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018524A JPS58136150A (ja) | 1982-02-05 | 1982-02-05 | 同期符号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018524A JPS58136150A (ja) | 1982-02-05 | 1982-02-05 | 同期符号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58136150A true JPS58136150A (ja) | 1983-08-13 |
Family
ID=11974013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018524A Pending JPS58136150A (ja) | 1982-02-05 | 1982-02-05 | 同期符号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58136150A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2568073A1 (fr) * | 1984-07-20 | 1986-01-24 | Telecommunications Sa | Dispositif de perte et de reprise de verrouillage de trame pour un signal numerique. |
| EP0191890A2 (de) * | 1985-02-20 | 1986-08-27 | Siemens-Albis Aktiengesellschaft | Anordnung zur Dekodierung von Kodewörtern |
| EP0285158A2 (en) * | 1987-03-31 | 1988-10-05 | Fujitsu Limited | Frame synchronizing apparatus |
| EP0481267A2 (en) * | 1990-10-15 | 1992-04-22 | Mitsubishi Denki Kabushiki Kaisha | Frame alignment circuit |
-
1982
- 1982-02-05 JP JP57018524A patent/JPS58136150A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2568073A1 (fr) * | 1984-07-20 | 1986-01-24 | Telecommunications Sa | Dispositif de perte et de reprise de verrouillage de trame pour un signal numerique. |
| EP0191890A2 (de) * | 1985-02-20 | 1986-08-27 | Siemens-Albis Aktiengesellschaft | Anordnung zur Dekodierung von Kodewörtern |
| EP0285158A2 (en) * | 1987-03-31 | 1988-10-05 | Fujitsu Limited | Frame synchronizing apparatus |
| EP0481267A2 (en) * | 1990-10-15 | 1992-04-22 | Mitsubishi Denki Kabushiki Kaisha | Frame alignment circuit |
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