JPS58121809A - 増幅回路 - Google Patents
増幅回路Info
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- JPS58121809A JPS58121809A JP57004730A JP473082A JPS58121809A JP S58121809 A JPS58121809 A JP S58121809A JP 57004730 A JP57004730 A JP 57004730A JP 473082 A JP473082 A JP 473082A JP S58121809 A JPS58121809 A JP S58121809A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
仁の発明はいわゆるテ習ツノ中形あるいはオートゼロサ
ンプルドデータ形と呼にれる電圧比較回路に用いられる
増幅回路の改良に関する。
ンプルドデータ形と呼にれる電圧比較回路に用いられる
増幅回路の改良に関する。
発明の技術的背景とその間組点
集積化きれたアナログ−ディジタル変換回路等のアナロ
グＩＣの発展に伴ない、これらＩＣに内蔵される電圧比
較回路としても高性能のものが要求される。そしてこの
電圧比較回路に特に要求される特性として、高速応答性
、オ７セ、トレスおよび高分解能の３つがあ如、これら
の特性は相互に関連している。
グＩＣの発展に伴ない、これらＩＣに内蔵される電圧比
較回路としても高性能のものが要求される。そしてこの
電圧比較回路に特に要求される特性として、高速応答性
、オ７セ、トレスおよび高分解能の３つがあ如、これら
の特性は相互に関連している。
第１図ｔｉｔ ＭＯＳＦＥＴを用いて構成された、チｌ
１ｙｄ形あるいはオートゼロサンゲルトｒ−夕形ト呼げ
れる従来の電圧比較回路の構成を示す回路しくである。
１ｙｄ形あるいはオートゼロサンゲルトｒ−夕形ト呼げ
れる従来の電圧比較回路の構成を示す回路しくである。
この回路は２つのアナログ電圧ｖ１゜ｖＩを比較するも
のである。クロ、り信号−息をｒ−ト入力とする一チャ
ネルのＭＯＳＦＥＴ Ｑ １ を介して一方の電圧ｖ１
が容量Ｃ１の一端に与えられ、またクロック信号φ冨を
ダート入力とするもう１つの１チヤネルのＭＯＳＦＥＴ
Ｑ 寓を介して他方の電圧Ｖ、が同じ容量Ｃ１の一端
に与えら１する。上記各１１ Ｃｔの他端ｔｉｔ ＭＯ
ｇＦＩＣ’ｒによって構成された反転増−回路ムの入力
端に接続され、さらにこの反転増幅１路ムの入出力端間
はりｐツク信号φ１をｆｆ−）入力とする１チヤネルの
ＭＯＳＦＥＴ Ｑ ｓによって短絡される。上記反転増
幅ｌ！、！ｌ鮎Ａの入出力端間には寄生容量Ｃ０゜が勢
価的に接続され、またＭＯ８ＦＩＣＴ Ｑ ｓのｅ−）
ＧとドレインＤとの間およびｒ−）ＧとソースＳとの関
にも寄生答１１ｃ 、ｃ それぞれが勢価的に接Ｇ
Ｄ ０１ 幌される。
のである。クロ、り信号−息をｒ−ト入力とする一チャ
ネルのＭＯＳＦＥＴ Ｑ １ を介して一方の電圧ｖ１
が容量Ｃ１の一端に与えられ、またクロック信号φ冨を
ダート入力とするもう１つの１チヤネルのＭＯＳＦＥＴ
Ｑ 寓を介して他方の電圧Ｖ、が同じ容量Ｃ１の一端
に与えら１する。上記各１１ Ｃｔの他端ｔｉｔ ＭＯ
ｇＦＩＣ’ｒによって構成された反転増−回路ムの入力
端に接続され、さらにこの反転増幅１路ムの入出力端間
はりｐツク信号φ１をｆｆ−）入力とする１チヤネルの
ＭＯＳＦＥＴ Ｑ ｓによって短絡される。上記反転増
幅ｌ！、！ｌ鮎Ａの入出力端間には寄生容量Ｃ０゜が勢
価的に接続され、またＭＯ８ＦＩＣＴ Ｑ ｓのｅ−）
ＧとドレインＤとの間およびｒ−）ＧとソースＳとの関
にも寄生答１１ｃ 、ｃ それぞれが勢価的に接Ｇ
Ｄ ０１ 幌される。
土配徊成でなる電圧比較回路を応用した例としては、た
とえば「１ムＭｏｍ＠１ｌｔｋ１ａ Ｃｈａｒｇｅ −
Ｂａｌａｎｅｉｎｇ ５ｕｅｅ＠５ｉｌｖｓ Ａｐｐｒ
ｏｚｌｍａｔｉｏｎ Ａ／ＤＴ＠ｅｈ１ｎｉｑｕ＊
″ Ｔｈｏｍａｓ Ｐ、Ｒ＠ｄｆａｒｔ＋ 他、
ＩＥＥＥＪ。
とえば「１ムＭｏｍ＠１ｌｔｋ１ａ Ｃｈａｒｇｅ −
Ｂａｌａｎｅｉｎｇ ５ｕｅｅ＠５ｉｌｖｓ Ａｐｐｒ
ｏｚｌｍａｔｉｏｎ Ａ／ＤＴ＠ｅｈ１ｎｉｑｕ＊
″ Ｔｈｏｍａｓ Ｐ、Ｒ＠ｄｆａｒｔ＋ 他、
ＩＥＥＥＪ。
５ｏｌｌｄ −５ｔａｔ＠ Ｃ１ｒｅｕｉｔ 、Ｖ
ｏｌ、ＳＣ−１４，９１２〜９２０頁、Ｄ＠電、 １９
７９ Ｊに開示されている。
ｏｌ、ＳＣ−１４，９１２〜９２０頁、Ｄ＠電、 １９
７９ Ｊに開示されている。
上記第１図の回路は、基本的ＫＦｉ、動作点設定期間と
比較期間からなる１つの比較動作側に、２つのアナログ
電圧Ｖ Ｉ ＊ ｖｌの比較を１回行なう、上記動作
点設定期間では、まず最初に、ＭＯＳＦＥＴ Ｑ ｓの
ゲートに入力されるクロック信号φ畠が高レベルとなシ
、このＭＯＳＦＥＴ Ｑ ｍがオンして反転増幅回路Ａ
の入出力端が短絡され、反転増幅回路ムの入力端すなわ
ちＭＯ８ＦＷＴ Ｑ、のドレインＤと容量Ｃ，の一端と
の接続点ａ点の電位Ｖａが反転増幅回路ムの反転しきい
値電圧ｖ０に設定されるとともに、ＭＯＳＦＥＴ Ｑ
亀のｆ−）に入力されるクロック信号−直が高レベルと
なり、ＭＯＳＦＥＴ Ｑ ｔ ｉｉミオして容量Ｃｔ
（Ｄ １ｌＩｉｉＫ一方のアナログ電圧ｖ凰が印加さ
れる。
比較期間からなる１つの比較動作側に、２つのアナログ
電圧Ｖ Ｉ ＊ ｖｌの比較を１回行なう、上記動作
点設定期間では、まず最初に、ＭＯＳＦＥＴ Ｑ ｓの
ゲートに入力されるクロック信号φ畠が高レベルとなシ
、このＭＯＳＦＥＴ Ｑ ｍがオンして反転増幅回路Ａ
の入出力端が短絡され、反転増幅回路ムの入力端すなわ
ちＭＯ８ＦＷＴ Ｑ、のドレインＤと容量Ｃ，の一端と
の接続点ａ点の電位Ｖａが反転増幅回路ムの反転しきい
値電圧ｖ０に設定されるとともに、ＭＯＳＦＥＴ Ｑ
亀のｆ−）に入力されるクロック信号−直が高レベルと
なり、ＭＯＳＦＥＴ Ｑ ｔ ｉｉミオして容量Ｃｔ
（Ｄ １ｌＩｉｉＫ一方のアナログ電圧ｖ凰が印加さ
れる。
一方、比較期間では、オンしている上記２つのＭＯＳＦ
ＥＴ Ｑ ｍ ＊ Ｑ ｌが共にオフし１今度はＭＯ
ＳＦＥＴ Ｑ ＊のダートに入力されるクロック信号φ
３が高レベルとなシ、このＭＯ８ＦｇＴ Ｑ 、がオン
して、各自の一端に今度は他方のアナログ電圧■１が印
加される。
ＥＴ Ｑ ｍ ＊ Ｑ ｌが共にオフし１今度はＭＯ
ＳＦＥＴ Ｑ ＊のダートに入力されるクロック信号φ
３が高レベルとなシ、このＭＯ８ＦｇＴ Ｑ 、がオン
して、各自の一端に今度は他方のアナログ電圧■１が印
加される。
このような一連の動作によシ、まず最初の動作点設定期
間でＦｉＶ、がｖｏに設定され、次の比ｋＸ）３間テｕ
Ｖ０カＶ、 ＋ （Ｖｓ −Ｖｓ ）Ｋ変化し、変化
後の１点の電位Ｖｏ ＋ （Ｖｓ −Ｖｓ ）が反転増
幅回路Ａで増幅される仁とＫよシ２つのアナログ電圧Ｖ
ｉ とＶ、が比較され、その大小関係に応じて反転増幅
回路Ａの出力レベＡ／ｖ０．が決定される。
間でＦｉＶ、がｖｏに設定され、次の比ｋＸ）３間テｕ
Ｖ０カＶ、 ＋ （Ｖｓ −Ｖｓ ）Ｋ変化し、変化
後の１点の電位Ｖｏ ＋ （Ｖｓ −Ｖｓ ）が反転増
幅回路Ａで増幅される仁とＫよシ２つのアナログ電圧Ｖ
ｉ とＶ、が比較され、その大小関係に応じて反転増幅
回路Ａの出力レベＡ／ｖ０．が決定される。
第２図は上記従来回路の動作の一例を示すタイミングチ
ャートである０図に示すように動作点設定期間では８点
の電位■１が振動する。この振動玩象はクロ、クパルス
φ１によるリッグル成分が、容量ＣＯＤ ｔ Ｃａｓを
介してｖＩ Ｉ ｖｏｌに伝えられるいわゆるフィード
スルー効果に起因している。この結果、比較期間の初期
にＶ、にハ、ｖｏに対するオフセ１）ｖｏｌが生じ、こ
の比較期間に大きな影醤を与える。そして第２図中、第
１の比較動作側におけるＶ、−ＶｔＯ値が＋ １０ ｍ
Ｖであり、その次の第２の比較動作側におけるＶ、−Ｖ
、の値が一３ｍＶであるとすると、Ｖ 置？ Ｖ 烏の
絶対値が前の比較動作側よりも小さくなシ、シかも極性
が反転した後の第２の比較動作側の方がその影響はよシ
大きなものとなる。すなわち、反転増幅回路Ａの用カレ
ベルｖｏ、が高レベルあるいは低レベルに収束する期間
が長くなってしまう、第２図中、実線で示す反転増幅回
路Ａの寮際の出力Ｖ。、の−圧波形は、破線で示すＶ。
ャートである０図に示すように動作点設定期間では８点
の電位■１が振動する。この振動玩象はクロ、クパルス
φ１によるリッグル成分が、容量ＣＯＤ ｔ Ｃａｓを
介してｖＩ Ｉ ｖｏｌに伝えられるいわゆるフィード
スルー効果に起因している。この結果、比較期間の初期
にＶ、にハ、ｖｏに対するオフセ１）ｖｏｌが生じ、こ
の比較期間に大きな影醤を与える。そして第２図中、第
１の比較動作側におけるＶ、−ＶｔＯ値が＋ １０ ｍ
Ｖであり、その次の第２の比較動作側におけるＶ、−Ｖ
、の値が一３ｍＶであるとすると、Ｖ 置？ Ｖ 烏の
絶対値が前の比較動作側よりも小さくなシ、シかも極性
が反転した後の第２の比較動作側の方がその影響はよシ
大きなものとなる。すなわち、反転増幅回路Ａの用カレ
ベルｖｏ、が高レベルあるいは低レベルに収束する期間
が長くなってしまう、第２図中、実線で示す反転増幅回
路Ａの寮際の出力Ｖ。、の−圧波形は、破線で示すＶ。
、の理想電圧波形とは大幅に異なってしまう、このため
に従来ではＶ、の電位の収束を速めｖｏに対するオフセ
”）ｖｏｌを小さくするために、前記ＭＯ８ＦＥＴ Ｑ
ｓの素子寸法を大きくすることによってとのＦＥＴ
Ｑ ｓのオン抵抗値を下げたり、反転増−回路ムを構成
するＭＯＳＦＥＴの素子寸法を大きくして反転増幅回路
Ａのダインを高めたりする方法が採用されている。とこ
ろが、ＭＯ８ＦＥＴ’ Ｑ ｓの素子寸法を大きくする
仁とにより、前記寄生容量Ｃ，Ｄ、Ｃ，，の値がそれぞ
れ大きくなり、また反転増＠（ロ）路ムを構成するＭＯ
８ＦＥＴＯ集子寸法を大きくすることＫよシ前記寄生容
量Ｃ，。の値も大龜くなシ、これらの現象によって■
の収束をかえりて妨げる結果となり畠 ている、すなわち、ζＯ現象がｖｌの収束に及はす影畳
について順を追って説明すれに次のようになる。
に従来ではＶ、の電位の収束を速めｖｏに対するオフセ
”）ｖｏｌを小さくするために、前記ＭＯ８ＦＥＴ Ｑ
ｓの素子寸法を大きくすることによってとのＦＥＴ
Ｑ ｓのオン抵抗値を下げたり、反転増−回路ムを構成
するＭＯＳＦＥＴの素子寸法を大きくして反転増幅回路
Ａのダインを高めたりする方法が採用されている。とこ
ろが、ＭＯ８ＦＥＴ’ Ｑ ｓの素子寸法を大きくする
仁とにより、前記寄生容量Ｃ，Ｄ、Ｃ，，の値がそれぞ
れ大きくなり、また反転増＠（ロ）路ムを構成するＭＯ
８ＦＥＴＯ集子寸法を大きくすることＫよシ前記寄生容
量Ｃ，。の値も大龜くなシ、これらの現象によって■
の収束をかえりて妨げる結果となり畠 ている、すなわち、ζＯ現象がｖｌの収束に及はす影畳
について順を追って説明すれに次のようになる。
■ クロ、り信号φ１が低レベルから高レベルに変化す
る（ Ｍ（ＤＩＦＷ？ Ｑ ａがオン）。
る（ Ｍ（ＤＩＦＷ？ Ｑ ａがオン）。
■ 寄生容量ＣＯＤ ｊ Ｃａｍを介してクロプク信号
φ１の立上り変化分がフィードスルー効果によってｖ、
ＩＶｏ、に乗る。
φ１の立上り変化分がフィードスルー効果によってｖ、
ＩＶｏ、に乗る。
Ｑ）ｖ に乗った高レベルのり９ｆル成分で反転増幅回
＄Ａが作動し、ｖｏ、は急激に低レベルに達する。
＄Ａが作動し、ｖｏ、は急激に低レベルに達する。
■ 反転増幅回路ムの入出力端間の寄生容量Ｃ（、ｏを
介して、フィードスルー効果によりてｖｏ、の低レベル
のリツール成分が反転層＠胞路＾の入力端電位ｖ１に乗
る。
介して、フィードスルー効果によりてｖｏ、の低レベル
のリツール成分が反転層＠胞路＾の入力端電位ｖ１に乗
る。
■ 以下、■、がｖｏに収束するまで■と■の状態が繰
り返される。
り返される。
このように従来では、動作点設定期間にｖｌをｖｏに収
束させるためには弗常に長い期間が必要になり、高速応
答特性を得ることが困難であるという欠点がある。一方
、動作点設定期間を一定に設計した場合は、反転増幅回
路ムの入力端電圧ｖ１が十分にｖｏに収束していない状
態で比較が行なわれるから、この結果、比較分解能を高
くすることができないという欠点がある。
束させるためには弗常に長い期間が必要になり、高速応
答特性を得ることが困難であるという欠点がある。一方
、動作点設定期間を一定に設計した場合は、反転増幅回
路ムの入力端電圧ｖ１が十分にｖｏに収束していない状
態で比較が行なわれるから、この結果、比較分解能を高
くすることができないという欠点がある。
発明の目的
したがって、この発明は、高速応答特性を持ちしかも比
較分解能も十分に高い電圧比較回路を構成することがで
きる増幅回路を提供することにある。
較分解能も十分に高い電圧比較回路を構成することがで
きる増幅回路を提供することにある。
発明の概要
この発明に係る増幅回路は、反転増幅回路の入出力端間
に、この入出力端間を短絡することによって反転増幅回
路の動作点を設定するスイ、チ手段としてのＭＯ８ＦＥ
丁を挿入し、反転増幅回路および上記Ｍ０８ＦＥＴから
なる閉ループ内にローパスフィルタ回路を挿入するよう
にしたものでアリ、上記ローパスフィルタ回路を挿入す
ることによって、上記ＭＯｉｌＦＷ’ｒのゲート・ドレ
イン間、ｆ−）・ソース間および反転増幅回路の入出力
端間にそれぞれ存在する寄生容量を介しての電圧のフィ
ードスルー効果を押さえ、これによりて反転増幅（ロ）
路の入力および出力端電位の振動を抑制して収束を早め
るようにしたものである。
に、この入出力端間を短絡することによって反転増幅回
路の動作点を設定するスイ、チ手段としてのＭＯ８ＦＥ
丁を挿入し、反転増幅回路および上記Ｍ０８ＦＥＴから
なる閉ループ内にローパスフィルタ回路を挿入するよう
にしたものでアリ、上記ローパスフィルタ回路を挿入す
ることによって、上記ＭＯｉｌＦＷ’ｒのゲート・ドレ
イン間、ｆ−）・ソース間および反転増幅回路の入出力
端間にそれぞれ存在する寄生容量を介しての電圧のフィ
ードスルー効果を押さえ、これによりて反転増幅（ロ）
路の入力および出力端電位の振動を抑制して収束を早め
るようにしたものである。
発明の実施例
以下、１向を参照してこの発明の詳細な説明する。第３
図はこの発明に係る増幅回路を従来と同様に電圧比較回
路に実施した場合の回路図であ夛、この、回路が第１図
に示す従来回路と異なる点は、前記１点と反転増幅回路
ムの入力端との間にローパスフィルタ回路’ＩＮが挿入
され、さらＫこの反転増幅回路ムの出力端、！；ＭＯ８
ＦＥＴ Ｑ ｍのソース８との間にもう１つの一一／４
スフイルタ回路ｙ。Ｖ、が挿入されていることにある。
図はこの発明に係る増幅回路を従来と同様に電圧比較回
路に実施した場合の回路図であ夛、この、回路が第１図
に示す従来回路と異なる点は、前記１点と反転増幅回路
ムの入力端との間にローパスフィルタ回路’ＩＮが挿入
され、さらＫこの反転増幅回路ムの出力端、！；ＭＯ８
ＦＥＴ Ｑ ｍのソース８との間にもう１つの一一／４
スフイルタ回路ｙ。Ｖ、が挿入されていることにある。
そして上記両口−パスフィルタ回路’ＩＮ １’００？
での除去成分信号の周波数は、前記電位ＶＣおける振動
周波数以上に設定され、その時定数は通常数ｎＳ、〜１
００ 亀Ｂ、程度の値となる拳上記構成でなる回路では
、前述したＶ、の収束に及ぼす前記各寄生容ｔｃ、Ｄ＃
Ｃ，、、ｃ、。の影醤の説明において、■〜■の状態
の推移の途中でフィードスルー効果によって伝達される
電圧りヴプル成分が、２つのローパスフィルタ回路Ｆ
、Ｆ によって除去または軽減され、この夏Ｎ
Ｏｔｌテ 結果、反転増幅回路Ａの入力端電位Ｖ、および出力端電
位ｖ０１の振動が抑制される。
での除去成分信号の周波数は、前記電位ＶＣおける振動
周波数以上に設定され、その時定数は通常数ｎＳ、〜１
００ 亀Ｂ、程度の値となる拳上記構成でなる回路では
、前述したＶ、の収束に及ぼす前記各寄生容ｔｃ、Ｄ＃
Ｃ，、、ｃ、。の影醤の説明において、■〜■の状態
の推移の途中でフィードスルー効果によって伝達される
電圧りヴプル成分が、２つのローパスフィルタ回路Ｆ
、Ｆ によって除去または軽減され、この夏Ｎ
Ｏｔｌテ 結果、反転増幅回路Ａの入力端電位Ｖ、および出力端電
位ｖ０１の振動が抑制される。
第４図は上記実施例回路において、ｖｌの振動が抑制さ
れる状態を示したタイミングチャートである。第４図か
ら明らかなように上記ローパスフィルタ回路Ｆ 、Ｆ
を設けたことによりＩＮ ＯＵＴ て、ｖｌを速やかに反転増幅回路ｔの動作点■。
れる状態を示したタイミングチャートである。第４図か
ら明らかなように上記ローパスフィルタ回路Ｆ 、Ｆ
を設けたことによりＩＮ ＯＵＴ て、ｖｌを速やかに反転増幅回路ｔの動作点■。
に収束することができるから、動作点設定期間を短かく
することができ、この結果、高速応答特性を得ることが
てきる。
することができ、この結果、高速応答特性を得ることが
てきる。
また、一定の時間に動作点設定期間を限って妙計した場
合、■、Ｆｉ速やかにｖｏに収束させることができるた
め、■、に生じるオ７セ、）ｖｏ。
合、■、Ｆｉ速やかにｖｏに収束させることができるた
め、■、に生じるオ７セ、）ｖｏ。
は極めて小さくできる。ｔたＶ、の振動現象もほとんど
ないから、連続した比較動作の場合にも安定した比較動
作を奥行することができ、結果的に十分に高い分解能を
得ることができる。
ないから、連続した比較動作の場合にも安定した比較動
作を奥行することができ、結果的に十分に高い分解能を
得ることができる。
第５図（、）及び伽）は上記奥施例回路に設けられるロ
ーパスフィルタ回路’ＩＮまたはＦ。□の勢価回路図で
ある。図示するようにこのローパスフィルタ回路Ｆ
、Ｆ ＃ｉ、抵抗成分Ｒと容量Ｉｌｌ Ｏ
Ｕテ 成分ＣとからなるＣ８フィルタ回路であ夛、その具体的
な断面構成Ｆｉ第６図（、）ないしく＠）に示す通りで
ある。
ーパスフィルタ回路’ＩＮまたはＦ。□の勢価回路図で
ある。図示するようにこのローパスフィルタ回路Ｆ
、Ｆ ＃ｉ、抵抗成分Ｒと容量Ｉｌｌ Ｏ
Ｕテ 成分ＣとからなるＣ８フィルタ回路であ夛、その具体的
な断面構成Ｆｉ第６図（、）ないしく＠）に示す通りで
ある。
第６図（・）に示す−Ｊは、−力場電型の半導体基体Ｊ
１の一部表面領域城に他方導電型の拡散領域、１２を形
成し、この拡散領域１２における抵□ 抗成分を上
記Ｒとして用いるとともに、拡散領域Ｊ２と基体１１と
の閏の寄生接合容量および基体１１上に絶縁膜を介して
設けられる導電体層Ｊ３と拡散領域１２との間の寄生容
量皓を上記Ｃとして用いるようにしたものである。
１の一部表面領域城に他方導電型の拡散領域、１２を形
成し、この拡散領域１２における抵□ 抗成分を上
記Ｒとして用いるとともに、拡散領域Ｊ２と基体１１と
の閏の寄生接合容量および基体１１上に絶縁膜を介して
設けられる導電体層Ｊ３と拡散領域１２との間の寄生容
量皓を上記Ｃとして用いるようにしたものである。
第６１伽）Ｋ示すものは、−力場電型の半導体基体１１
の一部表面領域に他方導電型の拡散領域１２を形成し、
この拡散領域１２における抵抗成分を上記Ｒとして用い
るとともに、拡散領域１２と基体１１との間の寄生接合
容量を上記Ｃとして用いるようにしたものである・第６
図（、）に示すものは、−力場電型の半導体基体１１の
赤面領域にソース、ドレインとなる一対の他方導電型の
拡散領域１４に、１４１１を形成するとともに基体１１
の表面にｒ−）電極りを形成してＭＯｇＦＥＴを構成し
、このｒ−）ノ５にバイアス電圧Ｖ、を印加して一対の
拡散領域１４Ａ、１４Ｂ間に反転層を形成して、この反
転層における抵抗成分を上記Ｒとして用いるとともに、
拡散領域１４１．１４Ｂそれぞれと基体１１との間の寄
生接合容量を上記Ｃとして用いるようにしたものである
。このように！Ｊ！ＩＩＫ半導体基体上に上記フィルタ
回路を構成する場合には、各鉋の寄生容量か実質的に付
随しているので、抵抗素子のみ形成すればよいことが多
い。
の一部表面領域に他方導電型の拡散領域１２を形成し、
この拡散領域１２における抵抗成分を上記Ｒとして用い
るとともに、拡散領域１２と基体１１との間の寄生接合
容量を上記Ｃとして用いるようにしたものである・第６
図（、）に示すものは、−力場電型の半導体基体１１の
赤面領域にソース、ドレインとなる一対の他方導電型の
拡散領域１４に、１４１１を形成するとともに基体１１
の表面にｒ−）電極りを形成してＭＯｇＦＥＴを構成し
、このｒ−）ノ５にバイアス電圧Ｖ、を印加して一対の
拡散領域１４Ａ、１４Ｂ間に反転層を形成して、この反
転層における抵抗成分を上記Ｒとして用いるとともに、
拡散領域１４１．１４Ｂそれぞれと基体１１との間の寄
生接合容量を上記Ｃとして用いるようにしたものである
。このように！Ｊ！ＩＩＫ半導体基体上に上記フィルタ
回路を構成する場合には、各鉋の寄生容量か実質的に付
随しているので、抵抗素子のみ形成すればよいことが多
い。
また、仁の抵抗素子は拡散領域として形成する代りに、
九とえば半導体基体上に絶縁膜を介して４リシリコン層
の如ｔ！４のを設置して形成してもよい。
九とえば半導体基体上に絶縁膜を介して４リシリコン層
の如ｔ！４のを設置して形成してもよい。
なお、この発ＩｊＩｊＦｉ上記実施例に＠定されるもの
ではなく、たとえば上記ｌ！施例では、ａ点と反転増幅
回路ムの入力端との関ＫＣｌ−ブスフィルタ回路Ｆ１ヨ
を挿入しさらに反転増幅回路ムの出力端とＭＯｇＦＥＴ
Ｑ ａのソースＳとの間にもう１つのローパスフィル
タ回路Ｆ。Ｕ、を挿入して、反転増幅回路ムとＭＯＩＩ
ＦＩＴ Ｑ ｓからなる閉ループ内の反転増幅回路ムの
入力端側および出力端側それぞれにロー／ぐスフィルタ
回路を挿入する場合について説明したが、これは反転増
幅回路ムの入力端側もしくは出力端飼のいずれか一方だ
け設けても十分な効果を得ることができる。なぜならは
、この発明の主旨は、反転増幅回路ムの入出力端間の寄
生容量Ｃ６゜と反転増幅回路Ａの増幅作用との共同効果
による非ｌｓ型振動の減衰波形をよりなめらかＫするた
めに、振動周波数相蟲の電圧り、プル成分を除去するこ
とであるから、どちらか一方のローパスフィルタ回路の
みを設けることでも同様の効果を得ることができる。
ではなく、たとえば上記ｌ！施例では、ａ点と反転増幅
回路ムの入力端との関ＫＣｌ−ブスフィルタ回路Ｆ１ヨ
を挿入しさらに反転増幅回路ムの出力端とＭＯｇＦＥＴ
Ｑ ａのソースＳとの間にもう１つのローパスフィル
タ回路Ｆ。Ｕ、を挿入して、反転増幅回路ムとＭＯＩＩ
ＦＩＴ Ｑ ｓからなる閉ループ内の反転増幅回路ムの
入力端側および出力端側それぞれにロー／ぐスフィルタ
回路を挿入する場合について説明したが、これは反転増
幅回路ムの入力端側もしくは出力端飼のいずれか一方だ
け設けても十分な効果を得ることができる。なぜならは
、この発明の主旨は、反転増幅回路ムの入出力端間の寄
生容量Ｃ６゜と反転増幅回路Ａの増幅作用との共同効果
による非ｌｓ型振動の減衰波形をよりなめらかＫするた
めに、振動周波数相蟲の電圧り、プル成分を除去するこ
とであるから、どちらか一方のローパスフィルタ回路の
みを設けることでも同様の効果を得ることができる。
また、上記実施例では反転増幅回路ムの入出力端間を短
絡する手段としてｎチャネルのＭＯｇＦＥＴ Ｑ ｓを
用いたが、このＭＯｇＦＥＴ Ｑｓの代りにｐチャネル
−Ａ ＭＯｇＦＥＴあるいはパイ４−ラトランジスタ等
を用いてもよい。
絡する手段としてｎチャネルのＭＯｇＦＥＴ Ｑ ｓを
用いたが、このＭＯｇＦＥＴ Ｑｓの代りにｐチャネル
−Ａ ＭＯｇＦＥＴあるいはパイ４−ラトランジスタ等
を用いてもよい。
発明の詳細
な説明したようにこの発Ｆ１４によれは、高速応答特性
を持ちしかも比較分解能も十分に高い電圧比較回路を＃
ｊＩ成することができる増−回路を提供できる。
を持ちしかも比較分解能も十分に高い電圧比較回路を＃
ｊＩ成することができる増−回路を提供できる。
第１図Ｆｉ徒米の電圧比較回路の回路図、第２図はその
動作の一例管示すタイミングチャート、第３図はこの発
明の一実施例の構成を示す回路図、ｊｉ４４図はその動
作の一例を示すタイミングチャート、第５図（、） 、
（ｂ）は上記実施例油路で用いられるローノ（スフィ
ルタ回路の等価回路図、ｉ６図（、）ないしく、）は同
ｐ−パスフィルタ回路を具体的に示す断面図。 ・・・抵抗数分、Ｃ・・・容量成分、１ノ・−半導体基
体、ノ２．Ｊ４・・・拡散領域、１３−・・導電体層、
１５・・・ｆｆ−）−極。 出１人代理人 弁理士 鈴′江 武 彦第３図 φ３ 動 第４ｒｌＡ 第５ＩＯ （ａ） （ｂ）
動作の一例管示すタイミングチャート、第３図はこの発
明の一実施例の構成を示す回路図、ｊｉ４４図はその動
作の一例を示すタイミングチャート、第５図（、） 、
（ｂ）は上記実施例油路で用いられるローノ（スフィ
ルタ回路の等価回路図、ｉ６図（、）ないしく、）は同
ｐ−パスフィルタ回路を具体的に示す断面図。 ・・・抵抗数分、Ｃ・・・容量成分、１ノ・−半導体基
体、ノ２．Ｊ４・・・拡散領域、１３−・・導電体層、
１５・・・ｆｆ−）−極。 出１人代理人 弁理士 鈴′江 武 彦第３図 φ３ 動 第４ｒｌＡ 第５ＩＯ （ａ） （ｂ）
Claims (7)
- （１） 増幅手段と、この増幅手段の入出力間を短絡
することによりこの増幅手段の動作点を設定するスイッ
チ手段と、上記増幅手段および上ｉロスイ、チ手段から
なる閉ループ内に挿入される少なくとも１つのローパス
フィルタ回路とを具備したことを％微とする増ｓ１ｍ。 - （２） かノ記増幅手段がＭＯＳＦＥＴによって構成
された特許請求の範１ｌｉ１第１項、ｌＩＣ記載の増幅
回路。 - （３） 前記スイッチ手Ｒ−１Ｅ′Ｍｏａｒｇｔによ
りて構成された特許請求の範囲第１項に記載の増幅回路
。 - （４） 前記ローパスフィルタ回路が抵抗成分と′６
蓋成分とからなるＣＲフィルタ回路である特′齢ｉ求の
範囲第１項に記載の増幅−路。 - （５）前記容量成分が寄生容量である特許請求の範囲第
４項に記載の増−回路。 - （６）前記ローパスフィルタ回路が半導体基体内に抵抗
素子を形成するととＫより構成される特許請求の範囲第
１項に記載の増幅回路。 - （７）前記ローパスフィルタ回路が半導体基体内にＭＯ
ＳＦＥＴを形成することによシ桐成される特許請求の範
囲第１項に記載の増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004730A JPS58121809A (ja) | 1982-01-14 | 1982-01-14 | 増幅回路 |
| US06/455,797 US4656429A (en) | 1982-01-14 | 1983-01-05 | Voltage comparison circuit with ripple component elimination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004730A JPS58121809A (ja) | 1982-01-14 | 1982-01-14 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121809A true JPS58121809A (ja) | 1983-07-20 |
| JPH0381323B2 JPH0381323B2 (ja) | 1991-12-27 |
Family
ID=11592009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004730A Granted JPS58121809A (ja) | 1982-01-14 | 1982-01-14 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4656429A (ja) |
| JP (1) | JPS58121809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104698871A (zh) * | 2013-12-04 | 2015-06-10 | 无锡华润上华半导体有限公司 | 一种传感器控制电路和电子装置 |
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| US5113091A (en) * | 1988-05-20 | 1992-05-12 | Texas Instruments Incorporated | Apparatus and method for comparing signals |
| US5165058A (en) * | 1990-07-05 | 1992-11-17 | Motorola, Inc. | Voltage comparator with sample hold circuit |
| US5084634A (en) * | 1990-10-24 | 1992-01-28 | Burr-Brown Corporation | Dynamic input sampling switch for CDACS |
| JPH05196659A (ja) * | 1991-11-08 | 1993-08-06 | Yamaha Corp | チョッパ型比較器 |
| JPH0685653A (ja) * | 1992-05-06 | 1994-03-25 | Sgs Thomson Microelectron Inc | バスキーパ特徴を有するレシーバ回路 |
| JP2944302B2 (ja) * | 1992-05-27 | 1999-09-06 | 株式会社沖エル・エス・アイ・テクノロジ関西 | サンプリング回路 |
| US5397936A (en) * | 1993-05-03 | 1995-03-14 | Industrial Technology Research Institute | Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters |
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| JPS56141617A (en) * | 1980-04-08 | 1981-11-05 | Mitsubishi Electric Corp | Comparator circuit |
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| JPS5672510A (en) * | 1979-11-20 | 1981-06-16 | Toshiba Corp | Muting circuit |
| US4323798A (en) * | 1980-04-18 | 1982-04-06 | The United States Of America As Represented By The Secretary Of The Air Force | Fast operating switchable operational amplifier driven circuits |
| US4461965A (en) * | 1980-08-18 | 1984-07-24 | National Semiconductor Corporation | High speed CMOS sense amplifier |
-
1982
- 1982-01-14 JP JP57004730A patent/JPS58121809A/ja active Granted
-
1983
- 1983-01-05 US US06/455,797 patent/US4656429A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381323B2 (ja) | 1991-12-27 |
| US4656429A (en) | 1987-04-07 |
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