JPH08130422A - 最大電圧スイングを有する交換演算増幅器を使用する低電圧交換キャパシタンス回路 - Google Patents

Abstract

(57)【要約】 【目的】 電荷のロスがなくかつ動的特性が保持される
交換キャパシタンス回路を提供する。 【構成】 交換キャパシタンス（Ｃ１）の入力スイッチ
として交換演算増幅器（Ａ１）を使用する交換キャパシ
タンス回路に、該交換演算増幅器のターンオフフェーズ
間に、該交換演算増幅器の出力（Ｖ_dc-out）をサプライ
電圧（Ｖ_dd）にスイッチングする第３のスイッチ（Ｓ
２）と、該交換演算増幅器のターンオンフェーズの間
に、前記交換キャパシタンスの前記出力ノードをグラウ
ンドにスイッチグする第４のスイッチ（Ｓ３）を装着す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意のシグナル条件下
で入力スイッチの高導電度を確保するために所謂交換(s
witched)演算増幅器を少なくとも入力スイッチとして使
用する低サプライ電圧及び低電力吸収のための交換キャ
パシタンスに関する。

【０００２】

【従来技術及びその問題点】交換キャパシタンス回路
は、極度に低い歪み性及び容易な集積性のためシグナル
加工で広く使用されている。一般に任意の種類のフィル
ターが交換キャパシタンス回路によりに形成される。典
型的にはバッテリーで電力供給される回路である低サプ
ライ電圧及び低電流吸収の用途では、約1.5 Ｖのレベル
まで低くなった比較的低いサプライ電圧で回路に電力供
給を行なうことを要求されることがしばしば生ずる。こ
れらの条件では、一般的には電界効果トランジスター
（ＦＥＴ）により更に一般的にはＭＯＳＦＥＴにより構
成されるスイッチの効果的な駆動を確保することが問題
になる。実際に仮にサプライ電圧が電界効果トランジス
ターのスレッショルド電圧のそれに匹敵するレベルに降
下すると、図１に示されたようなインテグレーターとし
ての従来の交換キャパシタンス回路の正確な機能は迅速
に損なわれる。実際にその過駆動電圧が入力シグナルに
依存する入力スイッチＳ１の正確な動作を確保するため
には、回路の動作の動的範囲が大きく減少する。

【０００３】スイッチに及び特に入力スイッチＳ１に入
力シグナルの任意の条件下の高コンダクタンスを確保す
るために提案されている問題点に関する解決法は、低ス
レッショルドトランジスターによりスイッチを実現する
ための特殊な製造技術の使用か又はそれによりスイッチ
を好適に過駆動にするクロック電圧を増倍するための特
殊な回路（電圧マルチプライヤー）を使用するかのいず
れかによる。この第２のアプローチは、低スレッショル
ド集積デバイス形成のための製造プロセスの複雑化を回
避するが、一方では専用の電圧マルチプライヤーの集積
化を必要とする。その後、交換演算増幅器の使用に基づ
く交換構造「交換演算増幅器」の使用に基づく代替解決
法がＭ．ステイヤールト、Ｊ．クロルス及びＳ．ゴガー
ルトによりＩＥＥＥ Ｐｒｏｃに「交換演算増幅器、非
常に低い電圧で完全な交換キャパシターフィルターを実
現するための技術」と題する記事として提示された。

【０００４】この新規なアプローチによると、スイッチ
に及び特に入力スイッチＳ１に任意の入力シグナル条件
下で高導電性を確保するために、入力スイッチＳ１とし
て従来使用されたＭＯＳＦＥＴ構造典型的にはＣＭＯＳ
ゲートを、専用スイッチによりターンオン及びオフに駆
動する交換演算増幅器で置換している。前記交換キャパ
シタンス構造を構成する他のスイッチは、ＣＭＯＳ構造
の使用を必ずしも必要とすることなく、例えばＮ−チャ
ンネル又はＰ−チャンネルトランジスター等の同じタイ
プのトランジスターで実現できる。この技術を例示する
ために、図２は、入力トランジスターＳ１の機能が交換
演算増幅器Ａ１により行なわれる図１に示した回路と機
能的に等価の従来の交換キャパシタンス集積回路を示し
ている。

【０００５】交換キャパシタンス回路の入力スイッチと
しての交換演算増幅器の使用は、従来技術の回路と比較
して決定的な利点を提供するが、任意の条件下でスイッ
チのターンオフを確保する必要性と両立して任意の動作
条件下で回路の動的特性を最大にすることはできない。
図２の回路において電圧Ｖ_ref をＶ_dc-outに等しくする
と、スイッチのターンオフを確保しながら、得られる最
大電圧スイングが２に等しくなる（Ｖ_ref −Ｖ_dsat）。
他方入力スイッチの高導電度を確保するために、Ｖ_ref
はＮ−チャンネルスイッチの最低可能レベルに、又はＰ
−チャンネルスイッチの最高可能レベルに位置させなけ
ればならない。しかしこの方法では、回路で使用される
演算増幅器（Ａ１及びＡ２）の動的特性が顕著に減少す
る。換言すると、値Ｖ_dc-outはＶ_ref 値に関連し、従っ
て交換キャパシタンス回路の意図する動作条件に厳格に
関連する妥協的な選択を課している。

【０００６】ブーストタイミングシグナルを必要とせ
ず、一方入力シグナルの任意の条件下で最大電圧スイン
グに実質的に等しい動的挙動つまりレール−レール動的
特性を確保する、低サプライ電圧及び低電流吸収用に適
した交換キャパシタンス回路の追求を行なった本発明者
らは、「Electronic Letters」の1994年３月３日の第３
巻第５号に「低電圧ＳＣ回路用の設計戦略」と題する記
事を掲載した。基本的にこの記事で提案された解決法
は、入力構造として、交換演算増幅器を使用し、該演算
増幅器の入力共通モード電圧は、スイッチの正確な動作
と最大動的範囲を可能にすることの両者を確保するため
にゼロにされる。入力共通モード電圧のこのようなゼロ
値は、同じ入力交換演算増幅器の出力共通モード電圧の
「先行した知識」により、電荷注入の機構を通して仮想
グラウンド電圧を調節することにより課される。上記記
事で述べた回路の一態様を表す図３のダイアグラムに示
したように、入力共通モード電圧をゼロにすることは、
各スイッチング時に交換キャパシタンスＣ１の出力ノー
ドＮ２に電荷を注入するために適した付加キャパシター
Ｃ_dcにより達成され、該キャパシターＣ_dcはスイッチ対
Ｓ５及びＳ６により交互にサプライ電圧Ｖ_ddからグラウ
ンドへスイッチされる。該回路はクロックフェーズ対１
及び２によりコントロールされる。

【０００７】上記記事で述べた図３の回路が、ブースト
駆動クロックフェーズの発生を必要とすることなく、最
大動的範囲及び比較的低いサプライ電圧を確保できるに
もかかわらず、それは幾つかの欠点を有している。ある
スイッチングの瞬間に（インテグレーションフェーズ）
キャパシタンスＣ１及びＣ２はある値に、より正確には
キャパシターＣ１は入力演算増幅器Ａ１の入力ノードの
電圧に、かつ回路のＳ構造の演算増幅器Ａ２のフィード
バック（集積）キャパシターＣ２は回路のつまり演算増
幅器Ａ２の出力ノードの電圧に充電される。該スイッチ
ングの瞬間の直後に、キャパシターＣ１及びＣ２の正に
充電された電機子はグラウンドに接続され、従ってキャ
パシターの他の電機子（つまりクロックフェーズ１のス
タート時のノードＮ１及びクロックフェーズ２のスター
ト時のノードＮ２）は負の電圧を取るようにされる（グ
ラウンド値未満）。

【０００８】特にコントロールフェーズ２のスタート時
のノードＮ２、及びフェーズ１のスタート時の入力演算
増幅器Ａ１の出力ノードＮ１は負の電圧（グラウンド値
未満）を取るようにされる。スイッチＳ４及びＳ２が接
地基板に集積されたＮ−チャンネル電界効果トランジス
ターで形成されていると、集積Ｎ−チャンネルスイッチ
（トランジスター）の電流ターミナルの負の電圧（グラ
ウンド値未満）におけるバイアスが、トランジスターの
ソース又はドレーンノードと基板間の接合の直接バイア
スを生じさせ、従って基板自身を通る電荷の（従ってシ
グナルの）ロスを決定する。

【０００９】このような効果がある状態から他の状態へ
のトランジションの間にのみ起こるとしても、シグナル
のロスは交換キャパシタンス回路（ＳＣ）の固有の正確
性を劣化させるために十分であり、これは多くの用途で
受け入れられない。他方、上記したシグナルの劣化の問
題点の簡単な解決法は、Ｃ_dcキャパシタンスを、交換キ
ャパシタンス回路の入力及び出力構造のそれぞれの演算
増幅器Ａ１及びＡ２の入力をゼロ（グラウンド）レベル
より高くバイアスするようにディメンジョンを決定する
ことであるが、これによると再度動的範囲が減少する。

【００１０】

【発明の目的】本発明の主目的は、既知の回路の上述し
た欠点及び／又は限界を有しない改良された交換キャパ
シタンス回路を提供することである。

【００１１】

【発明の構成】本発明の第１の態様によると、交換キャ
パシタンス回路の入力交換演算増幅器構造の出力を、前
記記事で述べた回路の場合のグラウンド値にする代わり
に、サプライ電圧Ｖ_ddにスイッチする。これは、サプラ
イ電圧Ｖ_ddに接続された基板中の専用集積Ｐ−チャンネ
ルスイッチを使用することにより達成され、所謂「ボデ
ィ効果」が除かれる。これにより、入力演算増幅器Ａ１
の出力ノードは、交換演算増幅器がオフのときの動作の
間に負の電圧を取らない。更にＶ_dd／２電圧を合計する
代わりに差し引くために、バイアスキャパシターＣ_dcを
それぞれサプライノード及びグラウンドへ接続する２個
のスイッチを駆動するクロックフェーズを交換する。

【００１２】その結果、交換キャパシタンススイッチ１
及びそして最終的には集積出力段（第２の演算増幅器）
のフィードバックキャパシタンスの両者が、スイッチン
グの間に入力演算増幅器の出力ノードの及び交換キャパ
シタンスＣ１の出力ノードのポテンシャルが上昇するよ
うに機能し、従って集積スイッチのそれぞれの基板を通
しての任意の電荷のロスを防止する。入力共通モードを
コントロールするキャパシタンスＣ_dcはスイッチングの
間に仮想グラウンドノードから負の値にし、換言すると
実質的に負のスパイクを発生させる。本発明の他の態様
によると、これらの負のスパイクが全体として集積回路
の正確な動作を阻害し及び／又は不利となる場合には、
交換キャパシタンスの出力ノードとグラウンド間にキャ
パシタンスを付加することによりこれらのスパイクの振
幅を減少させ、これによりスイッチングの瞬間にＣ_dcキ
ャパシターにより前記ノードに注入された電荷を大きい
キャパシタンス上に分布させる。

【００１３】本発明の更に他の態様によると、交換演算
増幅器のターンオンを予期し従って交換キャパシタンス
Ｃ１の仮想グラウンドノードへの接続を遅らせることに
より、前記負のスパイクの振幅を強く抑制できる。これ
は、対応するスイッチを好適に遅らせた（又は予期され
た）クロックフェーズシグナルで駆動することにより容
易に得られる。実際にこれらの予期された接続の寄与
は、スイッチングの間の交換キャパシタンスの出力ノー
ドのポテンシャルを上昇させる傾向にある。これにより
バイアスキャパシターＣ_dcの接続、従って交換キャパシ
タンスの出力ノードへの引き続く電荷注入が遅れ、従っ
て入力共通モードが調節され、一方比較的減少した振幅
の負のスパイクが製造される。

【００１４】本発明の別の特徴及び利点が添付図面を参
照しながら行なう引き続く重要な態様の説明を通して明
らかになるであろう。図１は、従来技術によるＣＭＯＳ
スイッチを使用するＳＣ集積回路の従来のダイアグラム
を示す。図２は、図１の回路に機能的に類似する交換キ
ャパシタンス回路を示し、ここでは入力スイッチの機能
は既知の技術に従って交換演算増幅器構造により行なわ
れる。図３は、より最近の発展した技術による、最大動
的範囲可能にするために適した図１及び図２の回路と機
能的に類似する回路を示す。図４は、本発明に従って構
成された回路の基本的なダイアグラムである。図５は、
本発明の一態様による、図４の回路のコントロールクロ
ックフェーズのダイアグラムである。図６は、完全な差
動状態で実現される本発明の回路を示す基本的なダイア
グラムである。

【００１５】本発明の好ましい態様により構成された交
換キャパシタンス集積回路が図４に示されている。図か
ら判るように、スイッチ集積２はノードＮ１を、図３の
既知回路でのグラウンドの代わりに、サプライ電圧Ｖ_dd
に接続している。更にバイアスキャパシターＣ_dcをＶ_dd
又はグラウンドへ接続するスイッチＳ５及びＳ６の駆動
クロックフェーズは交換され、図３の既知回路の場合の
ようにそれを合計する代わりにＶ_dd／２に等しい電圧を
機能的に差し引く。その結果、入力演算増幅器Ａ１の出
力ノードＮ１は、交換演算増幅器がオフであるフェーズ
の間、負の（グラウンド値未満）電圧を取らずにＶ_dd−
Ｖｏで与えられる電圧を取る。これにより出力集積段の
（つまり第２の交換演算増幅器Ａ２の）フィードバック
キャパシターＣ２は電荷をロスしない。

【００１６】従って出力集積段のフィードバックキャパ
シタンスＣ２だけでなくサンプリングキャパシタンスＣ
１も、スイッチングの間に、ノードＮ１及びＮ２のポテ
ンシャルがスイッチＳ２、Ｓ３及びＳ４のそれぞれの基
板を通しての電荷のロスを防止するために上昇するよう
に、機能する。他方入力共通モードを固定するために、
キャパシターＣ_dcは演算増幅器Ａ２の仮想グラウンドを
スイッチングの瞬間に負の（グラウンド値未満）電圧に
し、これにより負の電圧スパイクを生成する。これが受
容できない場合は常に、発生するスパイクの振幅を、本
発明の他の回路配置の単独又は組合せ作用を通して顕著
に減少させることができる。本発明のこれらの他の態様
のうちの第１の態様によると、キャパシターＣ_dcにより
行なわれる電荷注入によりノードＮ２に生成するスイッ
チングスパイクの振幅は、図４に示すようにノードＮ２
とグラウンド間に接続されたキャパシターＣ_stを付加す
ることにより強く抑制される。

【００１７】これによりバイアスキャパシターＣ_dcによ
り注入された電荷は増加したキャパシタンス上に分布
し、従ってスイッチングの瞬間にノードＮ２は負の（グ
ラウンド値未満）ポテンシャルであるがバッファキャパ
シタンスＣ_stの導入のない場合の結果と比較して大きく
減少した振幅を取る。負のスイッチングスパイクの振幅
を減少させるために適した本発明の回路の他の態様は、
スイッチＳ６、Ｓ４及びＳ３を通して交換キャパシタン
スＣ１を仮想グラウンドへ接続する瞬間として参照され
るように、入力交換演算増幅器Ａ１の及び出力交換演算
増幅器Ａ２のターンオンを予期することから成る。

【００１８】勿論、これは演算増幅器Ａ１及びＡ２をタ
ーンオンしスイッチＳ５及びＳ２を駆動する一連のクロ
ックフェーズシグナルに関して好適に遅れたクロックフ
ェーズシグナルでスイッチを駆動することにより容易に
実現できる。本発明のこのような好ましい態様による駆
動クロックシグナルの直接フェーズが図５に示されてい
る。図示の例では、サプライ電圧Ｖ_ddに向かうスイッチ
Ｓ２がサプライ電圧Ｖ_ddに接続された基板を有するＰ−
チャンネル電界効果トランジスターで実現され、従って
該トランジスターは所謂「ボディ効果」により影響され
ない。

【００１９】本発明の改良されたＳＣ回路は、ブースト
コントロールフェーズなしにかつ通常低サプライ電圧の
用途で意図されるような最大動的範囲（レール−レー
ル）でかつ減少した電流吸収で機能する一方、ターンオ
ンスイッチの基板を通しての電荷のロスを除去すること
により、ＳＣ構造に課される限界内で電流の正確性を保
持する。本発明の交換キャパシタンス回路は、クロック
フェーズの間のみに出力シグナルを提供する。

【００２０】高オーダーのフィルターを設計するために
は、他の段を付加することにより符号の反転を行なうこ
とがしばしば必要になる。これらの場合で考慮されるべ
き他の態様は、電荷注入キャパシターＣ_dcによるスイッ
チングフェーズで生ずることのあるエラーにより生ずる
オフセットの増加である。これらの両限界は図６に示し
たように完全な差動回路トポロジーを適用することによ
り除去できる。Ｖ_ref ＝０、Ｖ_dc-in ＝０及びＶ_dc-out
＝Ｖ_dd／２を選択することにより、動的範囲は図４のシ
ングルエンド回路の場合と比較して２倍になる。更に完
全な差動トポロジーの回路により、シグナルのラインを
単に交差させることにより出力シグナルの符号を反転す
るオプションを本来的に利用できる。最後にスイッチ
（特にバイアスキャパシターＣ_dcを接続するスイッチ）
のスイッチングにより生ずる全てのエラーは共通モード
と考えることができ、差動出力シグナルの正確性に影響
を与えない。

【図面の簡単な説明】

【図１】従来技術によるＣＭＯＳスイッチを使用するＳ
Ｃ集積回路の従来のダイアグラム。

【図２】図１の回路に機能的に類似する交換キャパシタ
ンス回路のダイアグラム。

【図３】図１及び図２の回路と機能的に類似する回路の
ダイアグラム。

【図４】本発明に従って構成された回路の基本的なダイ
アグラム。

【図５】本発明の一態様による、図４の回路のコントロ
ールクロックフェーズのダイアグラム。

【図６】完全な差動状態で実現される本発明の回路を示
す基本的なダイアグラム。

【符号の説明】

Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６・・・スイッチ Ａ１、
Ａ２・・・演算増幅器 Ｃ１・・・交換キャパシタンス Ｖ_dd・・・サプライ電
圧 Ｖ_dc-out・・・出力電圧 Ｃ_dc・・・バイアスキャ
パシター

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレア・バスキロット イタリア国 トルトナ 15057 コルソ・ アレッサンドリア 166 (72)発明者 アンジェロ・ナガリ イタリア国 チラベーニャ 27024 ヴィ ア・グラムシ 67

Claims (6)

【特許請求の範囲】
1. 【請求項１】 交換キャパシタンス（Ｃ１）の入力スイ
   ッチとして交換演算増幅器（Ａ１）を使用し、かつ前記
   交換キャパシタンス（Ｃ１）の放電の参照電圧の予備設
   定レベルから前記交換演算増幅器（Ａ１）の出力ＤＣ電
   圧（Ｖ_dc-out）の限定可能なレベルを解放しかつ前記演
   算増幅器（Ａ１）の出力ＤＣ電圧（Ｖ_dc-out）の前記レ
   ベルをサプライ電圧（Ｖ_dd）の約半分に対応する値に固
   定する手段を有し、かつ該手段が、前記交換キャパシタ
   ンス（Ｃ１）の出力に接続された１つの電機子と、第１
   のスイッチ（Ｓ５）を通してサプライノード（Ｖ_dd）へ
   かつ第２のスイッチ（Ｓ６）を通してグラウンドへ接続
   可能な他の電機子を有するバイアスキャパシター
   （Ｃ_dc）を含んで成る、ブーストされていないクロック
   フェーズで機能する交換キャパシタンス回路において、 前記交換演算増幅器（Ａ１）のターンオフフェーズ間
   に、該交換演算増幅器（Ａ１）の出力（Ｖ_dc-out）をサ
   プライ電圧（Ｖ_dd）にスイッチングする第３のスイッチ
   （Ｓ２）、 前記交換演算増幅器（Ａ１）のターンオンフェーズの間
   に、前記交換キャパシタンス（Ｃ１）の前記出力ノード
   をグラウンドにスイッチグする第４のスイッチ（Ｓ３）
   を含んで成ることを特徴とする交換キャパシタンス回
   路。
2. 【請求項２】 前記交換キャパシタンス（Ｃ１）の出力
   ノードとグラウンド間に接続されたバッファキャパシタ
   ー（Ｃ_st）を更に含んで成る請求項１に記載の回路。
3. 【請求項３】 グラウンドに接続された非反転入力及び
   第５のスイッチ（Ｓ４）を通して交換キャパシタンス
   （Ｃ１）の出力ノードに接続された反転入力を有する第
   ２の交換演算増幅器（Ａ２）から成る出力スイッチ構造
   を含んで成る請求項１に記載の回路。
4. 【請求項４】 前記第４のスイッチ（Ｓ３）が前記第１
   のスイッチ（Ｓ５）の及び前記入力演算増幅器（Ａ１）
   のターンオン及びオフ用のスイッチの開閉に関してある
   リード時間だけ開閉し、ここで前記第２のスイッチ（Ｓ
   ６）及び第５のスイッチ（Ｓ４）が前記第３のスイッチ
   （Ｓ２）の及び前記第２の交換演算増幅器（Ａ２）のタ
   ーンオン及びオフ用のスイッチの開閉に関してあるリー
   ド時間で互いに同位相で開閉される請求項３に記載の回
   路。
5. 【請求項５】 前記第１のスイッチ（Ｓ５）及び前記第
   ３のスイッチ（Ｓ２）の各々が、Ｐ−チャンネル電界効
   果トランジスターで構成され、前記第２（Ｓ６）、第４
   （Ｓ３）及び前記第５のスイッチ（Ｓ４）の各々が、Ｎ
   −チャンネル電界効果トランジスターで構成されている
   請求項３に記載の回路。
6. 【請求項６】 入力交換演算増幅器の２個の差動出力の
   各々用の前記手段及び前記スイッチをコピーすることに
   より、各々が交換キャパシタンスを駆動する完全な差動
   形態を構成している請求項１に記載の回路。