JPH1188722A - 位相調整装置、位相調整方法及び表示装置 - Google Patents
位相調整装置、位相調整方法及び表示装置Info
- Publication number
- JPH1188722A JPH1188722A JP9237202A JP23720297A JPH1188722A JP H1188722 A JPH1188722 A JP H1188722A JP 9237202 A JP9237202 A JP 9237202A JP 23720297 A JP23720297 A JP 23720297A JP H1188722 A JPH1188722 A JP H1188722A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- clock
- image
- image signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000010355 oscillation Effects 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Synchronizing For Television (AREA)
- Picture Signal Circuits (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Studio Circuits (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
調整装置、位相調整方法及び表示装置を実現しようとす
るものである。 【解決手段】表示画面の各水平ライン毎に発生する当該
水平ラインの画素数と同数のクロツクに基づいて、表示
画面に画像表示される画像信号の位相を調整する位相調
整装置、位相調整方法及び表示装置において、画像の任
意の水平ラインにおける所定の2画素間のクロツク数を
複数のフレームに亘つてカウントするカウント手段と、
当該カウント手段のカウント結果に基づいて、クロツク
の位相を画像信号の位相と一致するように調整する位相
調整手段とを設けたことにより、使い勝手を格段的に向
上させることができる。
Description
4) (2)本実施の形態による位相調整処理手順(図5及び
図6) (3)本実施の形態による動作及び効果 (4)他の実施の形態(図7及び図8) 発明の効果
相調整方法並びに表示装置に関し、例えばコンピユータ
のビデオ出力のような離散的画素構造をもつ映像信号を
表示する表示装置に適用して好適なものである。
的画素構造を有する画像信号に基づく画像を表示する表
示装置として、LCD(Liquid Crystal Display)や、
PDP(Plasma Display Panel)等の表示デバイスを用
いたものがある。
A(Video Graphics Array)信号やSVGA(Super VG
A )信号等の代表的な信号規格に対応するH(水平)及
びV(垂直)サイズやH及びVシフト等の値が予めメモ
リ等の記憶手段に格納されており、動作時には入力した
画像信号の種類をH同期信号及びV同期信号の極性や周
波数で判別し、対応するH及びVサイズやH及びVシフ
ト等の値を読み出すと共に、これら読み出したH及びV
サイズやH及びVシフト等の値に基づいて1Hラインの
トータルの画素数に等しいクロツクを発生し、当該クロ
ツクを用いて画像信号に基づく画像を適切な位置に適切
なサイズで表示し得るようになされている。
ピユータから出力される水平同期信号と画像信号との遅
延量は、コンピユータ毎に異なる。このためかかる構成
の表示装置においては、コンピユータを接続する毎にユ
ーザが表示される画像を目視確認しながら画像が一番明
瞭に表示されるように表示装置内部のクロツクを入力画
素の位相に合わせる必要があつた。
系回路及び水平同期信号系回路の遅延量の温度特性の差
により、位相調整がずれることがあり、その度に位相調
整を行わなければならないなど、使い勝手が悪い問題が
あつた。
で、使い勝手を格段的に向上させ得る位相調整装置、位
相調整方法及び表示装置を提案しようとするものであ
る。
め本発明においては、表示画面の各水平ライン毎に発生
する当該水平ラインの画素数と同数のクロツクに基づい
て、表示画面に画像表示される画像信号の位相を調整す
る位相調整装置において、画像の任意の水平ラインにお
ける所定の2画素間のクロツク数を複数のフレームに亘
つてカウントするカウント手段と、当該カウント手段の
カウント結果に基づいて、クロツクの位相を画像信号の
位相と一致するように調整する位相調整手段とを設ける
ようにした。
ライン毎に発生する当該水平ラインの画素数と同数のク
ロツクに基づいて、表示画面に画像表示される画像信号
の位相を調整する位相調整方法において、画像の任意の
水平ラインにおける所定の2画素間のクロツク数を複数
のフレームに亘つてカウントした後、当該カウント結果
に基づいて、クロツクの位相を画像信号の位相と一致す
るように調整するようにした。
平ライン毎に発生する当該水平ラインの画素数と同数の
クロツクに基づいて位相調整された画像信号に基づく画
像を、表示画面に表示する表示装置において、画像の任
意の水平ラインにおける所定の2画素間のクロツク数を
複数のフレームに亘つてカウントするカウント手段と、
当該カウント手段のカウント結果に基づいて、クロツク
の位相を画像信号の位相と一致するように調整する位相
調整手段とを設けるようにした。
同期信号との遅延量が当該外部入力手段の種類に応じて
それぞれ異なる場合であつても、画像信号に基づく画像
が一番明瞭に表示されるようにクロツクの位相を常に調
整することができる。
施の形態を詳述する。
置を示し、外部のコンピユータ(図示せず)から供給さ
れる画像信号S1をスライス回路2及び信号処理回路3
に入力する。スライス回路2は、供給される画像信号S
1(図2(A))を予め設定された所定のスライスレベ
ルSLでスライスした後、これを画像信号S2(図2
(C))としてHカウンタ回路4に送出する。
から水平同期信号SH及び垂直同期信号SVが供給さ
れ、このうち水平同期信号SHはクロツク発振回路5、
制御部6及びVカウンタ回路7に供給され、一方、垂直
同期信号SVはタイミングジエネレータ8、制御部6及
びVカウンタ回路7に供給される。
及び垂直同期信号SVに基づいて、画像信号S1の信号
規格(例えばVGA信号、SVGA信号又はXGA信号
等)を判別した後、当該判別結果に応じた画像信号S1
の1Hラインのトータルのクロツク数を分周数(例えば
VGA信号の場合には 800分周)となるように設定し、
これを分周データFDとしてクロツク発振回路5に送出
する。
力される水平同期信号SHの画像信号S2に対する遅延
量を所定の値に設定した後、これを遅延設定信号S3と
してクロツク発振回路5に送出することにより、当該ク
ロツク発振回路5から発振されるクロツクの位相を制御
し得るようになされている。
なPLL(Phase Locked Loop )方式からなり、遅延回
路21は、入力された水平同期信号SH(図2(B))
を遅延設定信号S3に基づいて所定時間遅延させた後、
これを水平同期信号SHD(図2(D))としてHカウ
ンタ回路4及びタイミングジエネレータ8(共に図1)
並びに位相検波回路22に送出する。
とVCO(Voltage Controlled Oscillater )回路26
の出力との位相差を検出した後、チヤージポンプ回路2
4を介して当該位相差に応じた出力電圧をローパスフイ
ルタ25に送出する。ローパスフイルタ(LPF)25
は、与えられた出力電圧の高周波成分を除去して平滑し
た後、これをVCO回路26に送出する。
応じて周波数を変化させることにより得られるクロツク
信号S4(図2(E))をプログラマブルカウンタ回路
23に送出する。このプログラマブルカウンタ回路23
は、クロツク信号S4の周波数を、制御部6(図1)か
ら与えられた分周データFDの分周数に応じててい倍し
た後、これを比較信号S5として位相検波回路22に送
出する。
た水平同期信号SHD及び比較信号S5の周波数が一致
するように制御されることから、VCO回路26のクロ
ツク信号S4の周波数は水平同期信号SHDの周波数の
分周数倍となる。このようにしてVCO回路26はクロ
ツク信号S4をHカウンタ回路4及びタイミングジエネ
レータ8(共に図1)に送出する。
同期信号SHD及びクロツク信号S4を受け、所定ライ
ンの水平同期信号SHD(図2(D))の立下り時点
(ライン開始時点)t0 からクロツク信号S4(図2
(E))のクロツク数のカウントを開始し、画像信号S
2(図2(C))の最初の立上り時点t1 でカウントを
停止する(以下、時点t0 から時点t1 までをカウント
期間T1 と呼ぶ)。
水平同期信号SHD(図2(D))における時点t0 か
ら1Hライン期間TL経過後の立下り時間t2 からクロ
ツク信号S4(図2(E))のクロツク数のカウントを
開始して、画像信号S2(図2(C))の立上り時点t
3 でカウントを停止する(以下、時点t0 から時点t1
までをカウント期間T1 と呼ぶ)。
ン毎(すなわち1Hライン期間TL毎)に水平同期信号
SHDの立下り時点tk からクロツク信号S4のクロツ
ク数のカウントを開始して、画像信号S2の立上り時点
tk+1 でカウントを停止する動作を繰り返す(以下、時
点tk から時点tk+1 までをカウント期間Tn と呼
ぶ)。このようにHカウンタ回路4は、各ライン毎のカ
ウント期間Tn (n=1、2、……)内のクロツク数を
それぞれカウントした後、これをカウント信号S6とし
て制御部6に送出する。
と、水平同期信号SHによる複数のラインのうち所望の
ラインを選定するためのライン選定信号S7をVカウン
タ回路7に送出する。
に基づいて、垂直同期信号SV(図4(A))の立下り
時点(フレーム開始時点)t0 から水平同期信号SH
(図4(B))による複数のラインのうち選定されたラ
インまでのライン数をカウントして、当該選定されたラ
インに対応する時点t1 で立下がりパルスを発生し(以
下、時点t0 から時点t1 までの期間をライン選定期間
TA と呼ぶ)、これを選択終了信号S8(図4(C))
として制御部6に送出する。なお、垂直同期信号SVに
おける立下り時点t0 から次の立下り時点t1 までの期
間が1フレーム期間TFとなる。
毎に常に同一のラインを選定することができる。次いで
制御部6は、カウント信号S6のうち選定したラインの
カウント期間Tn 内のクロツク数をフレーム毎に測定し
た後、当該測定結果に応じて画像信号S2に基づく画像
の状態を判断する。
らかなように水平同期信号SHD(図2(D))及びク
ロツク信号S4(図2(E))は同期しているため、カ
ウントの開始時点t0 、t2 ……は常に安定した状態で
あるが、画像信号S2(図2(C))はクロツク信号S
4と常に同期しているとは限らない。このためHカウン
タ回路4がカウンタ動作を停止したとき、画像信号S2
の立上り時点における位相とクロツク信号S4のクロツ
クの位相とが合わなくなるおそれがある。
(すなわち位相が合わない場合)、制御部6は、水平同
期信号SHと画像信号S2との遅延量を所定の値に設定
し直した遅延設定信号S3をクロツク発振回路5に送出
して、当該クロツク発振回路5において発振されるクロ
ツク信号S4の位相を画像信号S2の位相と合うように
調整する。
信号S3に基づいて所定時間遅延された水平同期信号S
HDと位相調整されたクロツク信号S4とをタイミング
ジエネレータ8に送出する。タイミングジエネレータ8
は、水平同期信号SHD、クロツク信号S4及び垂直同
期信号SVを受けると、これらと位相が同期してなるタ
イミング信号S9及びS10をそれぞれサンプルホール
ド回路9及びLCD10に送出する。
れた画像信号S1は、サンプルホールド回路9において
タイミング信号S9と位相合わせした状態でサンプリン
グされ、続くLCD10においてタイミング信号S10
と同期しながら画面表示される。
順 ここで上述した位相調整動作は、制御部6の制御のもと
にHカウンタ回路4及びVカウンタ回路7の各カウンタ
結果に応じて行われる。実際上制御部6は、図5及び図
6に示す位相調整処理手順RTに従つて、Hカウンタ回
路4からカウント信号S6が与えられると、ステツプS
P1においてこの位相調整処理手順を開始し、続くステ
ツプSP2においてVカウンタ回路7に所望のラインを
選定させる(例えばフレーム開始時点から10番目のライ
ンを選定させる)。
み、第1のフレームにおいて、選定されたラインのカウ
ント期間内のクロツク数NA を測定した後、ステツプS
P4に進んで第1のフレームに続く第2のフレームにお
いても、選定されたラインのカウント期間内のクロツク
数NB を測定する。
は、クロツク数NA 及びNB が共に1Hラインのトータ
ルの分周数と同数か否かを判断し、肯定結果が得られる
と、このことは画像信号S2の信号レベルがスライスレ
ベルSL以下であるか、又は黒色若しくはグレー色であ
ることを表しており、このとき制御部6はステツプSP
6に移つて選択したラインを変更した後(例えば10番目
から11番目のラインに変更した後)、再度ステツプSP
3に戻る。
結果が得られると、制御部6は、ステツプSP7に進ん
で、クロツク数NA 及びNB の差が2以上であるか否か
を判断する。このステツプSP7において肯定結果が得
られると、このことは画像信号S2に基づく画像がLC
D10上で有効な画面として表示されるが動画として表
示されることを表しており、このとき制御部6は再度ス
テツプSP3に戻つて当該画像が動画から静止画になる
まで上述した処理を繰り返す。
結果が得られると、このことはクロツク数NA 及びNB
の差が同数又は1であることを表しており、このとき制
御部6は当該選定したラインを位相調整対象となるライ
ンとして決定する。次いでステツプSP8において、制
御部6は水平同期信号SHと画像信号S2との遅延量を
DL1 と設定した後、当該遅延量DL1 に基づいて、ク
ロツク発振回路5において発振されるクロツク信号S4
の位相を画像信号S2の位相と合うように調整する。
SP9に進んで、ステツプSP7で選定したラインと同
一ラインについて、第1のフレームから順次各フレーム
毎にカウント期間内のクロツク数N1 、N2 、……を測
定し続け、ステツプSP10に進んで第10のフレームに
おけるカウント期間内のクロツク数N10を測定し終わる
まで再度ステツプSP9と同様の処理を繰り返す。
いて10個のクロツク数N1 〜N10のうち上述したクロツ
ク数NA (又はNB )と一致するものの数(以下、これ
を一致数と呼ぶ)C0R1 を算出した後、ステツプSP
12に進む。
は再度ステツプSP8に戻り、クロツク発振回路5にお
いて発振されるクロツク信号S4の位相を画像信号S2
の位相と合うように調整し得る範囲内で、遅延量DL1
とは異なる複数の遅延量DL2 、DL3 、……、DLm
を順次設定し、当該各遅延量DL2 、DL3 、……、D
Lm 毎にそれぞれ上述したステツプSP9−SP10−
SP11と同様の処理を繰り返す。
6は、一致数COR1 〜CORm のうち最も一致する数
が多いCORを検出した後、ステツプSP14に進んで
当該検出したCORの元となる遅延量DLに基づいて、
クロツク発振回路5において発振されるクロツク信号S
4の位相を画像信号S2の位相と合うように調整する。
この後、制御部6はステツプSP15に進んでこの位相
調整処理手順RTを終了する。
ピユータから送出される画像信号S1に基づく画像をL
CD10に画面表示する際、まず当該LCD10の表示
画面上に所望の1Hラインを選定した後、当該ラインに
ついて、LCD10の表示画面の左端と画像信号S1に
基づく画像の左端との間の画素数をカウント期間内のク
ロツク数として、連続する2枚のフレームで測定する。
間内のクロツク数NA 及びNB が、共に1Hラインのト
ータルの分周数と同数である場合には、選定したライン
がLCD10上で有効な画面として表示されないか、又
は黒色若しくはグレー色等であると判断して、当該ライ
ンを別のラインに変更する。
上である場合には、選定したラインがLCD10上で有
効な画面として表示されるが動画として表示されると判
断して、静止画になるまで再度上述した測定処理を繰り
返す。
又は1である場合には、選定したラインがLCD10上
で有効な画面としてかつ静止画で表示されると判断し、
当該選定したラインを位相調整対象となるラインとして
決定する。
同期信号SHと画像信号S1との遅延量を複数設定し、
当該各遅延量に基づいて、それぞれ画像信号S1の位相
と合うようにLCD10内部のクロツクの位相を調整す
る。
で、それぞれ先程決定したラインと同一ラインについ
て、連続するフレーム毎に順次カウント期間内のクロツ
ク数を測定した後、当該測定した10個のクロツク数のう
ちクロツク数NA (又はNB )との一致数がいくつある
かを算出する。このうち最も一致数の多いものを検出
し、当該最多の一致数の元となる遅延量に基づいて、L
CD10内部のクロツクの位相を画像信号S1の位相と
合うように調整する。
される水平同期信号SHと画像信号S1との遅延量がコ
ンピユータの種類に応じてそれぞれ異なる場合であつて
も、画像信号S1に基づく画像が一番明瞭に表示される
ようにLCD10内部のクロツクの位相が常に調整され
た状態となるため、画像信号S1に基づく画像をLCD
10の表示画面上の適切な位置に適切なサイズで表示す
ることができる。
回路の遅延量の温度特性の差が原因となつて、LCD1
0内部でクロツクの位相調整がずれた場合であつても、
その度にユーザが位相調整を行う煩雑さを回避すること
ができる。
から送出される画像信号S1に基づく画像をLCD10
に画面表示する際、選定した所望の1Hラインについ
て、LCD10の表示画面の左端と画像信号S1に基づ
く画像の左端との間の画素数をカウント期間内のクロツ
ク数として連続する2枚のフレームでカウントし、当該
カウント結果に基づいてLCD10内部のクロツクの位
相を画像信号S1の位相と合うように調整することによ
り、外部入力される水平同期信号SHと画像信号S1と
の遅延量がコンピユータの種類に応じてそれぞれ異なる
場合であつても、画像信号S1に基づく画像が一番明瞭
に表示されるようにLCD10内部のクロツクの位相を
常に調整することができ、かくして使い勝手を格段と向
上させ得る表示装置1を実現することができる。
力する画像信号S1をアナログ信号処理した場合につい
て述べたが、本発明はこれに限らず、画像信号S1をデ
イジタル信号処理するようにしても良い。この場合、図
1との対応部分に同一符号を付して示す図7において、
表示装置30では、画像信号S1をA/D(アナログ/
デイジタル)変換回路31を介してデイジタル変換した
後、これを画像信号S20として比較器32及び信号処
理回路33に送出する。
を予め設定された所定の閾値レベルを基準として2値化
した後、これを画像信号S21としてHカウンタ4に供
給する。例えば8ビツトデータの場合、画像信号S20
は0から255 までの値を有するため、比較器32におい
て閾値を例えば180 と設定することにより、画像信号S
20のうち180 より小さい値を削除してなる画像信号S
21を出力する。これによりデイジタル信号であつても
本実施の形態におけるアナログ信号(図2(A))と同
様に所定レベルで画像信号をスライスすることができ
る。
された画像信号S20に対してホワイトバランス、コン
トラスト、ブライト、ガンマ補正及び画素数変換(スキ
ヤンコンバート)等の処理を施した後、D/A(デイジ
タル/アナログ)変換回路34を介してアナログ変換し
た画像信号S22をサンプルホールド回路9に送出す
る。
発振回路5から出力されるクロツクがタイミングジエネ
レータ8を介して与えられる。このクロツク発振回路5
から出力されるクロツクの位相と画像信号S1の位相と
が合つていない場合、画像信号S1に基づく画像のエツ
ジで、デイジタル変換後の画像信号S20が安定しない
おそれがある。このとき画像信号S20に基づく画像の
エツジで1クロツク分のジツタが生じ、この結果、比較
器32でスライスされた画像信号S21も1クロツク分
のジツタが生じることとなる。
手順RT(図5及び図6)と同様に、Hカウンタ回路4
から出力されるカウント信号S22のうち選定した1H
ラインのカウント期間内のクロツク数をフレーム毎にカ
ウントする。このカウント結果によれば各フレーム毎の
クロツク数の偏差は1となることから、制御部6は、連
続するフレームでクロツク数の偏差が0となるように制
御することにより、アナログ信号処理の場合と同様に、
LCD10内部のクロツクの位相を画像信号S1の位相
と合うように調整することができる。
号S1の位相調整を自動的に処理する場合について述べ
たが、本発明はこれに限らず、位相調整をユーザの操作
によつて処理するようにしても良い。この場合、図1と
の対応部分に同一符号を付して示す図8のような表示装
置40において、ユーザは外部に設定された入力手段
(図示せず)を用いて、クロツク発振回路5に入力され
る水平同期信号SHの画像信号S2に対する遅延量を設
定し、これを遅延設定信号S30として表示装置40内
のクロツク発振回路5に供給する。
から得られるカウント信号S6に基づいて、当該カウン
ト信号S6のうち選定したラインのカウント期間内のク
ロツク数をフレーム毎にカウントした後、当該カウント
結果に応じてクロツク発振回路5から発振されるクロツ
クの位相が画像信号S1の位相と合つているか否かを表
す情報を位相状態信号S31として表示装置40内部に
設けられた表示部(表示手段)41に送出して画面表示
させる。
ら発振されるクロツクの位相が画像信号S1の位相と合
つているか否かの状態を目視確認しながら位相調整をす
ることができる。このように、ユーザは画像信号S1に
基づく画像を直接目視するよりも、上述のように位相が
合つているか否かの状態を目視する方が格段と容易に位
相調整することができる。
信号S1に基づく画像の任意の水平ラインにおける所定
の2画素間のクロツク数を複数のフレームに亘つてカウ
ントするカウント手段を、制御部6、Hカウンタ回路
4、クロツク発振回路5及びVカウンタ回路7から構成
するようにした場合について述べたが、本発明はこれに
限らず、この他種々の構成を適用できる。
ント手段(制御部6、Hカウンタ回路4、クロツク発振
回路5及びVカウンタ回路7)のカウント結果に基づい
てクロツクの位相を画像信号の位相と一致するように調
整する位相調整手段を、制御部6から構成するようにし
た場合について述べたが、本発明はこれに限らず、この
他種々の構成を適用できる。
の各水平ライン毎に発生する当該水平ラインの画素数と
同数のクロツクに基づいて、表示画面に画像表示される
画像信号の位相を調整する位相調整装置において、画像
の任意の水平ラインにおける所定の2画素間のクロツク
数を複数のフレームに亘つてカウントするカウント手段
と、当該カウント手段のカウント結果に基づいて、クロ
ツクの位相を画像信号の位相と一致するように調整する
位相調整手段とを設けたことにより、画像信号に基づく
画像が一番明瞭に表示されるようにクロツクの位相を常
に調整することができ、かくして使い勝手を格段的に向
上させ得る位相調整装置を実現することができる。
イン毎に発生する当該水平ラインの画素数と同数のクロ
ツクに基づいて、表示画面に画像表示される画像信号の
位相を調整する位相調整方法において、画像の任意の水
平ラインにおける所定の2画素間のクロツク数を複数の
フレームに亘つてカウントした後、当該カウント結果に
基づいて、クロツクの位相を画像信号の位相と一致する
ように調整することにより、画像信号に基づく画像が一
番明瞭に表示されるようにクロツクの位相を常に調整す
ることができ、かくして使い勝手を格段的に向上させ得
る位相調整方法を実現することができる。
ライン毎に発生する当該水平ラインの画素数と同数のク
ロツクに基づいて位相調整された画像信号に基づく画像
を、表示画面に表示する表示装置において、画像の任意
の水平ラインにおける所定の2画素間のクロツク数を複
数のフレームに亘つてカウントするカウント手段と、当
該カウント手段のカウント結果に基づいて、クロツクの
位相を画像信号の位相と一致するように調整する位相調
整手段とを設けることにより、画像信号に基づく画像が
一番明瞭に表示されるようにクロツクの位相を常に調整
することができ、かくして使い勝手を格段的に向上させ
得る表示装置を実現することができる。
ツク図である。
グチヤートである。
グチヤートである。
である。
トである。
トである。
ロツク図である。
ロツク図である。
3、33……信号処理回路、4……Hカウンタ回路、5
……クロツク発振回路、6……制御部、7……Vカウン
タ回路、8……タイミングジエネレータ、9……サンプ
ルホールド回路、10……LCD、31……A/D変換
回路、32……比較器、34……D/A変換回路。
Claims (8)
- 【請求項1】表示画面の各水平ライン毎に発生する当該
水平ラインの画素数と同数のクロツクに基づいて、上記
表示画面に画像表示される画像信号の位相を調整する位
相調整装置において、 上記画像の任意の上記水平ラインにおける所定の2画素
間のクロツク数を複数のフレームに亘つてカウントする
カウント手段と、 上記カウント手段のカウント結果に基づいて、上記クロ
ツクの位相を上記画像信号の位相と一致するように調整
する位相調整手段とを具えることを特徴とする位相調整
装置。 - 【請求項2】上記カウント手段は、 上記カウント結果に基づいて、上記水平ラインの画像が
有効な静止画像であるか否かを判断し、当該判断結果が
否定的である場合には上記水平ラインと別の水平ライン
を位相調整対象として選定することを特徴とする請求項
1に記載の位相調整装置。 - 【請求項3】上記カウント手段のカウント結果を表示す
る表示手段を具えることを特徴とする請求項1に記載の
位相調整装置。 - 【請求項4】表示画面の各水平ライン毎に発生する当該
水平ラインの画素数と同数のクロツクに基づいて、上記
表示画面に画像表示される画像信号の位相を調整する位
相調整方法において、 上記画像の任意の上記水平ラインにおける所定の2画素
間のクロツク数を複数のフレームに亘つてカウントする
第1のステツプと、 上記カウント結果に基づいて、上記クロツクの位相を上
記画像信号の位相と一致するように調整する第2のステ
ツプとを具えることを特徴とする位相調整方法。 - 【請求項5】上記第1のステツプでは、 上記カウント結果に基づいて、上記水平ラインの画像が
有効な静止画像であるか否かを判断し、当該判断結果が
否定的である場合には上記水平ラインと別の水平ライン
を位相調整対象として選定することを特徴とする請求項
4に記載の位相調整方法。 - 【請求項6】表示画面の各水平ライン毎に発生する当該
水平ラインの画素数と同数のクロツクに基づいて位相調
整された画像信号に基づく画像を、上記表示画面に表示
する表示装置において、 上記画像の任意の上記水平ラインにおける所定の2画素
間のクロツク数を複数のフレームに亘つてカウントする
カウント手段と、 上記カウント手段のカウント結果に基づいて、上記クロ
ツクの位相を上記画像信号の位相と一致するように調整
する位相調整手段とを具えることを特徴とする表示装
置。 - 【請求項7】上記カウント手段は、 上記カウント結果に基づいて、上記水平ラインの画像が
有効な静止画像であるか否かを判断し、当該判断結果が
否定的である場合には上記水平ラインと別の水平ライン
を位相調整対象として選定することを特徴とする請求項
6に記載の表示装置。 - 【請求項8】上記カウント手段のカウント結果を表示す
る表示手段を具えることを特徴とする請求項6に記載の
表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23720297A JP3879951B2 (ja) | 1997-09-02 | 1997-09-02 | 位相調整装置、位相調整方法及び表示装置 |
US09/145,429 US6621480B1 (en) | 1997-09-02 | 1998-09-01 | Phase adjuster, phase adjusting method and display device |
EP98307034A EP0905675A3 (en) | 1997-09-02 | 1998-09-02 | Phase adjustment apparatus and method for a display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23720297A JP3879951B2 (ja) | 1997-09-02 | 1997-09-02 | 位相調整装置、位相調整方法及び表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1188722A true JPH1188722A (ja) | 1999-03-30 |
JP3879951B2 JP3879951B2 (ja) | 2007-02-14 |
Family
ID=17011896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23720297A Expired - Fee Related JP3879951B2 (ja) | 1997-09-02 | 1997-09-02 | 位相調整装置、位相調整方法及び表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6621480B1 (ja) |
EP (1) | EP0905675A3 (ja) |
JP (1) | JP3879951B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002540475A (ja) * | 1999-03-26 | 2002-11-26 | フジツウ シーメンス コンピューターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 平面スクリーンの位相調整用の方法及び装置 |
US6753926B1 (en) | 1999-04-12 | 2004-06-22 | Nec Corporation | Circuit for generating sampling clock to stably sample a video signal and display apparatus having the circuit |
JP2008300911A (ja) * | 2007-05-29 | 2008-12-11 | Sony Corp | 画像処理装置および方法、プログラム、並びに記録媒体 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7327400B1 (en) * | 2000-06-21 | 2008-02-05 | Pixelworks, Inc. | Automatic phase and frequency adjustment circuit and method |
US6782068B1 (en) | 2000-06-30 | 2004-08-24 | Cypress Semiconductor Corp. | PLL lockout watchdog |
JP4875248B2 (ja) * | 2001-04-16 | 2012-02-15 | ゲットナー・ファンデーション・エルエルシー | 液晶表示装置 |
JP3905760B2 (ja) * | 2002-01-07 | 2007-04-18 | Necディスプレイソリューションズ株式会社 | 表示装置 |
US20040083115A1 (en) * | 2002-01-07 | 2004-04-29 | Donna Hodges | Methods for improving business decisions |
TWI223769B (en) * | 2003-07-09 | 2004-11-11 | Benq Corp | Method of transmitting display data |
US7271788B2 (en) * | 2003-11-20 | 2007-09-18 | National Semiconductor Corporation | Generating adjustable-delay clock signal for processing color signals |
US7232710B2 (en) * | 2003-12-17 | 2007-06-19 | Ut-Battelle, Llc | Method of making cascaded die mountings with springs-loaded contact-bond options |
KR100829778B1 (ko) * | 2007-03-14 | 2008-05-16 | 삼성전자주식회사 | 드라이버, 이를 포함하는 디스플레이 장치 및 데이터가동시에 전송될 때 발생되는 노이즈를 감소시키기 위한 방법 |
US9814106B2 (en) * | 2013-10-30 | 2017-11-07 | Apple Inc. | Backlight driver chip incorporating a phase lock loop (PLL) with programmable offset/delay and seamless operation |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5665530A (en) * | 1979-10-31 | 1981-06-03 | Sony Corp | Pll circuit |
JPS56160157A (en) * | 1980-04-22 | 1981-12-09 | Sony Corp | Bit clock reproducing circuit |
JPH0644818B2 (ja) * | 1984-04-13 | 1994-06-08 | 日本電信電話株式会社 | 表示装置 |
JPH02250085A (ja) | 1989-03-24 | 1990-10-05 | Toshiba Corp | 画像表示装置 |
JPH05199481A (ja) * | 1992-01-23 | 1993-08-06 | Fanuc Ltd | ビデオ信号の位相制御回路 |
JPH06232738A (ja) * | 1993-02-03 | 1994-08-19 | Mitsubishi Electric Corp | 同期パルス発生回路 |
US5528309A (en) * | 1994-06-28 | 1996-06-18 | Sigma Designs, Incorporated | Analog video chromakey mixer |
US5731843A (en) * | 1994-09-30 | 1998-03-24 | Apple Computer, Inc. | Apparatus and method for automatically adjusting frequency and phase of pixel sampling in a video display |
US5668594A (en) * | 1995-01-03 | 1997-09-16 | Intel Corporation | Method and apparatus for aligning and synchronizing a remote video signal and a local video signal |
JP3149124B2 (ja) | 1995-03-06 | 2001-03-26 | 株式会社コンテック | 色信号サンプリング方法 |
US5594763A (en) * | 1995-06-06 | 1997-01-14 | Cirrus Logic, Inc. | Fast synchronizing digital phase-locked loop for recovering clock information from encoded data |
JP3622270B2 (ja) | 1995-06-16 | 2005-02-23 | セイコーエプソン株式会社 | 映像信号処理装置、情報処理システム及び映像信号処理方法 |
JP3823420B2 (ja) | 1996-02-22 | 2006-09-20 | セイコーエプソン株式会社 | ドットクロック信号を調整するための方法及び装置 |
JP2954043B2 (ja) * | 1996-11-15 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | Osd装置 |
-
1997
- 1997-09-02 JP JP23720297A patent/JP3879951B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-01 US US09/145,429 patent/US6621480B1/en not_active Expired - Fee Related
- 1998-09-02 EP EP98307034A patent/EP0905675A3/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002540475A (ja) * | 1999-03-26 | 2002-11-26 | フジツウ シーメンス コンピューターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 平面スクリーンの位相調整用の方法及び装置 |
US6753926B1 (en) | 1999-04-12 | 2004-06-22 | Nec Corporation | Circuit for generating sampling clock to stably sample a video signal and display apparatus having the circuit |
JP2008300911A (ja) * | 2007-05-29 | 2008-12-11 | Sony Corp | 画像処理装置および方法、プログラム、並びに記録媒体 |
Also Published As
Publication number | Publication date |
---|---|
JP3879951B2 (ja) | 2007-02-14 |
EP0905675A2 (en) | 1999-03-31 |
US6621480B1 (en) | 2003-09-16 |
EP0905675A3 (en) | 2000-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3220023B2 (ja) | 液晶表示装置 | |
US6933937B2 (en) | Pixel clock PLL frequency and phase optimization in sampling of video signals for high quality image display | |
TWI397055B (zh) | 模式偵測電路與方法 | |
EP0805430B1 (en) | Video adapter and digital image display apparatus | |
US6097379A (en) | Liquid crystal display device | |
EP1873742A2 (en) | Image display apparatus and method of adjusting clock phase | |
JPH1188722A (ja) | 位相調整装置、位相調整方法及び表示装置 | |
JP2000089709A (ja) | 画質自動調整装置及び表示装置 | |
JP4154820B2 (ja) | 画像表示装置のドットクロック調整方法およびドットクロック調整装置 | |
US8310431B2 (en) | Image display apparatus and frequency adjustment method thereof | |
US6753926B1 (en) | Circuit for generating sampling clock to stably sample a video signal and display apparatus having the circuit | |
US6501310B2 (en) | Sampling clock adjusting method, and an interface circuit for displaying digital image | |
JPH09504911A (ja) | 画像を変換する方法およびデバイス | |
US7257499B2 (en) | Method and apparatus for determining a frequency for the sampling of an analog signal | |
JP2008276132A (ja) | ドットクロック発生回路、半導体装置及びドットクロック発生方法 | |
JP2004144842A (ja) | マトリクス型ディスプレイ装置およびマトリクス型ディスプレイ装置におけるサンプリングクロック自動調整方法 | |
JPH1049103A (ja) | 表示制御装置 | |
JP3427298B2 (ja) | ビデオ信号変換装置およびlcd装置 | |
KR100531382B1 (ko) | Adc 샘플링 위상 결정 장치 및 방법 | |
JP2000013635A (ja) | クロック制御回路 | |
JP2001188503A (ja) | 画像表示装置、水平有効画素数検出装置および画像表示方法 | |
JPH10340074A (ja) | 映像信号処理回路 | |
JP3409844B2 (ja) | クロック位相自動調整システムおよび方法 | |
JP2001265276A (ja) | ドットマトリクス型ディスプレイ用表示調整方法及び表示装置 | |
JP2000231366A (ja) | 画像表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060721 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060728 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060925 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061020 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061102 |
|
LAPS | Cancellation because of no payment of annual fees |