JPH1169650A - ヒステリシスインバータ回路、充放電保護回路及びバッテリーパック - Google Patents

Abstract

(57)【要約】 【課題】 負荷接続時の負荷電流に対する過電流が検出
された際の２次電池電位ＶDDが過充電検出電圧以上に保
持された場合であっても過電流状態と誤判断されて放電
トランジスタが不活性化されてしまうことを回避して負
荷電流を負荷に供給するヒステリシスインバータ回路、
充放電保護回路及びバッテリーパックを実現すること。 【解決手段】 過充電検出信号２２ａを受信した状態で
更に過充電検出電圧以上の２次電池電位ＶDDを検出した
際の過充電検出信号２２ａのゲートへの入力に応じて、
過放電検出信号２７ａ及び過電流検出信号２５ａのゲー
ト回路Ｑ22，Ｑ23，Ｑ25，Ｑ27への入力を遮断してディ
レイ信号２６ａの生成を禁止する論理信号をヒステリシ
スインバータ回路Ｑ26に出力し、放電用トランジスタＱ
１の活性化のためのディレイ信号２６ａの生成を指示す
る論理信号をヒステリシスインバータ回路Ｑ26に出力す
る遮断用ＭＯＳＦＥＴＱ36を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、入力電圧のスレッショルドレベルにヒステリ
シス特性を備えたヒステリシスインバータ回路に関す
る。

【０００２】また本発明は、２次電池の充放電回路に関
し、特に、充電制御時の２次電池の過充電状態、負荷電
流を供給する放電制御時の２次電池の過放電状態、また
は放電制御時の２次電池の過電流状態を検出して２次電
池を過充電状態、過放電状態または過電流状態から保護
する充放電保護回路に関する。

【０００３】また本発明は、バッテリー装置に関し、特
に、充放電保護回路を用いて充放電が可能な２次電池の
バッテリーパックに関する。

【０００４】

【従来の技術】図８は、従来の充放電制御回路を説明す
るための回路ブロック図である。

【０００５】従来この種の充放電保護回路及びバッテリ
ーパックとしては、例えば、特開平６−１０４０１５号
公報（発明の名称：バッテリー保護回路、出願人：ソニ
ー株式会社及び日本モトローラ株式会社、出願日：１９
９２年９月１７日）に示すようなものがある。

【０００６】すなわち、バッテリー保護回路（充放電保
護回路及びバッテリーパック）Ａ１は、検出部Ａ２と制
御部Ａ３と復帰部Ａ４とパワーダウンＳＷ部Ａ５と充放
電スイッチ部Ａ６とから構成され、複数のバッテリーで
ある電池Ａｂａｔ，Ｂｂａｔの充放電制御を行う機能を
有していた。

【０００７】検出部Ａ２は電池電圧検出部Ａ７と過電流
検出部Ａ８とから構成されていた。ここで、電池電圧検
出部Ａ７は電池Ａｂａｔ，Ｂｂａｔの各電圧より過充電
（Ａ，Ｂ）及び過放電（Ａ，Ｂ）状態を検出し、過電流
検出部Ａ８は過電流状態の検出を行っていた。

【０００８】制御部Ａ３は、放電系制御ロジック部Ａ９
及び放電ＳＷ制御部Ａ１０と、ＧＮＤレベルシフト部Ａ
１１と、充電系制御ロジック部Ａ１２及び充電ＳＷ制御
部Ａ１３とから構成されていた。

【０００９】制御部Ａ３の放電系制御ロジック部Ａ９及
び放電ＳＷ制御部Ａ１０は、検出部Ａ２の電池電圧検出
部Ａ７で検出した電池Ａｂａｔ，Ｂｂａｔの充放電状態
や過電流検出部Ａ８からの過電流信号状態から、電池電
圧検出部Ａ７へオーバーフロー電流信号、充放電スイッ
チ部Ａ６（通常、ＭＯＳＦＥＴが使用される）へは放電
スイッチ信号、復帰部Ａ４へはパワーダウン信号を出力
していた。

【００１０】制御部Ａ３の放電系制御ロジック部Ａ９及
び放電ＳＷ制御部Ａ１０からのグランド信号はＧＮＤレ
ベルシフト部Ａ１１を介して充電系制御ロジック部Ａ１
２及び充電ＳＷ制御部Ａ１３に入力されていた。

【００１１】ＧＮＤレベルシフト部Ａ１１は、放電系制
御ロジック部Ａ９及び放電ＳＷ制御部Ａ１０の放電スイ
ッチと、充電系制御ロジック部Ａ１２及び充電ＳＷ制御
部Ａ１３の充電スイッチのグランド（ＧＮＤ）が異なる
ため、各々のグランド電位を一定基準に定めていた。

【００１２】制御部Ａ３の充電系制御ロジック部Ａ１２
及び充電ＳＷ制御部Ａ１３は、電池状態、充電検出（機
動回路）等から充放電スイッチ部Ａ６の制御、復帰部Ａ
４に対してパワーダウン解除信号の出力等を行ってい
た。

【００１３】復帰部Ａ４は、パワーダウン制御部Ａ１４
と起動回路充電検出部Ａ１５から構成されていた。パワ
ーダウン制御部Ａ１４は、放電系制御ロジック部Ａ９か
らのパワーダウン信号をパワーダウンＳＷ部Ａ５に送
り、また、充電系制御ロジック部Ａ１２からのパワーダ
ウン解除信号をパワーダウンＳＷ部Ａ５に送っていた。
更に、起動回路充電検出部Ａ１５は、自動により開始さ
せる機能も有していた。

【００１４】パワーダウンＳＷ部Ａ５は、パワーダウン
制御部Ａ１４からのパワーダウン信号を検出部Ａ２及び
制御部Ａ３に送り、電源をオフしてパワーダウンモード
にしていた。

【００１５】充放電スイッチ部Ａ６は、制御部Ａ３の放
電ＳＷ制御部Ａ１０及び充電ＳＷ制御部Ａ１３からの制
御に基づいて電池Ａｂａｔ，Ｂｂａｔの放電及び充電の
制御を行っていた。

【００１６】このような回路構成を有するバッテリー保
護回路Ａ１は、電池Ａｂａｔ，Ｂｂａｔが過充電状態の
場合にパワーダウンＳＷ部Ａ５が非導通状態にならない
ようにするパワーダウン禁止機能を有していた。

【００１７】またバッテリー保護回路Ａ１は、瞬間的に
大電流が流れたことを検出した過電流検出手段が出力す
る過電流検出信号に基づいてパワーダウンＳＷ部Ａ５が
非導通にならないようにするパワーダウン禁止機能も備
えていた。

【００１８】このようなバッテリー保護回路Ａ１におい
て、過電流検出部Ａ８によって過電流信号状態が検出さ
れると、充電ＳＷ制御部Ａ１３が充放電スイッチ部Ａ６
を不活性化する制御を実行する。

【００１９】この状態で、負荷を端子＋ＥＢと−ＥＢと
の間に接続すると、充放電スイッチ部Ａ６が不活性化さ
れているが充放電スイッチ部（ＭＯＳＦＥＴ）Ａ６の寄
生ダイオードに起因して、寄生ダイオードを介して充電
系ＧＮＤ電位Ｖ−から放電系ＧＮＤ電位Ｖssに向かって
順方向に電流が流れてしまう。その結果、充電系ＧＮＤ
電位Ｖ−が放電系ＧＮＤ電位Ｖssに対して寄生ダイオー
ドの順方向電圧（０．６Ｖ程度）だけ上昇する。

【００２０】ここで、過電流検出部Ａ８における過電流
の検出レベル（電位）が例えば０．２Ｖとすると、寄生
ダイオードの順方向電圧（０．６Ｖ程度）に対して過電
流検出部Ａ８が負荷接続時の過電流状態を検出して充放
電スイッチ部Ａ６が誤って不活性化されてしまい負荷に
電流を供給できなくなってしまう可能性を回避する必要
があった。

【００２１】そこでバッテリー保護回路Ａ１では、端子
＋ＥＢと−ＥＢとの間に負荷が接続された所定時間内は
充放電スイッチ部Ａ６を活性化させ、上昇した充電系Ｇ
ＮＤ電位Ｖ−を再びを過電流検出レベル以下に下げるこ
とによって、負荷接続時の負荷電流を過電流として誤検
出しないようにしていた。

【００２２】これに依り、負荷接続時に過充電を検出し
た際に、バッテリー電圧が過充電検出電圧よりも低い時
は負荷電流を流すことができるといった効果があった。

【００２３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のバッテリー保護回路Ａ１では、負荷接続時の
負荷電流が過充電として誤って検出されないためには、
２次電池電位ＶDDが過充電検出電圧（例えば、４．２５
Ｖ）より下がっていることが前提条件と成っていた。

【００２４】このため、充電器としてパルス充電器を用
いる場合、負荷接続時の負荷電流に対する過電流が検出
された際の２次電池電位ＶDDが過充電検出電圧以上に保
持されたときは、過電流検出部Ａ８が過充電状態を検出
してしまうため、充放電スイッチ部Ａ６を活性化させる
ことが難しくなってしまい、その結果、負荷電流を負荷
に供給することが難しいという技術的課題があった。

【００２５】すなわち、パルス充電器が用いられてバッ
テリー電圧が過充電検出電圧以上に保持された状態で負
荷が接続されると、そのときの負荷電流が過電流と誤判
定されてしまい、負荷に負荷電流を流すことが難しいと
いう技術的課題があった。

【００２６】本発明は、このような従来の問題点を解決
することを課題としており、第１、電源電位に接続され
た第１ｐチャネルＭＯＳＦＥＴと接地電位に接続された
第１ｎチャネルＭＯＳＦＥＴとがゲートを共通入力とし
ドレインを共通出力として直列に接続されて成る初段イ
ンバーター回路と、電源電位に接続された第２ｐチャネ
ルＭＯＳＦＥＴと接地電位に接続された第２ｎチャネル
ＭＯＳＦＥＴとがゲートを共通入力としドレインを共通
出力として直列に接続されて成る後段インバーター回路
と、電源電位と第１ｐチャネルＭＯＳＦＥＴとの間に接
続され、初段インバーター回路の入力電圧の上昇時の入
力電圧スレッショルドレベルを設定する上昇ヒステリシ
ス回路と、接地電位と第１ｎチャネルＭＯＳＦＥＴとの
間に接続され、初段インバーター回路の入力電圧の下降
時の入力電圧スレッショルドレベルを設定する下降ヒス
テリシス回路とを有し、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路を介
して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続され
ると共に、不活性化された下降ヒステリシス回路と下降
ヒステリシス抵抗素子とを介して第１ｎチャネルＭＯＳ
ＦＥＴが接地電位に接続され、初段インバーター回路の
入力電圧の下降時に、不活性化された上昇ヒステリシス
回路と上昇ヒステリシス抵抗素子とを介して電源電位に
第１ｐチャネルＭＯＳＦＥＴが接続されると共に、活性
化された下降ヒステリシス回路を介して第１ｎチャネル
ＭＯＳＦＥＴが接地電位に接続されるような構成とする
ことにより、負荷接続時に過充電を検出した場合であっ
て２次電池電位が過充電検出電圧よりも低いときに負荷
電流を負荷に供給する機能、２次電池電位が過充電検出
電圧以上であっても負荷接続時の負荷電流が過電流とし
て誤判定されて放電トランジスタが不活性化されてしま
うことを回避して負荷電流を負荷に供給する機能、充電
器としてパルス充電器を用い負荷接続時の負荷電流に対
する過電流が検出された際の２次電池電位が過充電検出
電圧以上に保持された場合であっても過電流状態と誤判
定されて放電トランジスタが不活性化されてしまうこと
を回避して負荷電流を負荷に供給する機能を有するヒス
テリシスインバータ回路を実現することを課題としてい
る。

【００２７】第２に、２次電池と負荷との間に設けられ
た充電用トランジスタを制御して充電電流を２次電池に
供給する充電制御時の２次電池の過充電状態、２次電池
と負荷との間に設けられた放電用トランジスタを制御し
て負荷電流を負荷に供給する放電制御時の２次電池の過
放電状態、または放電制御時の２次電池の過電流状態を
検出して２次電池を過充電状態、過放電状態または過電
流状態から保護する充放電保護回路において、過放電検
出信号に応じた放電制御を実行するタイミングにかかる
ディレイ時間、また過電流検出信号に応じた放電制御を
実行するタイミングにかかるディレイ時間を設定するた
めにヒステリシスインバータ回路の入力に接続されたタ
イミングコンデンサーと過放電検出信号にかかるディレ
イ信号または過充電検出信号にかかるディレイ信号を生
成するゲート回路と過充電検出信号を受信した状態で更
に過充電検出電圧以上の２次電池電位を検出した際の過
充電検出信号のゲートへの入力に応じて、過放電検出信
号及び過電流検出信号のゲート回路への入力を遮断して
ディレイ信号の生成を禁止する論理信号をゲート回路に
出力すると共に、放電用トランジスタの活性化のための
ディレイ信号の生成を指示する論理信号をゲート回路に
出力する遮断用ＭＯＳＦＥＴとヒステリシスインバータ
回路を有し、過放電検出信号に応じて２次電池において
過放電状態を検出して放電制御を実行するタイミングに
かかるディレイ時間を設定するためのディレイ信号ヒス
テリシスインバータ回路を介して生成し、また過電流検
出信号に応じて２次電池において過電流状態を検出して
放電制御を実行するタイミングにかかるディレイ時間を
設定するためのディレイ信号をヒステリシスインバータ
回路を介して生成し、また過充電検出信号を検出した状
態で更に過充電検出電圧以上の２次電池電位を検出した
際、過放電状態に応じた放電制御のキャンセル及び過電
流状態に応じた放電制御のキャンセルを指示すると共
に、負荷に接続されている放電用トランジスタを活性化
し充電用トランジスタのドレイン−ソース間に並列に存
在する寄生ダイオードと活性化状態の放電用トランジス
タとを介して負荷に負荷電流を供給する放電制御を指示
するためのディレイ信号をヒステリシスインバータ回路
を介して生成するディレイ回路と、２次電池を充電する
充電器の充電電位に接続され、バッテリー接地電位を充
電器接地電位にシフトして充電制御信号を生成するレベ
ルシフト回路と、２次電池電位に接続され２次電池の放
電状態を監視すると共に、過放電状態を検知した際に過
放電検出信号を生成する過放電検出回路と、充電器接地
電位に接続され充電器接地電位の電位を監視すると共
に、過電流状態を検知した際に過電流検出信号を生成す
る過電流検出回路とを設けることに依り、負荷接続時に
過充電を検出した場合であって２次電池電位が過充電検
出電圧よりも低いときに負荷電流を負荷に供給する機
能、２次電池電位が過充電検出電圧以上であっても負荷
接続時の負荷電流が過電流として誤判定されて放電トラ
ンジスタが不活性化されてしまうことを回避して負荷電
流を負荷に供給する機能、充電器としてパルス充電器を
用い負荷接続時の負荷電流に対する過電流が検出された
際の２次電池電位が過充電検出電圧以上に保持された場
合であっても過電流状態と誤判定されて放電トランジス
タが不活性化されてしまうことを回避して負荷電流を負
荷に供給する機能を有する充放電保護回路を実現するこ
とを課題としている。

【００２８】第３に、２次電池であるバッテリーセル
と、負荷とバッテリーセル間に直列に接続され、放電制
御時にバッテリーセルから負荷に供給される放電電流の
通電状態をディレイ信号の論理値に応じて制御する放電
用トランジスタと、充電器とバッテリーセル間に直列に
接続され、充電制御時に充電器からバッテリーセルに供
給される充電電流の通電状態を充電制御信号の論理値に
応じて制御する充電用トランジスタと、バッテリー接地
電位に接続され、バッテリーセルにおいて過充電状態を
検出するタイミングにかかるディレイ時間を設定するた
めの充放電信号を生成して過充電検出回路に送信する遅
延コンデンサーとを有し、放電用トランジスタはディレ
イ信号の論理値と短絡検出信号の論理値との論理積であ
る放電信号の論理値に応じてバッテリーセルから負荷に
供給される放電電流の通電状態を制御するように構成さ
れ、レベルシフト回路は充電器接地電位に応じて活性化
された際に充電用トランジスタを活性化する論理値を有
する充電制御信号を生成するように構成することによ
り、負荷接続時に過充電を検出した場合であって２次電
池電位が過充電検出電圧よりも低いときに負荷電流を負
荷に供給する機能、２次電池電位が過充電検出電圧以上
であっても負荷接続時の負荷電流が過電流として誤判定
されて放電トランジスタが不活性化されてしまうことを
回避して負荷電流を負荷に供給する機能、充電器として
パルス充電器を用い負荷接続時の負荷電流に対する過電
流が検出された際の２次電池電位が過充電検出電圧以上
に保持された場合であっても過電流状態と誤判定されて
放電トランジスタが不活性化されてしまうことを回避し
て負荷電流を負荷に供給する機能を有するバッテリーパ
ックを実現することを課題としている。

【００２９】

【課題を解決するための手段】請求項１に記載の発明
は、電源電位に接続された第１ｐチャネルＭＯＳＦＥＴ
Ｑ42と接地電位に接続された第１ｎチャネルＭＯＳＦＥ
ＴＱ43とがゲートを共通入力としドレインを共通出力と
して直列に接続されて成る初段インバーター回路と、電
源電位に接続された第２ｐチャネルＭＯＳＦＥＴＱ47と
接地電位に接続された第２ｎチャネルＭＯＳＦＥＴＱ48
とがゲートを共通入力としドレインを共通出力として直
列に接続されて成る後段インバーター回路と、電源電位
と前記第１ｐチャネルＭＯＳＦＥＴＱ42との間に接続さ
れ、前記初段インバーター回路の入力電圧の上昇時の入
力電圧スレッショルドレベルＶtHを設定する上昇ヒステ
リシス回路（Ｑ41，Ｑ45）と、接地電位と前記第１ｎチ
ャネルＭＯＳＦＥＴＱ43との間に接続され、前記初段イ
ンバーター回路の入力電圧の下降時の入力電圧スレッシ
ョルドレベルＶtLを設定する下降ヒステリシス回路（Ｑ
44，Ｑ46）とを有する構成としたヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）である。

【００３０】請求項１に記載の発明に依れば、従来用い
られているラッチ機能付コンパレータに比べて簡便な回
路構成を有し、回路規模がコンパクトで、チップ面積が
小さく、消費電力が少なく、２次電池１２の消耗を軽減
できる上昇ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒス
テリシス回路（Ｑ44，Ｑ46）を用いてヒステリシスイン
バータ回路３０（Ｑ26，Ｑ31）を実現できるようになる
といった効果を奏する。

【００３１】請求項２に記載の発明は、請求項１に記載
のヒステリシスインバータ回路において、前記初段イン
バーター回路の入力電圧の上昇時に、活性化された前記
上昇ヒステリシス回路（Ｑ41，Ｑ45）を介して電源電位
に前記第１ｐチャネルＭＯＳＦＥＴＱ42が接続されると
共に、不活性化された前記下降ヒステリシス回路（Ｑ4
4，Ｑ46）と下降ヒステリシス抵抗素子Ｑ44とを介して
前記第１ｎチャネルＭＯＳＦＥＴＱ43が接地電位に接続
されるように構成したヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）である。

【００３２】請求項２に記載の発明に依れば、請求項１
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路（Ｑ
41，Ｑ45）を介して電源電位に第１ｐチャネルＭＯＳＦ
ＥＴＱ42が接続されることにより、この第１ｐチャネル
ＭＯＳＦＥＴＱ42のスレッショルドレベルｐＶthだけに
基づいて入力電圧の上昇時における初段インバーター回
路のスレッショルドレベルＶtHを回路規模の拡大や消費
電力の増大を伴うことなく設定できる集積化に適した回
路を実現できるようになるといった効果を奏する。

【００３３】請求項３に記載の発明は、請求項１又は２
に記載のヒステリシスインバータ回路において、前記初
段インバーター回路の入力電圧の下降時に、不活性化さ
れた前記上昇ヒステリシス回路（Ｑ41，Ｑ45）と上昇ヒ
ステリシス抵抗素子Ｑ41とを介して電源電位に前記第１
ｐチャネルＭＯＳＦＥＴＱ42が接続されると共に、活性
化された前記下降ヒステリシス回路（Ｑ44，Ｑ46）を介
して前記第１ｎチャネルＭＯＳＦＥＴＱ43が接地電位に
接続されるように構成したヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）である。

【００３４】請求項３に記載の発明に依れば、請求項１
又は２に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路（Ｑ44，Ｑ46）を介して第１ｎチャネルＭＯＳＦＥＴ
Ｑ43が接地電位に接続されることにより、この第１ｎチ
ャネルＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶth
だけに基づいて入力電圧の下降時における初段インバー
ター回路のスレッショルドレベルＶtLを回路規模の拡大
や消費電力の増大を伴うことなく設定できる集積化に適
した回路を実現できるようになるといった効果を奏す
る。

【００３５】請求項４に記載の発明は、請求項３に記載
のヒステリシスインバータ回路において、前記上昇ヒス
テリシス回路（Ｑ41，Ｑ45）は、ｐチャネルＭＯＳＦＥ
ＴＱ45と前記上昇ヒステリシス抵抗素子Ｑ41とが並列に
接続されて成る構成としたヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）である。

【００３６】請求項４に記載の発明に依れば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｐチャネルＭＯＳＦＥＴＱ45のＯ
Ｎ抵抗値に比べて上昇ヒステリシス抵抗素子Ｑ41の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の上昇時に、活性化された上昇ヒステリ
シス回路（Ｑ41，Ｑ45）を介して電源電位に第１ｐチャ
ネルＭＯＳＦＥＴＱ42が接続された場合に、この第１ｐ
チャネルＭＯＳＦＥＴＱ42のスレッショルドレベルｐＶ
thだけに基づいて入力電圧の上昇時における初段インバ
ーター回路のスレッショルドレベルＶtHを回路規模の拡
大や消費電力の増大を伴うことなく設定できる集積化に
適した回路を実現できるようになるといった効果を奏す
る。

【００３７】請求項５に記載の発明は、請求項３に記載
のヒステリシスインバータ回路において、前記下降ヒス
テリシス回路（Ｑ44，Ｑ46）は、ｎチャネルＭＯＳＦＥ
ＴＱ46と前記下降ヒステリシス抵抗素子Ｑ44とが並列に
接続されて成る構成としたヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）である。

【００３８】請求項５に記載の発明に依れば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｎチャネルＭＯＳＦＥＴＱ46のＯ
Ｎ抵抗値に比べて下降ヒステリシス抵抗素子Ｑ44の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の下降時に、活性化された下降ヒステリ
シス回路（Ｑ44，Ｑ46）を介して接地電位に第１ｎチャ
ネルＭＯＳＦＥＴＱ43が接続された場合に、この第１ｎ
チャネルＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶ
thだけに基づいて入力電圧の下降時における初段インバ
ーター回路のスレッショルドレベルＶtLを回路規模の拡
大や消費電力の増大を伴うことなく設定できる集積化に
適した回路を実現できるようになるといった効果を奏す
る。

【００３９】請求項６に記載の発明は、請求項１乃至３
のいずれか一項に記載のヒステリシスインバータ回路に
おいて、前記初段インバーター回路は、前記第１ｐチャ
ネルＭＯＳＦＥＴＱ42のソースと電源電位との間に前記
上昇ヒステリシス回路（Ｑ41，Ｑ45）が並列接続され、
前記第１ｎチャネルＭＯＳＦＥＴＱ43のソースと接地電
位との間に前記第１ｎチャネルＭＯＳＦＥＴＱ43のソー
スと接地電位との間に前記下降ヒステリシス回路（Ｑ4
4，Ｑ46）が並列接続されて成る構成としたヒステリシ
スインバータ回路３０（Ｑ26，Ｑ31）である。

【００４０】請求項６に記載の発明に依れば、請求項１
乃至３のいずれか一項に記載の効果に加えて、第１ｐチ
ャネルＭＯＳＦＥＴＱ42のＯＮ抵抗値に比べて上昇ヒス
テリシス抵抗素子Ｑ41の抵抗値を十分大きく設定するこ
とにより回路規模の拡大や消費電力の増大を伴うことな
く上昇時のスレッショルドレベルＶtHを設定できる集積
化に適した上昇ヒステリシス回路（Ｑ41，Ｑ45）を実現
できるようになるといった効果を奏する。同様の主旨
で、第１ｎチャネルＭＯＳＦＥＴＱ43のＯＮ抵抗値に比
べて下降ヒステリシス抵抗素子Ｑ44の抵抗値を十分大き
く設定することにより回路規模の拡大や消費電力の増大
を伴うことなく下降時のスレッショルドレベルＶtLを設
定できる集積化に適した下降ヒステリシス回路（Ｑ44，
Ｑ46）を実現できるようになるといった効果を奏する。

【００４１】請求項７に記載の発明は、請求項６に記載
のヒステリシスインバータ回路において、前記後段イン
バーター回路の共通入力は前記初段インバーター回路の
共通出力に接続され、前記後段インバーター回路の共通
出力は前記上昇ヒステリシス回路（Ｑ41，Ｑ45）のｐチ
ャネルＭＯＳＦＥＴＱ45のゲート及び前記下降ヒステリ
シス回路（Ｑ44，Ｑ46）のｎチャネルＭＯＳＦＥＴＱ46
のゲートに接続され、前記初段インバーター回路から出
力される論理値と反対の論理値が前記後段インバーター
回路から出力される回路構成において、前記初段インバ
ーター回路に入力される論理値の電圧の立ち上がりに応
じて活性化された前記上昇ヒステリシス回路（Ｑ41，Ｑ
45）のｐチャネルＭＯＳＦＥＴＱ45を介して電源電位に
前記第１ｐチャネルＭＯＳＦＥＴＱ42が接続され、当該
初段インバーター回路に入力される論理値の電圧の立ち
上がりに応じて前記下降ヒステリシス回路（Ｑ44，Ｑ4
6）のｎチャネルＭＯＳＦＥＴＱ46が不活性化された状
態で前記下降ヒステリシス抵抗素子Ｑ44を介して前記第
１ｎチャネルＭＯＳＦＥＴＱ43が接地電位に接続される
ように構成したヒステリシスインバータ回路３０（Ｑ2
6，Ｑ31）である。

【００４２】請求項７に記載の発明に依れば、請求項６
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路３０（Ｑ26）の出力段に設けること
により、初段インバーター回路に入力される信号の論理
値とヒステリシスインバータ回路３０（Ｑ26）の出力信
号の論理値との整合をとって初段インバーター回路に入
力される信号の論理値を保持してヒステリシスインバー
タ回路３０（Ｑ26）から出力できるようになるといった
効果を奏する。

【００４３】請求項８に記載の発明は、請求項２、請求
項３、請求項４、請求項６または請求項７に記載のヒス
テリシスインバータ回路において、前記上昇ヒステリシ
ス回路（Ｑ41，Ｑ45）における入力電圧上昇時のスレッ
ショルドレベルは、前記第１ｐチャネルＭＯＳＦＥＴＱ
42のスレッショルドレベルｐＶthと電源電位との差に基
づいて設定される構成としたヒステリシスインバータ回
路である。

【００４４】請求項８に記載の発明に依れば、請求項
２、請求項３、請求項４、請求項６または請求項７に記
載の効果に加えて、電源電位は一定電位であるので、第
１ｐチャネルＭＯＳＦＥＴＱ42のスレッショルドレベル
ｐＶthだけに基づいて入力電圧の上昇時における初段イ
ンバーター回路のスレッショルドレベルＶtHを回路規模
の拡大や消費電力の増大を伴うことなく設定できる集積
化に適したヒステリシスインバータ回路３０（Ｑ26）を
実現できるようになるといった効果を奏する。

【００４５】請求項９に記載の発明は、請求項２、請求
項３、請求項５、請求項６または請求項７に記載のヒス
テリシスインバータ回路において、前記下降ヒステリシ
ス回路（Ｑ44，Ｑ46）における入力電圧下降時のスレッ
ショルドレベルは、前記第１ｎチャネルＭＯＳＦＥＴＱ
43のスレッショルドレベルｎＶthと接地電位との和に基
づいて設定される構成としたヒステリシスインバータ回
路である。

【００４６】請求項９に記載の発明に依れば、請求項
２、請求項３、請求項５、請求項６または請求項７に記
載の効果に加えて、接地電位は一定電位であるので、第
１ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレベル
ｎＶthだけに基づいて入力電圧の下降時における初段イ
ンバーター回路のスレッショルドレベルＶtLを回路規模
の拡大や消費電力の増大を伴うことなく設定できる集積
化に適したヒステリシスインバータ回路３０（Ｑ26）を
実現できるようになるといった効果を奏する。

【００４７】請求項１０に記載の発明は、２次電池１２
と負荷１４との間に設けられた充電用トランジスタＱ2
を制御して充電電流を２次電池１２に供給する充電制御
時の２次電池１２の過充電状態、２次電池１２と負荷１
４との間に設けられた放電用トランジスタＱ1を制御し
て負荷電流を負荷１４に供給する放電制御時の２次電池
１２の過放電状態、または放電制御時の２次電池１２の
過電流状態を検出して２次電池１２を過充電状態、過放
電状態または過電流状態から保護する充放電保護回路に
おいて、過充電状態であって、２次電池電位が更に過充
電検出電圧以上である場合に、負荷１４に接続されてい
る放電用トランジスタＱ1を活性化して負荷１４に負荷
電流を供給する放電制御を実行するディレイ回路２６を
有する構成とした充放電保護回路２０である。

【００４８】請求項１０に記載の発明に依れば、２次電
池電位ＶDDが過充電検出電圧以上であっても負荷１４接
続時の負荷電流が過電流として誤判定されて放電トラン
ジスタが不活性化されてしまうことを回避して負荷電流
を負荷１４に供給する放電制御機能を実現できるように
なり、同様に、充電器１４としてパルス充電器１４を用
い負荷１４接続時の負荷電流に対する過電流が検出され
た際の２次電池電位ＶDDが過充電検出電圧以上に保持さ
れた場合であっても過電流状態と誤判定されて放電トラ
ンジスタが不活性化されてしまうことを回避して負荷電
流を負荷１４に供給する放電制御機能を小さな回路規模
で実現できるようになるといった効果を奏する。

【００４９】請求項１１に記載の発明は、２次電池１２
と負荷１４との間に設けられた充電用トランジスタＱ2
を制御して充電電流を２次電池１２に供給する充電制御
時の２次電池１２の過充電状態、２次電池１２と負荷１
４との間に設けられた放電用トランジスタＱ1を制御し
て負荷電流を負荷１４に供給する放電制御時の２次電池
１２の過放電状態、または放電制御時の２次電池１２の
過電流状態を検出して２次電池１２を過充電状態、過放
電状態または過電流状態から保護する充放電保護回路に
おいて、過充電状態であって、２次電池電位が更に過充
電検出電圧以上である場合に、負荷１４に接続されてい
る放電用トランジスタＱ1を活性化すると共に、充電用
トランジスタＱ2のドレイン−ソース間に並列に存在す
る寄生ダイオードと当該活性化状態の放電用トランジス
タＱ1とを介して負荷１４に負荷電流を供給する放電制
御を実行するディレイ回路２６を有する構成とした充放
電保護回路２０である。

【００５０】請求項１１に記載の発明に依れば、２次電
池電位ＶDDが過充電検出電圧以上であっても負荷１４接
続時の負荷電流が過電流として誤判定されずに放電用ト
ランジスタＱ1を活性化して寄生ダイオードと放電用ト
ランジスタＱ1とを介して負荷電流を負荷１４に供給す
る放電制御機能を実現できるようになり、同様に、充電
器１４としてパルス充電器１４を用い負荷１４接続時の
負荷電流に対する過電流が検出された際の２次電池電位
ＶDDが過充電検出電圧以上に保持された場合であっても
過電流状態と誤判定されて放電トランジスタが不活性化
されてしまうことを回避して負荷電流を負荷１４に供給
する放電制御機能を小さな回路規模で実現できるように
なるといった効果を奏する。

【００５１】請求項１２に記載の発明は、請求項１０又
は１１に記載の充放電保護回路２０において、前記ディ
レイ回路２６は、前記過放電検出信号２７ａに応じて２
次電池１２において過放電状態を検出して放電制御を実
行するタイミングにかかるディレイ時間を設定するため
のディレイ信号２６ａを生成し、また前記過電流検出信
号２５ａに応じて２次電池１２において過電流状態を検
出して放電制御を実行するタイミングにかかるディレイ
時間を設定するためのディレイ信号２６ａを生成し、ま
た前記過充電検出信号２２ａを検出した状態で更に過充
電検出電圧以上の２次電池電位ＶDDを検出した際、前記
過放電状態に応じた放電制御のキャンセル及び前記過電
流状態に応じた放電制御のキャンセルを指示すると共
に、負荷１４に接続されている放電用トランジスタＱ1
を活性化し充電用トランジスタＱ2のドレイン−ソース
間に並列に存在する寄生ダイオードと当該活性化状態の
放電用トランジスタＱ1とを介して負荷１４に負荷電流
を供給する放電制御を指示するためのディレイ信号２６
ａを生成する回路構成を有する構成とした請求項１０又
は１１に記載の充放電保護回路２０である。

【００５２】請求項１２に記載の発明に依れば、請求項
１０又は１１に記載の効果に加えて、ディレイ回路２６
を設けることに依り、過充電検出信号２２ａを検出した
状態で更に過充電検出電圧以上の２次電池電位ＶDDを検
出した際に過放電状態に応じた放電制御のキャンセル及
び過電流状態に応じた放電制御のキャンセルを実行でき
るようになり、その結果、過放電状態を回避する放電制
御機能及び過電流状態を回避する過電流制御機能に加え
て、負荷１４接続時に過充電を検出した場合であって２
次電池電位ＶDDが過充電検出電圧よりも低いときに負荷
電流を放電用トランジスタＱ1を介して負荷１４に供給
する放電制御機能を実現できるといった効果を奏する。

【００５３】請求項１３に記載の発明は、請求項１０乃
至１２のいずれか一項に記載の充放電保護回路２０にお
いて、前記ディレイ回路２６は、前記過充電検出信号２
２ａを検出した状態で更に過充電検出電圧以上の２次電
池電位ＶDDを検出した際に前記過放電検出信号２７ａ及
び前記過電流検出信号２５ａにかかる放電制御の指示に
優先して負荷１４に接続されている放電用トランジスタ
Ｑ1を活性化して負荷１４に負荷電流を供給する放電制
御の指示を実行する回路構成を有する構成とした充放電
保護回路２０である。

【００５４】請求項１３に記載の発明に依れば、請求項
１０乃至１２のいずれか一項に記載の効果に加えて、デ
ィレイ回路２６を設けることに依り、過放電検出信号２
７ａにかかる放電制御及び前記過電流検出信号２５ａに
かかる放電制御よりも過充電検出信号２２ａを検出した
状態で更に過充電検出電圧以上の２次電池電位ＶDDを検
出した際の放電用トランジスタＱ1の活性化にかかる放
電制御を優先することができるようになり、その結果、
過充電検出電圧以上であっても負荷１４接続時の負荷電
流が過電流として誤判定されずに放電用トランジスタＱ
1を活性化して寄生ダイオードと放電用トランジスタＱ1
とを介して負荷電流を負荷１４に供給する放電制御機能
を実現でき、同様に、充電器１４としてパルス充電器１
４を用い負荷１４接続時の負荷電流に対する過電流が検
出された際の２次電池電位ＶDDが過充電検出電圧以上に
保持された場合であっても過電流状態と誤判定されて放
電トランジスタが不活性化されてしまうことを回避して
負荷電流を負荷１４に供給する放電制御機能を小さな回
路規模で実現できるようになるといった効果を奏する。

【００５５】請求項１４に記載の発明は、請求項１３に
記載の充放電保護回路２０において、前記ディレイ回路
２６は、前記過放電検出信号２７ａにかかるディレイ信
号２６ａまたは前記過充電検出信号２２ａにかかるディ
レイ信号２６ａを生成するゲート回路Ｑ22，Ｑ23，Ｑ2
5，Ｑ27と、前記過充電検出信号２２ａを受信した状態
で更に過充電検出電圧以上の２次電池電位ＶDDを検出し
た際の過充電検出信号２２ａに応じて、前記過放電検出
信号２７ａ及び前記過電流検出信号２５ａを遮断して前
記過放電検出信号２７ａにかかるディレイ信号２６ａま
たは前記過充電検出信号２２ａにかかるディレイ信号２
６ａの生成を禁止する制御を当該ゲート回路Ｑ22，Ｑ2
3，Ｑ25，Ｑ27に対して実行すると共に、負荷１４に接
続されている放電用トランジスタＱ1の活性化のための
前記ディレイ信号２６ａの生成を指示する制御を当該ゲ
ート回路Ｑ22，Ｑ23，Ｑ25，Ｑ27に対して実行する回路
構成を有する構成とした充放電保護回路２０である。

【００５６】請求項１４に記載の発明に依れば、請求項
１３に記載の効果に加えて、ゲート回路Ｑ22，Ｑ23，Ｑ
25，Ｑ27を設けることに依り、放電制御または放電制御
に必要なディレイ信号２６ａを生成して放電用トランジ
スタＱ1に供給できるようになる。またディレイ回路２
６を設けることに依り、過充電検出信号２２ａを受信し
た状態で更に過充電検出電圧以上の２次電池電位ＶDDを
検出した際に、過放電検出信号２７ａ及び過電流検出信
号２５ａを遮断して過放電検出信号２７ａにかかる放電
制御及び過電流検出信号２５ａにかかる放電制御に要す
るディレイ信号２６ａの生成を禁止する制御を実行し、
かつ過充電検出信号２２ａを検出した状態で更に過充電
検出電圧以上の２次電池電位ＶDDを検出した際の放電用
トランジスタＱ1の活性化にかかる放電制御に要するデ
ィレイ信号２６ａの生成を許可することができるように
なり、その結果、過充電検出電圧以上であっても負荷１
４接続時の負荷電流が過電流として誤判定されずに放電
用トランジスタＱ1を活性化して寄生ダイオードと放電
用トランジスタＱ1とを介して負荷電流を負荷１４に供
給する放電制御機能を実現でき、同様に、充電器１４と
してパルス充電器１４を用い負荷１４接続時の負荷電流
に対する過電流が検出された際の２次電池電位ＶDDが過
充電検出電圧以上に保持された場合であっても過電流状
態と誤判定されて放電トランジスタが不活性化されてし
まうことを回避して負荷電流を負荷１４に供給する放電
制御機能を小さな回路規模で実現できるようになるとい
った効果を奏する。

【００５７】請求項１５に記載の発明は、請求項１４に
記載の充放電保護回路２０において、前記過充電検出信
号２２ａを受信した状態で更に過充電検出電圧以上の２
次電池電位ＶDDを検出した際の過充電検出信号２２ａの
ゲートへの入力に応じて、前記過放電検出信号２７ａ及
び前記過電流検出信号２５ａの前記ゲート回路Ｑ22，Ｑ
23，Ｑ25，Ｑ27への入力を遮断して前記ディレイ信号２
６ａの生成を禁止する論理信号を当該ゲート回路Ｑ22，
Ｑ23，Ｑ25，Ｑ27に出力すると共に、放電用トランジス
タＱ1の活性化のための前記ディレイ信号２６ａの生成
を指示する論理信号を当該ゲート回路Ｑ22，Ｑ23，Ｑ2
5，Ｑ27に出力する遮断用ＭＯＳＦＥＴＱ36を有する構
成とした充放電保護回路２０である。

【００５８】請求項１５に記載の発明に依れば、請求項
１４に記載の効果に加えて、遮断用ＭＯＳＦＥＴＱ36を
設けることに依り、過充電検出信号２２ａを受信した状
態で更に過充電検出電圧以上の２次電池電位ＶDDを検出
した際の過充電検出信号２２ａのゲートへの入力に応じ
て遮断用ＭＯＳＦＥＴＱ36を活性化し過放電検出信号２
７ａ及び過電流検出信号２５ａを遮断して過放電検出信
号２７ａにかかる放電制御及び過電流検出信号２５ａに
かかる放電制御に要するディレイ信号２６ａの生成を禁
止する制御を実行し、かつ過充電検出信号２２ａを検出
した状態で更に過充電検出電圧以上の２次電池電位ＶDD
を検出した際の放電用トランジスタＱ1の活性化にかか
る放電制御に要するディレイ信号２６ａの生成を許可す
るディレイ信号２６ａを生成する制御を実行できるよう
になる。その結果、過充電検出電圧以上であっても負荷
１４接続時の負荷電流が過電流として誤判定されずに放
電用トランジスタＱ1を活性化して寄生ダイオードと放
電用トランジスタＱ1とを介して負荷電流を負荷１４に
供給する放電制御機能を実現でき、同様に、充電器１４
としてパルス充電器１４を用い負荷１４接続時の負荷電
流に対する過電流が検出された際の２次電池電位ＶDDが
過充電検出電圧以上に保持された場合であっても過電流
状態と誤判定されて放電トランジスタが不活性化されて
しまうことを回避して負荷電流を負荷１４に供給する放
電制御機能を小さな回路規模で実現できるようになると
いった効果を奏する。

【００５９】請求項１６に記載の発明は、請求項１乃至
９のいずれか一項に記載のヒステリシスインバータ回路
Ｑ26を用いた充放電保護回路２０において、充電制御時
の２次電池１２の過充電状態、負荷電流を供給する放電
制御時の２次電池１２の過放電状態、または放電制御時
の２次電池１２の過電流状態を検出して２次電池１２を
過充電状態、過放電状態または過電流状態から保護する
充放電保護回路において、２次電池電位に接続され、２
次電池１２の放電状態を監視すると共に、過放電状態を
検知した際に過放電検出信号２７ａを生成する過放電検
出回路２７と、充電器１４接地電位Ｖ−に接続され、当
該充電器１４接地電位Ｖ−の電位を監視すると共に、過
電流状態を検知した際に過電流検出信号２５ａを生成す
る過電流検出回路２５と、２次電池電位に接続され、バ
ッテリー接地電位Ｖssを充電器１４接地電位Ｖ−にシフ
トして充電制御信号２３ａを生成するレベルシフト回路
２３と、前記ディレイ回路２６は、前記ヒステリシスイ
ンバータ回路Ｑ26を有し、前記過放電検出信号２７ａに
応じて２次電池１２において過放電状態を検出するタイ
ミングにかかるディレイ時間を設定するためのディレイ
信号２６ａを当該ヒステリシスインバータ回路Ｑ26を介
して生成し、また前記過電流検出信号２５ａに応じて２
次電池１２において過電流状態を検出するタイミングに
かかるディレイ時間を設定するためのディレイ信号２６
ａを当該ヒステリシスインバータ回路Ｑ26を介して生成
するディレイ回路２６とを有する構成とした充放電保護
回路２０である。

【００６０】請求項１６に記載の発明に依れば、請求項
１乃至９のいずれか一項に記載の効果に加えて、過放電
検出回路２７を設けることにより、２次電池１２の放電
状態を監視して過放電状態を検知した際に過放電検出信
号２７ａを生成できるようになる。また、前述のヒステ
リシスインバータ回路Ｑ26を有するディレイ回路２６を
設けることにより、過放電検出信号２７ａを前述のヒス
テリシスインバータ回路Ｑ26に入力できるようになり、
その結果、上昇時の入力電圧スレッショルドレベルＶtH
と下降時の入力電圧スレッショルドレベルＶtLとで特定
できるヒステリシス特性を有するディレイ信号２６ａを
生成できるようになる。このようなヒステリシス特性を
ディレイ信号２６ａに付与することにより、過電流検出
時の発振防止機能を実現できるようになり、ディレイ信
号２６ａを用いて放電電流の制御を行う放電用トランジ
スタＱ1の過電流検出時の発振防止機能を実現できるよ
うになる。更に、ヒステリシスインバータ回路Ｑ26を設
けることで、ラッチ機能付コンパレータに比べて簡便な
回路構成で、かつコンパクトな回路規模、小さいチップ
面積、２次電池１２の消耗を軽減した少ない消費電力で
このような発振防止機能を有する過電流検出回路２５を
実現できるようになる。また、レベルシフト回路２３は
充電器１４の充電電位に接続されているので、充電器１
４が充電電位に接続された際に充電器１４から電力の供
給を受けて動作可能となり充電制御信号２３ａを生成で
きるようになる。すなわち、２次電池１２に充放電保護
回路２０を動作させるだけの電力を供給する能力が無く
なってしまった場合であっても充電器１４が充電電位に
接続されればレベルシフト回路２３が動作可能状態とな
って充電制御信号２３ａを生成できるようになり、２次
電池１２の電池電圧が動作可能電圧を下回ってしまった
場合であっても充電器１４の接続によって確実な充電制
御を実行する機能を実現できるようになる。その結果、
充電制御信号２３ａを用いて充電用トランジスタＱ2を
制御して２次電池１２の充電制御ができるようになり、
充放電保護回路２０を動作させるだけの電力の供給する
能力を２次電池１２において復帰させることができるよ
うになるといった効果を奏する。

【００６１】請求項１７に記載の発明は、請求項１６に
記載の充放電保護回路２０において、前記ディレイ回路
２６は、前記過放電検出信号２７ａにかかるディレイ信
号２６ａまたは前記過充電検出信号２２ａにかかるディ
レイ信号２６ａを生成するヒステリシスインバータ回路
Ｑ26と、前記過充電検出信号２２ａを受信した状態で更
に過充電検出電圧以上の２次電池電位ＶDDを検出した際
の過充電検出信号２２ａに応じて、前記過放電検出信号
２７ａ及び前記過電流検出信号２５ａを遮断して前記過
放電検出信号２７ａにかかるディレイ信号２６ａまたは
前記過充電検出信号２２ａにかかるディレイ信号２６ａ
の生成を禁止する制御を当該ヒステリシスインバータ回
路Ｑ26に対して実行すると共に、負荷１４に接続されて
いる放電用トランジスタＱ1の活性化のための前記ディ
レイ信号２６ａの生成を指示する制御を当該ヒステリシ
スインバータ回路Ｑ26に対して実行する回路構成を有す
る構成とした充放電保護回路２０である。

【００６２】請求項１７に記載の発明に依れば、請求項
１６に記載の効果に加えて、遮断用ＭＯＳＦＥＴＱ36を
設けることに依り、過充電検出信号２２ａを受信した状
態で更に過充電検出電圧以上の２次電池電位ＶDDを検出
した際の過充電検出信号２２ａのゲートへの入力に応じ
て遮断用ＭＯＳＦＥＴＱ36を活性化し過放電検出信号２
７ａ及び過電流検出信号２５ａのヒステリシスインバー
タ回路Ｑ26への入力を遮断して過放電検出信号２７ａに
かかる放電制御及び過電流検出信号２５ａにかかる放電
制御に要するディレイ信号２６ａの生成を禁止する制御
を実行し、かつ過充電検出信号２２ａを検出した状態で
更に過充電検出電圧以上の２次電池電位ＶDDを検出した
際の放電用トランジスタＱ1の活性化にかかる放電制御
に要するディレイ信号２６ａの生成をヒステリシスイン
バータ回路Ｑ26に対して優先的に許可するディレイ信号
２６ａを生成する制御を実行できるようになる。その結
果、過充電検出電圧以上であっても負荷１４接続時の負
荷電流が過電流として誤判定されずに放電用トランジス
タＱ1を活性化して寄生ダイオードと放電用トランジス
タＱ1とを介して負荷電流を負荷１４に供給する放電制
御機能を実現でき、同様に、充電器１４としてパルス充
電器１４を用い負荷１４接続時の負荷電流に対する過電
流が検出された際の２次電池電位ＶDDが過充電検出電圧
以上に保持された場合であっても過電流状態と誤判定さ
れて放電トランジスタが不活性化されてしまうことを回
避して負荷電流を負荷１４に供給する放電制御機能を小
さな回路規模で実現できるようになるといった効果を奏
する。

【００６３】請求項１８に記載の発明は、請求項１６に
記載の充放電保護回路２０において、前記ディレイ回路
２６は、前記ヒステリシスインバータ回路Ｑ26を有し、
前記過放電検出信号２７ａに応じて２次電池１２におい
て過放電状態を検出して放電制御を実行するための前記
ディレイ信号２６ａを当該ヒステリシスインバータ回路
Ｑ26を介して生成し、また前記過電流検出信号２５ａに
応じて２次電池１２において過電流状態を検出して放電
制御を実行するための前記ディレイ信号２６ａを当該ヒ
ステリシスインバータ回路Ｑ26を介して生成し、また前
記過充電検出信号２２ａを検出した状態で更に過充電検
出電圧以上の２次電池電位ＶDDを検出した際に、負荷１
４に接続されている放電用トランジスタＱ1を活性化す
ると共に、充電用トランジスタＱ2のドレイン−ソース
間に並列に存在する寄生ダイオードと当該活性化状態の
放電用トランジスタＱ1とを介して負荷１４に負荷電流
を供給する放電制御を実行する回路構成を有する構成と
した充放電保護回路２０である。

【００６４】請求項１８に記載の発明に依れば、請求項
１６に記載の効果と同様の効果を奏する。

【００６５】請求項１９に記載の発明は、請求項１７又
は１８に記載の充放電保護回路２０において、前記ディ
レイ回路２６は前記ディレイ信号２６ａを生成するゲー
ト回路Ｑ22，Ｑ23，Ｑ25，Ｑ27を有し、当該ゲート回路
Ｑ22，Ｑ23，Ｑ25，Ｑ27は、前記過充電検出信号２２ａ
を受信した状態で更に過充電検出電圧以上の２次電池電
位ＶDDを検出した際に、前記過放電検出信号２７ａ及び
前記過電流検出信号２５ａを遮断する制御を前記ヒステ
リシスインバータ回路Ｑ26に対して実行すると共に、負
荷１４に接続されている放電用トランジスタＱ1の活性
化を指示する前記ディレイ信号２６ａを生成するする制
御を当該ヒステリシスインバータ回路Ｑ26に対して実行
する回路構成を有する構成とした充放電保護回路２０で
ある。

【００６６】請求項１９に記載の発明に依れば、請求項
１７又は１８に記載の効果に加えて、遮断用ＭＯＳＦＥ
ＴＱ36を設けることに依り、過充電検出信号２２ａを受
信した状態で更に過充電検出電圧以上の２次電池電位Ｖ
DDを検出した際の過充電検出信号２２ａのゲートへの入
力に応じて遮断用ＭＯＳＦＥＴＱ36を活性化し過放電検
出信号２７ａ及び過電流検出信号２５ａのヒステリシス
インバータ回路Ｑ26への入力を遮断して過放電検出信号
２７ａにかかる放電制御及び過電流検出信号２５ａにか
かる放電制御に要するディレイ信号２６ａの生成を禁止
する制御を実行し、かつ過充電検出信号２２ａを検出し
た状態で更に過充電検出電圧以上の２次電池電位ＶDDを
検出した際の放電用トランジスタＱ1の活性化にかかる
放電制御に要するディレイ信号２６ａの生成をヒステリ
シスインバータ回路Ｑ26に対して優先的に許可するディ
レイ信号２６ａを生成する制御を実行できるようにな
る。その結果、過充電検出電圧以上であっても負荷１４
接続時の負荷電流が過電流として誤判定されずに放電用
トランジスタＱ1を活性化して寄生ダイオードと放電用
トランジスタＱ1とを介して負荷電流を負荷１４に供給
する放電制御機能を実現でき、同様に、充電器１４とし
てパルス充電器１４を用い負荷１４接続時の負荷電流に
対する過電流が検出された際の２次電池電位ＶDDが過充
電検出電圧以上に保持された場合であっても過電流状態
と誤判定されて放電トランジスタが不活性化されてしま
うことを回避して負荷電流を負荷１４に供給する放電制
御機能をヒステリシスインバータ回路Ｑ26や遮断用ＭＯ
ＳＦＥＴＱ36を用いることで小さな回路規模で実現でき
るようになるといった効果を奏する。

【００６７】請求項２０に記載の発明は、請求項１９に
記載の充放電保護回路２０において、前記過充電検出信
号２２ａを受信した状態で更に過充電検出電圧以上の２
次電池電位ＶDDを検出した際の過充電検出信号２２ａの
ゲートへの入力に応じて、前記過放電検出信号２７ａ及
び前記過電流検出信号２５ａの前記ゲート回路Ｑ22，Ｑ
23，Ｑ25，Ｑ27への入力を遮断して前記ディレイ信号２
６ａの生成を禁止する論理信号を当該ヒステリシスイン
バータ回路Ｑ26に出力すると共に、放電用トランジスタ
Ｑ1の活性化のための前記ディレイ信号２６ａの生成を
指示する論理信号を当該ヒステリシスインバータ回路Ｑ
26に出力する遮断用ＭＯＳＦＥＴＱ36を有する構成とし
た充放電保護回路２０である。

【００６８】請求項２０に記載の発明に依れば、請求項
１９に記載の効果に加えて、遮断用ＭＯＳＦＥＴＱ36を
設けることに依り、過充電検出信号２２ａを受信した状
態で更に過充電検出電圧以上の２次電池電位ＶDDを検出
した際の過充電検出信号２２ａのゲートへの入力に応じ
て遮断用ＭＯＳＦＥＴＱ36を活性化し過放電検出信号２
７ａ及び過電流検出信号２５ａのヒステリシスインバー
タ回路Ｑ26への入力を遮断して過放電検出信号２７ａに
かかる放電制御及び過電流検出信号２５ａにかかる放電
制御に要するディレイ信号２６ａの生成を禁止する論理
制御を実行し、かつ過充電検出信号２２ａを検出した状
態で更に過充電検出電圧以上の２次電池電位ＶDDを検出
した際の放電用トランジスタＱ1の活性化にかかる放電
制御に要するディレイ信号２６ａの生成をヒステリシス
インバータ回路Ｑ26に対して優先的に許可するディレイ
信号２６ａを生成する論理制御を実行できるようにな
る。その結果、過充電検出電圧以上であっても負荷１４
接続時の負荷電流が過電流として誤判定されずに放電用
トランジスタＱ1を活性化して寄生ダイオードと放電用
トランジスタＱ1とを介して負荷電流を負荷１４に供給
する放電制御機能を実現でき、同様に、充電器１４とし
てパルス充電器１４を用い負荷１４接続時の負荷電流に
対する過電流が検出された際の２次電池電位ＶDDが過充
電検出電圧以上に保持された場合であっても過電流状態
と誤判定されて放電トランジスタが不活性化されてしま
うことを回避して負荷電流を負荷１４に供給する放電制
御機能を論理制御できるヒステリシスインバータ回路Ｑ
26や遮断用ＭＯＳＦＥＴＱ36を用いることで小さな回路
規模でかつ集積化に適した回路形態で実現できるように
なるといった効果を奏する。

【００６９】請求項２１に記載の発明は、請求項１５ま
たは２０に記載の充放電保護回路２０において、前記デ
ィレイ回路２６は、前記過放電検出信号２７ａに応じた
放電制御を実行するタイミングにかかるディレイ時間、
また前記過電流検出信号２５ａに応じた放電制御を実行
するタイミングにかかるディレイ時間を設定するために
前記ヒステリシスインバータ回路Ｑ26の入力に接続され
たタイミングコンデンサーＣ2を有し、前記遮断用ＭＯ
ＳＦＥＴＱ36は、前記ヒステリシスインバータ回路Ｑ26
の入力に対して前記タイミングコンデンサーＣ2に並列
に接続され、前記過充電検出信号２２ａを受信した状態
で更に過充電検出電圧以上の２次電池電位ＶDDを検出し
た際の過充電検出信号２２ａのゲートへの入力に応じ
て、前記過放電検出信号２７ａまたは前記過電流検出信
号２５ａによって前記タイミングコンデンサーＣ2に蓄
積される電荷を短絡する回路構成を有する構成とした充
放電保護回路２０である。

【００７０】請求項２１に記載の発明に依れば、請求項
１５または２０に記載の効果に加えて、遮断用ＭＯＳＦ
ＥＴＱ36を設けることに依り、過充電検出信号２２ａを
受信した状態で更に過充電検出電圧以上の２次電池電位
ＶDDを検出した際の過充電検出信号２２ａのゲートへの
入力に応じて遮断用ＭＯＳＦＥＴＱ36を活性化し過放電
検出信号２７ａ及び過電流検出信号２５ａのタイミング
コンデンサーＣ2への電荷蓄積を遮断して過放電検出信
号２７ａにかかる放電制御及び過電流検出信号２５ａに
かかる放電制御に要するディレイ信号２６ａの生成を禁
止する論理制御を実行し、かつ過充電検出信号２２ａを
検出した状態で更に過充電検出電圧以上の２次電池電位
ＶDDを検出した際の放電用トランジスタＱ1の活性化に
かかる放電制御に要するディレイ信号２６ａの生成をヒ
ステリシスインバータ回路Ｑ26に対して優先的に許可す
るディレイ信号２６ａを生成する論理制御を実行できる
ようになる。その結果、過充電検出電圧以上であっても
負荷１４接続時の負荷電流が過電流として誤判定されず
に放電用トランジスタＱ1を活性化して寄生ダイオード
と放電用トランジスタＱ1とを介して負荷電流を負荷１
４に供給する放電制御機能を実現でき、同様に、充電器
１４としてパルス充電器１４を用い負荷１４接続時の負
荷電流に対する過電流が検出された際の２次電池電位Ｖ
DDが過充電検出電圧以上に保持された場合であってもタ
イミングコンデンサーＣ2の電位に基づいて過電流状態
と誤判定されて放電トランジスタが不活性化されてしま
うことを回避して負荷電流を負荷１４に供給する放電制
御機能を論理制御できるヒステリシスインバータ回路Ｑ
26や遮断用ＭＯＳＦＥＴＱ36を用いることで小さな回路
規模でかつ集積化に適した回路形態で実現できるように
なるといった効果を奏する。

【００７１】請求項２２に記載の発明は、請求項２１に
記載の充放電保護回路２０において、前記ヒステリシス
インバータ回路Ｑ26は、タイミングコンデンサーＣ2の
電位が前記上昇ヒステリシス回路（Ｑ41，Ｑ45）におけ
る入力電圧上昇時のスレッショルドレベル以上である場
合に前記放電用トランジスタＱ1を不活性化する前記デ
ィレイ信号２６ａを生成し、タイミングコンデンサーＣ
2の電位が前記上昇ヒステリシス回路（Ｑ41，Ｑ45）に
おける入力電圧上昇時のスレッショルドレベル未満であ
る場合に当該放電用トランジスタＱ1を活性化する前記
ディレイ信号２６ａを生成する回路構成を有する構成と
した充放電保護回路２０である。

【００７２】請求項２２に記載の発明に依れば、請求項
２１に記載の効果に加えて、過放電検出信号２７ａ及び
過電流検出信号２５ａを用いたタイミングコンデンサー
Ｃ2への電荷蓄積に応じたコンデンサー電位と上昇ヒス
テリシス回路（Ｑ41，Ｑ45）における入力電圧上昇時の
スレッショルドレベルとを比較して入力電圧上昇時のス
レッショルドレベル以上のコンデンサー電位となった際
に放電用トランジスタＱ1を不活性化するディレイ信号
２６ａを生成できるようになり、上昇ヒステリシス回路
（Ｑ41，Ｑ45）における入力電圧上昇時のスレッショル
ドレベル未満である場合に放電用トランジスタＱ1を活
性化するディレイ信号２６ａを生成できるようになる。
その結果、上昇時の入力電圧スレッショルドレベルＶtH
と下降時の入力電圧スレッショルドレベルＶtLとで特定
できるヒステリシス特性を有するディレイ信号２６ａを
生成できるようになる。このようなヒステリシス特性を
ディレイ信号２６ａに付与することにより、過電流検出
時の発振防止機能を実現できるようになり、ディレイ信
号２６ａを用いて放電電流の制御を行う放電用トランジ
スタＱ1の過電流検出時の発振防止機能を実現できるよ
うになる。更に、ヒステリシスインバータ回路Ｑ26を設
けることで、ラッチ機能付コンパレータに比べて簡便な
回路構成で、かつコンパクトな回路規模、小さいチップ
面積、２次電池１２の消耗を軽減した少ない消費電力で
このような発振防止機能を有する過電流検出回路２５を
実現できるようになる。

【００７３】請求項２３に記載の発明は、請求項１０乃
至２２のいずれか一項に記載の充放電保護回路２０を用
いたバッテリーパック１０において、前記充放電保護回
路２０に加えて、２次電池１２である前記バッテリーセ
ル１２と、負荷１４と前記バッテリーセル１２間に直列
に接続され、放電制御時に前記バッテリーセル１２から
負荷１４に供給される放電電流の通電状態を前記ディレ
イ信号２６ａの論理値に応じて制御する放電用トランジ
スタＱ1と、充電器１４と前記バッテリーセル１２間に
直列に接続され、充電制御時に充電器１４から前記バッ
テリーセル１２に供給される充電電流の通電状態を前記
充電制御信号２３ａの論理値に応じて制御する充電用ト
ランジスタＱ2と、バッテリー接地電位Ｖssに接続さ
れ、前記バッテリーセル１２において過充電状態を検出
するタイミングにかかるディレイ時間を設定するための
充放電信号１２ａを生成して前記過充電検出回路２２に
送信する遅延コンデンサーＣ1とを有する構成としたバ
ッテリーパック１０である。

【００７４】請求項２３に記載の発明に依れば、請求項
１０乃至２２のいずれか一項に記載の効果に加えて、前
述の充放電保護回路２０を設けることにより、２次電池
１２の電池電圧が動作可能電圧を下回ってしまった場合
であっても過電流検出時の発振防止機能を実現でき、確
実な放電制御を放電用トランジスタＱ1を用いて実行す
る機能を実現でき、確実な充電制御を充電用トランジス
タＱ2を用いて実行する機能を実現できるようになると
いった効果を奏する。更に、このような充放電保護回路
２０を設けることにより、ラッチ機能付コンパレータに
比べて簡便な回路構成で、かつコンパクトな回路規模、
小さいチップ面積、２次電池１２の消耗を軽減した少な
い消費電力でこのような充放電制御機能や発振防止機能
を有するバッテリーパック１０を実現できるようにな
る。

【００７５】請求項２４に記載の発明は、請求項２３に
記載のバッテリーパック１０において、前記放電用トラ
ンジスタＱ1は、前記ディレイ信号２６ａの論理値と前
記短絡検出信号２４ａの論理値との論理積である放電信
号２６ｂの論理値に応じて前記バッテリーセル１２から
負荷１４に供給される放電電流の通電状態を制御するよ
うに構成されているバッテリーパック１０である。

【００７６】請求項２４に記載の発明に依れば、請求項
２３に記載の効果に加えて、ディレイ信号２６ａの論理
値と短絡検出信号２４ａの論理値との論理積である放電
信号２６ｂとの論理演算を実行し演算結果の論理値に応
じてバッテリーセル１２から負荷１４に供給される放電
電流の通電状態を過放電状態や短絡状態をモニタリング
しながら放電用トランジスタＱ1を用いて制御できるよ
うになるといった効果を奏する。

【００７７】請求項２５に記載の発明は、請求項２４に
記載のバッテリーパック１０において、充電器１４接地
電位Ｖ−に応じて活性化された際に前記充電用トランジ
スタＱ2を活性化する論理値を有する前記充電制御信号
２３ａを生成するレベルシフト回路２３を有する構成と
したバッテリーパック１０である。

【００７８】請求項２５に記載の発明に依れば、請求項
２４に記載の効果に加えて、前述の充放電保護回路２０
にこのようなレベルシフト回路２３を設けることによ
り、２次電池１２の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器１４の接続によって、前
述の過電流検出時の発振防止機能を実現すると同時に、
確実な充電制御を充電用トランジスタＱ2を用いて実行
する機能を実現するための充電制御信号２３ａを生成で
きるようになるといった効果を奏する。更に、このよう
なレベルシフト回路２３は、ラッチ機能付コンパレータ
に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、２次電池１２の消耗を軽減した
少ない消費電力でこのような充放電制御機能や発振防止
機能を有するバッテリーパック１０を実現することに寄
与する。

【００７９】

【発明の実施の形態】以下、図面に基づき、本発明の各
種実施形態を説明する。

【００８０】始めに、図面に基づき、本発明の充放電保
護回路の実施形態を説明する。図１は、本発明の２次電
池１２の充放電保護回路２０、及びこれを用いたバッテ
リーパック１０の構成を説明するための機能ブロック図
である。

【００８１】図１に示す充放電保護回路２０は、２次電
池１２と負荷１４との間に設けられた充電用トランジス
タＱ2を制御して充電電流（図１において、バッテリー
セル１２のプラス側電極に流れ込む方向の電流）を２次
電池１２に供給する充電制御時の２次電池１２の過充電
状態、２次電池１２と負荷１４との間に設けられた放電
用トランジスタＱ1を制御して負荷電流を負荷１４に供
給する放電制御時の２次電池１２の過放電状態、または
放電制御時の２次電池１２の過電流状態を検出して２次
電池１２を過充電状態、過放電状態または過電流状態か
ら保護する機能を有し、更に、過充電状態であって更に
２次電池電位ＶDDが過充電検出電位（例えば、４．２５
ＶＤＣ：ＤＣは直流の意味）以上である場合に、負荷１
４に接続されている放電用トランジスタＱ1を活性化し
て負荷１４に負荷電流を供給する放電制御を実行する機
能を有している点に特徴を有している。

【００８２】このような充放電保護回路２０は、過電流
検出時の発振防止機能を実現するために中心的役割を果
たすヒステリシスインバータ回路３０、前述の充電制御
機能や放電制御機能を実現するために中心的役割を果た
す過充電検出回路２２、レベルシフト回路２３、短絡検
出回路２４、過電流検出回路２５、過充電状態であって
更に２次電池電位ＶDDが過充電検出電位（４．２５ＶＤ
Ｃ）以上である場合に負荷１４に接続されている放電用
トランジスタＱ1を活性化して負荷１４に負荷電流を供
給する放電制御を実現するために中心的役割を果たすデ
ィレイ回路２６、過放電検出回路２７を中心にして構成
されており、ＩＣチップ化されて装置内（具体的には、
後述するバッテリーパック１０内）に組み込まれること
が通常である。この様に装置内に組み込まれる場合、装
置内のバッテリーから電力の供給を受けるのが通常であ
る。以下の説明では、充放電保護回路２０を充放電保護
ＩＣ２０と呼ぶことにする。

【００８３】ここで２次電池１２としては、リチウムイ
オンバッテリー１２が代表的であるので、以下の説明で
は、リチウムイオンバッテリー１２を用いて説明を進め
ることにする。

【００８４】また充放電保護ＩＣ２０は、ＩＣチップ化
（集積化）されて後述するバッテリーパック１０に内蔵
された使用形態で、リチウムイオンバッテリー１２を使
用する携帯端末（例えば、ＰＤＡ）、携帯電話、無線機
等の各種携帯機器に装着されて使用されるケースが通常
である。以下の説明では、負荷１４を携帯電話１４で代
表することにする。

【００８５】図２は、ヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）の回路構成を説明するための回路図であ
る。

【００８６】入力電圧のスレッショルドレベルにヒステ
リシス特性を備えたヒステリシスインバータ回路３０
（具体的には、後述するＱ26やＱ31）は、図２に示すよ
うに、初段インバーター回路と後段インバーター回路と
上昇ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステリシ
ス回路（Ｑ44，Ｑ46）とを有している。

【００８７】このようなヒステリシスインバータ回路３
０（具体的には、後述するＱ26やＱ31）は、後述する充
放電保護回路２０やこれを内蔵するバッテリーパック１
０において過電流検出時の電池電圧変動によって検出の
出力信号が発振しないように過電流検出回路２５に設け
られることが望ましい。

【００８８】初段インバーター回路（Ｑ42，Ｑ43）は、
図２に示すように、２次電池電位ＶDD（電源電位ＶDD）
に接続された第１ｐチャネルＭＯＳＦＥＴＱ42とバッテ
リー接地電位Ｖss（接地電位Ｖss）に接続された第１ｎ
チャネルＭＯＳＦＥＴＱ43とがゲートを共通入力としド
レインを共通出力として直列に接続された回路構成とな
っている。

【００８９】また初段インバーター回路（Ｑ42，Ｑ43）
は、図２に示すように、第１ｐチャネルＭＯＳＦＥＴＱ
42のソースと２次電池電位ＶDDとの間に上昇ヒステリシ
ス回路（Ｑ41，Ｑ45）が並列接続され、第１ｎチャネル
ＭＯＳＦＥＴＱ43のソースとバッテリー接地電位Ｖssと
の間に第１ｎチャネルＭＯＳＦＥＴＱ43のソースとバッ
テリー接地電位Ｖssとの間に下降ヒステリシス回路（Ｑ
44，Ｑ46）が並列接続された回路構成となっている。

【００９０】このような回路構成によれば、第１ｐチャ
ネルＭＯＳＦＥＴＱ42のＯＮ抵抗値に比べて上昇ヒステ
リシス抵抗素子Ｑ41の抵抗値を十分大きく設定すること
により回路規模の拡大や消費電力の増大を伴うことなく
上昇時のスレッショルドレベルＶtHを設定できる集積化
に適した上昇ヒステリシス回路（Ｑ41，Ｑ45）を実現で
きるようになるといった効果を奏する。同様の主旨で、
第１ｎチャネルＭＯＳＦＥＴＱ43のＯＮ抵抗値に比べて
下降ヒステリシス抵抗素子Ｑ44の抵抗値を十分大きく設
定することにより回路規模の拡大や消費電力の増大を伴
うことなく下降時のスレッショルドレベルＶtLを設定で
きる集積化に適した下降ヒステリシス回路（Ｑ44，Ｑ4
6）を実現できるようになるといった効果を奏する。

【００９１】このような回路においては、図２に示すよ
うに、初段インバーター回路（Ｑ42，Ｑ43）に入力され
る論理値の電圧の立ち上がりに応じて活性化された上昇
ヒステリシス回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦ
ＥＴＱ45を介して２次電池電位ＶDDに第１ｐチャネルＭ
ＯＳＦＥＴＱ42が接続され、初段インバーター回路（Ｑ
42，Ｑ43）に入力される論理値の電圧の立ち上がりに応
じて下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャネル
ＭＯＳＦＥＴＱ46が不活性化された状態で下降ヒステリ
シス抵抗素子Ｑ44を介して第１ｎチャネルＭＯＳＦＥＴ
Ｑ43がバッテリー接地電位Ｖssに接続される回路構成と
なっている。

【００９２】これに依り、回路規模の拡大や消費電力の
増大を伴うことの少ない後段インバーター回路をヒステ
リシスインバータ回路３０（Ｑ26，Ｑ31）の出力段に設
けることにより、初段インバーター回路（Ｑ42，Ｑ43）
に入力される論理信号の論理値とヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）の出力論理信号の論理値との
整合をとって初段インバーター回路（Ｑ42，Ｑ43）に入
力される論理信号の論理値を保持してヒステリシスイン
バータ回路３０（Ｑ26，Ｑ31）から出力できるようにな
るといった効果を奏する。

【００９３】後段インバーター回路（Ｑ47，Ｑ48）は、
図２に示すように、２次電池電位ＶDDに接続された第２
ｐチャネルＭＯＳＦＥＴＱ47とバッテリー接地電位Ｖss
に接続された第２ｎチャネルＭＯＳＦＥＴＱ48とがゲー
トを共通入力としドレインを共通出力として直列に接続
された回路構成となっている。

【００９４】また上昇ヒステリシス回路（Ｑ41，Ｑ45）
は、図２に示すように、２次電池電位ＶDDと第１ｐチャ
ネルＭＯＳＦＥＴＱ42との間に接続され、初段インバー
ター回路の入力電圧の上昇時の入力電圧スレッショルド
レベルＶtHを設定する回路構成となっている。

【００９５】ここで、上昇ヒステリシス回路（Ｑ41，Ｑ
45）における入力電圧上昇時のスレッショルドレベルＶ
tHは、第１ｐチャネルＭＯＳＦＥＴＱ42のスレッショル
ドレベルｐＶthと２次電池電位ＶDDとの差に基づいて設
定されることが望ましい。

【００９６】これに依り、２次電池電位ＶDDは一定電位
であるので、第１ｐチャネルＭＯＳＦＥＴＱ42のスレッ
ショルドレベルｐＶthだけに基づいて入力電圧の上昇時
における初段インバーター回路のスレッショルドレベル
ＶtHを回路規模の拡大や消費電力の増大を伴うことなく
設定できる集積化に適したヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）を実現できるようになるといった効
果を奏する。

【００９７】上昇ヒステリシス回路（Ｑ41，Ｑ45）は、
ｐチャネルＭＯＳＦＥＴＱ45と上昇ヒステリシス抵抗素
子Ｑ41とが並列に接続された回路構成となっている。本
実施形態では、このような回路構成において、回路規模
の拡大や消費電力の増大を伴うことの少ないｐチャネル
ＭＯＳＦＥＴＱ45のＯＮ抵抗値に比べて上昇ヒステリシ
ス抵抗素子Ｑ41の抵抗値を十分大きく設定することが望
ましい。

【００９８】これに依り、初段インバーター回路（Ｑ4
2，Ｑ43）の入力電圧の上昇時に、活性化された上昇ヒ
ステリシス回路（Ｑ41，Ｑ45）を介して２次電池電位Ｖ
DDに第１ｐチャネルＭＯＳＦＥＴＱ42が接続された場合
に、この第１ｐチャネルＭＯＳＦＥＴＱ42のスレッショ
ルドレベルｐＶthだけに基づいて入力電圧の上昇時にお
ける初段インバーター回路のスレッショルドレベルＶtH
を回路規模の拡大や消費電力の増大を伴うことなく設定
できる集積化に適した回路を実現できるようになるとい
った効果を奏する。

【００９９】また、図２に示すように、後段インバータ
ー回路（Ｑ47，Ｑ48）の共通入力は初段インバーター回
路（Ｑ42，Ｑ43）の共通出力に接続され、後段インバー
ター回路（Ｑ47，Ｑ48）の共通出力は上昇ヒステリシス
回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦＥＴＱ45のゲ
ート及び下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャ
ネルＭＯＳＦＥＴＱ46のゲートに接続され、初段インバ
ーター回路（Ｑ42，Ｑ43）から出力される論理値の反転
論理値が後段インバーター回路（Ｑ47，Ｑ48）から出力
される回路構成となっている。

【０１００】下降ヒステリシス回路（Ｑ44，Ｑ46）は、
バッテリー接地電位Ｖssと第１ｎチャネルＭＯＳＦＥＴ
Ｑ43との間に接続され、初段インバーター回路の入力電
圧の下降時の入力電圧スレッショルドレベルＶtLを設定
する回路構成となっている。

【０１０１】ここで、下降ヒステリシス回路（Ｑ44，Ｑ
46）における入力電圧下降時のスレッショルドレベルＶ
tLは、第１ｎチャネルＭＯＳＦＥＴＱ43のスレッショル
ドレベルｎＶthとバッテリー接地電位Ｖssとの和に基づ
いて設定されることが望ましい。

【０１０２】これに依り、バッテリー接地電位Ｖssは一
定電位であるので、第１ｎチャネルＭＯＳＦＥＴＱ43の
スレッショルドレベルｎＶthだけに基づいて入力電圧の
下降時における初段インバーター回路のスレッショルド
レベルＶtLを回路規模の拡大や消費電力の増大を伴うこ
となく設定できる集積化に適したヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）を実現できるようになるとい
った効果を奏する。

【０１０３】また下降ヒステリシス回路（Ｑ44，Ｑ46）
は、ｎチャネルＭＯＳＦＥＴＱ46と下降ヒステリシス抵
抗素子Ｑ44とが並列に接続された回路構成となってい
る。

【０１０４】本実施形態では、このような回路構成にお
いて、回路規模の拡大や消費電力の増大を伴うことの少
ないｎチャネルＭＯＳＦＥＴＱ46のＯＮ抵抗値に比べて
下降ヒステリシス抵抗素子Ｑ44の抵抗値を十分大きく設
定することが望ましい。

【０１０５】これに依り、初段インバーター回路の入力
電圧の下降時に、活性化された下降ヒステリシス回路
（Ｑ44，Ｑ46）を介してバッテリー接地電位Ｖssに第１
ｎチャネルＭＯＳＦＥＴＱ43が接続された場合に、この
第１ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレベ
ルｎＶthだけに基づいて入力電圧の下降時における初段
インバーター回路のスレッショルドレベルＶtLを回路規
模の拡大や消費電力の増大を伴うことなく設定できる集
積化に適した回路を実現できるようになるといった効果
を奏する。

【０１０６】更に詳しく、ヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）の動作を説明する。

【０１０７】入力Ｉｎが論理値Ｌの時、出力Ｏｕｔも論
理値Ｌに遷移し、この時、ｐチャネルＭＯＳＦＥＴＱ45
は活性化しており、ｎチャネルＭＯＳＦＥＴＱ46は不活
性化している。

【０１０８】上昇ヒステリシス抵抗素子Ｑ41よりｐチャ
ネルＭＯＳＦＥＴＱ45の活性化抵抗を十分小さくし、下
降ヒステリシス抵抗素子Ｑ44よりｎチャネルＭＯＳＦＥ
ＴＱ46の活性化抵抗を十分小さくしておけば、初段イン
バーター回路（Ｑ42，Ｑ43）は、ｐチャネルＭＯＳＦＥ
ＴＱ45，Ｑ42，ｎチャネルＭＯＳＦＥＴＱ43、下降ヒス
テリシス抵抗素子Ｑ44で構成されていることになり、ス
レッショルドレベルは、ｐチャネルＭＯＳＦＥＴＱ42の
Ｖthにほぼなる。

【０１０９】同様に、Ｉｎが論理値Ｈの時は、Ｏｕｔが
論理値ＨでｐチャネルＭＯＳＦＥＴＱ45は不活性化して
おり、ｎチャネルＭＯＳＦＥＴＱ46は活性化しているの
で、初段インバーター回路（Ｑ42，Ｑ43）は、上昇ヒス
テリシス抵抗素子Ｑ41、ｐチャネルＭＯＳＦＥＴＱ42，
ｎチャネルＭＯＳＦＥＴＱ43，Ｑ46で構成されているこ
とになり、スレッショルドレベルは、ｎチャネルＭＯＳ
ＦＥＴＱ43のＶtHの値にほぼ一致する。

【０１１０】従って、図２に示すヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）のスレッショルドＶtH，ＶIL
は ＶtH＝２次電池電位ＶDD−｜ｐチャネルＭＯＳＦＥＴの
スレッショルドレベルｐＶth｜、 ＶIL＝バッテリー接地電位Ｖss＋ｎチャネルＭＯＳＦＥ
ＴのスレッショルドレベルｎＶth となり、ヒステリシス巾（ＶtHとＶILとの差）を十分取
ることができ、発振防止に有効なヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）を構成することができる。も
ちろん他の回路構成のヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）を使用しても同様である。

【０１１１】図３は、ヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）における初段インバーター回路の入力電
圧の上昇時の入力電圧スレッショルドレベルＶtHを設定
する動作を説明するためのグラフである。

【０１１２】過電流検出回路２５において、過電流が流
れて充電器接地電位Ｖ−（バッテリーパック１０のマイ
ナス側端子）がＶrefよりも高くなると、コンパレータ
Ｑ21が反転する。これによって、ディレイ回路２６内の
コンデンサーＣ2が定電流源Ｑ24からの定電流Ｉで充電
され、図５のａのノードの電位が徐々に上がっていきヒ
ステリシスインバータＱ26のスレッショルドレベルに達
すると、ヒステリシスインバータＱ26の出力が反転し、
放電信号出力端子Ｄoutが論理値Ｌとなる。

【０１１３】ヒステリシスインバータ回路３０（Ｑ26，
Ｑ31）は、図３に示すように、初段インバーター回路
（Ｑ42，Ｑ43）の入力電圧の上昇時に、活性化（ＯＮ）
された上昇ヒステリシス回路（Ｑ41，Ｑ45）を介して２
次電池電位ＶDDに第１ｐチャネルＭＯＳＦＥＴＱ42が接
続されると同時に、不活性化（ＯＦＦ）された下降ヒス
テリシス回路（Ｑ44，Ｑ46）と下降ヒステリシス抵抗素
子Ｑ44とを介して第１ｎチャネルＭＯＳＦＥＴＱ43がバ
ッテリー接地電位Ｖssに接続されるような回路構成とな
っている。

【０１１４】更に詳しくヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）の動作を説明する。

【０１１５】２次電池電位ＶDDはバッテリーセル１２の
電圧であり、過電流が流れると、バッテリーセル１２の
内部インピーダンスによって、２次電池電位ＶDD電圧が
図３の様に下がる。この瞬間に後述するコンデンサーＣ
2（図５参照）に充電電流が流れ始め、ａのノードは図
３の様に上昇する。

【０１１６】そして、図３に示すように、ヒステリシス
インバータ回路３０（Ｑ26，Ｑ31）のスレッショルドＶ
tHに達すると、放電信号出力端子Ｄoutが論理値Ｌに遷
移し、図１の放電用トランジスタＱ１を不活性化させる
為、放電電流（図１において、バッテリーセル１２のプ
ラス側電極に流れ出る方向の電流）が流れなくなり、２
次電池電位ＶDD電圧は急激に上昇する。

【０１１７】この時に、図３に示すように、ヒステリシ
スインバータ回路３０（Ｑ26，Ｑ31）の代わりにスレッ
ショルドが１レベルのインバータを使用すると、図３の
様に２次電池電位ＶDDが急激に上昇した時、スレッショ
ルドレベルＶtHも上昇するので、ノードａの電圧は再び
スレッショルドＶtHより下がってしまい放電信号出力端
子Ｄoutが再び論理値Ｈになり、放電電流が流れ、２次
電池電位ＶDDが下がる。これを繰り返すことによって発
振してしまう。

【０１１８】ヒステリシスインバータ回路３０（Ｑ26，
Ｑ31）を使用することによって、放電信号出力端子Ｄou
tが論理値Ｌに遷移して、２次電池電位ＶDDが上昇する
時に、スレッショルドレベルがＶtHからＶILに移行する
ので、ａの電圧は確実にスレッショルドレベルＶILより
も高くなり、放電信号出力端子Ｄoutが論理値Ｌで安定
する。短絡検出回路２４が動作する場合も同様である。

【０１１９】このような回路構成によれば、初段インバ
ーター回路（Ｑ42，Ｑ43）の入力電圧の上昇時に、活性
化された上昇ヒステリシス回路（Ｑ41，Ｑ45）を介して
２次電池電位ＶDDに第１ｐチャネルＭＯＳＦＥＴＱ42が
接続されることにより、この第１ｐチャネルＭＯＳＦＥ
ＴＱ42のスレッショルドレベルｐＶthだけに基づいて入
力電圧の上昇時における初段インバーター回路（Ｑ42，
Ｑ43）のスレッショルドレベルＶtHを回路規模の拡大や
消費電力の増大を伴うことなく設定できる集積化に適し
た回路を実現できるようになるといった効果を奏する。

【０１２０】図４は、ヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）における初段インバーター回路の短絡検
出時の入力電圧スレッショルドレベルＶtLを設定する動
作を説明するためのグラフである。

【０１２１】初段インバーター回路（Ｑ42，Ｑ43）の短
絡検出時に、図４に示すように、不活性化された上昇ヒ
ステリシス回路（Ｑ41，Ｑ45）と上昇ヒステリシス抵抗
素子Ｑ41とを介して２次電池電位ＶDDに第１ｐチャネル
ＭＯＳＦＥＴＱ42が接続されると同時に、活性化された
下降ヒステリシス回路（Ｑ44，Ｑ46）を介して第１ｎチ
ャネルＭＯＳＦＥＴＱ43がバッテリー接地電位Ｖssに接
続されるような回路構成となっている。

【０１２２】更に詳しくヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）の動作を説明する。

【０１２３】充電器接地電位Ｖ−レベルが図５の短絡検
出回路２４のヒステリシスインバータＱ36のスレッショ
ルドレベルを越えると、瞬間的に放電信号出力端子Ｄou
tを論理値Ｌにして、電流が流れないようにする。

【０１２４】この時の電圧波形が図４である。負荷を短
絡すると、充電器接地電位Ｖ−のレベルが図４のように
上昇すると同時に、２次電池電位ＶDDが急激に下がる。

【０１２５】充電器接地電位Ｖ−がヒステリシスインバ
ータＱ36のスレッショルドＶtHに達した時点で放電信号
出力端子Ｄoutが論理値Ｌに遷移し、２次電池電位ＶDD
電圧が上昇するが、ヒステリシスインバータＱ36のスレ
ッショルドレベルがＶtLに移行するので、同ように発振
は起こらない。

【０１２６】このような回路構成によれば、初段インバ
ーター回路（Ｑ42，Ｑ43）の短絡検出時に、活性化され
た下降ヒステリシス回路（Ｑ44，Ｑ46）を介して第１ｎ
チャネルＭＯＳＦＥＴＱ43がバッテリー接地電位Ｖssに
接続されることにより、この第１ｎチャネルＭＯＳＦＥ
ＴＱ43のスレッショルドレベルｎＶthだけに基づいて入
力電圧の下降時における初段インバーター回路のスレッ
ショルドレベルＶtLを回路規模の拡大や消費電力の増大
を伴うことなく設定できる集積化に適した回路を実現で
きるようになるといった効果を奏する。

【０１２７】以上説明したように、ヒステリシスインバ
ータ回路３０（Ｑ26，Ｑ31）によれば、ラッチ機能付コ
ンパレータに比べて簡便な回路構成を有し、回路規模が
コンパクトで、チップ面積が小さく、消費電力が少な
く、リチウムイオンバッテリー１２の消耗を軽減できる
上昇ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステリシ
ス回路（Ｑ44，Ｑ46）を用いてヒステリシスインバータ
回路３０（Ｑ26，Ｑ31）を実現できるようになるといっ
た効果を奏する。

【０１２８】続いて、図１に基づき、充放電保護ＩＣ２
０の構成回路の実施形態を説明する。

【０１２９】過充電検出回路２２は、リチウムイオンバ
ッテリー１２を充電する充電器１４の充電電位ＶDD（バ
ッテリーパック１０のプラス側端子）に接続され、リチ
ウムイオンバッテリー１２の充電状態を監視すると同時
に、過充電状態を検知した際に過充電検出信号２２ａ
（充電可能時論理値Ｈ）を生成する機能を有し、過充電
検出回路２２は、リチウムイオンバッテリー１２の充電
可能状態に応じて活性化された際に充電器接地電位Ｖ−
をバッテリー接地電位Ｖss論理信号に接続するプルダウ
ントランジスタ（図示せず）を有している。

【０１３０】このような過充電検出回路２２を用いるこ
とにより、リチウムイオンバッテリー１２の充電可能状
態と過充電状態とを区別して検知できるようになる。

【０１３１】レベルシフト回路２３は、図１に示すよう
に、リチウムイオンバッテリー１２を充電する充電器１
４の充電電位に接続され、バッテリー接地電位Ｖssを充
電器接地電位Ｖ−にシフトして充電制御信号２３ａ（論
理信号）を生成する機能を有している。

【０１３２】このように、レベルシフト回路２３は充電
器１４の充電電位に接続されているので、充電器１４が
充電電位に接続された際に充電器１４から電力の供給を
受けて動作可能となり充電制御信号２３ａを生成できる
ようになる。すなわち、リチウムイオンバッテリー１２
に充放電保護ＩＣ２０を動作させるだけの電力を供給す
る能力が無くなってしまった場合であっても充電器１４
が充電電位に接続されればレベルシフト回路２３が動作
可能状態となって充電制御信号２３ａを生成できるよう
になり、リチウムイオンバッテリー１２の電池電圧が動
作可能電圧を下回ってしまった場合であっても充電器１
４の接続によって確実な充電制御を実行する機能を実現
できるようになる。その結果、充電制御信号２３ａを用
いて充電用トランジスタＱ2を制御してリチウムイオン
バッテリー１２の充電制御ができるようになり、充放電
保護ＩＣ２０を動作させるだけの電力の供給する能力を
リチウムイオンバッテリー１２において復帰させること
ができるようになるといった効果を奏する。更に、ヒス
テリシスインバータ回路Ｑ26を設けることで、ラッチ機
能付コンパレータに比べて簡便な回路構成で、かつコン
パクトな回路規模、小さいチップ面積、リチウムイオン
バッテリー１２の消耗を軽減した少ない消費電力でこの
ような充電制御機能を有するレベルシフト回路２３を実
現できるようになる。

【０１３３】またレベルシフト回路２３は、図９に示す
ように、ソースとゲートとが飽和結線されて定電流源と
して動作するデプレション型のｎチャネルトランジスタ
Ｑ4のドレインとエンハンスメント型のｐチャネルトラ
ンジスタＱ3のドレインとが直列に接続され、デプレシ
ョン型のｎチャネルトランジスタＱ4のドレインが充電
器接地電位Ｖ−に接続され、エンハンスメント型のｐチ
ャネルトランジスタＱ3のソースが２次電池電位ＶDDで
ある２次電池電位ＶDDに接続された回路構成となってい
る。

【０１３４】このような回路構成によれば、コンパクト
な回路規模、小さいチップ面積、リチウムイオンバッテ
リー１２の消耗を軽減した少ない消費電力に好適なエン
ハンスメント型のｐチャネルトランジスタＱ3のソース
が充電器１４の充電電位である２次電池電位ＶDDに接続
されているので論理値Ｌの論理信号をゲートに入力する
だけで活性化できる。一方、コンパクトな回路規模、小
さいチップ面積、リチウムイオンバッテリー１２の消耗
を軽減した少ない消費電力に好適なデプレション型のｎ
チャネルトランジスタＱ4は飽和結線されて常時活性化
状態にあるのでレベルシフト回路２３は動作可能状態と
なることができる結果、充電器１４が充電電位に接続さ
れた際であっても充電器１４から電力の供給を受けて動
作可能となり充電制御信号２３ａを生成できるようにな
る。すなわち、リチウムイオンバッテリー１２に充放電
保護ＩＣ２０を動作させるだけの電力を供給する能力が
無くなってしまった場合であっても充電器１４が充電電
位に接続されればレベルシフト回路２３が動作可能状態
となって充電制御信号２３ａを生成できるようになり、
リチウムイオンバッテリー１２の電池電圧が動作可能電
圧を下回ってしまった場合であっても充電器１４の接続
によって確実な充電制御を実行する機能を実現できるよ
うになる。その結果、充電制御信号２３ａを用いて充電
用トランジスタＱ2を制御してリチウムイオンバッテリ
ー１２の充電制御ができるようになり、充放電保護ＩＣ
２０を動作させるだけの電力の供給する能力をリチウム
イオンバッテリー１２において復帰させることができる
ようになるといった効果を奏する。

【０１３５】過放電検出回路２７は、リチウムイオンバ
ッテリー１２のプラス端子の電位である２次電池電位Ｖ
DDとバッテリー接地電位Ｖss間に接続され、リチウムイ
オンバッテリー１２の放電状態を監視すると同時に、過
放電状態を検知した際に過放電検出信号２７ａ（論理信
号）を生成する回路構成となっている。

【０１３６】このような回路構成によれば、過放電検出
回路２７を設けることにより、リチウムイオンバッテリ
ー１２の放電状態を監視して過放電状態を検知した際に
過放電検出信号２７ａを生成できるようになる。

【０１３７】また過放電検出回路２７は、リチウムイオ
ンバッテリー１２の過放電状態に応じて活性化された際
に充電器接地電位Ｖ−を２次電池電位ＶDDに接続するプ
ルアップトランジスタ（図示せず）を有している。

【０１３８】これに依り、リチウムイオンバッテリー１
２が過放電検出電圧以下になった際に放電用トランジス
タＱ1が不活性化され、携帯電話１４が接続されている
場合はその携帯電話１４で、また携帯電話１４が接続さ
れていなくても、プルアップトランジスタによって２次
電池電位ＶDDまで充電器接地電位Ｖ−を上昇させること
ができるようになる。その結果、短絡検出回路２４のヒ
ステリシスインバータが反転され短絡検出状態となって
短絡検出信号２４ａ（論理信号）が生成され、同時に短
絡検出信号２４ａを用いて充放電保護ＩＣ２０の全回路
を停止させて消費電流を０に低減させるスタンバイ機能
を過放電検出回路２７に付加できるようになる。これに
より、回路規模やチップ面積のコンパクト化、リチウム
イオンバッテリー１２の消耗の軽減化を更に進めること
ができるようになる。

【０１３９】更に過放電検出回路２７は、リチウムイオ
ンバッテリー１２の放電状態を監視すると同時に、過放
電状態を検知した際に過放電検出信号２７ａ（過放電検
出時論理値Ｌ）を生成する機能を有している。

【０１４０】このような過放電検出回路２７を設けるこ
とにより、リチウムイオンバッテリー１２の放電状態を
監視して過放電状態を検知した際に過放電検出信号２７
ａを生成できるようになる。

【０１４１】図５は、図１の充放電保護回路２０におい
て、インバータ回路を有する短絡検出回路２４、過電流
検出回路２５、及びインバータ回路を有するディレイ回
路２６の回路構成の第１実施形態を説明するための回路
図である。

【０１４２】短絡検出回路２４は、図５に示すように、
充電器接地電位Ｖ−に接続されたヒステリシスインバー
タ回路Ｑ31を備え、ヒステリシスインバータ回路Ｑ31が
充電器接地電位Ｖ−の電位を監視すると同時に、短絡状
態を検知した際に短絡検出信号２４ａを生成する機能を
有している。なお、論理の整合性を図るためにヒステリ
シスインバータ回路Ｑ31からの出力値を論理素子ＮＯＴ
Ｑ32で反転させて論理素子ＮＯＴＱ33及び論理素子ＮＯ
ＲＱ28に出力する回路構成を用いることが望ましい。

【０１４３】論理素子ＮＯＴＱ33からの出力値の反転信
号（論理信号）は、過放電検出信号２７ａ（過放電検出
時に論理値Ｌとなる論理信号）と共に論理素子ＮＯＲＱ
34に入力されてＮＯＲ演算後に短絡検出信号２４ａとし
て出力される。短絡検出信号２４ａの論理値がＨとなっ
たときに充放電保護回路２０を構成する全回路が停止状
態になる。

【０１４４】このように、ヒステリシスインバータ回路
Ｑ31を有する短絡検出回路２４を設けることにより、充
電器接地電位Ｖ−の電位をを前述のヒステリシスインバ
ータ回路Ｑ31に入力できるようになり、その結果、上昇
時の入力電圧スレッショルドレベルＶtHと下降時の入力
電圧スレッショルドレベルＶtLとで特定できるヒステリ
シス特性を有する短絡検出信号２４ａを生成できるよう
になる。このようなヒステリシス特性を短絡検出信号２
４ａに付与することにより、短絡検出状態における過電
流検出時の発振防止機能を実現できるようになり、短絡
検出信号２４ａを用いて放電電流の制御を行う放電用ト
ランジスタＱ1の短絡検出状態における過電流検出時の
発振防止機能を実現できるようになる。更に、ヒステリ
シスインバータ回路Ｑ31を設けることで、ラッチ機能付
コンパレータに比べて簡便な回路構成で、かつコンパク
トな回路規模、小さいチップ面積、リチウムイオンバッ
テリー１２の消耗を軽減した少ない消費電力でこのよう
な発振防止機能を有する短絡検出回路２４を実現できる
ようになる。

【０１４５】また短絡検出回路２４は、リチウムイオン
バッテリー１２の過放電状態に応じてプルアップトラン
ジスタが活性化された際の充電器接地電位Ｖ−に応じて
全回路の停止させるスタンバイ動作を指示する短絡検出
信号２４ａをヒステリシスインバータ回路Ｑ31が生成す
る回路構成となっている。

【０１４６】具体的には、バッテリーセル１２が過放電
検出電圧以下になると、放電用トランジスタＱ１が不活
性化し、充電器接地電位Ｖ−レベルは、負荷が接続され
ている場合は、その負荷で、負荷が接続されていなくて
も、プルアップトランジスタによって２次電池電位ＶDD
レベルまで上昇する。これによって、短絡検出回路２４
のヒステリシスインバータＱ31が反転し、短絡検出状態
となるが、同時に全回路を停止させて、消費電流を０に
する論理信号であるノードｇが論理値Ｈとなる。すなわ
ち、短絡検出回路２４は、全回路を停止させるスタンバ
イ回路も兼ねている。

【０１４７】このような回路構成によれば、上昇時の入
力電圧スレッショルドレベルＶtHと下降時の入力電圧ス
レッショルドレベルＶtLとで特定できるヒステリシス特
性を有するヒステリシスインバータ回路Ｑ31を用いてス
タンバイ動作を指示する短絡検出信号２４ａを生成する
ことにより、短絡検出状態における過電流検出時の発振
防止機能を実現できるようになり、短絡検出信号２４ａ
を用いて放電電流の制御を行う放電用トランジスタＱ1
の短絡検出状態における過電流検出時の発振防止機能を
実現できるようになる。更に、ヒステリシスインバータ
回路Ｑ31を設けることで、ラッチ機能付コンパレータに
比べて簡便な回路構成で、かつコンパクトな回路規模、
小さいチップ面積、リチウムイオンバッテリー１２の消
耗を軽減した少ない消費電力でこのような発振防止機能
を有する短絡検出回路２４を実現できるようになる。

【０１４８】また短絡検出回路２４は、充電器接地電位
Ｖ−と２次電池電位ＶDDとの間に充電器１４が接続され
て充電器接地電位Ｖ−がヒステリシスインバータ回路Ｑ
31のスレッショルドレベルＶtLを下回った際にスタンバ
イ動作から全回路の動作開始に復帰させる短絡検出信号
２４ａをヒステリシスインバータ回路Ｑ31が生成する回
路構成となっている。

【０１４９】これに依り、リチウムイオンバッテリー１
２が過放電を検出したあとで、全ての回路を停止させ、
消費電流を０にしても、充電器１４を接続することによ
って、全ての回路を再び動作状態にさせる充放電保護Ｉ
Ｃ２０を実現できる。

【０１５０】具体的には、充電器１４が接続され、充電
器接地電位Ｖ−レベルが、短絡検出回路２４のヒステリ
シスインバータＱ31のＶtLを下回ると、ノードｇが論理
値Ｌに遷移し、全回路が動作し、スタンバイ状態から動
作状態となる。ヒステリシスインバータＱ31の内部は、
図２であるから、電流を消費する経路はない。従って、
スタンバイ時に消費電流が０でも充電器１４を接続され
たことを検出して、動作状態にさせる回路を簡単に構成
することができる。

【０１５１】すなわち、上昇時の入力電圧スレッショル
ドレベルＶtHと下降時の入力電圧スレッショルドレベル
ＶtLとで特定できるヒステリシス特性を有するヒステリ
シスインバータ回路Ｑ31を用いて全回路の動作開始に復
帰させる短絡検出信号２４ａを生成することにより、短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになり、短絡検出信号２４ａを用いて放電電
流の制御を行う放電用トランジスタＱ1の短絡検出状態
における過電流検出時の発振防止機能を実現できるよう
になる。更に、ヒステリシスインバータ回路Ｑ31を設け
ることで、ラッチ機能付コンパレータに比べて簡便な回
路構成で、かつコンパクトな回路規模、小さいチップ面
積、リチウムイオンバッテリー１２の消耗を軽減した少
ない消費電力でこのような発振防止機能を有する短絡検
出回路２４を実現できるようになる。

【０１５２】過電流検出回路２５は、図５に示すよう
に、充電器接地電位Ｖ−に接続され、基準電圧Ｖrefを
比較器順電位として充電器接地電位Ｖ−の電位を監視す
ると同時に、過電流状態を検知した際に過電流検出信号
２５ａ（論理信号）を生成する機能を有している。

【０１５３】過電流検出回路２５においては、過電流が
流れて充電器接地電位Ｖ−が基準電圧Ｖrefよりも高く
なると、コンパレータＱ21が反転する。

【０１５４】これによって、ディレイ回路２６内のコン
デンサーＣ2が定電流源Ｑ24からの定電流Ｉで充電さ
れ、ａのノードの電位が徐々に上がっていきインバータ
回路Ｑ26Ａのスレッショルドレベルに達すると、インバ
ータ回路Ｑ26Ａの出力が反転し、放電信号出力端子Ｄou
tが論理値Ｌとなる。

【０１５５】ディレイ回路２６は、インバータ回路Ｑ26
Ａ（すなわち、論理素子ＮＯＴ）を有し、過電流検出信
号２５ａと過放電検出信号２７ａ（過放電検出時に論理
値Ｌとなる論理信号）とに応じて、リチウムイオンバッ
テリー１２において過放電状態を検出するタイミングに
関するディレイ時間を設定するためのディレイ信号２６
ａ（論理信号）をインバータ回路Ｑ26Ａを介して生成
し、また過充電検出信号２２ａ（論理信号）を検出した
状態で更に過充電検出電位（４．２５ＶＤＣ）以上の２
次電池電位ＶDDを検出した際、過放電状態に応じた放電
制御のキャンセル及び過電流状態に応じた放電制御のキ
ャンセルを指示すると同時に、携帯電話１４に接続され
ている放電用トランジスタＱ1を活性化し充電用トラン
ジスタＱ2のドレイン−ソース間に並列に存在する寄生
ダイオードと活性化状態の放電用トランジスタＱ1とを
介して携帯電話１４に負荷電流を供給する放電制御を指
示するためのディレイ信号２６ａをインバータ回路Ｑ26
Ａを介して生成する機能を有している。

【０１５６】すなわち、ディレイ回路２６は、過充電検
出信号２２ａを検出した状態で更に過充電検出電位
（４．２５ＶＤＣ）以上の２次電池電位ＶDDを検出した
際に過放電検出信号２７ａ及び過電流検出信号２５ａに
関する放電制御の指示に優先して携帯電話１４に接続さ
れている放電用トランジスタＱ1を活性化して携帯電話
１４に負荷電流を供給する放電制御の指示を実行するこ
とになる。

【０１５７】このようなディレイ回路２６を設けること
に依り、過放電検出信号２７ａに関する放電制御及び過
電流検出信号２５ａに関する放電制御よりも過充電検出
信号２２ａを検出した状態で更に過充電検出電位（４．
２５ＶＤＣ）以上の２次電池電位ＶDDを検出した際の放
電用トランジスタＱ1の活性化に関する放電制御を優先
することができるようになり、その結果、過充電検出電
位（４．２５ＶＤＣ）以上であっても携帯電話１４接続
時の負荷電流が過電流として誤判定されずに放電用トラ
ンジスタＱ1を活性化して寄生ダイオードと放電用トラ
ンジスタＱ1とを介して負荷電流を携帯電話１４に供給
する放電制御機能を実現でき、同様に、充電器１４とし
てパルス充電器１４を用い携帯電話１４接続時の負荷電
流に対する過電流が検出された際の２次電池電位ＶDDが
過充電検出電位（４．２５ＶＤＣ）以上に保持された場
合であっても過電流状態と誤判定されて放電トランジス
タが不活性化されてしまうことを回避して負荷電流を携
帯電話１４に供給する放電制御機能を小さな回路規模で
実現できるようになるといった効果を奏する。

【０１５８】ここでディレイ回路２６におけるゲート回
路Ｑ22，Ｑ23，Ｑ25，Ｑ27は、過充電検出信号２２ａを
受信した状態で更に過充電検出電位（４．２５ＶＤＣ）
以上の２次電池電位ＶDDを検出した際に、過放電検出信
号２７ａ及び過電流検出信号２５ａを遮断する制御をイ
ンバータ回路Ｑ26Ａに対して実行すると同時に、携帯電
話１４に接続されている放電用トランジスタＱ1の活性
化を指示するディレイ信号２６ａを生成するする制御を
インバータ回路Ｑ26Ａに対して実行する回路構成となっ
ている。

【０１５９】すなわち、ディレイ回路２６は、過充電検
出信号２２ａを受信した状態で更に過充電検出電位
（４．２５ＶＤＣ）以上の２次電池電位ＶDDを検出した
際の過充電検出信号２２ａに応じて、過放電検出信号２
７ａ及び過電流検出信号２５ａを遮断して過放電検出信
号２７ａに関するディレイ信号２６ａまたは過充電検出
信号２２ａに関するディレイ信号２６ａの生成を禁止す
る制御をゲート回路Ｑ22，Ｑ23，Ｑ25，Ｑ27に対して実
行すると同時に、携帯電話１４に接続されている放電用
トランジスタＱ1の活性化のためのディレイ信号２６ａ
の生成を指示する制御をゲート回路Ｑ22，Ｑ23，Ｑ25，
Ｑ27に対して実行することになる。

【０１６０】ディレイ回路２６は、一例としては、過電
流検出信号２５ａと過放電検出信号２７ａ（過放電検出
時に論理値Ｌとなる論理信号）とが入力される論理素子
ＮＡＮＤＱ22、論理素子ＮＡＮＤＱ22の論理値を反転す
るための論理素子ＮＯＴＱ23、定電流源Ｑ24に接続され
定電流Ｉに応じて論理素子ＮＯＴＱ23の出力論理値の反
転を行う論理素子ＮＯＴＱ25、論理素子ＮＯＴＱ25の論
理値を反転してディレイ信号２６ａとして出力するため
の論理素子ＮＯＴＱ27、タイミングコンデンサーＣ2、
遮断用ＭＯＳＦＥＴＱ36を中心にして構成可能である。

【０１６１】このような回路構成のゲート回路Ｑ22，Ｑ
23，Ｑ25，Ｑ27を設けることに依り、放電制御または放
電制御に必要なディレイ信号２６ａを生成して放電用ト
ランジスタＱ1に供給できるようになる。またディレイ
回路２６を設けることに依り、過充電検出信号２２ａを
受信した状態で更に過充電検出電位（４．２５ＶＤＣ）
以上の２次電池電位ＶDDを検出した際に、過放電検出信
号２７ａ及び過電流検出信号２５ａを遮断して過放電検
出信号２７ａに関する放電制御及び過電流検出信号２５
ａに関する放電制御に要するディレイ信号２６ａの生成
を禁止する制御を実行し、かつ過充電検出信号２２ａを
検出した状態で更に過充電検出電位（４．２５ＶＤＣ）
以上の２次電池電位ＶDDを検出した際の放電用トランジ
スタＱ1の活性化に関する放電制御に要するディレイ信
号２６ａの生成を許可することができるようになり、そ
の結果、過充電検出電位（４．２５ＶＤＣ）以上であっ
ても携帯電話１４接続時の負荷電流が過充電として誤判
定されずに放電用トランジスタＱ1を活性化して寄生ダ
イオードと放電用トランジスタＱ1とを介して負荷電流
を携帯電話１４に供給する放電制御機能を実現でき、同
様に、充電器１４としてパルス充電器１４を用い携帯電
話１４接続時の負荷電流に対する過電流が検出された際
の２次電池電位ＶDDが過充電検出電位（４．２５ＶＤ
Ｃ）以上に保持された場合であっても過電流状態と誤判
定されて放電トランジスタが不活性化されてしまうこと
を回避して負荷電流を携帯電話１４に供給する放電制御
機能を小さな回路規模で実現できるようになるといった
効果を奏する。

【０１６２】タイミングコンデンサーＣ2は、過放電検
出信号２７ａに応じた放電制御を実行するタイミングに
関するディレイ時間、また過電流検出信号２５ａに応じ
た放電制御を実行するタイミングに関するディレイ時間
を設定するためにインバータ回路Ｑ26Ａの入力に接続さ
れた回路構成となっている。

【０１６３】遮断用ＭＯＳＦＥＴＱ36（具体的には、ｎ
チャネルＭＯＳＦＥＴ）は、論理素子ＮＯＴＱ25の出力
にドレインが接続されソースが接地電位に接続されゲー
トに過充電検出回路２２の出力段が接続され、更にイン
バータ回路Ｑ26Ａの入力に対してタイミングコンデンサ
ーＣ2に並列に接続され、過充電検出信号２２ａ（論理
信号）を受信した状態で更に過充電検出電位（４．２５
ＶＤＣ）以上の２次電池電位ＶDDを検出した際の過充電
検出信号２２ａのゲートへの入力に応じて、過放電検出
信号２７ａ（論理信号）または過電流検出信号２５ａ
（論理信号）によってタイミングコンデンサーＣ2に蓄
積される電荷を短絡する回路構成となっている。

【０１６４】このような回路構成の遮断用ＭＯＳＦＥＴ
Ｑ36は、過充電検出信号２２ａを受信した状態で更に過
充電検出電位（４．２５ＶＤＣ）以上の２次電池電位Ｖ
DDを検出した際の過充電検出信号２２ａのゲートへの入
力に応じて、過放電検出信号２７ａ及び過電流検出信号
２５ａのゲート回路Ｑ22，Ｑ23，Ｑ25，Ｑ27への入力を
遮断してディレイ信号２６ａの生成を禁止する論理信号
をインバータ回路Ｑ26Ａに出力すると同時に、放電用ト
ランジスタＱ1の活性化のためのディレイ信号２６ａの
生成を指示する論理信号をインバータ回路Ｑ26Ａに出力
する回路構成となっている。

【０１６５】このような遮断用ＭＯＳＦＥＴＱ36を設け
ることに依り、過充電検出信号２２ａを受信した状態で
更に過充電検出電位（４．２５ＶＤＣ）以上の２次電池
電位ＶDDを検出した際の過充電検出信号２２ａのゲート
への入力に応じて遮断用ＭＯＳＦＥＴＱ36を活性化し過
放電検出信号２７ａ及び過電流検出信号２５ａのインバ
ータ回路Ｑ26Ａへの入力を遮断して過放電検出信号２７
ａに関する放電制御及び過電流検出信号２５ａに関する
放電制御に要するディレイ信号２６ａの生成を禁止する
論理制御を実行し、かつ過充電検出信号２２ａを検出し
た状態で更に過充電検出電位（４．２５ＶＤＣ）以上の
２次電池電位ＶDDを検出した際の放電用トランジスタＱ
1の活性化に関する放電制御に要するディレイ信号２６
ａの生成をインバータ回路Ｑ26Ａに対して優先的に許可
するディレイ信号２６ａを生成する論理制御を実行でき
るようになる。その結果、過充電検出電位（４．２５Ｖ
ＤＣ）以上であっても携帯電話１４接続時の負荷電流が
過電流として誤判定されずに放電用トランジスタＱ1を
活性化して寄生ダイオードと放電用トランジスタＱ1と
を介して負荷電流を携帯電話１４に供給する放電制御機
能を実現でき、同様に、充電器１４としてパルス充電器
１４を用い携帯電話１４接続時の負荷電流に対する過電
流が検出された際の２次電池電位ＶDDが過充電検出電位
（４．２５ＶＤＣ）以上に保持された場合であっても過
電流状態と誤判定されて放電トランジスタが不活性化さ
れてしまうことを回避して負荷電流を携帯電話１４に供
給する放電制御機能を論理制御できるインバータ回路Ｑ
26Ａや遮断用ＭＯＳＦＥＴＱ36を用いることで小さな回
路規模でかつ集積化に適した回路形態で実現できるよう
になるといった効果を奏する。

【０１６６】更にインバータ回路Ｑ26Ａは、タイミング
コンデンサーＣ2の電位が上昇ヒステリシス回路（Ｑ4
1，Ｑ45）における入力電圧上昇時のスレッショルドレ
ベルＶtH以上である場合に放電用トランジスタＱ1を不
活性化するディレイ信号２６ａを生成し、タイミングコ
ンデンサーＣ2の電位が上昇ヒステリシス回路（Ｑ41，
Ｑ45）における入力電圧上昇時のスレッショルドレベル
ＶtH未満である場合に放電用トランジスタＱ1を活性化
するディレイ信号２６ａを生成する回路構成となってい
る。

【０１６７】このような回路構成によれば、過放電検出
信号２７ａ及び過電流検出信号２５ａを用いたタイミン
グコンデンサーＣ2への電荷蓄積に応じたコンデンサー
電位と上昇ヒステリシス回路（Ｑ41，Ｑ45）における入
力電圧上昇時のスレッショルドレベルＶtHとを比較して
入力電圧上昇時のスレッショルドレベルＶtH以上のコン
デンサー電位となった際に放電用トランジスタＱ1を不
活性化するディレイ信号２６ａを生成できるようにな
り、上昇ヒステリシス回路（Ｑ41，Ｑ45）における入力
電圧上昇時のスレッショルドレベルＶtH未満である場合
に放電用トランジスタＱ1を活性化するディレイ信号２
６ａを生成できるようになる。その結果、上昇時の入力
電圧スレッショルドレベルＶtHと下降時の入力電圧スレ
ッショルドレベルＶtLとで特定できるヒステリシス特性
を有するディレイ信号２６ａを生成できるようになる。
このようなヒステリシス特性をディレイ信号２６ａに付
与することにより、過電流検出時の発振防止機能を実現
できるようになり、ディレイ信号２６ａを用いて放電電
流の制御を行う放電用トランジスタＱ1の過電流検出時
の発振防止機能を実現できるようになる。更に、インバ
ータ回路Ｑ26Ａを設けることで、ラッチ機能付コンパレ
ータに比べて簡便な回路構成で、かつコンパクトな回路
規模、小さいチップ面積、リチウムイオンバッテリー１
２の消耗を軽減した少ない消費電力でこのような発振防
止機能を有する過電流検出回路２５を実現できるように
なる。

【０１６８】図６は、図１の充放電保護回路２０におい
て、ヒステリシスインバータ回路Ｑ31を有する短絡検出
回路２４、過電流検出回路２５、及びヒステリシスイン
バータ回路Ｑ26を有するディレイ回路２６の回路構成の
第２実施形態を説明するための回路図である。図７は、
図６の充放電保護回路２０を用いたバッテリーパック１
０の充電器１４接続時と携帯電話１４接続時とにおける
過電流を検出しないようにする動作を説明するためのグ
ラフであって、図７（ａ）は２次電池電位ＶDDの電位変
化であり、図７（ｂ）は充電器１４接地電位Ｖ−の電位
変化であり、図７（ｃ）は充電信号出力端子Ｃoutの電
位変化であり、図７（ｄ）はノードａ（ヒステリシスイ
ンバータ回路Ｑ26の入力端子）の電位変化であり、図７
（ｅ）は放電信号２６ｂ出力端子Ｄoutの電位変化を説
明するためのグラフである。なお、ディレイ回路２６の
第１実施形態において既に記述したものと同一の部分
（具体的には、短絡検出回路２４、過電流検出回路２
５）については、同一符号を付し、重複した説明は省略
する。

【０１６９】第２実施形態のディレイ回路２６は、第１
実施形態のディレイ回路２６のインバータ回路Ｑ26Ａに
代えてヒステリシスインバータ回路Ｑ26を用いている点
に特徴を有している。

【０１７０】ディレイ回路２６は、過放電検出信号２７
ａに応じてリチウムイオンバッテリー１２において過放
電状態を検出して放電制御を実行するためのディレイ信
号２６ａをヒステリシスインバータ回路Ｑ26を介して生
成し、また過電流検出信号２５ａに応じてリチウムイオ
ンバッテリー１２において過電流状態を検出して放電制
御を実行するためのディレイ信号２６ａをヒステリシス
インバータ回路Ｑ26を介して生成し、また過充電検出信
号２２ａを検出した状態で更に過充電検出電位（４．２
５ＶＤＣ）以上の２次電池電位ＶDDを検出した際に、携
帯電話１４に接続されている放電用トランジスタＱ1を
活性化すると同時に、充電用トランジスタＱ2のドレイ
ン−ソース間に並列に存在する寄生ダイオードと活性化
状態の放電用トランジスタＱ1とを介して携帯電話１４
に負荷電流を供給する放電制御を実行する回路構成とな
っている。

【０１７１】ヒステリシスインバータ回路Ｑ26は、前述
のインバータ回路Ｑ26Ａの場合と同様に、過放電検出信
号２７ａに関するディレイ信号２６ａまたは過充電検出
信号２２ａに関するディレイ信号２６ａを生成する回路
構成となっている。

【０１７２】この場合ディレイ回路２６は、過充電検出
信号２２ａを受信した状態で更に過充電検出電位（４．
２５ＶＤＣ）以上の２次電池電位ＶDDを検出した際の過
充電検出信号２２ａに応じて、過放電検出信号２７ａ及
び過電流検出信号２５ａを遮断して過放電検出信号２７
ａに関するディレイ信号２６ａまたは過充電検出信号２
２ａに関するディレイ信号２６ａの生成を禁止する制御
をヒステリシスインバータ回路Ｑ26に対して実行すると
同時に、携帯電話１４に接続されている放電用トランジ
スタＱ1の活性化のためのディレイ信号２６ａの生成を
指示する制御をヒステリシスインバータ回路Ｑ26に対し
て実行する機能を有している。

【０１７３】ディレイ回路２６におけるタイミングコン
デンサーＣ2は、前述のインバータ回路Ｑ26Ａの場合と
同様に、過放電検出信号２７ａに応じた放電制御を実行
するタイミングに関するディレイ時間、また過電流検出
信号２５ａに応じた放電制御を実行するタイミングに関
するディレイ時間を設定するためにヒステリシスインバ
ータ回路Ｑ26の入力に接続された回路構成となってい
る。

【０１７４】ディレイ回路２６における遮断用ＭＯＳＦ
ＥＴＱ36は、前述のインバータ回路Ｑ26Ａの場合と同様
に、ヒステリシスインバータ回路Ｑ26の入力に対してタ
イミングコンデンサーＣ2に並列に接続され、過充電を
検出すると論理値Ｈが出力される過充電検出信号２２ａ
を受信した状態で更に過充電検出電位（４．２５ＶＤ
Ｃ）以上の２次電池電位ＶDDを検出した際の過充電検出
信号２２ａのゲートへの入力に応じて、図７（ｄ）に示
すように、過放電検出信号２７ａまたは過電流検出信号
２５ａによってタイミングコンデンサーＣ2に蓄積され
る電荷を短絡する回路構成となっている。

【０１７５】すなわち、過充電が検出されている状態
（論理値Ｈの過充電検出信号２２ａ）ではｎチャネルＭ
ＯＳＦＥＴ（遮断用ＭＯＳＦＥＴ）Ｑ36は活性化してお
り、ノードａは常に論理値Ｌ（接地電位）になってい
る。

【０１７６】このとき、ノードａの電位（図７（ｄ）参
照）がヒステリシスインバータＱ26のスレッショルドレ
ベルＶtH以上にならないと、放電信号出力端子Ｄoutの
電位（図７（ｅ）参照）が論理値Ｌにならないので、過
充電検出状態では放電信号出力端子Ｄoutの電位は常に
論理値Ｈ（ＶDD）になっている。

【０１７７】このような回路構成によれば、遮断用ＭＯ
ＳＦＥＴＱ36を設けることに依り、過充電検出信号２２
ａを受信した状態で更に過充電検出電位（４．２５ＶＤ
Ｃ）以上の２次電池電位ＶDDを検出した際の過充電検出
信号２２ａのゲートへの入力に応じて遮断用ＭＯＳＦＥ
ＴＱ36を活性化し過放電検出信号２７ａ及び過電流検出
信号２５ａのタイミングコンデンサーＣ2への電荷蓄積
を遮断して過放電検出信号２７ａに関する放電制御及び
過電流検出信号２５ａに関する放電制御に要するディレ
イ信号２６ａの生成を禁止する論理制御を実行し、かつ
過充電検出信号２２ａを検出した状態で更に過充電検出
電位（４．２５ＶＤＣ）以上の２次電池電位ＶDDを検出
した際の放電用トランジスタＱ1の活性化に関する放電
制御に要するディレイ信号２６ａの生成をヒステリシス
インバータ回路Ｑ26に対して優先的に許可するディレイ
信号２６ａを生成する論理制御を実行できるようにな
る。その結果、過充電検出電位（４．２５ＶＤＣ）以上
であっても携帯電話１４接続時の負荷電流が過電流とし
て誤判定されずに放電用トランジスタＱ1を活性化して
寄生ダイオードと放電用トランジスタＱ1とを介して負
荷電流を携帯電話１４に供給する放電制御機能を実現で
き、同様に、充電器１４としてパルス充電器１４を用い
携帯電話１４接続時の負荷電流に対する過電流が検出さ
れた際の２次電池電位ＶDDが過充電検出電位（４．２５
ＶＤＣ）以上に保持された場合であってもタイミングコ
ンデンサーＣ2の電位に基づいて過電流状態と誤判定さ
れて放電トランジスタが不活性化されてしまうことを回
避して負荷電流を携帯電話１４に供給する放電制御機能
を論理制御できるヒステリシスインバータ回路Ｑ26や遮
断用ＭＯＳＦＥＴＱ36を用いることで小さな回路規模で
かつ集積化に適した回路形態で実現できるようになると
いった効果を奏する。

【０１７８】更にヒステリシスインバータ回路Ｑ26は、
タイミングコンデンサーＣ2の電位が上昇ヒステリシス
回路（Ｑ41，Ｑ45）における入力電圧上昇時のスレッシ
ョルドレベルＶtH以上である場合に放電用トランジスタ
Ｑ1を不活性化するディレイ信号２６ａを生成し、タイ
ミングコンデンサーＣ2の電位が上昇ヒステリシス回路
（Ｑ41，Ｑ45）における入力電圧上昇時のスレッショル
ドレベルＶtH未満である場合に放電用トランジスタＱ1
を活性化するディレイ信号２６ａを生成する回路構成と
なっている。

【０１７９】ヒステリシスインバータＱ26の入力のノー
ドａの電位（図７（ｄ）参照）のスレッショルドレベル
ＶtH以上にならないと、放電信号出力端子Ｄoutにおけ
るディレイ信号２６ａの電位（図７（ｅ）参照）が論理
値Ｌにならないので、過充電検出状態では放電信号出力
端子Ｄoutにおけるディレイ信号２６ａの電位は常に論
理値Ｈ（ＶDD）になっている。

【０１８０】すなわち、過充電検出回路２２による過充
電検出後、２次電池電位ＶDD（図７（ａ）参照）が過充
電電位Ｖdet1（図７（ａ）参照）以上の時に携帯電話１
４を接続してヒステリシスインバータＱ26のヒステリシ
スを解除した際に充電信号出力端子Ｃout（図７（ｃ）
参照）における充電制御信号２３ａが論理値Ｌの状態で
あっても、放電信号出力端子Ｄoutにおけるディレイ信
号２６ａは論理値Ｌにはならずに論理値Ｈとなる。その
結果、充電用トランジスタＱ２の寄生ダイオードを介し
て負荷電流を流し続けることができる。

【０１８１】このような回路構成によれば、過放電検出
信号２７ａ及び過電流検出信号２５ａを用いたタイミン
グコンデンサーＣ2への電荷蓄積に応じたコンデンサー
電位と上昇ヒステリシス回路（Ｑ41，Ｑ45）における入
力電圧上昇時のスレッショルドレベルＶtHとを比較して
入力電圧上昇時のスレッショルドレベルＶtH以上のコン
デンサー電位となった際に放電用トランジスタＱ1を不
活性化するディレイ信号２６ａを生成できるようにな
り、上昇ヒステリシス回路（Ｑ41，Ｑ45）における入力
電圧上昇時のスレッショルドレベルＶtH未満である場合
に放電用トランジスタＱ1を活性化するディレイ信号２
６ａを生成できるようになる。その結果、上昇時の入力
電圧スレッショルドレベルＶtHと下降時の入力電圧スレ
ッショルドレベルＶtLとで特定できるヒステリシス特性
を有するディレイ信号２６ａを生成できるようになる。
このようなヒステリシス特性をディレイ信号２６ａに付
与することにより、過電流検出時の発振防止機能を実現
できるようになり、ディレイ信号２６ａを用いて放電電
流の制御を行う放電用トランジスタＱ1の過電流検出時
の発振防止機能を実現できるようになる。更に、ヒステ
リシスインバータ回路Ｑ26を設けることで、ラッチ機能
付コンパレータに比べて簡便な回路構成で、かつコンパ
クトな回路規模、小さいチップ面積、リチウムイオンバ
ッテリー１２の消耗を軽減した少ない消費電力でこのよ
うな発振防止機能を有する過電流検出回路２５を実現で
きるようになる。

【０１８２】以上説明したように、充放電保護回路２０
に依れば、２次電池電位ＶDDが過充電検出電位（４．２
５ＶＤＣ）以上であっても携帯電話１４接続時の負荷電
流が過電流として誤判定されて放電トランジスタが不活
性化されてしまうことを回避して負荷電流を携帯電話１
４に供給する放電制御機能を実現できるようになり、同
様に、充電器１４としてパルス充電器１４を用い携帯電
話１４接続時の負荷電流に対する過電流が検出された際
の２次電池電位ＶDDが過充電検出電位（４．２５ＶＤ
Ｃ）以上に保持された場合であっても過電流状態と誤判
定されて放電トランジスタが不活性化されてしまうこと
を回避して負荷電流を携帯電話１４に供給する放電制御
機能を小さな回路規模で実現できるようになるといった
効果を奏する。

【０１８３】次に、図面に基づき、本発明のバッテリー
パックの実施形態を説明する。

【０１８４】前述の充放電保護ＩＣ２０がＩＣ化されて
内蔵されたバッテリーパック１０は、充放電保護ＩＣ２
０を用いてリチウムイオンバッテリー１２の充放電が実
行できる。このようなバッテリーパック１０は、リチウ
ムイオンバッテリー１２を使用する携帯端末、携帯電
話、無線機等の各種携帯機器に装着されて使用されるケ
ースが通常である。

【０１８５】図１は、本発明のバッテリーパック１０の
構成を説明するための機能ブロック図である。

【０１８６】バッテリーパック１０は、図１に示すよう
に、充放電保護ＩＣ２０に加えて、リチウムイオンバッ
テリー１２であるバッテリーセル１２、放電用トランジ
スタＱ1、充電用トランジスタＱ2、遅延コンデンサーＣ
1を中心にして構成されていることが望ましい。

【０１８７】充放電保護回路２０の端子は６端子あり、
２次電池電位ＶDDが接続される端子、バッテリー接地電
位Ｖssが接続される端子、遅延コンデンサーＣTが接続
される端子、放電信号出力が接続される端子Ｄout，充
電信号出力が接続される端子Ｃout、充電器接地電位Ｖ
−が接続される端子である。

【０１８８】ここで、バッテリーセル１２は例えばリチ
ウムイオン電池の場合、過充電検出電位は、例えば４．
２５Ｖや４．３５Ｖである。

【０１８９】遅延コンデンサーＣ1はバッテリー接地電
位Ｖssに接続され、バッテリーセル１２において過充電
状態を検出するタイミングに関するディレイ時間を設定
するための充放電信号１２ａを生成して前述の過充電検
出回路２２に端子ＣTを介して送信する回路構成となっ
ている。

【０１９０】放電用トランジスタＱ1は、論理信号によ
ってＯＮ／ＯＦＦ制御可能であって、携帯電話１４とバ
ッテリーセル１２間に直列に接続され、放電制御時にバ
ッテリーセル１２から携帯電話１４に供給される放電電
流の通電状態をディレイ信号２６ａの論理値に応じて制
御する回路構成となっている。

【０１９１】また放電用トランジスタＱ1は、論理信号
によってＯＮ／ＯＦＦ制御可能であって、ディレイ信号
２６ａの論理値と短絡検出信号２４ａの論理値との論理
積である放電信号２６ｂの論理値に応じてバッテリーセ
ル１２から携帯電話１４に供給される放電電流の通電状
態を制御する回路構成となっている。

【０１９２】このような回路構成によれば、ディレイ信
号２６ａの論理値と短絡検出信号２４ａの論理値との論
理積である放電信号２６ｂとの論理演算を実行し演算結
果の論理値に応じてバッテリーセル１２から携帯電話１
４に供給される放電電流の通電状態を過放電状態や短絡
状態をモニタリングしながら放電用トランジスタＱ1を
用いて制御できるようになるといった効果を奏する。

【０１９３】充電用トランジスタＱ2は、充電器１４と
バッテリーセル１２間に直列に接続され、充電制御時に
充電器１４からバッテリーセル１２に供給される充電電
流の通電状態を充電制御信号２３ａの論理値に応じて制
御する回路構成となっている。

【０１９４】この場合、レベルシフト回路２３は、充電
器接地電位Ｖ−に応じて活性化された際に充電用トラン
ジスタＱ2を活性化する論理値を有する充電制御信号２
３ａを生成する回路構成となっている。

【０１９５】このような回路構成によれば、前述の充放
電保護ＩＣ２０にこのようなレベルシフト回路２３を設
けることにより、リチウムイオンバッテリー１２の電池
電圧が動作可能電圧を下回ってしまった場合であっても
充電器１４の接続によって、前述の過電流検出時の発振
防止機能を実現すると同時に、確実な充電制御を充電用
トランジスタＱ2を用いて実行する機能を実現するため
の充電制御信号２３ａを生成できるようになるといった
効果を奏する。更に、このようなレベルシフト回路２３
は、ラッチ機能付コンパレータに比べて簡便な回路構成
で、かつコンパクトな回路規模、小さいチップ面積、リ
チウムイオンバッテリー１２の消耗を軽減した少ない消
費電力でこのような充放電制御機能や発振防止機能を有
するバッテリーパック１０を実現することに寄与する。

【０１９６】以上説明したように、バッテリーパック１
０に依れば、過電流検出時の発振防止の為に、ヒステリ
シスインバータＱ26，Ｑ31を使用することによって、回
路素子数を少なくし、小型のバッテリーパック１０を構
成することができる。更に、前述の充放電保護ＩＣ２０
を設けることにより、リチウムイオンバッテリー１２の
電池電圧が動作可能電圧を下回ってしまった場合であっ
ても過電流検出時の発振防止機能を実現でき、確実な放
電制御を放電用トランジスタＱ1を用いて実行する機能
を実現でき、バッテリー電圧が０Ｖになっても、確実に
充電電流を流す充電制御を充電用トランジスタＱ2を用
いて実行する機能を実現できるようになるといった効果
を奏する。また、過充電検出信号のレベルシフト回路２
３を兼用することによって、回路を追加することなく、
小型のバッテリーパック１０を構成することができる。
また、バッテリー電圧がある設定電圧以下になった時
は、確実に充電電流を流すことができなくなる回路を、
過充電検出信号のレベルシフト回路２３を流用すること
によって回路を追加することなく、小型のバッテリーパ
ック１０を構成することができる。また過放電を検出し
たのちに、消費電流を０にしても、充電器１４が接続さ
れたことを検出して、動作状態にする回路を、短絡検出
回路２４のヒステリシスインバータＱ31を流用すること
によって、回路を追加することなく、小型のバッテリー
パック１０を構成することができる。更に、このような
充放電保護ＩＣ２０を設けることにより、ラッチ機能付
コンパレータに比べて簡便な回路構成で、かつコンパク
トな回路規模、小さいチップ面積、リチウムイオンバッ
テリー１２の消耗を軽減した少ない消費電力でこのよう
な充放電制御機能や発振防止機能を有するバッテリーパ
ック１０を実現できるようになる。

【発明の効果】

【０１９７】請求項１に記載の発明に依れば、ラッチ機
能付コンパレータに比べて簡便な回路構成を有し、回路
規模がコンパクトで、チップ面積が小さく、消費電力が
少なく、２次電池の消耗を軽減できる上昇ヒステリシス
回路と下降ヒステリシス回路を用いてヒステリシスイン
バータ回路を実現できるようになる。

【０１９８】請求項２に記載の発明に依れば、請求項１
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路を介
して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続され
ることにより、この第１ｐチャネルＭＯＳＦＥＴのスレ
ッショルドレベルだけに基づいて入力電圧の上昇時にお
ける初段インバーター回路のスレッショルドレベルを回
路規模の拡大や消費電力の増大を伴うことなく設定でき
る集積化に適した回路を実現できるようになる。

【０１９９】請求項３に記載の発明に依れば、請求項１
又は２に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路を介して第１ｎチャネルＭＯＳＦＥＴが接地電位に接
続されることにより、この第１ｎチャネルＭＯＳＦＥＴ
のスレッショルドレベルだけに基づいて入力電圧の下降
時における初段インバーター回路のスレッショルドレベ
ルを回路規模の拡大や消費電力の増大を伴うことなく設
定できる集積化に適した回路を実現できるようになる。

【０２００】請求項４に記載の発明に依れば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｐチャネルＭＯＳＦＥＴのＯＮ抵
抗値に比べて上昇ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の上昇時に、活性化された上昇ヒステリシス回路
を介して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続
された場合に、この第１ｐチャネルＭＯＳＦＥＴのスレ
ッショルドレベルだけに基づいて入力電圧の上昇時にお
ける初段インバーター回路のスレッショルドレベルを回
路規模の拡大や消費電力の増大を伴うことなく設定でき
る集積化に適した回路を実現できるようになる。

【０２０１】請求項５に記載の発明に依れば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｎチャネルＭＯＳＦＥＴのＯＮ抵
抗値に比べて下降ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の下降時に、活性化された下降ヒステリシス回路
を介して接地電位に第１ｎチャネルＭＯＳＦＥＴが接続
された場合に、この第１ｎチャネルＭＯＳＦＥＴのスレ
ッショルドレベルだけに基づいて入力電圧の下降時にお
ける初段インバーター回路のスレッショルドレベルを回
路規模の拡大や消費電力の増大を伴うことなく設定でき
る集積化に適した回路を実現できるようになる。

【０２０２】請求項６に記載の発明に依れば、請求項１
乃至３のいずれか一項に記載の効果に加えて、第１ｐチ
ャネルＭＯＳＦＥＴのＯＮ抵抗値に比べて上昇ヒステリ
シス抵抗素子の抵抗値を十分大きく設定することにより
回路規模の拡大や消費電力の増大を伴うことなく上昇時
のスレッショルドレベルを設定できる集積化に適した上
昇ヒステリシス回路を実現できるようになる。同様の主
旨で、第１ｎチャネルＭＯＳＦＥＴのＯＮ抵抗値に比べ
て下降ヒステリシス抵抗素子の抵抗値を十分大きく設定
することにより回路規模の拡大や消費電力の増大を伴う
ことなく下降時のスレッショルドレベルを設定できる集
積化に適した下降ヒステリシス回路を実現できるように
なる。

【０２０３】請求項７に記載の発明に依れば、請求項６
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路の出力段に設けることにより、初段
インバーター回路に入力される信号の論理値とヒステリ
シスインバータ回路の出力信号の論理値との整合をとっ
て初段インバーター回路に入力される信号の論理値を保
持してヒステリシスインバータ回路から出力できるよう
になる。

【０２０４】請求項８に記載の発明に依れば、請求項
２、請求項３、請求項４、請求項６または請求項７に記
載の効果に加えて、電源電位は一定電位であるので、第
１ｐチャネルＭＯＳＦＥＴのスレッショルドレベルだけ
に基づいて入力電圧の上昇時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになる。

【０２０５】請求項９に記載の発明に依れば、請求項
２、請求項３、請求項５、請求項６または請求項７に記
載の効果に加えて、接地電位は一定電位であるので、第
１ｎチャネルＭＯＳＦＥＴのスレッショルドレベルだけ
に基づいて入力電圧の下降時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになる。

【０２０６】請求項１０に記載の発明に依れば、２次電
池電位が過充電検出電圧以上であっても負荷接続時の負
荷電流が過電流として誤判定されて放電トランジスタが
不活性化されてしまうことを回避して負荷電流を負荷に
供給する放電制御機能を実現できるようになり、同様
に、充電器としてパルス充電器を用い負荷接続時の負荷
電流に対する過電流が検出された際の２次電池電位が過
充電検出電圧以上に保持された場合であっても過電流状
態と誤判定されて放電トランジスタが不活性化されてし
まうことを回避して負荷電流を負荷に供給する放電制御
機能を小さな回路規模で実現できるようになる。

【０２０７】請求項１１に記載の発明に依れば、２次電
池電位が過充電検出電圧以上であっても負荷接続時の負
荷電流が過電流として誤判定されずに放電用トランジス
タを活性化して寄生ダイオードと放電用トランジスタと
を介して負荷電流を負荷に供給する放電制御機能を実現
できるようになり、同様に、充電器としてパルス充電器
を用い負荷接続時の負荷電流に対する過電流が検出され
た際の２次電池電位が過充電検出電圧以上に保持された
場合であっても過電流状態と誤判定されて放電トランジ
スタが不活性化されてしまうことを回避して負荷電流を
負荷に供給する放電制御機能を小さな回路規模で実現で
きるようになる。

【０２０８】請求項１２に記載の発明に依れば、請求項
１０又は１１に記載の効果に加えて、ディレイ回路を設
けることに依り、過充電検出信号を検出した状態で更に
過充電検出電圧以上の２次電池電位を検出した際に過放
電状態に応じた放電制御のキャンセル及び過電流状態に
応じた放電制御のキャンセルを実行できるようになり、
その結果、過放電状態を回避する放電制御機能及び過電
流状態を回避する過電流制御機能に加えて、負荷接続時
に過電流を検出した場合であって２次電池電位が過充電
検出電圧よりも低いときに負荷電流を放電用トランジス
タを介して負荷に供給する放電制御機能を実現できると
いった効果を奏する。

【０２０９】請求項１３に記載の発明に依れば、請求項
１０乃至１２のいずれか一項に記載の効果に加えて、デ
ィレイ回路を設けることに依り、過放電検出信号にかか
る放電制御及び前記過電流検出信号にかかる放電制御よ
りも過充電検出信号を検出した状態で更に過充電検出電
圧以上の２次電池電位を検出した際の放電用トランジス
タの活性化にかかる放電制御を優先することができるよ
うになり、その結果、過充電検出電圧以上であっても負
荷接続時の負荷電流が過電流として誤判定されずに放電
用トランジスタを活性化して寄生ダイオードと放電用ト
ランジスタとを介して負荷電流を負荷に供給する放電制
御機能を実現でき、同様に、充電器としてパルス充電器
を用い負荷接続時の負荷電流に対する過電流が検出され
た際の２次電池電位が過充電検出電圧以上に保持された
場合であっても過電流状態と誤判定されて放電トランジ
スタが不活性化されてしまうことを回避して負荷電流を
負荷に供給する放電制御機能を小さな回路規模で実現で
きるようになる。

【０２１０】請求項１４に記載の発明に依れば、請求項
１３に記載の効果に加えて、ゲート回路を設けることに
依り、放電制御または放電制御に必要なディレイ信号を
生成して放電用トランジスタに供給できるようになる。
またディレイ回路を設けることに依り、過充電検出信号
を受信した状態で更に過充電検出電圧以上の２次電池電
位を検出した際に、過放電検出信号及び過電流検出信号
を遮断して過放電検出信号にかかる放電制御及び過電流
検出信号にかかる放電制御に要するディレイ信号の生成
を禁止する制御を実行し、かつ過充電検出信号を検出し
た状態で更に過充電検出電圧以上の２次電池電位を検出
した際の放電用トランジスタの活性化にかかる放電制御
に要するディレイ信号の生成を許可することができるよ
うになり、その結果、過充電検出電圧以上であっても負
荷接続時の負荷電流が過電流として誤判定されずに放電
用トランジスタを活性化して寄生ダイオードと放電用ト
ランジスタとを介して負荷電流を負荷に供給する放電制
御機能を実現でき、同様に、充電器としてパルス充電器
を用い負荷接続時の負荷電流に対する過電流が検出され
た際の２次電池電位が過充電検出電圧以上に保持された
場合であっても過電流状態と誤判定されて放電トランジ
スタが不活性化されてしまうことを回避して負荷電流を
負荷に供給する放電制御機能を小さな回路規模で実現で
きるようになる。

【０２１１】請求項１５に記載の発明に依れば、請求項
１４に記載の効果に加えて、遮断用ＭＯＳＦＥＴを設け
ることに依り、過充電検出信号を受信した状態で更に過
充電検出電圧以上の２次電池電位を検出した際の過充電
検出信号のゲートへの入力に応じて遮断用ＭＯＳＦＥＴ
を活性化し過放電検出信号及び過電流検出信号を遮断し
て過放電検出信号にかかる放電制御及び過電流検出信号
にかかる放電制御に要するディレイ信号の生成を禁止す
る制御を実行し、かつ過充電検出信号を検出した状態で
更に過充電検出電圧以上の２次電池電位を検出した際の
放電用トランジスタの活性化にかかる放電制御に要する
ディレイ信号の生成を許可するディレイ信号を生成する
制御を実行できるようになる。その結果、過充電検出電
圧以上であっても負荷接続時の負荷電流が過電流として
誤判定されずに放電用トランジスタを活性化して寄生ダ
イオードと放電用トランジスタとを介して負荷電流を負
荷に供給する放電制御機能を実現でき、同様に、充電器
としてパルス充電器を用い負荷接続時の負荷電流に対す
る過電流が検出された際の２次電池電位が過充電検出電
圧以上に保持された場合であっても過電流状態と誤判定
されて放電トランジスタが不活性化されてしまうことを
回避して負荷電流を負荷に供給する放電制御機能を小さ
な回路規模で実現できるようになる。

【０２１２】請求項１６に記載の発明に依れば、請求項
１乃至９のいずれか一項に記載の効果に加えて、過放電
検出回路を設けることにより、２次電池の放電状態を監
視して過放電状態を検知した際に過放電検出信号を生成
できるようになる。また、前述のヒステリシスインバー
タ回路を有するディレイ回路を設けることにより、過放
電検出信号を前述のヒステリシスインバータ回路に入力
できるようになり、その結果、上昇時の入力電圧スレッ
ショルドレベルと下降時の入力電圧スレッショルドレベ
ルとで特定できるヒステリシス特性を有するディレイ信
号を生成できるようになる。このようなヒステリシス特
性をディレイ信号に付与することにより、過電流検出時
の発振防止機能を実現できるようになり、ディレイ信号
を用いて放電電流の制御を行う放電用トランジスタの過
電流検出時の発振防止機能を実現できるようになる。更
に、ヒステリシスインバータ回路を設けることで、ラッ
チ機能付コンパレータに比べて簡便な回路構成で、かつ
コンパクトな回路規模、小さいチップ面積、２次電池の
消耗を軽減した少ない消費電力でこのような発振防止機
能を有する過電流検出回路を実現できるようになる。ま
た、レベルシフト回路は充電器の充電電位に接続されて
いるので、充電器が充電電位に接続された際に充電器か
ら電力の供給を受けて動作可能となり充電制御信号を生
成できるようになる。すなわち、２次電池に充放電保護
回路を動作させるだけの電力を供給する能力が無くなっ
てしまった場合であっても充電器が充電電位に接続され
ればレベルシフト回路が動作可能状態となって充電制御
信号を生成できるようになり、２次電池の電池電圧が動
作可能電圧を下回ってしまった場合であっても充電器の
接続によって確実な充電制御を実行する機能を実現でき
るようになる。その結果、充電制御信号を用いて充電用
トランジスタを制御して２次電池の充電制御ができるよ
うになり、充放電保護回路を動作させるだけの電力の供
給する能力を２次電池において復帰させることができる
ようになる。

【０２１３】請求項１７に記載の発明に依れば、請求項
１６に記載の効果に加えて、遮断用ＭＯＳＦＥＴを設け
ることに依り、過充電検出信号を受信した状態で更に過
充電検出電圧以上の２次電池電位を検出した際の過充電
検出信号のゲートへの入力に応じて遮断用ＭＯＳＦＥＴ
を活性化し過放電検出信号及び過電流検出信号のヒステ
リシスインバータ回路への入力を遮断して過放電検出信
号にかかる放電制御及び過電流検出信号にかかる放電制
御に要するディレイ信号の生成を禁止する制御を実行
し、かつ過充電検出信号を検出した状態で更に過充電検
出電圧以上の２次電池電位を検出した際の放電用トラン
ジスタの活性化にかかる放電制御に要するディレイ信号
の生成をヒステリシスインバータ回路に対して優先的に
許可するディレイ信号を生成する制御を実行できるよう
になる。その結果、過充電検出電圧以上であっても負荷
接続時の負荷電流が過電流として誤判定されずに放電用
トランジスタを活性化して寄生ダイオードと放電用トラ
ンジスタとを介して負荷電流を負荷に供給する放電制御
機能を実現でき、同様に、充電器としてパルス充電器を
用い負荷接続時の負荷電流に対する過電流が検出された
際の２次電池電位が過充電検出電圧以上に保持された場
合であっても過電流状態と誤判定されて放電トランジス
タが不活性化されてしまうことを回避して負荷電流を負
荷に供給する放電制御機能を小さな回路規模で実現でき
るようになる。

【０２１４】請求項１８に記載の発明に依れば、請求項
１６に記載の効果と同様の効果を奏する。

【０２１５】請求項１９に記載の発明に依れば、請求項
１７又は１８に記載の効果に加えて、遮断用ＭＯＳＦＥ
Ｔを設けることに依り、過充電検出信号を受信した状態
で更に過充電検出電圧以上の２次電池電位を検出した際
の過充電検出信号のゲートへの入力に応じて遮断用ＭＯ
ＳＦＥＴを活性化し過放電検出信号及び過電流検出信号
のヒステリシスインバータ回路への入力を遮断して過放
電検出信号にかかる放電制御及び過電流検出信号にかか
る放電制御に要するディレイ信号の生成を禁止する制御
を実行し、かつ過充電検出信号を検出した状態で更に過
充電検出電圧以上の２次電池電位を検出した際の放電用
トランジスタの活性化にかかる放電制御に要するディレ
イ信号の生成をヒステリシスインバータ回路に対して優
先的に許可するディレイ信号を生成する制御を実行でき
るようになる。その結果、過充電検出電圧以上であって
も負荷接続時の負荷電流が過電流として誤判定されずに
放電用トランジスタを活性化して寄生ダイオードと放電
用トランジスタとを介して負荷電流を負荷に供給する放
電制御機能を実現でき、同様に、充電器としてパルス充
電器を用い負荷接続時の負荷電流に対する過電流が検出
された際の２次電池電位が過充電検出電圧以上に保持さ
れた場合であっても過電流状態と誤判定されて放電トラ
ンジスタが不活性化されてしまうことを回避して負荷電
流を負荷に供給する放電制御機能をヒステリシスインバ
ータ回路や遮断用ＭＯＳＦＥＴを用いることで小さな回
路規模で実現できるようになる。

【０２１６】請求項２０に記載の発明に依れば、請求項
１９に記載の効果に加えて、遮断用ＭＯＳＦＥＴを設け
ることに依り、過充電検出信号を受信した状態で更に過
充電検出電圧以上の２次電池電位を検出した際の過充電
検出信号のゲートへの入力に応じて遮断用ＭＯＳＦＥＴ
を活性化し過放電検出信号及び過電流検出信号のヒステ
リシスインバータ回路への入力を遮断して過放電検出信
号にかかる放電制御及び過電流検出信号にかかる放電制
御に要するディレイ信号の生成を禁止する論理制御を実
行し、かつ過充電検出信号を検出した状態で更に過充電
検出電圧以上の２次電池電位を検出した際の放電用トラ
ンジスタの活性化にかかる放電制御に要するディレイ信
号の生成をヒステリシスインバータ回路に対して優先的
に許可するディレイ信号を生成する論理制御を実行でき
るようになる。その結果、過充電検出電圧以上であって
も負荷接続時の負荷電流が過電流として誤判定されずに
放電用トランジスタを活性化して寄生ダイオードと放電
用トランジスタとを介して負荷電流を負荷に供給する放
電制御機能を実現でき、同様に、充電器としてパルス充
電器を用い負荷接続時の負荷電流に対する過電流が検出
された際の２次電池電位が過充電検出電圧以上に保持さ
れた場合であっても過電流状態と誤判定されて放電トラ
ンジスタが不活性化されてしまうことを回避して負荷電
流を負荷に供給する放電制御機能を論理制御できるヒス
テリシスインバータ回路や遮断用ＭＯＳＦＥＴを用いる
ことで小さな回路規模でかつ集積化に適した回路形態で
実現できるようになる。

【０２１７】請求項２１に記載の発明に依れば、請求項
１５または２０に記載の効果に加えて、遮断用ＭＯＳＦ
ＥＴを設けることに依り、過充電検出信号を受信した状
態で更に過充電検出電圧以上の２次電池電位を検出した
際の過充電検出信号のゲートへの入力に応じて遮断用Ｍ
ＯＳＦＥＴを活性化し過放電検出信号及び過電流検出信
号のタイミングコンデンサーへの電荷蓄積を遮断して過
放電検出信号にかかる放電制御及び過電流検出信号にか
かる放電制御に要するディレイ信号の生成を禁止する論
理制御を実行し、かつ過充電検出信号を検出した状態で
更に過充電検出電圧以上の２次電池電位を検出した際の
放電用トランジスタの活性化にかかる放電制御に要する
ディレイ信号の生成をヒステリシスインバータ回路に対
して優先的に許可するディレイ信号を生成する論理制御
を実行できるようになる。その結果、過充電検出電圧以
上であっても負荷接続時の負荷電流が過電流として誤判
定されずに放電用トランジスタを活性化して寄生ダイオ
ードと放電用トランジスタとを介して負荷電流を負荷に
供給する放電制御機能を実現でき、同様に、充電器とし
てパルス充電器を用い負荷接続時の負荷電流に対する過
電流が検出された際の２次電池電位が過充電検出電圧以
上に保持された場合であってもタイミングコンデンサー
の電位に基づいて過電流状態と誤判定されて放電トラン
ジスタが不活性化されてしまうことを回避して負荷電流
を負荷に供給する放電制御機能を論理制御できるヒステ
リシスインバータ回路や遮断用ＭＯＳＦＥＴを用いるこ
とで小さな回路規模でかつ集積化に適した回路形態で実
現できるようになる。

【０２１８】請求項２２に記載の発明に依れば、請求項
２１に記載の効果に加えて、過放電検出信号及び過電流
検出信号を用いたタイミングコンデンサーへの電荷蓄積
に応じたコンデンサー電位と上昇ヒステリシス回路にお
ける入力電圧上昇時のスレッショルドレベルとを比較し
て入力電圧上昇時のスレッショルドレベル以上のコンデ
ンサー電位となった際に放電用トランジスタを不活性化
するディレイ信号を生成できるようになり、上昇ヒステ
リシス回路における入力電圧上昇時のスレッショルドレ
ベル未満である場合に放電用トランジスタを活性化する
ディレイ信号を生成できるようになる。その結果、上昇
時の入力電圧スレッショルドレベルと下降時の入力電圧
スレッショルドレベルとで特定できるヒステリシス特性
を有するディレイ信号を生成できるようになる。このよ
うなヒステリシス特性をディレイ信号に付与することに
より、過電流検出時の発振防止機能を実現できるように
なり、ディレイ信号を用いて放電電流の制御を行う放電
用トランジスタの過電流検出時の発振防止機能を実現で
きるようになる。更に、ヒステリシスインバータ回路を
設けることで、ラッチ機能付コンパレータに比べて簡便
な回路構成で、かつコンパクトな回路規模、小さいチッ
プ面積、２次電池の消耗を軽減した少ない消費電力でこ
のような発振防止機能を有する過電流検出回路を実現で
きるようになる。

【０２１９】請求項２３に記載の発明に依れば、請求項
１０乃至２２のいずれか一項に記載の効果に加えて、前
述の充放電保護回路を設けることにより、２次電池の電
池電圧が動作可能電圧を下回ってしまった場合であって
も過電流検出時の発振防止機能を実現でき、確実な放電
制御を放電用トランジスタを用いて実行する機能を実現
でき、確実な充電制御を充電用トランジスタを用いて実
行する機能を実現できるようになる。更に、このような
充放電保護回路を設けることにより、ラッチ機能付コン
パレータに比べて簡便な回路構成で、かつコンパクトな
回路規模、小さいチップ面積、２次電池の消耗を軽減し
た少ない消費電力でこのような充放電制御機能や発振防
止機能を有するバッテリーパックを実現できるようにな
る。

【０２２０】請求項２４に記載の発明に依れば、請求項
２３に記載の効果に加えて、ディレイ信号の論理値と短
絡検出信号の論理値との論理積である放電信号との論理
演算を実行し演算結果の論理値に応じてバッテリーセル
から負荷に供給される放電電流の通電状態を過放電状態
や短絡状態をモニタリングしながら放電用トランジスタ
を用いて制御できるようになる。

【０２２１】請求項２５に記載の発明に依れば、請求項
２４に記載の効果に加えて、前述の充放電保護回路にこ
のようなレベルシフト回路を設けることにより、２次電
池の電池電圧が動作可能電圧を下回ってしまった場合で
あっても充電器の接続によって、前述の過電流検出時の
発振防止機能を実現すると同時に、確実な充電制御を充
電用トランジスタを用いて実行する機能を実現するため
の充電制御信号を生成できるようになる。更に、このよ
うなレベルシフト回路は、ラッチ機能付コンパレータに
比べて簡便な回路構成で、かつコンパクトな回路規模、
小さいチップ面積、２次電池の消耗を軽減した少ない消
費電力でこのような充放電制御機能や発振防止機能を有
するバッテリーパックを実現することに寄与する。

【図面の簡単な説明】

【図１】本発明の２次電池の充放電保護回路、及びこれ
を用いたバッテリーパックの構成を説明するための機能
ブロック図である。

【図２】ヒステリシスインバータ回路の回路構成を説明
するための回路図である。

【図３】ヒステリシスインバータ回路における初段イン
バーター回路の入力電圧の上昇時の入力電圧スレッショ
ルドレベルを設定する動作を説明するためのグラフであ
る。

【図４】ヒステリシスインバータ回路における初段イン
バーター回路の短絡検出時の入力電圧スレッショルドレ
ベルを設定する動作を説明するためのグラフである。

【図５】図１の充放電保護回路において、インバータ回
路を有する短絡検出回路、過電流検出回路、及びインバ
ータ回路を有するディレイ回路の回路構成の第１実施形
態を説明するための回路図である。

【図６】図１の充放電保護回路において、ヒステリシス
インバータ回路を有する短絡検出回路、過電流検出回
路、及びヒステリシスインバータ回路を有するディレイ
回路の回路構成の第２実施形態を説明するための回路図
である。

【図７】図６の充放電保護回路を用いたバッテリーパッ
クの充電器接続時と負荷接続時とにおける過電流を検出
しないようにする動作を説明するためのグラフであっ
て、図７（ａ）は２次電池電位の電位変化であり、図７
（ｂ）は充電器接地電位の電位変化であり、図７（ｃ）
は充電信号出力端子の電位変化であり、図７（ｄ）はノ
ードａ（ヒステリシスインバータ回路の入力端子）の電
位変化であり、図７（ｅ）は放電信号出力端子の電位変
化を説明するためのグラフである。

【図８】従来の充放電制御回路を説明するための回路ブ
ロック図である。

【図９】電池電圧が０Ｖになっても、充電器を接続する
ことによって、確実に充電信号出力端子に論理値Ｈを出
力できる充電器接続検出回路を説明するための回路図で
ある。

【符号の説明】

１０…バッテリーパック １２…２次電池（バッテリーセル、リチウムイオンバッ
テリー） １２ａ…充放電信号 １４…充電器（負荷） ２０…充放電保護回路 ２２…過充電検出回路 ２２ａ…過充電検出信号 ２３…レベルシフト回路 ２３ａ…充電制御信号 ２４…短絡検出回路 ２４ａ…短絡検出信号 ２５…過電流検出回路 ２５ａ…過電流検出信号 ２６…ディレイ回路 ２６ａ…ディレイ信号 ２６ｂ…放電信号 ２７…過放電検出回路 ２７ａ…過放電検出信号 ３０…ヒステリシスインバータ回路 Ｃ1…遅延コンデンサー Ｃ2…タイミングコンデンサー Ｃout…充電信号出力端子 Ｄout…放電信号出力端子 ｎＶth…下降ヒステリシス回路のｎチャネルＭＯＳＦＥ
Ｔのスレッショルドレベル ｐＶth…上昇ヒステリシス回路のｐチャネルＭＯＳＦＥ
Ｔのスレッショルドレベル Ｑ1…放電用トランジスタ Ｑ2…充電用トランジスタ Ｑ3…エンハンスメント型のｐチャネルトランジスタ Ｑ4…デプレション型のｎチャネルトランジスタ Ｑ26…ヒステリシスインバータ回路 Ｑ26Ａ…インバータ回路 Ｑ31…ヒステリシスインバータ回路 Ｑ36…遮断用ＭＯＳＦＥＴ Ｑ41…上昇ヒステリシス抵抗素子 Ｑ42…第１ｐチャネルＭＯＳＦＥＴ Ｑ43…第１ｎチャネルＭＯＳＦＥＴ Ｑ44…下降ヒステリシス抵抗素子 Ｑ45…上昇ヒステリシス回路のｐチャネルＭＯＳＦＥＴ Ｑ46…下降ヒステリシス回路のｎチャネルＭＯＳＦＥＴ Ｑ47…第２ｐチャネルＭＯＳＦＥＴ Ｑ48…第２ｎチャネルＭＯＳＦＥＴ Ｖ−…充電器接地電位 ＶDD…２次電池電位 Ｖss…バッテリー接地電位 Ｖth…スレッショルドレベル ＶtH…上昇時の入力電圧スレッショルドレベル ＶtL…下降時の入力電圧スレッショルドレベル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ // Ｈ０１Ｍ 10/44 Ｈ０１Ｍ 10/44 Ｐ

Claims (25)

【特許請求の範囲】
1. 【請求項１】 電源電位に接続された第１ｐチャネルＭ
   ＯＳＦＥＴと接地電位に接続された第１ｎチャネルＭＯ
   ＳＦＥＴとがゲートを共通入力としドレインを共通出力
   として直列に接続されて成る初段インバーター回路と、
   電源電位に接続された第２ｐチャネルＭＯＳＦＥＴと接
   地電位に接続された第２ｎチャネルＭＯＳＦＥＴとがゲ
   ートを共通入力としドレインを共通出力として直列に接
   続されて成る後段インバーター回路と、 電源電位と前記第１ｐチャネルＭＯＳＦＥＴとの間に接
   続され、前記初段インバーター回路の入力電圧の上昇時
   の入力電圧スレッショルドレベルを設定する上昇ヒステ
   リシス回路と、 接地電位と前記第１ｎチャネルＭＯＳＦＥＴとの間に接
   続され、前記初段インバーター回路の入力電圧の下降時
   の入力電圧スレッショルドレベルを設定する下降ヒステ
   リシス回路とを有することを特徴とするヒステリシスイ
   ンバータ回路。
2. 【請求項２】 前記初段インバーター回路の入力電圧の
   上昇時に、活性化された前記上昇ヒステリシス回路を介
   して電源電位に前記第１ｐチャネルＭＯＳＦＥＴが接続
   されると共に、不活性化された前記下降ヒステリシス回
   路と下降ヒステリシス抵抗素子とを介して前記第１ｎチ
   ャネルＭＯＳＦＥＴが接地電位に接続されるように構成
   されていることを特徴とする請求項１に記載のヒステリ
   シスインバータ回路。
3. 【請求項３】 前記初段インバーター回路の入力電圧の
   下降時に、不活性化された前記上昇ヒステリシス回路と
   上昇ヒステリシス抵抗素子とを介して電源電位に前記第
   １ｐチャネルＭＯＳＦＥＴが接続されると共に、活性化
   された前記下降ヒステリシス回路を介して前記第１ｎチ
   ャネルＭＯＳＦＥＴが接地電位に接続されるように構成
   されていることを特徴とする請求項１又は２に記載のヒ
   ステリシスインバータ回路。
4. 【請求項４】 前記上昇ヒステリシス回路は、ｐチャネ
   ルＭＯＳＦＥＴと前記上昇ヒステリシス抵抗素子とが並
   列に接続されて成ることを特徴とする請求項３に記載の
   ヒステリシスインバータ回路。
5. 【請求項５】 前記下降ヒステリシス回路は、ｎチャネ
   ルＭＯＳＦＥＴと前記下降ヒステリシス抵抗素子とが並
   列に接続されて成ることを特徴とする請求項３に記載の
   ヒステリシスインバータ回路。
6. 【請求項６】 前記初段インバーター回路は、前記第１
   ｐチャネルＭＯＳＦＥＴのソースと電源電位との間に前
   記上昇ヒステリシス回路が並列接続され、前記第１ｎチ
   ャネルＭＯＳＦＥＴのソースと接地電位との間に前記第
   １ｎチャネルＭＯＳＦＥＴのソースと接地電位との間に
   前記下降ヒステリシス回路が並列接続されて成ることを
   特徴とする請求項１乃至３のいずれか一項に記載のヒス
   テリシスインバータ回路。
7. 【請求項７】 前記後段インバーター回路の共通入力は
   前記初段インバーター回路の共通出力に接続され、前記
   後段インバーター回路の共通出力は前記上昇ヒステリシ
   ス回路のｐチャネルＭＯＳＦＥＴのゲート及び前記下降
   ヒステリシス回路のｎチャネルＭＯＳＦＥＴのゲートに
   接続され、前記初段インバーター回路から出力される論
   理値と反対の論理値が前記後段インバーター回路から出
   力される回路構成において、 前記初段インバーター回路に入力される論理値の電圧の
   立ち上がりに応じて活性化された前記上昇ヒステリシス
   回路のｐチャネルＭＯＳＦＥＴを介して電源電位に前記
   第１ｐチャネルＭＯＳＦＥＴが接続され、当該初段イン
   バーター回路に入力される論理値の電圧の立ち上がりに
   応じて前記下降ヒステリシス回路のｎチャネルＭＯＳＦ
   ＥＴが不活性化された状態で前記下降ヒステリシス抵抗
   素子を介して前記第１ｎチャネルＭＯＳＦＥＴが接地電
   位に接続されるように構成されていることを特徴とする
   請求項６に記載のヒステリシスインバータ回路。
8. 【請求項８】 前記上昇ヒステリシス回路における入力
   電圧上昇時のスレッショルドレベルは、前記第１ｐチャ
   ネルＭＯＳＦＥＴのスレッショルドレベルと電源電位と
   の差に基づいて設定されることを特徴とする請求項２、
   請求項３、請求項４、請求項６または請求項７に記載の
   ヒステリシスインバータ回路。
9. 【請求項９】 前記下降ヒステリシス回路における入力
   電圧下降時のスレッショルドレベルは、前記第１ｎチャ
   ネルＭＯＳＦＥＴのスレッショルドレベルと接地電位と
   の和に基づいて設定されることを特徴とする請求項２、
   請求項３、請求項５、請求項６または請求項７に記載の
   ヒステリシスインバータ回路。
10. 【請求項１０】 ２次電池と負荷との間に設けられた充
    電用トランジスタを制御して充電電流を２次電池に供給
    する充電制御時の２次電池の過充電状態、２次電池と負
    荷との間に設けられた放電用トランジスタを制御して負
    荷電流を負荷に供給する放電制御時の２次電池の過放電
    状態、または放電制御時の２次電池の過電流状態を検出
    して２次電池を過充電状態、過放電状態または過電流状
    態から保護する充放電保護回路において、 過充電状態であって、２次電池電位が更に過充電検出電
    圧以上である場合に、負荷に接続されている放電用トラ
    ンジスタを活性化して負荷に負荷電流を供給する放電制
    御を実行するディレイ回路を有することを特徴とする充
    放電保護回路。
11. 【請求項１１】 ２次電池と負荷との間に設けられた充
    電用トランジスタを制御して充電電流を２次電池に供給
    する充電制御時の２次電池の過充電状態、２次電池と負
    荷との間に設けられた放電用トランジスタを制御して負
    荷電流を負荷に供給する放電制御時の２次電池の過放電
    状態、または放電制御時の２次電池の過電流状態を検出
    して２次電池を過充電状態、過放電状態または過電流状
    態から保護する充放電保護回路において、 過充電状態であって、２次電池電位が更に過充電検出電
    圧以上である場合に、負荷に接続されている放電用トラ
    ンジスタを活性化すると共に、充電用トランジスタのド
    レイン−ソース間に並列に存在する寄生ダイオードと当
    該活性化状態の放電用トランジスタとを介して負荷に負
    荷電流を供給する放電制御を実行するディレイ回路を有
    することを特徴とする充放電保護回路。
12. 【請求項１２】 前記ディレイ回路は、前記過放電検出
    信号に応じて２次電池において過放電状態を検出して放
    電制御を実行するタイミングにかかるディレイ時間を設
    定するためのディレイ信号を生成し、また前記過電流検
    出信号に応じて２次電池において過電流状態を検出して
    放電制御を実行するタイミングにかかるディレイ時間を
    設定するためのディレイ信号を生成し、また前記過充電
    検出信号を検出した状態で更に過充電検出電圧以上の２
    次電池電位を検出した際、前記過放電状態に応じた放電
    制御のキャンセル及び前記過電流状態に応じた放電制御
    のキャンセルを指示すると共に、負荷に接続されている
    放電用トランジスタを活性化し充電用トランジスタのド
    レイン−ソース間に並列に存在する寄生ダイオードと当
    該活性化状態の放電用トランジスタとを介して負荷に負
    荷電流を供給する放電制御を指示するためのディレイ信
    号を生成する回路構成を有することを特徴とする請求項
    １０又は１１に記載の充放電保護回路。
13. 【請求項１３】 前記ディレイ回路は、前記過充電検出
    信号を検出した状態で更に過充電検出電圧以上の２次電
    池電位を検出した際に前記過放電検出信号及び前記過電
    流検出信号にかかる放電制御の指示に優先して負荷に接
    続されている放電用トランジスタを活性化して負荷に負
    荷電流を供給する放電制御の指示を実行する回路構成を
    有することを特徴とする請求項１０乃至１２のいずれか
    一項に記載の充放電保護回路。
14. 【請求項１４】 前記ディレイ回路は、 前記過放電検出信号にかかるディレイ信号または前記過
    充電検出信号にかかるディレイ信号を生成するゲート回
    路と、 前記過充電検出信号を受信した状態で更に過充電検出電
    圧以上の２次電池電位を検出した際の過充電検出信号に
    応じて、前記過放電検出信号及び前記過電流検出信号を
    遮断して前記過放電検出信号にかかるディレイ信号また
    は前記過充電検出信号にかかるディレイ信号の生成を禁
    止する制御を当該ゲート回路に対して実行すると共に、
    負荷に接続されている放電用トランジスタの活性化のた
    めの前記ディレイ信号の生成を指示する制御を当該ゲー
    ト回路に対して実行する回路構成を有することを特徴と
    する請求項１３に記載の充放電保護回路。
15. 【請求項１５】 前記過充電検出信号を受信した状態で
    更に過充電検出電圧以上の２次電池電位を検出した際の
    過充電検出信号のゲートへの入力に応じて、前記過放電
    検出信号及び前記過電流検出信号の前記ゲート回路への
    入力を遮断して前記ディレイ信号の生成を禁止する論理
    信号を当該ゲート回路に出力すると共に、放電用トラン
    ジスタの活性化のための前記ディレイ信号の生成を指示
    する論理信号を当該ゲート回路に出力する遮断用ＭＯＳ
    ＦＥＴを有することを特徴とする請求項１４に記載の充
    放電保護回路。
16. 【請求項１６】 充電制御時の２次電池の過充電状態、
    負荷電流を供給する放電制御時の２次電池の過放電状
    態、または放電制御時の２次電池の過電流状態を検出し
    て２次電池を過充電状態、過放電状態または過電流状態
    から保護する充放電保護回路において、 ２次電池電位に接続され、２次電池の放電状態を監視す
    ると共に、過放電状態を検知した際に過放電検出信号を
    生成する過放電検出回路と、 充電器接地電位に接続され、当該充電器接地電位の電位
    を監視すると共に、過電流状態を検知した際に過電流検
    出信号を生成する過電流検出回路と、 ２次電池電位に接続され、バッテリー接地電位を充電器
    接地電位にシフトして充電制御信号を生成するレベルシ
    フト回路と、 前記ディレイ回路は、前記ヒステリシスインバータ回路
    を有し、前記過放電検出信号に応じて２次電池において
    過放電状態を検出するタイミングにかかるディレイ時間
    を設定するためのディレイ信号を当該ヒステリシスイン
    バータ回路を介して生成し、また前記過電流検出信号に
    応じて２次電池において過電流状態を検出するタイミン
    グにかかるディレイ時間を設定するためのディレイ信号
    を当該ヒステリシスインバータ回路を介して生成するデ
    ィレイ回路とを有することを特徴とする請求項１乃至９
    のいずれか一項に記載のヒステリシスインバータ回路を
    用いた充放電保護回路。
17. 【請求項１７】 前記ディレイ回路は、 前記過放電検出信号にかかるディレイ信号または前記過
    充電検出信号にかかるディレイ信号を生成するヒステリ
    シスインバータ回路と、 前記過充電検出信号を受信した状態で更に過充電検出電
    圧以上の２次電池電位を検出した際の過充電検出信号に
    応じて、前記過放電検出信号及び前記過電流検出信号を
    遮断して前記過放電検出信号にかかるディレイ信号また
    は前記過充電検出信号にかかるディレイ信号の生成を禁
    止する制御を当該ヒステリシスインバータ回路に対して
    実行すると共に、負荷に接続されている放電用トランジ
    スタの活性化のための前記ディレイ信号の生成を指示す
    る制御を当該ヒステリシスインバータ回路に対して実行
    する回路構成を有することを特徴とする請求項１６に記
    載の充放電保護回路。
18. 【請求項１８】 前記ディレイ回路は、 前記ヒステリシスインバータ回路を有し、前記過放電検
    出信号に応じて２次電池において過放電状態を検出して
    放電制御を実行するための前記ディレイ信号を当該ヒス
    テリシスインバータ回路を介して生成し、また前記過電
    流検出信号に応じて２次電池において過電流状態を検出
    して放電制御を実行するための前記ディレイ信号を当該
    ヒステリシスインバータ回路を介して生成し、また前記
    過充電検出信号を検出した状態で更に過充電検出電圧以
    上の２次電池電位を検出した際に、負荷に接続されてい
    る放電用トランジスタを活性化すると共に、充電用トラ
    ンジスタのドレイン−ソース間に並列に存在する寄生ダ
    イオードと当該活性化状態の放電用トランジスタとを介
    して負荷に負荷電流を供給する放電制御を実行する回路
    構成を有することを特徴とする請求項１６に記載の充放
    電保護回路。
19. 【請求項１９】 前記ディレイ回路は前記ディレイ信号
    を生成するゲート回路を有し、 当該ゲート回路は、前記過充電検出信号を受信した状態
    で更に過充電検出電圧以上の２次電池電位を検出した際
    に、前記過放電検出信号及び前記過電流検出信号を遮断
    する制御を前記ヒステリシスインバータ回路に対して実
    行すると共に、負荷に接続されている放電用トランジス
    タの活性化を指示する前記ディレイ信号を生成するする
    制御を当該ヒステリシスインバータ回路に対して実行す
    る回路構成を有することを特徴とする請求項１７又は１
    ８に記載の充放電保護回路。
20. 【請求項２０】 前記過充電検出信号を受信した状態で
    更に過充電検出電圧以上の２次電池電位を検出した際の
    過充電検出信号のゲートへの入力に応じて、前記過放電
    検出信号及び前記過電流検出信号の前記ゲート回路への
    入力を遮断して前記ディレイ信号の生成を禁止する論理
    信号を当該ヒステリシスインバータ回路に出力すると共
    に、放電用トランジスタの活性化のための前記ディレイ
    信号の生成を指示する論理信号を当該ヒステリシスイン
    バータ回路に出力する遮断用ＭＯＳＦＥＴを有すること
    を特徴とする請求項１９に記載の充放電保護回路。
21. 【請求項２１】 前記ディレイ回路は、前記過放電検出
    信号に応じた放電制御を実行するタイミングにかかるデ
    ィレイ時間、また前記過電流検出信号に応じた放電制御
    を実行するタイミングにかかるディレイ時間を設定する
    ために前記ヒステリシスインバータ回路の入力に接続さ
    れたタイミングコンデンサーを有し、 前記遮断用ＭＯＳＦＥＴは、前記ヒステリシスインバー
    タ回路の入力に対して前記タイミングコンデンサーに並
    列に接続され、前記過充電検出信号を受信した状態で更
    に過充電検出電圧以上の２次電池電位を検出した際の過
    充電検出信号のゲートへの入力に応じて、前記過放電検
    出信号または前記過電流検出信号によって前記タイミン
    グコンデンサーに蓄積される電荷を短絡する回路構成を
    有することを特徴とする請求項１５または２０に記載の
    充放電保護回路。
22. 【請求項２２】 前記ヒステリシスインバータ回路は、
    タイミングコンデンサーの電位が前記上昇ヒステリシス
    回路における入力電圧上昇時のスレッショルドレベル以
    上である場合に前記放電用トランジスタを不活性化する
    前記ディレイ信号を生成し、タイミングコンデンサーの
    電位が前記上昇ヒステリシス回路における入力電圧上昇
    時のスレッショルドレベル未満である場合に当該放電用
    トランジスタを活性化する前記ディレイ信号を生成する
    回路構成を有することを特徴とする請求項２１に記載の
    充放電保護回路。
23. 【請求項２３】 前記充放電保護回路に加えて、 ２次電池である前記バッテリーセルと、 負荷と前記バッテリーセル間に直列に接続され、放電制
    御時に前記バッテリーセルから負荷に供給される放電電
    流の通電状態を前記ディレイ信号の論理値に応じて制御
    する放電用トランジスタと、 充電器と前記バッテリーセル間に直列に接続され、充電
    制御時に充電器から前記バッテリーセルに供給される充
    電電流の通電状態を前記充電制御信号の論理値に応じて
    制御する充電用トランジスタと、 バッテリー接地電位に接続され、前記バッテリーセルに
    おいて過充電状態を検出するタイミングにかかるディレ
    イ時間を設定するための充放電信号を生成して前記過充
    電検出回路に送信する遅延コンデンサーとを有すること
    を特徴とする請求項１０乃至２２のいずれか一項に記載
    の充放電保護回路を用いたバッテリーパック。
24. 【請求項２４】 前記放電用トランジスタは、前記ディ
    レイ信号の論理値と前記短絡検出信号の論理値との論理
    積である放電信号の論理値に応じて前記バッテリーセル
    から負荷に供給される放電電流の通電状態を制御するよ
    うに構成されていることを特徴とする請求項２３に記載
    のバッテリーパック。
25. 【請求項２５】 充電器接地電位に応じて活性化された
    際に前記充電用トランジスタを活性化する論理値を有す
    る前記充電制御信号を生成するレベルシフト回路を有す
    ることを特徴とする請求項２４に記載のバッテリーパッ
    ク。