JPH1166864A - 半導体記憶装置およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のノーマル・ライト仕様のＳＲＡＭとレ
イト・ライト仕様のＳＲＡＭは、外部から見たタイミン
グの違いが僅かであるにもかかわらず、別々に設計され
ていたため、ノーマル・ライト仕様のシンクロナスＳＲ
ＡＭとレイト・ライト仕様のシンクロナスＳＲＡＭの新
製品の開発期間が長くなるとともに、コストも高くなっ
てしまうという問題点があった。 【解決手段】 ノーマル・ライト仕様のシンクロナスＳ
ＲＡＭの内部回路をレイト・ライト仕様のシンクロナス
ＳＲＡＭの内部回路と同一構成とするとともに、ライト
・データの入力レジスタを２段構成とし、前段のライト
・データの入力レジスタは外部からの制御信号または所
定の端子の電位状態に応じて入力データをそのまま通過
させる状態または一旦入力データをラッチさせる状態の
いずれかに切換え可能な構成を有するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
設計手法さらには２種類の半導体記憶装置の共通設計に
適用して有効な技術に関し、例えばクロック同期型半導
体記憶装置に利用して有効な技術に関する。

【０００２】

【従来の技術】同期型スタティックＲＡＭ（以下、シン
クロナスＳＲＡＭと略す）には、大型コンピュータのメ
インメモリ等に使用されるノーマル・ライト仕様のＳＲ
ＡＭと、ＥＷＳ（エンジニアリング・ワーク・ステーシ
ョン）のキャッシュメモリ等に使用されるレイト・ライ
ト仕様のＳＲＡＭとがある。

【０００３】ノーマル・ライト仕様のＳＲＡＭは、書込
みアドレスとライトデータとが同時にメモリに取り込ま
れ直ちにメモリアレイに書込みが行われる。一方、レイ
ト・ライト仕様のＳＲＡＭは、ライトデータが書込みア
ドレスよりも１サイクル遅いタイミングで取り込まれ、
しかも実際にメモリアレイに書込みが行なわれるのは次
の書込みアドレスが入力されるサイクルである。

【０００４】

【発明が解決しようとする課題】従来のノーマル・ライ
ト仕様のＳＲＡＭとレイト・ライト仕様のＳＲＡＭは、
外部から見たタイミングの違いが僅かであるにもかかわ
らず、別々に設計されていた。しかるに、ＳＲＡＭを含
む半導体集積回路の製品寿命は近年ますます短くなって
来ているため、ノーマル・ライト仕様のシンクロナスＳ
ＲＡＭとレイト・ライト仕様のシンクロナスＳＲＡＭを
別々に設計していたのでは、新製品の開発期間が長くな
るとともに、コストも高くなってしまうという問題点が
あった。

【０００５】この発明の目的は、開発期間が短くしかも
価格競争力のある製品を効率がよく設計することができ
るシンクロナスＳＲＡＭの設計手法を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００７】すなわち、ノーマル・ライト仕様のシンク
ロナスＳＲＡＭの内部回路をレイト・ライト仕様のシン
クロナスＳＲＡＭの内部回路と同一構成とするととも
に、ライト・データの入力レジスタ（もしくはバッフ
ァ）を２段構成とし、前段のライト・データの入力レジ
スタは例えば外部制御端子の電位状態に応じて入力デー
タをそのまま通過させる状態または一旦入力データをラ
ッチさせる状態のいずれかに切換え可能な構成を有する
ようにした。

【０００８】具体的には、メモリアレイと、該メモリア
レイ内の所望のメモリセルを選択するため外部から入力
されるアドレス信号を取り込むアドレス入力回路と、入
力されたアドレス信号をデコードして対応するメモリセ
ルを選択するための信号を形成するデコーダ回路と、選
択されたメモリセルから読み出された信号を外部へ出力
する出力回路と、外部から入力されるライト・データを
取り込むデータ入力回路とを備えた半導体記憶装置にお
いて、上記データ入力回路は、第１の入力レジスタとこ
れに縦続接続された第２の入力レジスタとからなり、第
１の入力レジスタは、外部制御端子の電位状態に応じて
入力データをそのまま通過させる状態または一旦入力デ
ータをラッチさせる状態のいずれかに切換え可能に構成
する。

【０００９】上記した手段によれば、ノーマル・ライト
仕様とレイト・ライト仕様のシンクロナスＳＲＡＭを同
一チップ化を図ることができるため、新製品の開発にお
いてはレイト・ライト仕様のＳＲＡＭの内部回路のみ設
計すればよいので開発期間を短縮できるとともに、製造
ラインも一つで済むので価格競争力のある製品を提供す
ることができる。

【００１０】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明を適用したシンク
ロナスＳＲＡＭの一実施例を示すブロックである。

【００１１】図１において、１０は複数のメモリセルが
マトリックス状に配置されたメモリアレイ、１１Ａは外
部から入力されるアドレス信号ＳＡ０〜ＳＡ１６を取り
込んで保持する第１のアドレス・レジスタ、１１Ｂはア
ドレス・レジスタ１１Ａに取り込まれたアドレス信号を
さらにラッチして保持する第２のアドレス・レジスタ
で、これらのアドレス・レジスタ１１Ａ，１１Ｂはクロ
ック信号に同期してアドレス信号をラッチする。１２は
上記アドレス・レジスタ１１Ａまたは１１Ｂに保持され
ているアドレス信号のいずれか一方を選択するアドレス
・マルチプレクサ、１３はこのアドレス・マルチプレク
サ１２により選択されたアドレス信号をデコードして上
記メモリアレイ１０内の対応するワード線およびデータ
線を選択するデコーダ回路である。

【００１２】図示しないが、このデコーダ回路１３は、
通常の汎用メモリと同様に入力アドレスに対応したワー
ド線を選択するＸデコーダと、入力アドレスに対応した
データ線を選択するＹデコーダとにより構成される。メ
モリアレイ１０からは入力アドレス信号ＳＡ０〜ＳＡ１
６によって、１バイトごとに１ビットのパリティを有す
る４バイト（３６ビット）のデータが読み出され、セン
スアンプ回路１４によって増幅され、データ・マルチプ
レクサ１５を介して出力データ・レジスタ１６に保持さ
れる。１７Ａは外部から入力される４バイトのライト・
データ信号ＤＱa0〜ＤＱa8，ＤＱb0〜ＤＱb8，ＤＱc0〜
ＤＱc8，ＤＱd0〜ＤＱd8を取り込んで保持する第１の入
力データ・レジスタ、１７Ｂは入力データ・レジスタ１
７Ａに取り込まれたライト・データ信号をさらにラッチ
して保持する第２の入力データ・レジスタである。第２
の入力データ・レジスタ１７Ｂに取り込まれたライト・
データはライト・ドライバ１８を介してメモリアレイ１
０に供給されて、そのとき選択されているメモリセルへ
書込みが行なわれる。

【００１３】このように、入力データ・レジスタを２段
設けた点は、従来のノーマル・ライト仕様のシンクロナ
スＳＲＡＭにもレイト・ライト仕様のシンクロナスＳＲ
ＡＭにもない構成である。しかも、この実施例のシンク
ロナスＳＲＡＭでは、上記第１の入力データ・レジスタ
１７Ａは、外部端子として設けられたモード制御端子Ｃ
ＴＲＬの電位に応じて、外部から入力されたライト・デ
ータをそのまま第２の入力データ・レジスタ１７Ｂへ供
給する動作（以下、これをレイト・ライト・モードと称
する）または外部から入力されたライト・データを一旦
ラッチしてから第２の入力データ・レジスタ１７Ｂへ供
給する動作（以下、これをノーマル・ライト・モードと
称する）とを選択的に行なうように構成されている。

【００１４】また、本実施例のシンクロナスＳＲＡＭ
は、第２の入力データ・レジスタ１７Ｂに保持されてい
る４バイトのライト・データを全てメモリアレイ１０に
供給したりメモリアレイ１０から読み出された４バイト
のリード・データをすべて出力することを外部から指示
するためのグローバルライト信号／ＳＷＥを取り込むグ
ローバルライト信号ラッチ回路１９、４バイトのライト
・データのうちいずれか１バイトのデータを上記メモリ
アレイ１０へ供給することを指示する２ビットのバイト
選択信号／ＳＷＥa,b,c,dを取り込むバイト選択信号ラ
ッチ回路２０Ａおよびこのラッチ回路２０Ａに取り込ま
れたバイト選択信号をさらにラッチして保持する第２の
バイト選択信号ラッチ回路２０Ｂとが設けられている。
前段のラッチ回路２０Ａは２ビットのバイト選択信号／
ＳＷＥa,b,c,dをデコードして４ビットの内部バイト選
択信号を形成し、保持する機能を有している。２１は外
部から供給される当該ＳＲＡＭを選択するチップ選択信
号／ＳＳを取り込むチップ選択信号ラッチ回路である。

【００１５】この実施例のシンクロナスＳＲＡＭには、
外部から供給されるクロックＫ，／Ｋに基づいて第１の
アドレス・レジスタ１１Ａから第２のアドレス・レジス
タ１１Ｂへのアドレス転送タイミングや第１の入力デー
タ・レジスタ１７Ａから第２の入力データレジスタ１７
Ｂへのデータ転送タイミング等を与えるクロックを形成
するクロック制御回路２２と、第１のアドレス・レジス
タ１１Ａに取り込まれたアドレスと第２のアドレス・レ
ジスタ１１Ｂに保持されているアドレスとを比較するコ
ンパレータ２３とが設けられている。上記データ・マル
チプレクサ１５は、このコンパレータ２３の一致検出信
号および上記第２バイト選択信号ラッチ回路２０Ｂから
のバイト選択信号に基づいて上記メモリアレイ１０から
読み出されたリード・データまたは第２入力データ・レ
ジスタ１７Ｂに保持されているデータのいずれかを選択
して出力データ・レジスタ１６に供給する。出力データ
・レジスタ１６に取り込まれたデータは、出力バッファ
２４を介して外部へ出力される。また、この出力バッフ
ァ２４からの出力タイミングおよび４バイトのデータの
すべてまたはそのうちいずれのバイトを出力するか制御
可能な出力制御用レジスタ２５が設けられている。

【００１６】上記のように、アドレスを比較するコンパ
レータ２３と、上記メモリアレイ１０から読み出された
リード・データまたは第２入力データ・レジスタ１７Ｂ
に保持されているデータのいずれかを選択して出力デー
タ・レジスタ１６に供給するデータ・マルチプレクサ１
５とが設けられているのは、レイト・ライト・モードで
は前述したように、実際にメモリアレイ１０へデータが
書き込まれるのはライト・データが入力データ・レジス
タ１７Ｂに取り込まれた時点ではなく、次のライト・デ
ータが入力されるサイクルであるため、その前に同一ア
ドレスのデータの読出しが行なわれた場合、メモリアレ
イ１０内には最新のデータがないので、そのときまだ入
力データ・レジスタ１７Ｂに保持されているライト・デ
ータを外部へ出力できるようにするためである。

【００１７】なお、上記実施例のシンクロナスＳＲＡＭ
において、外部から入力される制御信号のうち符号の前
に「／」が付されている制御信号は、ロウレベルが有効
レベルであることを示している。また、この実施例のシ
ンクロナスＳＲＡＭは、上記モード制御端子ＣＴＲＬ
を、チップ外部において例えばボンディングワイヤを介
して電源電圧端子または接地端子に接続するなどして電
位を直流的に固定することで、モードを設定することが
できる。

【００１８】以下、この実施例のシンクロナスＳＲＡＭ
の機能を、図２および図３に示されている従来のノーマ
ル・ライト仕様のシンクロナスＳＲＡＭのブロック構成
図およびタイミングチャートと、図４および図５に示さ
れているレイト・ライト仕様のシンクロナスＳＲＡＭの
ブロック構成図およびタイミングチャートと参照しなが
ら説明する。

【００１９】前述のように、本実施例のシンクロナスＳ
ＲＡＭは、図４に示されているレイト・ライト仕様のシ
ンクロナスＳＲＡＭと類似の構成を有しており、入力デ
ータ・レジスタが２段構成にされている点のみが異な
る。そして、本実施例のシンクロナスＳＲＡＭでは、第
１の入力データ・レジスタ１７Ａが、外部端子として設
けられたモード制御端子ＣＴＲＬの電位に応じて、外部
から入力されたライト・データをそのまま第２の入力デ
ータ・レジスタ１７Ｂへ供給する動作（レイト・ライト
・モード）または外部から入力されたライト・データを
一旦ラッチしてから第２の入力データ・レジスタ１７Ｂ
へ供給する動作（ノーマル・ライト・モード）とを選択
的に行なうように構成されている。

【００２０】ここで、図４のレイト・ライト仕様のシン
クロナスＳＲＡＭのブロック図を参照すれば明らかなよ
うに、図１の実施例のシンクロナスＳＲＡＭにおいて、
第１の入力データ・レジスタ１７Ａを、外部から入力さ
れたライト・データをそのまま第２の入力データ・レジ
スタ１７Ｂへ供給するように動作させた場合には第１の
入力データ・レジスタ１７Ａがないのと全く同じであ
る。従って、この場合、実施例のシンクロナスＳＲＡＭ
のタイミングチャートは、図５のレイト・ライト仕様の
シンクロナスＳＲＡＭのタイミングチャートと全く同一
になり、同一の動作および同一の機能を有することが分
かる。

【００２１】一方、図１の実施例のシンクロナスＳＲＡ
Ｍにおいて、第１の入力データ・レジスタ１７Ａを、外
部から入力されたライト・データを一旦ラッチしてから
第２の入力データ・レジスタ１７Ｂへ供給するように動
作させた場合には、書込み制御信号（グローバルライト
信号／ＳＷＥ）と同期して入力されるライト・データ
は、クロックＫ，／Ｋの立ち上がりもしくは立ち下がり
で第１の入力データ・レジスタ１７Ａに取り込まれ、ク
ロックＫ，／Ｋの次の立ち上がりもしくは立ち下がりで
第２の入力データ・レジスタ１７Ｂに転送される。つま
り、外部から見た場合、実施例のシンクロナスＳＲＡＭ
は書込み制御信号（グローバルライト信号／ＳＷＥ）と
同期して入力されるライト・データを取り込むので、ノ
ーマル・ライト仕様のシンクロナスＳＲＡＭと同一の動
作をしていることとなる。

【００２２】また、データ読出し時のタイミングに関し
ては、従来のノーマル・ライト仕様のシンクロナスＳＲ
ＡＭのタイミングチャートを示す図３と、レイト・ライ
ト仕様のシンクロナスＳＲＡＭのタイミングチャートを
示す図５を参照すれば明らかなように、同一のタイミン
グである。従って、この実施例のシンクロナスＳＲＡＭ
のノーマル・ライト・モードの動作は、外部から見た場
合、従来のノーマル・ライト仕様のシンクロナスＳＲＡ
Ｍと全く同一である。

【００２３】一方、本実施例のシンクロナスＳＲＡＭの
構成を示す図１と、従来のノーマル・ライト仕様のシン
クロナスＳＲＡＭのブロック構成を示す図２とを比較す
ると明らかなように、両者は内部回路を異にしており、
本実施例のシンクロナスＳＲＡＭは、従来のレイト・ラ
イト仕様のシンクロナスＳＲＡＭに類似した構成を備え
ている。本実施例のシンクロナスＳＲＡＭは、ノーマル
・ライト・モードでは第１の入力データ・レジスタ１７
Ａが有効に機能するため、外部から図３のノーマル・ラ
イト仕様のタイミングで書込みアドレスとライト・デー
タが入力されても、内部回路（第１の入力データ・レジ
スタ１７Ａを除く回路）にとっては図５に示されている
レイト・ライト仕様のタイミングで書込みアドレスとラ
イト・データが入力されたのと同じように見えることと
なる。

【００２４】また、データ読出し時のタイミングに関し
ては、前述したように、従来のノーマル・ライト仕様の
シンクロナスＳＲＡＭもレイト・ライト仕様のシンクロ
ナスＳＲＡＭも同一のタイミングである。従って、本実
施例のシンクロナスＳＲＡＭは、内部回路は従来のノー
マル・ライト仕様のシンクロナスＳＲＡＭと異なる動作
をしても外部から見た入出力タイミングは、データ読出
し時を含めてノーマル・ライト仕様のシンクロナスＳＲ
ＡＭと全く同じとなる。その結果、本実施例に従えば、
ノーマル・ライト仕様のシンクロナスＳＲＡＭもノーマ
ル・ライト仕様のシンクロナスＳＲＡＭも同一の半導体
チップとして提供することができ、新製品の開発におい
てはレイト・ライト仕様のＳＲＡＭの内部回路のみ設計
すればよいので開発期間を短縮できるとともに、製造ラ
インも一つで済むので価格競争力のある製品を提供する
ことができるようになる。

【００２５】図６，図７には、上記実施例のシンクロナ
スＳＲＡＭにおける第１の入力データ・レジスタ１７Ａ
の具体的な回路例を示す。

【００２６】このうち図６の実施例は、互いに入出力端
子が結合されたインバータＩＮＶ１，ＩＮＶ２と出力用
インバータＩＮＶ３とからなるラッチ回路ＬＴと、この
ラッチ回路ＬＴの入力側と出力側にそれぞれ設けられク
ロック信号によって制御されるＭＯＳＦＥＴからなる伝
送ゲートＴＧ１，ＴＧ２と、出力側伝送ゲートＴＧ２と
出力端子ＯＵＴとの間および入力端子ＩＮと出力端子Ｏ
ＵＴとの間の上記ラッチ回路ＬＴを迂回するバイパス経
路にそれぞれ設けられ制御端子ＣＴＲＬに印加される電
位によって制御されるＭＯＳＦＥＴからなる伝送ゲート
ＴＧ３，ＴＧ４とにより構成されている。

【００２７】この実施例の回路は、制御端子ＣＴＲＬが
ハイレベル（電源電圧Ｖｃｃ）にされると、伝送ゲート
ＴＧ３が遮断、ＴＧ４が導通状態とされ、入力端子ＩＮ
に供給される信号（実施例では入力ライト・データ）を
ラッチ回路ＬＴを経由せずにそのまま出力端子ＯＵＴよ
り次段の回路へ伝達する。一方、制御端子ＣＴＲＬがロ
ウレベル（接地電位０Ｖ）にされると、伝送ゲートＴＧ
３が導通、ＴＧ４が遮断状態とされ、入力端子ＩＮに供
給される信号をクロック信号（Ｋ，／Ｋ）に同期してラ
ッチ回路ＬＴに取り込んで保持しそのラッチした信号を
出力端子ＯＵＴより次段の回路へ伝達するように動作す
る。

【００２８】図７に示す実施例の入力データ・レジスタ
は、図６の実施例における伝送ゲートＴＧ１，ＴＧ２を
クロック信号によって直接制御する代わりに、クロック
信号と制御端子ＣＴＲＬの信号とを論理合成した信号で
制御するようにしたものであり、伝送ゲートＴＧ１を制
御する信号を形成するためクロック信号の反転信号と制
御端子の信号とを入力とするＡＮＤゲートＧ１と、該Ａ
ＮＤゲートＧ１の出力の反転信号と制御端子の信号を反
転した信号とを入力とするＮＡＮＤゲートＧ２とが設け
られている。

【００２９】この実施例の回路は、制御端子ＣＴＲＬが
ハイレベル（電源電圧Ｖｃｃ）にされると、クロック信
号（Ｋ，／Ｋ）のハイ・ロウにかかわらず伝送ゲートＴ
Ｇ１，ＴＧ２が導通状態とされ、入力端子ＩＮに供給さ
れる信号（実施例では入力ライト・データ）をラッチ回
路ＬＴのインバータＩＮＶ３のみを経由して直ちに出力
端子ＯＵＴより次段の回路へ伝達する。一方、制御端子
ＣＴＲＬがロウレベル（接地電位０Ｖ）にされると、ク
ロック信号（Ｋ，／Ｋ）のハイ・ロウに応じて伝送ゲー
トＴＧ１，ＴＧ２が相補的にオン・オフされて、入力端
子ＩＮに供給される信号をクロック信号（Ｋ，／Ｋ）の
ロウレベルの期間にラッチ回路ＬＴに取り込んで保持し
そのラッチした信号をクロック信号のハイレベルの期間
に伝送ゲートＴＧ２を介して出力端子ＯＵＴから次段の
回路へ伝達するように動作する。

【００３０】図８は、上記実施例のシンクロナスＳＲＡ
Ｍをノーマル・ライト・モードとレイト・ライト・モー
ドに切り換える方法の他の実施例を示す。この実施例
は、ライト・データの入力端子Ｄｉｎと第１の入力デー
タ・レジスタ１７Ａまたは第２の入力データ・レジスタ
１７Ｂとの間を、配線パターン形成用のマスクを変える
ことで選択的に接続するようにしたものであり、図８は
それを概念的に示したものである。

【００３１】以上説明したように、上記実施例は、ノー
マル・ライト仕様のＳＲＡＭの内部回路をレイト・ライ
ト仕様のＳＲＡＭの内部回路と同一構成とするととも
に、ライト・データの入力レジスタを２段構成とし、前
段のライト・データの入力レジスタは外部からの制御信
号または所定の端子の電位状態に応じて入力データをそ
のまま通過させる状態または一旦入力データをラッチさ
せる状態のいずれかに切換え可能な構成を有するように
したので、ノーマル・ライト仕様とレイト・ライト仕様
のシンクロナスＳＲＡＭを同一チップ化を図ることがで
きるため、新製品の開発においてはレイト・ライト仕様
のＳＲＡＭの内部回路のみ設計すればよいので開発期間
を短縮できるとともに、製造ラインも一つで済むので価
格競争力のある製品を提供することができるという効果
がある。

【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においては、入力アドレス信号は１７ビットと
され、データはバイト単位で４バイトまでリード・ライ
ト可能に構成されているが、アドレス信号のビット数や
リード・ライト・データのバイト数は実施例に限定され
るものでない。

【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭに適用した場合について説明したが、こ
の発明はそれに限定されるものでなくシンクロナスＳＲ
ＡＭ以外の半導体メモリや半導体集積回路の設計手法に
広く利用することができる。

【００３４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３５】すなわち、ノーマル・ライト仕様のシンク
ロナスＳＲＡＭおよびレイト・ライト仕様のシンクロナ
スＳＲＡＭの新製品を短期間に開発することができる。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体記憶装置の一例
としてのシンクロナスＳＲＡＭの一実施例を示すブロッ
ク図である。

【図２】従来のノーマル・ライト仕様のシンクロナスＳ
ＲＡＭの一例を示すブロック図である。

【図３】従来のノーマル・ライト仕様のシンクロナスＳ
ＲＡＭの動作タイミングを示すタイミングチャートであ
る。

【図４】従来のレイト・ライト仕様のシンクロナスＳＲ
ＡＭの一例を示すブロック図である。

【図５】従来のレイト・ライト仕様のシンクロナスＳＲ
ＡＭの動作タイミングを示すタイミングチャートであ
る。

【図６】本発明を適用したシンクロナスＳＲＡＭにおけ
る第１の入力データ・レジスタの第１の実施例を示す回
路図である。

【図７】本発明を適用したシンクロナスＳＲＡＭにおけ
る第１の入力データ・レジスタの第２の実施例を示す回
路図である。

【図８】本発明を適用したシンクロナスＳＲＡＭをノー
マル・ライト・モードとレイト・ライト・モードに切り
換える方法の他の実施例を示す概念図である。

【符号の説明】

１０ メモリアレイ １１Ａ，１１Ｂ アドレスレジスタ １２ アドレス・マルチプレクサ １３ デコーダ １４ センスアンプ回路 １５ データ・マルチプレクサ １６ 出力データ・レジスタ １７Ａ，１７Ｂ 入力データ・レジスタ １８ ライト・ドライバ １９ グローバルライト信号ラッチ回路 ２０Ａ，２０Ｂ バイト選択信号ラッチ回路 ２１ チップ選択信号ラッチ回路 ２２ クロック制御回路 ２３ アドレス・コンパレータ ２４ 出力バッファ ２５ 出力制御用レジスタ ＣＴＲＬ モード制御端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリアレイと、該メモリアレイ内の所
   望のメモリセルを選択するため外部から入力されるアド
   レス信号を取り込むアドレス入力回路と、入力されたア
   ドレス信号をデコードして対応するメモリセルを選択す
   るための信号を形成するデコーダ回路と、選択されたメ
   モリセルから読み出された信号を外部へ出力する出力回
   路と、外部から入力されるライト・データを取り込むデ
   ータ入力回路とを備えた半導体記憶装置において、上記
   データ入力回路は、第１の入力レジスタとこれに縦続接
   続された第２の入力レジスタとからなり、第１の入力レ
   ジスタは、外部制御端子の電位状態に応じて入力データ
   をそのまま通過させる状態または一旦入力データをラッ
   チさせる状態のいずれかに切換え可能に構成されている
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 上記アドレス入力回路は、縦続接続され
   た２段構成のレジスタからなり、前段のアドレス・レジ
   スタと後段のアドレス・レジスタのアドレスを比較する
   コンパレータと、該コンパレータによりアドレスの一致
   が検出された場合に上記メモリアレイから読み出された
   データの代わりに上記データ入力回路に保持されている
   データを出力回路に供給するデータ・マルチプレクサと
   を備えていることを特徴とする請求項１に記載の半導体
   記憶装置。
3. 【請求項３】 外部から入力されるバイト選択信号を取
   り込むレジスタを備え、上記バイト選択信号に応じてバ
   イト単位で少なくとも上記メモリアレイへのライト・デ
   ータの書込みが可能に構成されていることを特徴とする
   請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 内部回路をレイト・ライト仕様のクロッ
   ク同期型スタティックＲＡＭと同一構成とするととも
   に、ライト・データの入力回路を縦続接続されたレジス
   タの２段構成とし、前段のレジスタは入力データをその
   まま通過させる状態または一旦入力データをラッチさせ
   る状態のいずれかに切換え可能な構成を有するように設
   計して、ノーマル・ライト仕様のクロック同期型スタテ
   ィックＲＡＭとレイト・ライト仕様のクロック同期型ス
   タティックＲＡＭとを同一の半導体チップとして提供す
   ることを特徴とする半導体記憶装置の設計方法。