JPH1145978A - 半導体記憶装置及び電圧発生回路 - Google Patents
半導体記憶装置及び電圧発生回路Info
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- JPH1145978A JPH1145978A JP20154297A JP20154297A JPH1145978A JP H1145978 A JPH1145978 A JP H1145978A JP 20154297 A JP20154297 A JP 20154297A JP 20154297 A JP20154297 A JP 20154297A JP H1145978 A JPH1145978 A JP H1145978A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11C16/12—Programming voltage switching circuits
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Abstract
(57)【要約】
【課題】電源の低電圧化が進んでも、高電位を出力可能
な半導体記憶装置内部の電圧発生回路を提供すること。 【解決手段】メモリセルアレイ１のセルのゲート電圧を
制御するためロウデコーダ３に伝達する昇圧回路８内に
負電圧発生回路８ａが構成されている。低電圧の単一電
源の場合、消去時など負の高電圧を発生させる。転送用
のＰチャネルＭＯＳトランジスタＴ１，Ｔ２，Ｔ３のゲ
ートに、例えば外部電源電圧よりも振幅の大きな電圧、
外部電源ＶＣＣを昇圧したＶＣＣＨ系の振幅を有するパ
ルス信号を与える構成とし、外部電源が低電圧化しても
効率よく高い電圧を転送出力することを特徴としてい
る。
な半導体記憶装置内部の電圧発生回路を提供すること。 【解決手段】メモリセルアレイ１のセルのゲート電圧を
制御するためロウデコーダ３に伝達する昇圧回路８内に
負電圧発生回路８ａが構成されている。低電圧の単一電
源の場合、消去時など負の高電圧を発生させる。転送用
のＰチャネルＭＯＳトランジスタＴ１，Ｔ２，Ｔ３のゲ
ートに、例えば外部電源電圧よりも振幅の大きな電圧、
外部電源ＶＣＣを昇圧したＶＣＣＨ系の振幅を有するパ
ルス信号を与える構成とし、外部電源が低電圧化しても
効率よく高い電圧を転送出力することを特徴としてい
る。
Description
【０００１】
【発明の属する技術分野】この発明は特に低電圧電源で
高い負電位あるいは正電位を発生する回路を有する半導
体記憶装置及び電圧発生回路に関する。
高い負電位あるいは正電位を発生する回路を有する半導
体記憶装置及び電圧発生回路に関する。
【０００２】
【従来の技術】図１３は、一般的なフラッシュメモリの
セルの概念図である。フラッシュメモリは、フローティ
ングゲートＦＧと、コントロールゲートＣＧを有するス
タックゲート型トランジスタをメモリセルとして使用し
ている。
セルの概念図である。フラッシュメモリは、フローティ
ングゲートＦＧと、コントロールゲートＣＧを有するス
タックゲート型トランジスタをメモリセルとして使用し
ている。
【０００３】このメモリセルは、フローティングゲート
ＦＧに電子を注入したり、フローティングゲートＦＧか
ら電子を放出することにより、しきい電圧を変化させる
ことにより、データのプログラム、消去を行う。そのた
め、メモリセルのゲート（コントロールゲートＣＧ），
ドレイン（Ｄ），ソース（Ｓ）それぞれの電圧Ｖｇ，Ｖ
ｄ，Ｖｓに様々な電位関係を与える必要がある。図１４
は、メモリセルに対するデータの読み出し、プログラ
ム、消去時の各部に印加する電圧例を示している。
ＦＧに電子を注入したり、フローティングゲートＦＧか
ら電子を放出することにより、しきい電圧を変化させる
ことにより、データのプログラム、消去を行う。そのた
め、メモリセルのゲート（コントロールゲートＣＧ），
ドレイン（Ｄ），ソース（Ｓ）それぞれの電圧Ｖｇ，Ｖ
ｄ，Ｖｓに様々な電位関係を与える必要がある。図１４
は、メモリセルに対するデータの読み出し、プログラ
ム、消去時の各部に印加する電圧例を示している。
【０００４】ホットエレクトロン書き込みを行うフラッ
シュメモリの外部電源としては、ＶＣＣ＝５Ｖ，ＶＰＰ
＝１２Ｖの二電源や、ＶＣＣ＝５Ｖ単一電源、ＶＣＣ＝
３Ｖ単一電源などがある。このような外部電源は、内部
に設けられた昇圧回路、負電圧発生回路により、メモリ
セルにかける電圧に適合する電圧に変換され、メモリセ
ルに印加されることになる。
シュメモリの外部電源としては、ＶＣＣ＝５Ｖ，ＶＰＰ
＝１２Ｖの二電源や、ＶＣＣ＝５Ｖ単一電源、ＶＣＣ＝
３Ｖ単一電源などがある。このような外部電源は、内部
に設けられた昇圧回路、負電圧発生回路により、メモリ
セルにかける電圧に適合する電圧に変換され、メモリセ
ルに印加されることになる。
【０００５】例えば、図１４を参照して、ＶＣＣ＝５Ｖ
単一電源の場合、プログラム時のゲート電圧Ｖｇ（１０
Ｖ以上）を昇圧回路、消去時のゲート電圧Ｖｇ（−１０
Ｖ）を負電圧発生回路によって内部で発生させる。ま
た、ＶＣＣ＝３Ｖ単一電源の場合、プログラム時のゲー
ト電圧Ｖｇ（１０Ｖ以上）、ドレイン電圧Ｖｄ（５
Ｖ）、及び消去時のソース電圧Ｖｓ（５Ｖ）を昇圧回
路、消去時のゲート電圧Ｖｇ（−１０Ｖ）を負電圧発生
回路により発生させる必要がある。
単一電源の場合、プログラム時のゲート電圧Ｖｇ（１０
Ｖ以上）を昇圧回路、消去時のゲート電圧Ｖｇ（−１０
Ｖ）を負電圧発生回路によって内部で発生させる。ま
た、ＶＣＣ＝３Ｖ単一電源の場合、プログラム時のゲー
ト電圧Ｖｇ（１０Ｖ以上）、ドレイン電圧Ｖｄ（５
Ｖ）、及び消去時のソース電圧Ｖｓ（５Ｖ）を昇圧回
路、消去時のゲート電圧Ｖｇ（−１０Ｖ）を負電圧発生
回路により発生させる必要がある。
【０００６】図１５は負電圧発生回路の構成を示す回路
図である。この図の構成はＶＣＣ＝５Ｖ単一電源のフラ
ッシュメモリに用いられるものとする。接地電位と出力
ＶＯＵＴとの間に転送用のＰチャネルＭＯＳトランジス
タＴ１，Ｔ２，Ｔ３の電流通路が直列に接続されてい
る。これらトランジスタの直列接続間のノードＮ１，Ｎ
２にそれぞれキャパシタＣ１，Ｃ２の一方電極が接続さ
れている。キャパシタＣ１，Ｃ２の他方の電極には、そ
れぞれパルス信号（ＯＳＣ１，ＯＳＣ２）が供給され
る。トランジスタＴ１，Ｔ２，Ｔ３の各ゲートはキャパ
シタＣ３，Ｃ４，Ｃ５それぞれの一方電極が接続されて
いる。キャパシタＣ３，Ｃ４，Ｃ５各々の他方の電極に
は、それぞれパルス信号（ＯＳＣ３，ＯＳＣ４，ＯＳＣ
３）が供給される。
図である。この図の構成はＶＣＣ＝５Ｖ単一電源のフラ
ッシュメモリに用いられるものとする。接地電位と出力
ＶＯＵＴとの間に転送用のＰチャネルＭＯＳトランジス
タＴ１，Ｔ２，Ｔ３の電流通路が直列に接続されてい
る。これらトランジスタの直列接続間のノードＮ１，Ｎ
２にそれぞれキャパシタＣ１，Ｃ２の一方電極が接続さ
れている。キャパシタＣ１，Ｃ２の他方の電極には、そ
れぞれパルス信号（ＯＳＣ１，ＯＳＣ２）が供給され
る。トランジスタＴ１，Ｔ２，Ｔ３の各ゲートはキャパ
シタＣ３，Ｃ４，Ｃ５それぞれの一方電極が接続されて
いる。キャパシタＣ３，Ｃ４，Ｃ５各々の他方の電極に
は、それぞれパルス信号（ＯＳＣ３，ＯＳＣ４，ＯＳＣ
３）が供給される。
【０００７】また、各ＰチャネルＭＯＳトランジスタＴ
１０，Ｔ２０，Ｔ３０は、その電流通路がトランジスタ
Ｔ１，Ｔ２，Ｔ３それぞれのゲート，ドレイン間に接続
されている。トランジスタＴ１０，Ｔ２０，Ｔ３０それ
ぞれのゲートは、トランジスタＴ１，Ｔ２，Ｔ３の各ソ
ース（ノードＮ１，Ｎ２，Ｎ３）に接続されている。す
なわち、トランジスタＴ１０，Ｔ２０，Ｔ３０はダイオ
ード動作するトランジスタＴ１，Ｔ２，Ｔ３それぞれの
しきい電圧分を補償するために設けられている。トラン
ジスタＴ１，Ｔ２，Ｔ３それぞれのゲートをノードＮ１
０，Ｎ２０，Ｎ３０とする。
１０，Ｔ２０，Ｔ３０は、その電流通路がトランジスタ
Ｔ１，Ｔ２，Ｔ３それぞれのゲート，ドレイン間に接続
されている。トランジスタＴ１０，Ｔ２０，Ｔ３０それ
ぞれのゲートは、トランジスタＴ１，Ｔ２，Ｔ３の各ソ
ース（ノードＮ１，Ｎ２，Ｎ３）に接続されている。す
なわち、トランジスタＴ１０，Ｔ２０，Ｔ３０はダイオ
ード動作するトランジスタＴ１，Ｔ２，Ｔ３それぞれの
しきい電圧分を補償するために設けられている。トラン
ジスタＴ１，Ｔ２，Ｔ３それぞれのゲートをノードＮ１
０，Ｎ２０，Ｎ３０とする。
【０００８】図１５の回路構成は、キャパシタＣ１，Ｃ
２，Ｃ３，Ｃ４，Ｃ５にＯＳＣ１，ＯＳＣ２，ＯＳＣ
３，ＯＳＣ４，ＯＳＣ３のパルス信号が入力されること
により、ＶＯＵＴに負電圧を発生する。ＯＳＣ１，ＯＳ
Ｃ２，ＯＳＣ３，ＯＳＣ４のパルス信号は、図１６の波
形図のようであり、後述するパルス発生回路からの出力
である。
２，Ｃ３，Ｃ４，Ｃ５にＯＳＣ１，ＯＳＣ２，ＯＳＣ
３，ＯＳＣ４，ＯＳＣ３のパルス信号が入力されること
により、ＶＯＵＴに負電圧を発生する。ＯＳＣ１，ＯＳ
Ｃ２，ＯＳＣ３，ＯＳＣ４のパルス信号は、図１６の波
形図のようであり、後述するパルス発生回路からの出力
である。
【０００９】図１７は、図１６の各パルス信号を生成す
るパルス発生回路の一例を示す回路図である。任意の周
期を発生するリングオシレータ（Ａ）と、その出力を任
意の波形に形成するパルス形成回路（Ｂ）により構成さ
れている。
るパルス発生回路の一例を示す回路図である。任意の周
期を発生するリングオシレータ（Ａ）と、その出力を任
意の波形に形成するパルス形成回路（Ｂ）により構成さ
れている。
【００１０】リングオシレータ（Ａ）は、２ｎ＋１段の
インバータ（この場合は９段でＮＡＮＤゲート１１とイ
ンバータ１２〜１９）で構成されている。インバータ１
２と１３の接続点から信号ＲＯ１、インバータ１４と１
５の接続点から信号ＲＯ２、インバータ１６と１７の接
続点から信号ＲＯ３、インバータ１８と１９の接続点か
ら信号ＲＯ４が出力される。
インバータ（この場合は９段でＮＡＮＤゲート１１とイ
ンバータ１２〜１９）で構成されている。インバータ１
２と１３の接続点から信号ＲＯ１、インバータ１４と１
５の接続点から信号ＲＯ２、インバータ１６と１７の接
続点から信号ＲＯ３、インバータ１８と１９の接続点か
ら信号ＲＯ４が出力される。
【００１１】上記リングオシレータ（Ａ）を動作させる
場合は、ＮＡＮＤゲート１１の一入力ＯＳＣＥを“Ｈ”
（ハイレベル）にし、停止させる場合は“Ｌ”（ローレ
ベル）にする。各出力ＲＯ１〜ＲＯ４は、パルス形成回
路（ｂ）の各入力に供給される。
場合は、ＮＡＮＤゲート１１の一入力ＯＳＣＥを“Ｈ”
（ハイレベル）にし、停止させる場合は“Ｌ”（ローレ
ベル）にする。各出力ＲＯ１〜ＲＯ４は、パルス形成回
路（ｂ）の各入力に供給される。
【００１２】パルス形成回路（Ｂ）は、ＮＯＲゲート２
１１、インバータ２２１，２３１の直列回路、ＮＯＲゲ
ート２１２、インバータ２２２，２３２の直列回路、Ｎ
ＡＮＤゲート２１３、インバータ２２３，２３３の直列
回路、ＮＡＮＤゲート２１４、インバータ２２４，２３
４の直列回路を含む。ＮＯＲゲート２１１は、上記リン
グオシレータ（Ａ）の出力ＲＯ２とＲＯ３を入力し、イ
ンバータ２３１はパルス信号ＯＳＣ１を出力する。ＮＯ
Ｒゲート２１２は、上記リングオシレータ（Ａ）の出力
ＲＯ２の反転信号（インバータ２４１を経た信号）とＲ
Ｏ３の反転信号（インバータ２４２を経た信号）を入力
し、インバータ２３２はパルス信号ＯＳＣ２を出力す
る。ＮＡＮＤゲート２１３は、上記リングオシレータ
（Ａ）の出力ＲＯ１の反転信号（インバータ２４３を経
た信号）とＲＯ４の反転信号（インバータ２４４を経た
信号）を入力し、インバータ２３３はパルス信号ＯＳＣ
３を出力する。ＮＡＮＤゲート２１４は、上記リングオ
シレータ（Ａ）の出力ＲＯ１とＲＯ４を入力し、インバ
ータ２３４はパルス信号ＯＳＣ４を出力する。
１１、インバータ２２１，２３１の直列回路、ＮＯＲゲ
ート２１２、インバータ２２２，２３２の直列回路、Ｎ
ＡＮＤゲート２１３、インバータ２２３，２３３の直列
回路、ＮＡＮＤゲート２１４、インバータ２２４，２３
４の直列回路を含む。ＮＯＲゲート２１１は、上記リン
グオシレータ（Ａ）の出力ＲＯ２とＲＯ３を入力し、イ
ンバータ２３１はパルス信号ＯＳＣ１を出力する。ＮＯ
Ｒゲート２１２は、上記リングオシレータ（Ａ）の出力
ＲＯ２の反転信号（インバータ２４１を経た信号）とＲ
Ｏ３の反転信号（インバータ２４２を経た信号）を入力
し、インバータ２３２はパルス信号ＯＳＣ２を出力す
る。ＮＡＮＤゲート２１３は、上記リングオシレータ
（Ａ）の出力ＲＯ１の反転信号（インバータ２４３を経
た信号）とＲＯ４の反転信号（インバータ２４４を経た
信号）を入力し、インバータ２３３はパルス信号ＯＳＣ
３を出力する。ＮＡＮＤゲート２１４は、上記リングオ
シレータ（Ａ）の出力ＲＯ１とＲＯ４を入力し、インバ
ータ２３４はパルス信号ＯＳＣ４を出力する。
【００１３】上記図１７の構成のパルス発生回路の出力
パルス信号ＯＳＣ１〜４により、前記図１６に示すよう
な波形のパルス信号出力が実現される。なお、パルス形
成回路（Ｂ）の最終段のインバータ２３１〜２３４それ
ぞれを構成する、図示しないＣＭＯＳインバータにおけ
るＰチャネルＭＯＳトランジスタは電源電位ＶＣＣに、
ＮチャネルＭＯＳトランジスタは接地電位ＧＮＤに接続
されている。このため、上記パルス信号ＯＳＣ１〜４の
パルス振幅（Ｖｏｓｃ）はＶＣＣになる。
パルス信号ＯＳＣ１〜４により、前記図１６に示すよう
な波形のパルス信号出力が実現される。なお、パルス形
成回路（Ｂ）の最終段のインバータ２３１〜２３４それ
ぞれを構成する、図示しないＣＭＯＳインバータにおけ
るＰチャネルＭＯＳトランジスタは電源電位ＶＣＣに、
ＮチャネルＭＯＳトランジスタは接地電位ＧＮＤに接続
されている。このため、上記パルス信号ＯＳＣ１〜４の
パルス振幅（Ｖｏｓｃ）はＶＣＣになる。
【００１４】図１５の回路構成の負電圧発生回路の動作
について図１６の波形図を参照して説明する。ここで
は、ノードＮ２のレベルが下がる過程をｔ１〜ｔ４の４
モードに分けて説明する。
について図１６の波形図を参照して説明する。ここで
は、ノードＮ２のレベルが下がる過程をｔ１〜ｔ４の４
モードに分けて説明する。
【００１５】ｔ１：パルス信号ＯＳＣ１が下がる。これ
により、キャパシタＣ１とのカップリングによりノード
Ｎ１のレベルが下がる。また、トランジスタＴ２０がオ
ンし、ノードＮ１とノードＮ２０は同レベルになる。
により、キャパシタＣ１とのカップリングによりノード
Ｎ１のレベルが下がる。また、トランジスタＴ２０がオ
ンし、ノードＮ１とノードＮ２０は同レベルになる。
【００１６】ｔ２：パルス信号ＯＳＣ２が上がる。これ
により、キャパシタＣ２とのカップリングによりノード
Ｎ２のレベルが上がる（Ｎ１＜Ｎ２）。また、トランジ
スタＴ２０がオフし、ノードＮ２０はフローティングと
なる。
により、キャパシタＣ２とのカップリングによりノード
Ｎ２のレベルが上がる（Ｎ１＜Ｎ２）。また、トランジ
スタＴ２０がオフし、ノードＮ２０はフローティングと
なる。
【００１７】ｔ３：パルス信号ＯＳＣ４が下がる。これ
により、キャパシタＣ４とのカップリングによりノード
Ｎ２０のレベルが下がる。また、トランジスタＴ２がオ
ンする。さらに、ｔ２におけるＮ１＜Ｎ２より、ノード
Ｎ２からノードＮ１に電流が流れ込み、ノードＮ２のレ
ベルが下がる。
により、キャパシタＣ４とのカップリングによりノード
Ｎ２０のレベルが下がる。また、トランジスタＴ２がオ
ンする。さらに、ｔ２におけるＮ１＜Ｎ２より、ノード
Ｎ２からノードＮ１に電流が流れ込み、ノードＮ２のレ
ベルが下がる。
【００１８】ｔ４：ＯＳＣ４が上がる。これにより、キ
ャパシタＣ４とのカップリングによりノードＮ２０のレ
ベルが上がる。また、トランジスタＴ２がオフし、ノー
ドＮ２はフローティングとなる。
ャパシタＣ４とのカップリングによりノードＮ２０のレ
ベルが上がる。また、トランジスタＴ２がオフし、ノー
ドＮ２はフローティングとなる。
【００１９】このように、ノードＮ２は、転送用トラン
ジスタＴ２を介してノードＮ１に電流が流れ込むことに
よって、レベルが下がる。このときの電流は多い方が、
ノードＮ２のレベルはより下がることになる。
ジスタＴ２を介してノードＮ１に電流が流れ込むことに
よって、レベルが下がる。このときの電流は多い方が、
ノードＮ２のレベルはより下がることになる。
【００２０】従って、トランジスタＴ２がオンするとき
のそのゲート電圧はできるだけ大きい方がよいことにな
るが、従来では上述のようにパルス信号（ＯＳＣ４）の
振幅（Ｖｏｓｃ）はＶＣＣと同電位である。すなわち、
５Ｖを電源として、図１５のパルス発生回路を動作さ
せ、振幅Ｖｏｓｃが５Ｖのパルス信号を発生していた。
のそのゲート電圧はできるだけ大きい方がよいことにな
るが、従来では上述のようにパルス信号（ＯＳＣ４）の
振幅（Ｖｏｓｃ）はＶＣＣと同電位である。すなわち、
５Ｖを電源として、図１５のパルス発生回路を動作さ
せ、振幅Ｖｏｓｃが５Ｖのパルス信号を発生していた。
【００２１】図１５における負電圧発生回路において、
ＶＯＵＴ＝−１０Ｖを得るためには、基板バイアス−１
０Ｖがかかる個所がある。例えば、転送用のＰチャネル
ＭＯＳトランジスタＴ３は、図１８に示すように、Ｐ型
基板（Ｐ-sub）上のＮウェル（Ｎ-well ）内に形成さ
れ、ソースより出力ＶＯＵＴを得る。従って、ＶＯＵＴ
が−１０Ｖのとき、トランジスタＴ３の構成が有する電
位関係は、Ｐ-sub電位＝ＧＮＤであるので、順方向電圧
を避けるために、Ｎ-well 電位＜ＧＮＤにすることはで
きない。Ｎ-well 電位＝ＧＮＤとすると、トランジスタ
Ｔ３には−１０Ｖのバックゲートバイアスがかかること
になる。
ＶＯＵＴ＝−１０Ｖを得るためには、基板バイアス−１
０Ｖがかかる個所がある。例えば、転送用のＰチャネル
ＭＯＳトランジスタＴ３は、図１８に示すように、Ｐ型
基板（Ｐ-sub）上のＮウェル（Ｎ-well ）内に形成さ
れ、ソースより出力ＶＯＵＴを得る。従って、ＶＯＵＴ
が−１０Ｖのとき、トランジスタＴ３の構成が有する電
位関係は、Ｐ-sub電位＝ＧＮＤであるので、順方向電圧
を避けるために、Ｎ-well 電位＜ＧＮＤにすることはで
きない。Ｎ-well 電位＝ＧＮＤとすると、トランジスタ
Ｔ３には−１０Ｖのバックゲートバイアスがかかること
になる。
【００２２】この結果、図１９に示されるように、バッ
クゲートバイアス効果により、上記転送用トランジスタ
Ｔ３のしきい電圧（Ｖｔｈ）はＶｔｈｐとなり、３Ｖを
越えてしまう。このようなトランジスタＴ３がオンする
ためには、そのゲート，ソース間電圧ＶｇｓはＶｔｈｐ
より大きくなければならない。このときのＶｇｓは、キ
ャパシタＣ５にＯＳＣ３のパルス信号を入力しているこ
とから、｜Ｖｇｓ｜≦Ｖｏｓｃの関係にある。従来で
は、パルス信号振幅Ｖｓｏｃ＝ＶＣＣ電位であるから、
低電源電圧化が進んだ場合、基板バイアス効果により上
昇する転送用トランジスタのしきい電圧は電源ＶＣＣよ
り大きくなり、負電位を転送できなくなってしまう危惧
がある。
クゲートバイアス効果により、上記転送用トランジスタ
Ｔ３のしきい電圧（Ｖｔｈ）はＶｔｈｐとなり、３Ｖを
越えてしまう。このようなトランジスタＴ３がオンする
ためには、そのゲート，ソース間電圧ＶｇｓはＶｔｈｐ
より大きくなければならない。このときのＶｇｓは、キ
ャパシタＣ５にＯＳＣ３のパルス信号を入力しているこ
とから、｜Ｖｇｓ｜≦Ｖｏｓｃの関係にある。従来で
は、パルス信号振幅Ｖｓｏｃ＝ＶＣＣ電位であるから、
低電源電圧化が進んだ場合、基板バイアス効果により上
昇する転送用トランジスタのしきい電圧は電源ＶＣＣよ
り大きくなり、負電位を転送できなくなってしまう危惧
がある。
【００２３】
【発明が解決しようとする課題】従来の半導体記憶装置
における負電圧発生回路の構成では、得ようとする負電
圧が低いほどバックゲートバイアスは大きくなり、転送
用のトランジスタのしきい電圧は上がる。従って、動作
電源電圧ＶＣＣが低いほど転送用のトランジスタのゲー
ト，ソース間電圧Ｖｇｓは小さくなる。つまり、ＶＣＣ
の低電圧化が進むにつれ、発生できる負電位の絶対値は
低くなり、負電位の下限が高くなってしまうという問題
がある。このことはまた、高い正電位を発生する正電位
発生回路に対しても言えることであり、正電位の上限が
低くなるという問題をも引き起こすことが考えられる。
における負電圧発生回路の構成では、得ようとする負電
圧が低いほどバックゲートバイアスは大きくなり、転送
用のトランジスタのしきい電圧は上がる。従って、動作
電源電圧ＶＣＣが低いほど転送用のトランジスタのゲー
ト，ソース間電圧Ｖｇｓは小さくなる。つまり、ＶＣＣ
の低電圧化が進むにつれ、発生できる負電位の絶対値は
低くなり、負電位の下限が高くなってしまうという問題
がある。このことはまた、高い正電位を発生する正電位
発生回路に対しても言えることであり、正電位の上限が
低くなるという問題をも引き起こすことが考えられる。
【００２４】この発明は上記のような事情を考慮し、そ
の課題は、電源ＶＣＣの低電圧化が進んでも、高電位を
出力可能な半導体記憶装置及び高電圧発生回路を提供す
ることにある。
の課題は、電源ＶＣＣの低電圧化が進んでも、高電位を
出力可能な半導体記憶装置及び高電圧発生回路を提供す
ることにある。
【００２５】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板上に電荷蓄積領域、その上に制御ゲー
トが設けられ、電荷蓄積領域の電荷の授受によりデータ
のプログラム及び消去を行うメモリセルと、少なくとも
前記メモリセルの制御ゲートに印加するための制御電圧
の一つを生成する負電圧発生回路とを具備し、前記負電
圧発生回路は、ドレインが第１のノードに、ゲートが第
２のノードに、ソースが第３のノードに接続された第１
のＰチャネルＭＯＳトランジスタと、一端が前記第１の
ノードに接続され、他端に第１の振幅を有するパルス信
号が与えられる第１の容量と、ドレインが前記第１のノ
ードに接続され、ゲートが前記第３のノードに接続さ
れ、ソースが前記第２のノードに接続された第２のＰチ
ャネルＭＯＳトランジスタと、一端が第２のノードに接
続され、他端に前記第１の振幅より大きい第２の振幅を
有するパルス信号が与えられる第２の容量とを含むこと
を特徴とする。
置は、半導体基板上に電荷蓄積領域、その上に制御ゲー
トが設けられ、電荷蓄積領域の電荷の授受によりデータ
のプログラム及び消去を行うメモリセルと、少なくとも
前記メモリセルの制御ゲートに印加するための制御電圧
の一つを生成する負電圧発生回路とを具備し、前記負電
圧発生回路は、ドレインが第１のノードに、ゲートが第
２のノードに、ソースが第３のノードに接続された第１
のＰチャネルＭＯＳトランジスタと、一端が前記第１の
ノードに接続され、他端に第１の振幅を有するパルス信
号が与えられる第１の容量と、ドレインが前記第１のノ
ードに接続され、ゲートが前記第３のノードに接続さ
れ、ソースが前記第２のノードに接続された第２のＰチ
ャネルＭＯＳトランジスタと、一端が第２のノードに接
続され、他端に前記第１の振幅より大きい第２の振幅を
有するパルス信号が与えられる第２の容量とを含むこと
を特徴とする。
【００２６】この発明の電圧発生回路は、ドレインが第
１のノードに、ゲートが第２のノードに、ソースが第３
のノードに接続された第１のＭＯＳトランジスタと、一
端が前記第１のノードに接続され、他端に第１の振幅を
有するパルス信号が与えられる第１の容量と、ドレイン
が前記第１のノードに接続され、ゲートが前記第３のノ
ードに接続され、ソースが前記第２のノードに接続され
た前記第１のＭＯＳトランジスタと同一導電型の第２の
ＭＯＳトランジスタと、一端が第２のノードに接続さ
れ、他端に前記第１の振幅より大きい第２の振幅を有す
るパルス信号が与えられる第２の容量とを含むことを特
徴とする。
１のノードに、ゲートが第２のノードに、ソースが第３
のノードに接続された第１のＭＯＳトランジスタと、一
端が前記第１のノードに接続され、他端に第１の振幅を
有するパルス信号が与えられる第１の容量と、ドレイン
が前記第１のノードに接続され、ゲートが前記第３のノ
ードに接続され、ソースが前記第２のノードに接続され
た前記第１のＭＯＳトランジスタと同一導電型の第２の
ＭＯＳトランジスタと、一端が第２のノードに接続さ
れ、他端に前記第１の振幅より大きい第２の振幅を有す
るパルス信号が与えられる第２の容量とを含むことを特
徴とする。
【００２７】この発明では、転送用のトランジスタとな
る第１のＰチャネルＭＯＳトランジスタ（または第１の
ＭＯＳトランジスタ）のゲートに振幅の大きなパルスを
与えることにより効率よく高い電圧を転送する。
る第１のＰチャネルＭＯＳトランジスタ（または第１の
ＭＯＳトランジスタ）のゲートに振幅の大きなパルスを
与えることにより効率よく高い電圧を転送する。
【００２８】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係る半導体記憶装置の要部構成を示す回路ブロック
図である。図１のメモリデバイスは不揮発性半導体記憶
装置であり、例えば負電圧ゲート消去方式のフラッシュ
メモリである。
態に係る半導体記憶装置の要部構成を示す回路ブロック
図である。図１のメモリデバイスは不揮発性半導体記憶
装置であり、例えば負電圧ゲート消去方式のフラッシュ
メモリである。
【００２９】メモリセルアレイ１は、不揮発性メモリセ
ル（ＭＣ）がマトリクス状に集積されている。すなわ
ち、メモリセルアレイ１内には、それぞれ複数のビット
線ＢＬ及びワード線ＷＬ（それぞれ１本のみ図示）と、
それぞれのフローティングゲートＦＧ、コントロールゲ
ートＣＧ、ソースＳ及びドレインＤを有し、フローティ
ングゲートＦＧに電子を注入することでコントロールゲ
ートＣＧからみたしきい電圧が変化することによって、
データのプログラム、消去が電気的に行われる複数のメ
モリセル（フラッシュセル；１個のみ図示）ＭＣが設け
られている。なお、各メモリセルＭＣのコントロールゲ
ートＣＧは、複数のワード線ＷＬのうちの一つに接続さ
れている。また、各メモリセルＭＣのソースＳは、例え
ばビット線単位、ワード線単位、もしくはブロック単位
で共通のソース線（図示せず）に接続されている。
ル（ＭＣ）がマトリクス状に集積されている。すなわ
ち、メモリセルアレイ１内には、それぞれ複数のビット
線ＢＬ及びワード線ＷＬ（それぞれ１本のみ図示）と、
それぞれのフローティングゲートＦＧ、コントロールゲ
ートＣＧ、ソースＳ及びドレインＤを有し、フローティ
ングゲートＦＧに電子を注入することでコントロールゲ
ートＣＧからみたしきい電圧が変化することによって、
データのプログラム、消去が電気的に行われる複数のメ
モリセル（フラッシュセル；１個のみ図示）ＭＣが設け
られている。なお、各メモリセルＭＣのコントロールゲ
ートＣＧは、複数のワード線ＷＬのうちの一つに接続さ
れている。また、各メモリセルＭＣのソースＳは、例え
ばビット線単位、ワード線単位、もしくはブロック単位
で共通のソース線（図示せず）に接続されている。
【００３０】入出力制御回路２は、外部からのアドレス
信号を受けて内部アドレス信号を発生し、この内部アド
レス信号をロウデコーダ３、カラムデコーダ４、制御回
路５に供給すると共に、データのプログラム時に外部か
ら供給されるデータをデータレジスタ／センスアンプ６
に供給し、データ読み出し時にデータレジスタ／センス
アンプ６でセンスされるデータを外部に出力する。制御
回路５は、入出力制御回路２から内部アドレス信号を受
け、プログラム／消去／読み出しに応じてメモリセルの
各ノードが所定の電位関係となるように制御する。
信号を受けて内部アドレス信号を発生し、この内部アド
レス信号をロウデコーダ３、カラムデコーダ４、制御回
路５に供給すると共に、データのプログラム時に外部か
ら供給されるデータをデータレジスタ／センスアンプ６
に供給し、データ読み出し時にデータレジスタ／センス
アンプ６でセンスされるデータを外部に出力する。制御
回路５は、入出力制御回路２から内部アドレス信号を受
け、プログラム／消去／読み出しに応じてメモリセルの
各ノードが所定の電位関係となるように制御する。
【００３１】上記ロウデコーダ３は上記内部アドレス信
号（内部ロウアドレス信号）に基いて、上記メモリセル
アレイ１内の複数のワード線ＷＬを選択する。カラムゲ
ート７は上記カラムデコーダ４からのデコード出力に基
いて、上記メモリセルアレイ１内の複数のビット線ＢＬ
を選択する。データレジスタ／センスアンプ６は、デー
タのプログラム時に、上記メモリセルアレイ１内の選択
されたメモリセルからの読み出しデータをセンスする。
号（内部ロウアドレス信号）に基いて、上記メモリセル
アレイ１内の複数のワード線ＷＬを選択する。カラムゲ
ート７は上記カラムデコーダ４からのデコード出力に基
いて、上記メモリセルアレイ１内の複数のビット線ＢＬ
を選択する。データレジスタ／センスアンプ６は、デー
タのプログラム時に、上記メモリセルアレイ１内の選択
されたメモリセルからの読み出しデータをセンスする。
【００３２】負電圧を発生させる昇圧手段としての負電
圧発生回路は、昇圧回路８内に構成されている。例え
ば、ＶＣＣ＝３Ｖ単一電源の場合、前記図１４に示され
るような、プログラム時のゲート電圧Ｖｇ（１０Ｖ以
上）、ドレイン電圧Ｖｄ（５Ｖ）、及び消去時のソース
電圧Ｖｓ（５Ｖ）は、昇圧回路８内の各種の正電圧を発
生用の回路より、また、消去時のゲート電圧Ｖｇ（−１
０Ｖ）は昇圧回路８内の負電圧発生回路（８ａ）により
発生させる必要がある。
圧発生回路は、昇圧回路８内に構成されている。例え
ば、ＶＣＣ＝３Ｖ単一電源の場合、前記図１４に示され
るような、プログラム時のゲート電圧Ｖｇ（１０Ｖ以
上）、ドレイン電圧Ｖｄ（５Ｖ）、及び消去時のソース
電圧Ｖｓ（５Ｖ）は、昇圧回路８内の各種の正電圧を発
生用の回路より、また、消去時のゲート電圧Ｖｇ（−１
０Ｖ）は昇圧回路８内の負電圧発生回路（８ａ）により
発生させる必要がある。
【００３３】上記負電圧発生回路８ａの出力系の回路構
成は、前記図１５と同様の構成になる（主な個所は同一
の符号を付した）。この発明では、転送用のＰチャネル
ＭＯＳトランジスタＴ１，Ｔ２，Ｔ３のゲートに、例え
ば外部電源電圧よりも振幅の大きな電圧、外部電源ＶＣ
Ｃを昇圧したＶＣＣＨ系の振幅を有するパルス信号を与
える構成とし、外部電源が低電圧化しても効率よく高い
電圧を転送出力することができる。
成は、前記図１５と同様の構成になる（主な個所は同一
の符号を付した）。この発明では、転送用のＰチャネル
ＭＯＳトランジスタＴ１，Ｔ２，Ｔ３のゲートに、例え
ば外部電源電圧よりも振幅の大きな電圧、外部電源ＶＣ
Ｃを昇圧したＶＣＣＨ系の振幅を有するパルス信号を与
える構成とし、外部電源が低電圧化しても効率よく高い
電圧を転送出力することができる。
【００３４】図１において、負電圧発生回路８ａは、接
地電位と出力との間に転送用のＰチャネルＭＯＳトラン
ジスタＴ１，Ｔ２，Ｔ３の電流通路が直列に接続されて
いる。これらトランジスタの直列接続間のノードにそれ
ぞれキャパシタＣ１，Ｃ２の一方電極が接続されてい
る。キャパシタＣ１，Ｃ２の他方の電極には、それぞれ
例えば、外部電源に基く第１の振幅を有するパルス信号
（ＯＳＣ１，ＯＳＣ２）が供給される。トランジスタＴ
１，Ｔ２，Ｔ３の各ゲートはキャパシタＣ３，Ｃ４，Ｃ
５それぞれの一方電極が接続されている。キャパシタＣ
３，Ｃ４，Ｃ５各々の他方の電極には、それぞれ第１の
振幅より大きい、例えば外部電源より高い電圧ＶＣＣＨ
に基く第２の振幅を有するパルス信号（ＯＳＣ３０，Ｏ
ＳＣ４０，ＯＳＣ３０）が供給される。
地電位と出力との間に転送用のＰチャネルＭＯＳトラン
ジスタＴ１，Ｔ２，Ｔ３の電流通路が直列に接続されて
いる。これらトランジスタの直列接続間のノードにそれ
ぞれキャパシタＣ１，Ｃ２の一方電極が接続されてい
る。キャパシタＣ１，Ｃ２の他方の電極には、それぞれ
例えば、外部電源に基く第１の振幅を有するパルス信号
（ＯＳＣ１，ＯＳＣ２）が供給される。トランジスタＴ
１，Ｔ２，Ｔ３の各ゲートはキャパシタＣ３，Ｃ４，Ｃ
５それぞれの一方電極が接続されている。キャパシタＣ
３，Ｃ４，Ｃ５各々の他方の電極には、それぞれ第１の
振幅より大きい、例えば外部電源より高い電圧ＶＣＣＨ
に基く第２の振幅を有するパルス信号（ＯＳＣ３０，Ｏ
ＳＣ４０，ＯＳＣ３０）が供給される。
【００３５】また、各ＰチャネルＭＯＳトランジスタＴ
１０，Ｔ２０，Ｔ３０は、その電流通路がトランジスタ
Ｔ１，Ｔ２，Ｔ３それぞれのゲート，ドレイン間に接続
されている。トランジスタＴ１０，Ｔ２０，Ｔ３０それ
ぞれのゲートは、トランジスタＴ１，Ｔ２，Ｔ３の各ソ
ースに接続されている。すなわち、トランジスタＴ１
０，Ｔ２０，Ｔ３０はダイオード動作するトランジスタ
Ｔ１，Ｔ２，Ｔ３それぞれのしきい電圧分を補償するた
めに設けられている。
１０，Ｔ２０，Ｔ３０は、その電流通路がトランジスタ
Ｔ１，Ｔ２，Ｔ３それぞれのゲート，ドレイン間に接続
されている。トランジスタＴ１０，Ｔ２０，Ｔ３０それ
ぞれのゲートは、トランジスタＴ１，Ｔ２，Ｔ３の各ソ
ースに接続されている。すなわち、トランジスタＴ１
０，Ｔ２０，Ｔ３０はダイオード動作するトランジスタ
Ｔ１，Ｔ２，Ｔ３それぞれのしきい電圧分を補償するた
めに設けられている。
【００３６】図２は、この発明の第２の実施形態に係
る、図１の負電圧発生回路８ａを動作させるためのパル
ス信号ＯＳＣ１，ＯＳＣ２，ＯＳＣ３０，ＯＳＣ４０を
発生するパルス発生回路の一例を示す回路図である。ま
た、図３は、このパルス発生回路の出力パルス波形図で
ある。
る、図１の負電圧発生回路８ａを動作させるためのパル
ス信号ＯＳＣ１，ＯＳＣ２，ＯＳＣ３０，ＯＳＣ４０を
発生するパルス発生回路の一例を示す回路図である。ま
た、図３は、このパルス発生回路の出力パルス波形図で
ある。
【００３７】図２において、リングオシレータ（Ａ）は
前記図１７で示すものと変わらないが、その出力を任意
の波形に形成するパルス形成回路（Ｂ’）が一部異なっ
ている。この発明に関してパルス形成回路（Ｂ’）は、
前記図１７に示したパルス形成回路（Ｂ）と比べてパル
ス信号ＯＳＣ３０，ＯＳＣ４０を出力する回路が異なっ
ており、電圧変換回路２５１，２５２を設けている。す
なわち、リングオシレータ（Ａ）から発せられた、信号
ＲＯ１とインバータ２４３を介した相補信号、及び、信
号ＲＯ４とインバータ２４４を介した相補信号を、昇圧
電位ＶＣＣＨへの電圧変換回路２５１，２５２にそれぞ
れ入力する。そして、それ以降に直列接続される、ＮＡ
ＮＤゲート２１６、インバータ２２６，２３６の電源を
上記昇圧電位ＶＣＣＨとしている。すなわち、図示しな
いが、ＮＡＮＤゲート２１６、インバータ２２６，２３
６を構成するそれぞれのＰチャネルＭＯＳトランジスタ
の電源をＶＣＣＨに接続している。これにより、通常な
らパルス振幅（Ｖｏｓｃ）がＶＣＣの外部電源に基くレ
ベルであるところを、Ｖｏｓｃ＝ＶＣＣＨ（例えば、外
部電源の昇圧電位）のパルス振幅を得ることができる
（図３）。
前記図１７で示すものと変わらないが、その出力を任意
の波形に形成するパルス形成回路（Ｂ’）が一部異なっ
ている。この発明に関してパルス形成回路（Ｂ’）は、
前記図１７に示したパルス形成回路（Ｂ）と比べてパル
ス信号ＯＳＣ３０，ＯＳＣ４０を出力する回路が異なっ
ており、電圧変換回路２５１，２５２を設けている。す
なわち、リングオシレータ（Ａ）から発せられた、信号
ＲＯ１とインバータ２４３を介した相補信号、及び、信
号ＲＯ４とインバータ２４４を介した相補信号を、昇圧
電位ＶＣＣＨへの電圧変換回路２５１，２５２にそれぞ
れ入力する。そして、それ以降に直列接続される、ＮＡ
ＮＤゲート２１６、インバータ２２６，２３６の電源を
上記昇圧電位ＶＣＣＨとしている。すなわち、図示しな
いが、ＮＡＮＤゲート２１６、インバータ２２６，２３
６を構成するそれぞれのＰチャネルＭＯＳトランジスタ
の電源をＶＣＣＨに接続している。これにより、通常な
らパルス振幅（Ｖｏｓｃ）がＶＣＣの外部電源に基くレ
ベルであるところを、Ｖｏｓｃ＝ＶＣＣＨ（例えば、外
部電源の昇圧電位）のパルス振幅を得ることができる
（図３）。
【００３８】ここで懸念されるのが、パルス信号ＯＳＣ
３０，ＯＳＣ４０のＶｏｓｃをＶＣＣＨにすることによ
るＶＣＣＨの消費電流の増加であるが、キャパシタＣ
３，Ｃ４，Ｃ５は、転送用トランジスタＴ１，Ｔ２，Ｔ
３のゲート電圧を下げるためだけなので、容量はキャパ
シタＣ１，Ｃ２に比べて小さくなっている。これによ
り、パルス信号ＯＳＣ３０，ＯＳＣ４０のＶｏｓｃをＶ
ＣＣＨにすることによる消費電流増加は少なくてすむ。
３０，ＯＳＣ４０のＶｏｓｃをＶＣＣＨにすることによ
るＶＣＣＨの消費電流の増加であるが、キャパシタＣ
３，Ｃ４，Ｃ５は、転送用トランジスタＴ１，Ｔ２，Ｔ
３のゲート電圧を下げるためだけなので、容量はキャパ
シタＣ１，Ｃ２に比べて小さくなっている。これによ
り、パルス信号ＯＳＣ３０，ＯＳＣ４０のＶｏｓｃをＶ
ＣＣＨにすることによる消費電流増加は少なくてすむ。
【００３９】図４は、上記昇圧電位ＶＣＣＨを生成する
昇圧回路（正電圧発生回路）の例を示す回路ブロック図
である。８ｂの回路のチャージポンプにより、電源電圧
ＶＣＣを、それより高い電位ＶＣＣＨに昇圧する。レベ
ル検知回路８ｂ−１は、この昇圧電位ＶＣＣＨをモニタ
するように８ｂのチャージポンプ動作をフィードバック
制御して、昇圧電位ＶＣＣＨの安定に寄与する。
昇圧回路（正電圧発生回路）の例を示す回路ブロック図
である。８ｂの回路のチャージポンプにより、電源電圧
ＶＣＣを、それより高い電位ＶＣＣＨに昇圧する。レベ
ル検知回路８ｂ−１は、この昇圧電位ＶＣＣＨをモニタ
するように８ｂのチャージポンプ動作をフィードバック
制御して、昇圧電位ＶＣＣＨの安定に寄与する。
【００４０】図５は、図２中の電圧変換回路２５１また
は２５２の具体的構成例を示す回路図である。クロスカ
ップル方式のレベルシフタにより構成される。ＰＴｒ
１，２はＰチャネルＭＯＳトランジスタ、ＮＴｒ１，２
はＮチャネルＭＯＳトランジスタを示す。
は２５２の具体的構成例を示す回路図である。クロスカ
ップル方式のレベルシフタにより構成される。ＰＴｒ
１，２はＰチャネルＭＯＳトランジスタ、ＮＴｒ１，２
はＮチャネルＭＯＳトランジスタを示す。
【００４１】上記第１の実施形態に第２の実施形態に示
したような回路を適用することを考慮すると、ＶＣＣ＝
３Ｖ単一電源の場合には、メモリセルのソース電圧を利
用することができる。すなわち、消去時は負電圧だけで
なく、メモリセルのソース電圧Ｖｓ＝５Ｖを昇圧回路
（８）で生成している（図１４参照）。この昇圧電位５
Ｖを用いることにより、転送用トランジスタＴ１，Ｔ
２，Ｔ３の各ゲートへのパルス振幅を５Ｖとする。この
結果、ＶＣＣが５Ｖ電源であるときと同等のゲート，ソ
ース間電圧Ｖｇｓを転送用トランジスタに印加すること
ができる。これにより、外部電源が低電圧化しても効率
よく高い電圧を転送出力することができる。
したような回路を適用することを考慮すると、ＶＣＣ＝
３Ｖ単一電源の場合には、メモリセルのソース電圧を利
用することができる。すなわち、消去時は負電圧だけで
なく、メモリセルのソース電圧Ｖｓ＝５Ｖを昇圧回路
（８）で生成している（図１４参照）。この昇圧電位５
Ｖを用いることにより、転送用トランジスタＴ１，Ｔ
２，Ｔ３の各ゲートへのパルス振幅を５Ｖとする。この
結果、ＶＣＣが５Ｖ電源であるときと同等のゲート，ソ
ース間電圧Ｖｇｓを転送用トランジスタに印加すること
ができる。これにより、外部電源が低電圧化しても効率
よく高い電圧を転送出力することができる。
【００４２】図６は、この発明の第３の実施形態に係
る、負電圧発生回路の変形例を示す回路図である。上記
第２の実施形態における昇圧電位は、消去時のメモリセ
ルのソース電圧Ｖｓの電位を供給するために昇圧してい
るので、長時間一定の高電圧で電流供給する必要があ
る。このため、負電圧発生回路と同様のチャージポンプ
動作により昇圧電位を発生している（図４参照）。しか
し、負電圧発生回路のためだけに上記昇圧電位を使用す
るなら、長時間昇圧する必要はない。要は、転送用トラ
ンジスタがオンする間だけ昇圧していればよい。このこ
とから、ブートストラップ回路により昇圧した電位をパ
ルス信号の振幅Ｖｏｓｃにすることもできる。
る、負電圧発生回路の変形例を示す回路図である。上記
第２の実施形態における昇圧電位は、消去時のメモリセ
ルのソース電圧Ｖｓの電位を供給するために昇圧してい
るので、長時間一定の高電圧で電流供給する必要があ
る。このため、負電圧発生回路と同様のチャージポンプ
動作により昇圧電位を発生している（図４参照）。しか
し、負電圧発生回路のためだけに上記昇圧電位を使用す
るなら、長時間昇圧する必要はない。要は、転送用トラ
ンジスタがオンする間だけ昇圧していればよい。このこ
とから、ブートストラップ回路により昇圧した電位をパ
ルス信号の振幅Ｖｏｓｃにすることもできる。
【００４３】図６において、負電圧発生回路８ｃは、前
記図１５の負電圧発生回路と比べて、キャパシタＣ３，
Ｃ４，Ｃ５の各他方電極とパルス信号入力との間に、ブ
ートストラップ回路６１，６２，６３がそれぞれ設けら
れている。また、転送用トランジスタＴ３のソースにキ
ャパシタＣ６の一方電極が接続され、キャパシタＣ６の
他方電極はパルス信号ＯＳＣ１が供給される。
記図１５の負電圧発生回路と比べて、キャパシタＣ３，
Ｃ４，Ｃ５の各他方電極とパルス信号入力との間に、ブ
ートストラップ回路６１，６２，６３がそれぞれ設けら
れている。また、転送用トランジスタＴ３のソースにキ
ャパシタＣ６の一方電極が接続され、キャパシタＣ６の
他方電極はパルス信号ＯＳＣ１が供給される。
【００４４】図７（ａ）は、図６のブートストラップ回
路６１〜６３のうちの一つを具体的に示す回路図であ
る。電源ＶＣＣと接地電位ＧＮＤとの間にＮチャネルＭ
ＯＳトランジスタ６０１，６０２が直列に接続されてい
る。このトランジスタ６０１，６０２のソース，ドレイ
ン接続点は出力ＯＵＴにつながる。入力ＩＮは、トラン
ジスタ６０２のゲートに供給されると共に、インバータ
６０３を介してトランジスタ６０１のゲートに供給され
る。また、入力ＩＮは、遅延回路６０４、インバータ６
０５を介してキャパシタ６０６の一方電極に接続され
る。キャパシタ６０６の他方電極は出力ＯＵＴに接続さ
れている。
路６１〜６３のうちの一つを具体的に示す回路図であ
る。電源ＶＣＣと接地電位ＧＮＤとの間にＮチャネルＭ
ＯＳトランジスタ６０１，６０２が直列に接続されてい
る。このトランジスタ６０１，６０２のソース，ドレイ
ン接続点は出力ＯＵＴにつながる。入力ＩＮは、トラン
ジスタ６０２のゲートに供給されると共に、インバータ
６０３を介してトランジスタ６０１のゲートに供給され
る。また、入力ＩＮは、遅延回路６０４、インバータ６
０５を介してキャパシタ６０６の一方電極に接続され
る。キャパシタ６０６の他方電極は出力ＯＵＴに接続さ
れている。
【００４５】図７（ａ）のブートストラップ回路の動作
について、図７（ｂ）の波形図を参照して説明する。図
７（ａ）においてトランジスタ６０１のゲートをノード
Ｎ７、出力ＯＵＴにつながるノードをＮ８、インバータ
６０５の出力ノードをＮ９とする。入力ＩＮが“Ｈ”か
ら“Ｌ”になると、Ｎ７は“Ｌ”から“Ｈ”になる。こ
れにより、トランジスタ６０１がオンし、ノードＮ８の
電位は、トランジスタ６０１のしきい電圧をＶｔｈｎと
すると、（ＶＣＣ−Ｖｔｈｎ）電位になる。ノードＮ９
は、入力ＩＮが切り替わった当初は“Ｌ”レベルにある
が、遅延回路６０４を経た所定時間遅延後、“Ｈ”レベ
ルになる。このとき、ノードＮ８はキャパシタ６０６と
のカップリングでＶＣＣ＋（ＶＣＣ−Ｖｔｈｎ）にする
ことができる。
について、図７（ｂ）の波形図を参照して説明する。図
７（ａ）においてトランジスタ６０１のゲートをノード
Ｎ７、出力ＯＵＴにつながるノードをＮ８、インバータ
６０５の出力ノードをＮ９とする。入力ＩＮが“Ｈ”か
ら“Ｌ”になると、Ｎ７は“Ｌ”から“Ｈ”になる。こ
れにより、トランジスタ６０１がオンし、ノードＮ８の
電位は、トランジスタ６０１のしきい電圧をＶｔｈｎと
すると、（ＶＣＣ−Ｖｔｈｎ）電位になる。ノードＮ９
は、入力ＩＮが切り替わった当初は“Ｌ”レベルにある
が、遅延回路６０４を経た所定時間遅延後、“Ｈ”レベ
ルになる。このとき、ノードＮ８はキャパシタ６０６と
のカップリングでＶＣＣ＋（ＶＣＣ−Ｖｔｈｎ）にする
ことができる。
【００４６】図６におけるブートストラップ回路６１〜
６３への入力信号Ｆ１，Ｆ２は専用の回路から発生させ
てもよいが、前記図１７で示したパルス発生回路から発
生するＯＳＣ３，ＯＳＣ４の各反転信号をそれぞれ入力
信号Ｆ１，Ｆ２とする構成もある。
６３への入力信号Ｆ１，Ｆ２は専用の回路から発生させ
てもよいが、前記図１７で示したパルス発生回路から発
生するＯＳＣ３，ＯＳＣ４の各反転信号をそれぞれ入力
信号Ｆ１，Ｆ２とする構成もある。
【００４７】すなわち、図８は、上記入力信号Ｆ１，Ｆ
２の発生を含んだパルス発生回路の一例の構成を示す回
路図である。前記図１７と比べてパルス形成回路（Ｂ）
におけるインバータ２３３の出力にインバータ２６３が
接続され、インバータ２３４の出力にインバータ２６４
が接続される点が異なり、他は同様の構成のため同一の
符号を付して説明は省略する。インバータ２６３の出力
は信号Ｆ１、インバータ２６４の出力は信号Ｆ２とな
る。
２の発生を含んだパルス発生回路の一例の構成を示す回
路図である。前記図１７と比べてパルス形成回路（Ｂ）
におけるインバータ２３３の出力にインバータ２６３が
接続され、インバータ２３４の出力にインバータ２６４
が接続される点が異なり、他は同様の構成のため同一の
符号を付して説明は省略する。インバータ２６３の出力
は信号Ｆ１、インバータ２６４の出力は信号Ｆ２とな
る。
【００４８】このような信号の入力によれば、図６の構
成の負電圧発生回路８ｃにおける、パルス信号ＯＳＣ
１，２及びブートストラップ回路６１〜６３の出力ＯＵ
Ｔ６１〜６３は、図９の波形図に示すようになり、転送
用のＰチャネルＭＯＳトランジスタＴ１，Ｔ２，Ｔ３の
ゲートに、例えば外部電源電圧よりも振幅の大きなパル
ス信号（ブートストラップ昇圧電圧の振幅を有するパル
ス信号）を与える構成となる。従って、上記第１の実施
形態と同様に、外部電源が低電圧化しても効率よく高い
電圧を転送出力することができる。
成の負電圧発生回路８ｃにおける、パルス信号ＯＳＣ
１，２及びブートストラップ回路６１〜６３の出力ＯＵ
Ｔ６１〜６３は、図９の波形図に示すようになり、転送
用のＰチャネルＭＯＳトランジスタＴ１，Ｔ２，Ｔ３の
ゲートに、例えば外部電源電圧よりも振幅の大きなパル
ス信号（ブートストラップ昇圧電圧の振幅を有するパル
ス信号）を与える構成となる。従って、上記第１の実施
形態と同様に、外部電源が低電圧化しても効率よく高い
電圧を転送出力することができる。
【００４９】図１０は、この発明の第４の実施形態に係
る、正電圧発生回路の構成を示す回路図である。この正
電圧発生回路は、例えば前記図１の構成の昇圧回路８内
の正電圧発生回路として適用される。すなわち、外部電
源ＶＣＣがより低電圧化した場合、例えば、プログラム
時のゲート電圧Ｖｇの高電圧をこの正電圧発生回路によ
り生成する。
る、正電圧発生回路の構成を示す回路図である。この正
電圧発生回路は、例えば前記図１の構成の昇圧回路８内
の正電圧発生回路として適用される。すなわち、外部電
源ＶＣＣがより低電圧化した場合、例えば、プログラム
時のゲート電圧Ｖｇの高電圧をこの正電圧発生回路によ
り生成する。
【００５０】図１０において、正電圧発生回路８ｄは、
電源電位と出力ＶＯＵＴとの間に転送用のＮチャネルＭ
ＯＳトランジスタＱ１，Ｑ２，Ｑ３の電流通路が直列に
接続されている。これらトランジスタの直列接続間のノ
ードにそれぞれキャパシタＣ１，Ｃ２の一方電極が接続
されている。キャパシタＣ１，Ｃ２の他方の電極には、
それぞれ例えば、外部電源に基く第１の振幅を有するパ
ルス信号（ＯＳＣ５，ＯＳＣ６）が供給される。トラン
ジスタＱ１，Ｑ２，Ｑ３の各ゲートはキャパシタＣ３，
Ｃ４，Ｃ５それぞれの一方電極が接続されている。キャ
パシタＣ３，Ｃ４，Ｃ５各々の他方の電極には、それぞ
れ第１の振幅より大きい、例えば外部電源より高い電圧
ＶＣＣＨに基く第２の振幅を有するパルス信号（ＯＳＣ
７，ＯＳＣ８，ＯＳＣ７）が供給される。
電源電位と出力ＶＯＵＴとの間に転送用のＮチャネルＭ
ＯＳトランジスタＱ１，Ｑ２，Ｑ３の電流通路が直列に
接続されている。これらトランジスタの直列接続間のノ
ードにそれぞれキャパシタＣ１，Ｃ２の一方電極が接続
されている。キャパシタＣ１，Ｃ２の他方の電極には、
それぞれ例えば、外部電源に基く第１の振幅を有するパ
ルス信号（ＯＳＣ５，ＯＳＣ６）が供給される。トラン
ジスタＱ１，Ｑ２，Ｑ３の各ゲートはキャパシタＣ３，
Ｃ４，Ｃ５それぞれの一方電極が接続されている。キャ
パシタＣ３，Ｃ４，Ｃ５各々の他方の電極には、それぞ
れ第１の振幅より大きい、例えば外部電源より高い電圧
ＶＣＣＨに基く第２の振幅を有するパルス信号（ＯＳＣ
７，ＯＳＣ８，ＯＳＣ７）が供給される。
【００５１】また、各ＮチャネルＭＯＳトランジスタＱ
１０，Ｑ２０，Ｑ３０は、その電流通路がトランジスタ
Ｑ１，Ｑ２，Ｑ３それぞれのゲート，ドレイン間に接続
されている。トランジスタＱ１０，Ｑ２０，Ｑ３０それ
ぞれのゲートは、トランジスタＱ１，Ｑ２，Ｑ３の各ソ
ースに接続されている。すなわち、トランジスタＱ１
０，Ｑ２０，Ｑ３０はダイオード動作するトランジスタ
Ｑ１，Ｑ２，Ｑ３それぞれのしきい電圧分を補償するた
めに設けられている。
１０，Ｑ２０，Ｑ３０は、その電流通路がトランジスタ
Ｑ１，Ｑ２，Ｑ３それぞれのゲート，ドレイン間に接続
されている。トランジスタＱ１０，Ｑ２０，Ｑ３０それ
ぞれのゲートは、トランジスタＱ１，Ｑ２，Ｑ３の各ソ
ースに接続されている。すなわち、トランジスタＱ１
０，Ｑ２０，Ｑ３０はダイオード動作するトランジスタ
Ｑ１，Ｑ２，Ｑ３それぞれのしきい電圧分を補償するた
めに設けられている。
【００５２】図１１は、図１０の正電圧発生回路に各々
入力されるパルス信号の波形図である。これらパルス信
号ＯＳＣ５，ＯＳＣ６，ＯＳＣ７，ＯＳＣ８は、前記図
３に示した図１の負電圧発生回路８ａを動作させるため
のパルス信号ＯＳＣ１，ＯＳＣ２，ＯＳＣ３０，ＯＳＣ
４０と逆相関係にある。従って、前記図２のパルス発生
回路の出力を反転させるようにリングオシレータＡまた
はパルス形成回路Ｂ’を変更すれば、容易にパルス信号
ＯＳＣ５，ＯＳＣ６，ＯＳＣ７，ＯＳＣ８が得られる。
このような構成によれば、転送用のＮチャネルＭＯＳト
ランジスタＱ１，Ｑ２，Ｑ３のゲートに、外部電源ＶＣ
Ｃを昇圧したＶＣＣＨ系の振幅を有するパルス信号が与
えられることになり、外部電源が低電圧化しても効率よ
く高い電圧を転送出力することができる。
入力されるパルス信号の波形図である。これらパルス信
号ＯＳＣ５，ＯＳＣ６，ＯＳＣ７，ＯＳＣ８は、前記図
３に示した図１の負電圧発生回路８ａを動作させるため
のパルス信号ＯＳＣ１，ＯＳＣ２，ＯＳＣ３０，ＯＳＣ
４０と逆相関係にある。従って、前記図２のパルス発生
回路の出力を反転させるようにリングオシレータＡまた
はパルス形成回路Ｂ’を変更すれば、容易にパルス信号
ＯＳＣ５，ＯＳＣ６，ＯＳＣ７，ＯＳＣ８が得られる。
このような構成によれば、転送用のＮチャネルＭＯＳト
ランジスタＱ１，Ｑ２，Ｑ３のゲートに、外部電源ＶＣ
Ｃを昇圧したＶＣＣＨ系の振幅を有するパルス信号が与
えられることになり、外部電源が低電圧化しても効率よ
く高い電圧を転送出力することができる。
【００５３】上記各実施の形態によれば、第１に、特に
負電圧ゲート消去方式のフラッシュメモリの低電源電圧
化に対して何等支障のない負電圧発生回路が構成でき
る。すなわち、転送用トランジスタのゲート電圧のパル
ス振幅で出力電位を下げる構成において、そのパルス振
幅ＶｏｓｃをＶＣＣから昇圧電位にする回路を設けるこ
とにより、図１２に示すように、従来に比べて、発生で
きる負電位の下限を広げることができる。さらに、転送
用トランジスタの相互コンダクタンスｇｍが大きくなる
ので、転送効率が上がり、より速く負電位を発生するこ
とができる。第２に、上記を応用して、さらなる低電源
電圧化に対する正電圧発生回路の昇圧系においてこの発
明を適用すれば、より高速に確実に昇圧出力が得られる
構成を実現できる。
負電圧ゲート消去方式のフラッシュメモリの低電源電圧
化に対して何等支障のない負電圧発生回路が構成でき
る。すなわち、転送用トランジスタのゲート電圧のパル
ス振幅で出力電位を下げる構成において、そのパルス振
幅ＶｏｓｃをＶＣＣから昇圧電位にする回路を設けるこ
とにより、図１２に示すように、従来に比べて、発生で
きる負電位の下限を広げることができる。さらに、転送
用トランジスタの相互コンダクタンスｇｍが大きくなる
ので、転送効率が上がり、より速く負電位を発生するこ
とができる。第２に、上記を応用して、さらなる低電源
電圧化に対する正電圧発生回路の昇圧系においてこの発
明を適用すれば、より高速に確実に昇圧出力が得られる
構成を実現できる。
【００５４】
【発明の効果】以上説明したようにこの発明によれば、
負電圧発生回路、または正電圧発生回路の転送用トラン
ジスタのゲートに昇圧電圧の振幅を有するパルス信号が
入力されることにより、低電源電圧化したあらゆるメモ
リデバイスに対し、必要とされる高電圧が高速に生成可
能になる半導体記憶装置を提供することができる。
負電圧発生回路、または正電圧発生回路の転送用トラン
ジスタのゲートに昇圧電圧の振幅を有するパルス信号が
入力されることにより、低電源電圧化したあらゆるメモ
リデバイスに対し、必要とされる高電圧が高速に生成可
能になる半導体記憶装置を提供することができる。
【図１】この発明の第１の実施形態に係る半導体記憶装
置の要部構成を示す回路ブロック図。
置の要部構成を示す回路ブロック図。
【図２】この発明の第２の実施形態に係る、図１の負電
圧発生回路を動作させるためのパルス信号を発生するパ
ルス発生回路の一例を示す回路図。
圧発生回路を動作させるためのパルス信号を発生するパ
ルス発生回路の一例を示す回路図。
【図３】図２のパルス発生回路の出力パルス波形図。
【図４】図２中の昇圧電位を生成する昇圧回路の例を示
す回路ブロック図。
す回路ブロック図。
【図５】図２中の電圧変換回路の具体的構成例を示す回
路図。
路図。
【図６】この発明の第３の実施形態に係る、負電圧発生
回路の変形例を示す回路図。
回路の変形例を示す回路図。
【図７】（ａ）は、図６中のブートストラップ回路のう
ちの一つを具体的に示す回路図、（ｂ）は、（ａ）の構
成の回路の各部の波形図。
ちの一つを具体的に示す回路図、（ｂ）は、（ａ）の構
成の回路の各部の波形図。
【図８】図６へ入力するパルス信号を生成するパルス発
生回路の一例の構成を示す回路図。
生回路の一例の構成を示す回路図。
【図９】図６の負電圧発生回路における各部の波形図。
【図１０】この発明の第４の実施形態に係る、正電圧発
生回路の構成を示す回路図。
生回路の構成を示す回路図。
【図１１】図１０の構成の回路に各々入力されるパルス
信号の波形図。
信号の波形図。
【図１２】この発明と従来の技術における比較を示す時
間に対する負電圧発生の特性図。
間に対する負電圧発生の特性図。
【図１３】一般的なフラッシュメモリのセルの概念図。
【図１４】図１３に対するデータの読み出し、プログラ
ム、消去時の各部に印加する電圧例を示す図。
ム、消去時の各部に印加する電圧例を示す図。
【図１５】従来の半導体記憶装置に用いられる負電圧発
生回路の構成を示す回路図。
生回路の構成を示す回路図。
【図１６】図１５の構成の動作を制御する入力信号の波
形図。
形図。
【図１７】図１６の各パルス信号を生成するパルス発生
回路の一例を示す回路図。
回路の一例を示す回路図。
【図１８】図１５中の一部のトランジスタを示す概念
図。
図。
【図１９】図１８のトランジスタのバックゲートバイア
ス効果によるしきい電圧の変動を示す特性図。
ス効果によるしきい電圧の変動を示す特性図。
１…メモリセルアレイ ２…入出力制御回路 ３…ロウデコーダ ４…カラムデコーダ ５…制御回路 ６…データレジスタ／センスアンプ ７…カラムゲート ８…昇圧回路 ８ａ，８ｃ…負電圧発生回路 ８ｂ，８ｄ…正電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (10)
- 【請求項１】 半導体基板上に電荷蓄積領域、その上に
制御ゲートが設けられ、電荷蓄積領域の電荷の授受によ
りデータのプログラム及び消去を行うメモリセルと、 少なくとも前記メモリセルの制御ゲートに印加するため
の制御電圧の一つを生成する負電圧発生回路とを具備
し、 前記負電圧発生回路は、 ドレインが第１のノードに、ゲートが第２のノードに、
ソースが第３のノードに接続された第１のＰチャネルＭ
ＯＳトランジスタと、 一端が前記第１のノードに接続され、他端に第１の振幅
を有するパルス信号が与えられる第１の容量と、 ドレインが前記第１のノードに接続され、ゲートが前記
第３のノードに接続され、ソースが前記第２のノードに
接続された第２のＰチャネルＭＯＳトランジスタと、 一端が第２のノードに接続され、他端に前記第１の振幅
より大きい第２の振幅を有するパルス信号が与えられる
第２の容量とを含むことを特徴とした半導体記憶装置。 - 【請求項２】 前記第２の振幅を有するパルス信号は、
データの消去動作時のメモリセルのソース電位と実質的
に同じレベルにされていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記第１の振幅を有するパルス信号を生
成するためのパルス発生回路と、 前記第２の振幅を有するパルス信号を生成するブートス
トラップ回路とを具備し、 前記パルス発生回路の出力をブートストラップ回路のイ
ネーブル信号に用いたことを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項４】 半導体基板上に電荷蓄積領域、その上に
制御ゲートが設けられ、電荷蓄積領域の電荷の授受によ
りデータのプログラム及び消去を行うメモリセルと、 少なくとも前記メモリセルの制御ゲートに印加するため
の制御電圧の一つを生成する正電圧発生回路とを具備
し、 前記正電圧発生回路は、 ドレインが第１のノードに、ゲートが第２のノードに、
ソースが第３のノードに接続された第１のＮチャネルＭ
ＯＳトランジスタと、 一端が前記第１のノードに接続され、他端に第１の振幅
を有するパルス信号が与えられる第１の容量と、 ドレインが前記第１のノードに接続され、ゲートが前記
第３のノードに接続され、ソースが前記第２のノードに
接続された第２のＮチャネルＭＯＳトランジスタと、 一端が第２のノードに接続され、他端に前記第１の振幅
より大きい第２の振幅を有するパルス信号が与えられる
第２の容量とを含むことを特徴とした半導体記憶装置。 - 【請求項５】 外部電源を内部で昇圧する昇圧回路を具
備し、前記第１の振幅を有するパルス信号は前記外部電
源の電位と実質的に同じレベルにされ、前記第２の振幅
を有するパルス信号は前記外部電源を内部昇圧した昇圧
電位と実質的に同じレベルにされていることを特徴とし
た請求項１または請求項４いずれか一つに記載の半導体
記憶装置。 - 【請求項６】 ブートストラップ回路を具備し、前記第
２の振幅を有するパルス信号は、このブートストラップ
回路で発生した昇圧電位と実質的に同じレベルにされて
いることを特徴とする請求項１または請求項４いずれか
一つに記載の半導体記憶装置。 - 【請求項７】 外部電源を内部で昇圧する昇圧回路と、 前記第１、第２の振幅を有する各パルス信号を生成する
ためのパルス発生回路を具備し、 前記パルス発生回路の一部が前記第２の振幅を有するパ
ルス信号を生成するため前記昇圧回路による昇圧電位を
電源とした電圧変換回路を含んでこの昇圧電位の電源系
の回路を構成していることを特徴とした請求項１または
請求項４いずれか一つに記載の半導体記憶装置。 - 【請求項８】 ドレインが第１のノードに、ゲートが第
２のノードに、ソースが第３のノードに接続された第１
のＭＯＳトランジスタと、 一端が前記第１のノードに接続され、他端に第１の振幅
を有するパルス信号が与えられる第１の容量と、 ドレインが前記第１のノードに接続され、ゲートが前記
第３のノードに接続され、ソースが前記第２のノードに
接続された前記第１のＭＯＳトランジスタと同一導電型
の第２のＭＯＳトランジスタと、 一端が第２のノードに接続され、他端に前記第１の振幅
より大きい第２の振幅を有するパルス信号が与えられる
第２の容量とを含むことを特徴とした電圧発生回路。 - 【請求項９】 外部電源を内部で昇圧する昇圧回路を具
備し、前記第１の振幅を有するパルス信号は前記外部電
源の電位と実質的に同じレベルにされ、前記第２の振幅
を有するパルス信号は前記外部電源を内部昇圧した昇圧
電位と実質的に同じレベルにされていることを特徴とし
た請求項８記載の電圧発生回路。 - 【請求項１０】 ブートストラップ回路を具備し、前記
第２の振幅を有するパルス信号は、このブートストラッ
プ回路で発生した昇圧電位と実質的に同じレベルにされ
ていることを特徴とする請求項８記載の電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20154297A JPH1145978A (ja) | 1997-07-28 | 1997-07-28 | 半導体記憶装置及び電圧発生回路 |
| US09/031,350 US5986935A (en) | 1997-07-28 | 1998-02-27 | Semiconductor memory device with high voltage generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20154297A JPH1145978A (ja) | 1997-07-28 | 1997-07-28 | 半導体記憶装置及び電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145978A true JPH1145978A (ja) | 1999-02-16 |
Family
ID=16442782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20154297A Abandoned JPH1145978A (ja) | 1997-07-28 | 1997-07-28 | 半導体記憶装置及び電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5986935A (ja) |
| JP (1) | JPH1145978A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3693505B2 (ja) * | 1998-08-07 | 2005-09-07 | 富士通株式会社 | 昇圧比を変更するメモリデバイス |
| KR100347531B1 (ko) * | 1999-12-28 | 2002-08-03 | 주식회사 하이닉스반도체 | 플래시 메모리의 워드라인 바이어스 제어회로 |
| KR100394757B1 (ko) * | 2000-09-21 | 2003-08-14 | 가부시끼가이샤 도시바 | 반도체 장치 |
| US6510394B2 (en) * | 2001-02-02 | 2003-01-21 | Texas Instruments Incorporated | Charge pump with switched capacitor feedback |
| US6963103B2 (en) * | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| JP2003091998A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003208794A (ja) * | 2002-01-10 | 2003-07-25 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| US7177190B2 (en) * | 2004-11-26 | 2007-02-13 | Aplus Flash Technology, Inc. | Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications |
| US8072256B2 (en) * | 2007-09-14 | 2011-12-06 | Mosaid Technologies Incorporated | Dynamic random access memory and boosted voltage producer therefor |
| TWI501226B (zh) * | 2011-05-20 | 2015-09-21 | Semiconductor Energy Lab | 記憶體裝置及驅動記憶體裝置的方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6445157A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor integrated circuit |
| FR2696598B1 (fr) * | 1992-10-01 | 1994-11-04 | Sgs Thomson Microelectronics | Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé. |
| JP3643385B2 (ja) * | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
| US5446408A (en) * | 1993-09-10 | 1995-08-29 | Intel Corporation | Method and apparatus for providing selectable sources of voltage |
| US5422586A (en) * | 1993-09-10 | 1995-06-06 | Intel Corporation | Apparatus for a two phase bootstrap charge pump |
| JP2718375B2 (ja) * | 1994-09-30 | 1998-02-25 | 日本電気株式会社 | チャージポンプ回路 |
| JP3167904B2 (ja) * | 1994-12-27 | 2001-05-21 | 日本鋼管株式会社 | 電圧昇圧回路 |
| JPH09198887A (ja) * | 1996-01-12 | 1997-07-31 | Nec Corp | 高電圧発生回路 |
| US5734290A (en) * | 1996-03-15 | 1998-03-31 | National Science Council Of R.O.C. | Charge pumping circuit having cascaded stages receiving two clock signals |
| US5818289A (en) * | 1996-07-18 | 1998-10-06 | Micron Technology, Inc. | Clocking scheme and charge transfer switch for increasing the efficiency of a charge pump or other circuit |
-
1997
- 1997-07-28 JP JP20154297A patent/JPH1145978A/ja not_active Abandoned
-
1998
- 1998-02-27 US US09/031,350 patent/US5986935A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5986935A (en) | 1999-11-16 |
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