JPH1141040A - 差動増幅回路および負荷駆動回路 - Google Patents
差動増幅回路および負荷駆動回路Info
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- JPH1141040A JPH1141040A JP9197102A JP19710297A JPH1141040A JP H1141040 A JPH1141040 A JP H1141040A JP 9197102 A JP9197102 A JP 9197102A JP 19710297 A JP19710297 A JP 19710297A JP H1141040 A JPH1141040 A JP H1141040A
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Abstract
(57)【要約】
【課題】 低い電源電位より高く、高い電源電位より低
い出力ダイナミックレンジを有する差動増幅回路を得
る。 【解決手段】 差動増幅回路１０は反転入力ノードと非
反転入力ノードとに現れる差電圧を増幅する差動増幅回
路部１００とこの差動増幅回路部１００の出力ノードか
ら出力された信号に基づいた信号を出力ノードに出力す
る出力バッファ回路２００とを有する。差動増幅回路部
１００は第１の高電源電位ノード１と第１の低電源電位
ノード２との間に接続され、第１の高電源電位ノード１
および第１の低電源電位ノード２に印加される電源電位
にて駆動される。出力バッファ回路２００は第２の高電
源電位ノード３と第２の低電源電位ノード４との間に接
続され、第２の高電源電位ノード３および第２の低電源
電位ノード４に印加される電源電位にて駆動される。
い出力ダイナミックレンジを有する差動増幅回路を得
る。 【解決手段】 差動増幅回路１０は反転入力ノードと非
反転入力ノードとに現れる差電圧を増幅する差動増幅回
路部１００とこの差動増幅回路部１００の出力ノードか
ら出力された信号に基づいた信号を出力ノードに出力す
る出力バッファ回路２００とを有する。差動増幅回路部
１００は第１の高電源電位ノード１と第１の低電源電位
ノード２との間に接続され、第１の高電源電位ノード１
および第１の低電源電位ノード２に印加される電源電位
にて駆動される。出力バッファ回路２００は第２の高電
源電位ノード３と第２の低電源電位ノード４との間に接
続され、第２の高電源電位ノード３および第２の低電源
電位ノード４に印加される電源電位にて駆動される。
Description
【０００１】
【発明の属する技術分野】この発明は、非反転入力ノー
ドと反転入力ノードに現れる差電圧を増幅して出力する
差動増幅回路部と、この差動増幅回路部の出力に基づい
た信号を出力する出力バッファ回路を備えた差動増幅回
路、およびこの差動増幅回路を備えた負荷駆動回路に関
する。
ドと反転入力ノードに現れる差電圧を増幅して出力する
差動増幅回路部と、この差動増幅回路部の出力に基づい
た信号を出力する出力バッファ回路を備えた差動増幅回
路、およびこの差動増幅回路を備えた負荷駆動回路に関
する。
【０００２】
【従来の技術】図９は従来の差動増幅回路を示すもので
あり、図９において、１は正の電源電位が印加される高
電源電位ノード、２は接地電位にされる低電源電位ノー
ド、５は第１の入力信号が入力される反転入力端子、６
は第２の入力信号が入力される非反転入力端子、７は出
力端子、１０は上記高電源電位ノード１と上記低電源電
位ノード２との間に接続され、上記高電源電位ノード１
および上記低電源電位ノード２に印加される電源電位に
て駆動され、上記反転入力端子５に入力される第１の入
力信号と上記非反転入力端子６に入力される第２の入力
信号との差電圧を増幅して上記出力端子７に出力する差
動増幅回路である。
あり、図９において、１は正の電源電位が印加される高
電源電位ノード、２は接地電位にされる低電源電位ノー
ド、５は第１の入力信号が入力される反転入力端子、６
は第２の入力信号が入力される非反転入力端子、７は出
力端子、１０は上記高電源電位ノード１と上記低電源電
位ノード２との間に接続され、上記高電源電位ノード１
および上記低電源電位ノード２に印加される電源電位に
て駆動され、上記反転入力端子５に入力される第１の入
力信号と上記非反転入力端子６に入力される第２の入力
信号との差電圧を増幅して上記出力端子７に出力する差
動増幅回路である。
【０００３】
【発明が解決しようとする課題】しかるに、このように
構成された差動増幅回路にあっては、その出力ダイナミ
ックレンジは高電源電位ノード１および低電源電位ノー
ド２に印加される電源電位に依存する。一般に、この種
差動増幅回路が組み込まれる半導集積回路装置に用いら
れる電源電位は５Ｖもしくは１２Ｖである。例えば、５
Ｖの電位を高電源電位ノードに印加した場合は、差動増
幅回路１０の出力ダイナミックレンジは約０Ｖ〜約５Ｖ
（正確には、差動増幅回路１０出力段のトランジスタの
影響を受け、その範囲は狭くなる）である。また、１２
Ｖの電位を高電源電位ノードに印加した場合は、差動増
幅回路１０の出力ダイナミックレンジは約０Ｖ〜約１２
Ｖ（正確には、差動増幅回路１０出力段のトランジスタ
の影響を受け、その範囲は狭くなる）である。
構成された差動増幅回路にあっては、その出力ダイナミ
ックレンジは高電源電位ノード１および低電源電位ノー
ド２に印加される電源電位に依存する。一般に、この種
差動増幅回路が組み込まれる半導集積回路装置に用いら
れる電源電位は５Ｖもしくは１２Ｖである。例えば、５
Ｖの電位を高電源電位ノードに印加した場合は、差動増
幅回路１０の出力ダイナミックレンジは約０Ｖ〜約５Ｖ
（正確には、差動増幅回路１０出力段のトランジスタの
影響を受け、その範囲は狭くなる）である。また、１２
Ｖの電位を高電源電位ノードに印加した場合は、差動増
幅回路１０の出力ダイナミックレンジは約０Ｖ〜約１２
Ｖ（正確には、差動増幅回路１０出力段のトランジスタ
の影響を受け、その範囲は狭くなる）である。
【０００４】ところで、上記のように構成された差動増
幅回路において、５Ｖの電位を高電源電位ノードに印加
した場合は、出力ダイナミックレンジにおける上限側の
電位が５Ｖに十分に近い値が得られなかった。また、出
力ダイナミックレンジとして５Ｖ以上必要ではあるが、
１２Ｖまで必要ない場合であっても、高電源電位ノード
１に、１２Ｖの電源電位を与えるように設定していた。
この様な場合、差動増幅回路における回路全体の消費電
力が必要以上に大きくなる。
幅回路において、５Ｖの電位を高電源電位ノードに印加
した場合は、出力ダイナミックレンジにおける上限側の
電位が５Ｖに十分に近い値が得られなかった。また、出
力ダイナミックレンジとして５Ｖ以上必要ではあるが、
１２Ｖまで必要ない場合であっても、高電源電位ノード
１に、１２Ｖの電源電位を与えるように設定していた。
この様な場合、差動増幅回路における回路全体の消費電
力が必要以上に大きくなる。
【０００５】この発明は上記した点に鑑みてなされたも
のであり、例えば２つの異なる正の電源電位が印加され
る半導体集積回路装置において、低い電源電位より高
く、高い電源電位より低い出力ダイナミックレンジを有
する差動増幅回路を得ることを目的とする。第２の目的
は、例えば２つの異なる正の電源電位が印加される半導
体集積回路装置において、消費電力が少なく、所望の電
源電位の供給が行える、差動増幅回路を備えた負荷駆動
回路を得ることである。
のであり、例えば２つの異なる正の電源電位が印加され
る半導体集積回路装置において、低い電源電位より高
く、高い電源電位より低い出力ダイナミックレンジを有
する差動増幅回路を得ることを目的とする。第２の目的
は、例えば２つの異なる正の電源電位が印加される半導
体集積回路装置において、消費電力が少なく、所望の電
源電位の供給が行える、差動増幅回路を備えた負荷駆動
回路を得ることである。
【０００６】
【課題を解決するための手段】第１の発明に係る差動増
幅回路は、第１の高電源電位ノードと第１の低電源電位
ノードとの間に接続され、第１の高電源電位ノードおよ
び第１の低電源電位ノードに印加される電源電位にて駆
動され、非反転入力ノードと反転入力ノードに現れる差
電圧を増幅して出力する差動増幅回路部と、第１の高電
源電位ノードとは異なる第２の高電源電位ノードと第１
の低電源電位ノードとは異なる第２の低電源電位ノード
との間に接続され、第２の高電源電位ノードおよび第２
の低電源電位ノードに印加される電源電位にて駆動さ
れ、差動増幅回路部の出力ノードから出力された信号に
基づいた信号を出力ノードに出力する出力バッファ回路
とを設けたものである。
幅回路は、第１の高電源電位ノードと第１の低電源電位
ノードとの間に接続され、第１の高電源電位ノードおよ
び第１の低電源電位ノードに印加される電源電位にて駆
動され、非反転入力ノードと反転入力ノードに現れる差
電圧を増幅して出力する差動増幅回路部と、第１の高電
源電位ノードとは異なる第２の高電源電位ノードと第１
の低電源電位ノードとは異なる第２の低電源電位ノード
との間に接続され、第２の高電源電位ノードおよび第２
の低電源電位ノードに印加される電源電位にて駆動さ
れ、差動増幅回路部の出力ノードから出力された信号に
基づいた信号を出力ノードに出力する出力バッファ回路
とを設けたものである。
【０００７】第２の発明に係る負荷駆動回路は、第１の
電源電位が印加される第１の高電源電位ノードと第１の
電源電位より低い第２の電源電位が印加される第１の低
電源電位ノードとの間に接続され、反転入力ノードが第
１の入力端子に接続され、非反転入力ノードが第２の入
力端子に接続される差動増幅回路部、および第１の電源
電位と異なる第３の電源電位が印加される第２の高電源
電位ノードと第３の電源電位より低い第４の電源電位が
印加される第２の低電源電位ノードとの間に接続され、
入力ノードが差動増幅回路部の出力ノードに接続され、
出力ノードが第１の出力端子に接続される出力バッファ
回路を有する第１の差動増幅回路と、第１の高電源電位
ノードと第１の低電源電位ノードとの間に接続され、反
転入力ノードが第２の入力端子に接続され、非反転入力
ノードが第１の入力端子に接続される差動増幅回路部、
および第１の電源電位と異なる第５の電源電位が印加さ
れる第３の高電源電位ノードと第５の電源電位より低い
第６の電源電位が印加される第３の低電源電位ノードと
の間に接続され、入力ノードが差動増幅回路部の出力ノ
ードに接続され、出力ノードが第２の出力端子に接続さ
れる出力バッファ回路を有する第２の差動増幅回路とを
設けたものである。
電源電位が印加される第１の高電源電位ノードと第１の
電源電位より低い第２の電源電位が印加される第１の低
電源電位ノードとの間に接続され、反転入力ノードが第
１の入力端子に接続され、非反転入力ノードが第２の入
力端子に接続される差動増幅回路部、および第１の電源
電位と異なる第３の電源電位が印加される第２の高電源
電位ノードと第３の電源電位より低い第４の電源電位が
印加される第２の低電源電位ノードとの間に接続され、
入力ノードが差動増幅回路部の出力ノードに接続され、
出力ノードが第１の出力端子に接続される出力バッファ
回路を有する第１の差動増幅回路と、第１の高電源電位
ノードと第１の低電源電位ノードとの間に接続され、反
転入力ノードが第２の入力端子に接続され、非反転入力
ノードが第１の入力端子に接続される差動増幅回路部、
および第１の電源電位と異なる第５の電源電位が印加さ
れる第３の高電源電位ノードと第５の電源電位より低い
第６の電源電位が印加される第３の低電源電位ノードと
の間に接続され、入力ノードが差動増幅回路部の出力ノ
ードに接続され、出力ノードが第２の出力端子に接続さ
れる出力バッファ回路を有する第２の差動増幅回路とを
設けたものである。
【０００８】
実施の形態１．図１および図２はこの発明の実施の形態
１を示す。図１において、１は第１の電源電位Ｖbsが印
加される第１の高電源電位ノードで、上記第１の電源電
位Ｖbsはこの実施の形態１では２つの異なる正の電源電
位の高い電源電位、例えば１２Ｖの電源電位である。２
は上記第１の電源電位より低い第２の電源電位が印加さ
れる第１の低電源電位ノードで、上記第２の電源電位は
この実施の形態１では接地電位（ＧＮＤ）である。３は
上記第１高電源電位ノード１とは別個に設けられ、第３
の電源電位Ｖmが印加される第２の高電源電位ノード
で、上記第３の電源電位Ｖmはこの実施の形態１では２
つの異なる正の電源電位の高い電源電位、例えば１２Ｖ
の電源電位または低い電源電位、例えば５Ｖである。４
は上記第３の電源電位Ｖmより低い第４の電源電位Ｖmg
が印加される第２の低電源電位ノードで、上記第４の電
源電位Ｖmgはこの実施の形態１では２つの異なる正の電
源電位の低い電源電位、例えば５Ｖの電源電位または接
地電位である。
１を示す。図１において、１は第１の電源電位Ｖbsが印
加される第１の高電源電位ノードで、上記第１の電源電
位Ｖbsはこの実施の形態１では２つの異なる正の電源電
位の高い電源電位、例えば１２Ｖの電源電位である。２
は上記第１の電源電位より低い第２の電源電位が印加さ
れる第１の低電源電位ノードで、上記第２の電源電位は
この実施の形態１では接地電位（ＧＮＤ）である。３は
上記第１高電源電位ノード１とは別個に設けられ、第３
の電源電位Ｖmが印加される第２の高電源電位ノード
で、上記第３の電源電位Ｖmはこの実施の形態１では２
つの異なる正の電源電位の高い電源電位、例えば１２Ｖ
の電源電位または低い電源電位、例えば５Ｖである。４
は上記第３の電源電位Ｖmより低い第４の電源電位Ｖmg
が印加される第２の低電源電位ノードで、上記第４の電
源電位Ｖmgはこの実施の形態１では２つの異なる正の電
源電位の低い電源電位、例えば５Ｖの電源電位または接
地電位である。
【０００９】５は第１の入力信号が入力される第１の入
力端子で、上記第１の入力信号はこの実施の形態１では
基準電位（比較電位）である。６は第２の入力信号が入
力される第２の入力端子、７は負荷が接続される出力端
子である。１０は反転入力ノード−と非反転入力ノード
＋とに現れる差電圧を増幅する差動増幅回路部１００と
この差動増幅回路部１００の出力ノードから出力された
信号に基づいた信号を出力ノードに出力する出力バッフ
ァ回路２００を備えた差動増幅回路である。
力端子で、上記第１の入力信号はこの実施の形態１では
基準電位（比較電位）である。６は第２の入力信号が入
力される第２の入力端子、７は負荷が接続される出力端
子である。１０は反転入力ノード−と非反転入力ノード
＋とに現れる差電圧を増幅する差動増幅回路部１００と
この差動増幅回路部１００の出力ノードから出力された
信号に基づいた信号を出力ノードに出力する出力バッフ
ァ回路２００を備えた差動増幅回路である。
【００１０】上記差動増幅回路部１００は上記第１の高
電源電位ノード１と上記第１の低電源電位ノード２との
間に接続され、上記第１の高電源電位ノード１および上
記第１の低電源電位ノード２に印加される電源電位にて
駆動される。差動増幅回路部１００の反転入力ノード−
は上記第１の入力端子５に接続される。差動増幅回路部
１００の非反転入力ノード＋は上記第２の入力端子６に
接続される。上記出力バッファ回路２００は上記第２の
高電源電位ノード３と上記第２の低電源電位ノード４と
の間に接続され、上記第２の高電源電位ノード３および
上記第２の低電源電位ノード４に印加される電源電位に
て駆動される。上記出力バッファ回路１０の入力ノード
は上記差動増幅回路部１００の出力ノードに接続され、
出力ノードは上記出力端子７に接続される。
電源電位ノード１と上記第１の低電源電位ノード２との
間に接続され、上記第１の高電源電位ノード１および上
記第１の低電源電位ノード２に印加される電源電位にて
駆動される。差動増幅回路部１００の反転入力ノード−
は上記第１の入力端子５に接続される。差動増幅回路部
１００の非反転入力ノード＋は上記第２の入力端子６に
接続される。上記出力バッファ回路２００は上記第２の
高電源電位ノード３と上記第２の低電源電位ノード４と
の間に接続され、上記第２の高電源電位ノード３および
上記第２の低電源電位ノード４に印加される電源電位に
て駆動される。上記出力バッファ回路１０の入力ノード
は上記差動増幅回路部１００の出力ノードに接続され、
出力ノードは上記出力端子７に接続される。
【００１１】上記差動増幅回路部１００の具体的構成
は、例えば図２に示される構成をしている。図２におい
て１０１は第１の高電源電位ノード１から第１の電源電
位Ｖbsを受け、第１の共通ノード１０２に定電流を供給
する第１の定電流源、１０３はエミッタ電極が第１の共
通ノードに接続され、ベース電極が第１の入力端子５に
接続されるｐｎｐ型バイポーラトランジスタ、１０４は
エミッタ電極が第１の共通ノードに接続され、ベース電
極が第２の入力端子６に接続され、コレクタ電極が第１
の共通出力ノード１０７に接続されるｐｎｐ型バイポー
ラトランジスタで、上記トランジスタ１０３とで差動対
トランジスタを構成する。
は、例えば図２に示される構成をしている。図２におい
て１０１は第１の高電源電位ノード１から第１の電源電
位Ｖbsを受け、第１の共通ノード１０２に定電流を供給
する第１の定電流源、１０３はエミッタ電極が第１の共
通ノードに接続され、ベース電極が第１の入力端子５に
接続されるｐｎｐ型バイポーラトランジスタ、１０４は
エミッタ電極が第１の共通ノードに接続され、ベース電
極が第２の入力端子６に接続され、コレクタ電極が第１
の共通出力ノード１０７に接続されるｐｎｐ型バイポー
ラトランジスタで、上記トランジスタ１０３とで差動対
トランジスタを構成する。
【００１２】１０５はベース電極がコレクタ電極に接続
されてトランジスタ１０３のコレクタ電極に接続され、
エミッタ電極が第１の低電源電位ノード２に接続される
ｎｐｎ型バイポーラトランジスタ、１０６はベース電極
がトランジスタ１０５のベース電極に接続され、コレク
タ電極がトランジスタ１０４のコレクタ電極に接続さ
れ、エミッタ電極が第１の低電源電位ノード２に接続さ
れるｎｐｎ型バイポーラトランジスタで、トランジスタ
１０５とでカレントミラー回路を構成する。１０８は第
１の高電源電位ノード１から第１の電源電位Ｖbsを受
け、第２の共通出力ノード１０９に定電流を供給する第
１の定電流源、１１０はベース電極が第１の共通出力ノ
ードに接続され、コレクタ電極が第２の共通出力ノード
１０９に接続され、エミッタ電極が第１の低電源電位ノ
ード２に接続されるｎｐｎ型バイポーラトランジスタで
ある。
されてトランジスタ１０３のコレクタ電極に接続され、
エミッタ電極が第１の低電源電位ノード２に接続される
ｎｐｎ型バイポーラトランジスタ、１０６はベース電極
がトランジスタ１０５のベース電極に接続され、コレク
タ電極がトランジスタ１０４のコレクタ電極に接続さ
れ、エミッタ電極が第１の低電源電位ノード２に接続さ
れるｎｐｎ型バイポーラトランジスタで、トランジスタ
１０５とでカレントミラー回路を構成する。１０８は第
１の高電源電位ノード１から第１の電源電位Ｖbsを受
け、第２の共通出力ノード１０９に定電流を供給する第
１の定電流源、１１０はベース電極が第１の共通出力ノ
ードに接続され、コレクタ電極が第２の共通出力ノード
１０９に接続され、エミッタ電極が第１の低電源電位ノ
ード２に接続されるｎｐｎ型バイポーラトランジスタで
ある。
【００１３】１１１は第１の高電源電位ノード１および
第１の低電源電位ノード２に印加される電源電位Ｖbsに
て駆動され、第２の共通出力ノード１０９に現れた電位
に応じた電位を第１の出力ノード１１２に出力する出力
プッシュ用信号発生回路、１１３は第１の高電源電位ノ
ード１および第１の低電源電位ノード２に印加される電
源電位Ｖbsにて駆動され、第２の共通出力ノード１０９
に現れた電位に応じ、出力プッシュ用信号発生回路１１
１からの出力信号と反転した関係にある電位を第２の出
力ノード１１４に出力する出力プル用信号発生回路であ
る。１１５は第１の高電源電位ノード１および第１の低
電源電位ノード２に印加される電源電位Ｖbsにて駆動さ
れ、出力端子７に現れた電位に基づく電位を出力プッシ
ュ用信号発生回路１１１および出力プル用信号発生回路
１１３の入力に帰還して、出力端子７に現れる電位を安
定にさせる出力フィードバック回路である。
第１の低電源電位ノード２に印加される電源電位Ｖbsに
て駆動され、第２の共通出力ノード１０９に現れた電位
に応じた電位を第１の出力ノード１１２に出力する出力
プッシュ用信号発生回路、１１３は第１の高電源電位ノ
ード１および第１の低電源電位ノード２に印加される電
源電位Ｖbsにて駆動され、第２の共通出力ノード１０９
に現れた電位に応じ、出力プッシュ用信号発生回路１１
１からの出力信号と反転した関係にある電位を第２の出
力ノード１１４に出力する出力プル用信号発生回路であ
る。１１５は第１の高電源電位ノード１および第１の低
電源電位ノード２に印加される電源電位Ｖbsにて駆動さ
れ、出力端子７に現れた電位に基づく電位を出力プッシ
ュ用信号発生回路１１１および出力プル用信号発生回路
１１３の入力に帰還して、出力端子７に現れる電位を安
定にさせる出力フィードバック回路である。
【００１４】また、上記出力バッファ回路部２００の具
体的構成は、例えば図２に示される構成をしている。図
２において２０１はベース電極が差動増幅回路部１００
の第１の出力ノード１１２に接続され、コレクタ電極が
第２の高電源電位ノード３に接続され、エミッタ電極が
出力端子７に接続されるｎｐｎ型バイポーラトランジス
タ、２０２はベース電極が差動増幅回路部１００の第２
の出力ノード１１４に接続され、コレクタ電極が出力端
子７に接続され、エミッタ電極が第２の低電源電位ノー
ド４に接続されるｎｐｎ型バイポーラトランジスタであ
る。
体的構成は、例えば図２に示される構成をしている。図
２において２０１はベース電極が差動増幅回路部１００
の第１の出力ノード１１２に接続され、コレクタ電極が
第２の高電源電位ノード３に接続され、エミッタ電極が
出力端子７に接続されるｎｐｎ型バイポーラトランジス
タ、２０２はベース電極が差動増幅回路部１００の第２
の出力ノード１１４に接続され、コレクタ電極が出力端
子７に接続され、エミッタ電極が第２の低電源電位ノー
ド４に接続されるｎｐｎ型バイポーラトランジスタであ
る。
【００１５】このように構成された差動増幅回路１０に
おいては、上記したように、差動増幅回路部１００を駆
動するための第１の高電源電位ノード１および第１の低
電源電位ノード２と、出力バッファ回路２００を駆動す
るための第２の高電源電位ノード３および第２の低電源
電位ノード４とを別個のノードとしたので、例えば２つ
の異なる正の電源電位（１２Ｖ、５Ｖ）が印加される半
導体集積回路装置において、第２の高電源電位ノード３
および第２の低電源電位ノード４に対して次の３通りの
電源電位を印加することが可能である。
おいては、上記したように、差動増幅回路部１００を駆
動するための第１の高電源電位ノード１および第１の低
電源電位ノード２と、出力バッファ回路２００を駆動す
るための第２の高電源電位ノード３および第２の低電源
電位ノード４とを別個のノードとしたので、例えば２つ
の異なる正の電源電位（１２Ｖ、５Ｖ）が印加される半
導体集積回路装置において、第２の高電源電位ノード３
および第２の低電源電位ノード４に対して次の３通りの
電源電位を印加することが可能である。
【００１６】（第１の例）第１の高電源電位ノード１に
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを第２の電源電位と同じ接地電位とする。この
ように電源電位を印加した場合、差動増幅回路１０の出
力ダイナミックレンジは約０Ｖ〜約１２Ｖ（正確には、
差動増幅回路１０出力段のトランジスタの影響を受け、
その範囲は狭くなる）である。
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを第２の電源電位と同じ接地電位とする。この
ように電源電位を印加した場合、差動増幅回路１０の出
力ダイナミックレンジは約０Ｖ〜約１２Ｖ（正確には、
差動増幅回路１０出力段のトランジスタの影響を受け、
その範囲は狭くなる）である。
【００１７】（第２の例）第１の高電源電位ノード１に
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを５Ｖとする。このように電源電位を印加した
場合、差動増幅回路１０の出力ダイナミックレンジは５
Ｖ〜約１２Ｖ（正確には、上限の出力ダイナミックレン
ジが差動増幅回路１０出力段のトランジスタの影響を受
け、若干低くなる）で、約７Ｖの範囲である。すなわ
ち、このように電源電位を印加した場合は、半導体集積
回路装置に印加される高い正の電源電位（１２Ｖ）より
低く、低い正の電源電位（５Ｖ）より高い電源電位が得
られる。しかも、第２の高電源電位ノード３と第２の電
源電位ノード４との間の電位差が高い正の電源電位（１
２Ｖ）より低いため、出力バッファ回路２００にて消費
される電力は、上記した第１の例より低くなる。
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを５Ｖとする。このように電源電位を印加した
場合、差動増幅回路１０の出力ダイナミックレンジは５
Ｖ〜約１２Ｖ（正確には、上限の出力ダイナミックレン
ジが差動増幅回路１０出力段のトランジスタの影響を受
け、若干低くなる）で、約７Ｖの範囲である。すなわ
ち、このように電源電位を印加した場合は、半導体集積
回路装置に印加される高い正の電源電位（１２Ｖ）より
低く、低い正の電源電位（５Ｖ）より高い電源電位が得
られる。しかも、第２の高電源電位ノード３と第２の電
源電位ノード４との間の電位差が高い正の電源電位（１
２Ｖ）より低いため、出力バッファ回路２００にて消費
される電力は、上記した第１の例より低くなる。
【００１８】（第３の例）第１の高電源電位ノード１に
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを５Ｖとし、第２の低電源電位ノード４
に印加される第４の電源電位Ｖmgを第２の電源電位と同
じ接地電位とする。このように電源電位を印加した場
合、差動増幅回路１０の出力ダイナミックレンジは約０
Ｖ〜５Ｖ（正確には、下限の出力ダイナミックレンジが
差動増幅回路１０出力段のトランジスタの影響を受け、
若干高くなる）である。すなわち、このように電源電位
を印加した場合は、上限の出力ダイナミックレンジが半
導体集積回路装置に印加される低い正の電源電位（５
Ｖ）まで得られる。しかも、出力バッファ回路２００に
て消費される電力は、上記した第２の例より低くなる。
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを５Ｖとし、第２の低電源電位ノード４
に印加される第４の電源電位Ｖmgを第２の電源電位と同
じ接地電位とする。このように電源電位を印加した場
合、差動増幅回路１０の出力ダイナミックレンジは約０
Ｖ〜５Ｖ（正確には、下限の出力ダイナミックレンジが
差動増幅回路１０出力段のトランジスタの影響を受け、
若干高くなる）である。すなわち、このように電源電位
を印加した場合は、上限の出力ダイナミックレンジが半
導体集積回路装置に印加される低い正の電源電位（５
Ｖ）まで得られる。しかも、出力バッファ回路２００に
て消費される電力は、上記した第２の例より低くなる。
【００１９】なお、出力ダイナミックレンジを広くとる
必要が無いものにあっては、消費電力を低くするため、
次のような電源電位を印加してもよい。すなわち、第１
の高電源電位ノード１に印加される第１の電源電位Ｖbs
を５Ｖとし、第１の低電源電位ノード２に印加される第
２の電源電位を接地電位とする。第２の高電源電位ノー
ド３に印加される第３の電源電位Ｖmを第１の電源電位
Ｖbsと同じ５Ｖとし、第４の低電源電位ノード４に印加
される第４の電源電位Ｖmgを第２の電源電位と同じ接地
電位とする。このように電源電位を印加した場合、差動
増幅回路１０の出力ダイナミックレンジは約０Ｖ〜約５
Ｖ（正確には、差動増幅回路１０出力段のトランジスタ
の影響を受け、狭くなる）である。しかし、上記した３
つの例より消費電力が低い。
必要が無いものにあっては、消費電力を低くするため、
次のような電源電位を印加してもよい。すなわち、第１
の高電源電位ノード１に印加される第１の電源電位Ｖbs
を５Ｖとし、第１の低電源電位ノード２に印加される第
２の電源電位を接地電位とする。第２の高電源電位ノー
ド３に印加される第３の電源電位Ｖmを第１の電源電位
Ｖbsと同じ５Ｖとし、第４の低電源電位ノード４に印加
される第４の電源電位Ｖmgを第２の電源電位と同じ接地
電位とする。このように電源電位を印加した場合、差動
増幅回路１０の出力ダイナミックレンジは約０Ｖ〜約５
Ｖ（正確には、差動増幅回路１０出力段のトランジスタ
の影響を受け、狭くなる）である。しかし、上記した３
つの例より消費電力が低い。
【００２０】上記した差動増幅回路１０は、第２の高電
源電位ノード３および第２の低電源電位ノード４に印加
する電源電位によって、出力ダイナミツクレンジを選択
でき、差動増幅回路１０を半導体集積回路装置に組み込
んだ後でも要望に応じた出力ダイナミックレンジにする
ことができるという効果を有する。しかも、半導体集積
回路装置に印加される例えば２つの異なる正の電源電位
の間の電位をダイナミックレンジにすることもでき、必
要以上に電力消費をさせなくてすむという効果も有す
る。
源電位ノード３および第２の低電源電位ノード４に印加
する電源電位によって、出力ダイナミツクレンジを選択
でき、差動増幅回路１０を半導体集積回路装置に組み込
んだ後でも要望に応じた出力ダイナミックレンジにする
ことができるという効果を有する。しかも、半導体集積
回路装置に印加される例えば２つの異なる正の電源電位
の間の電位をダイナミックレンジにすることもでき、必
要以上に電力消費をさせなくてすむという効果も有す
る。
【００２１】なお、上記した実施の形態１では、半導体
集積回路装置に印加される２つの異なる正の電源電位を
１２Ｖ、５Ｖとしたが、これら電源電位に限られないこ
とは言うまでもない。
集積回路装置に印加される２つの異なる正の電源電位を
１２Ｖ、５Ｖとしたが、これら電源電位に限られないこ
とは言うまでもない。
【００２２】実施の形態２．図３はこの発明の実施の形
態２を示す。この実施の形態２は上記した実施の形態１
に示した差動増幅回路１０を備えた負荷駆動回路であ
る。なお、この実施の形態３に示す負荷駆動回路は、例
えば、ＣＤ−ＲＯＭやＤＶＤに対応したアクチュエータ
モータドライバＩＣに組み込まれた、負荷としてのアク
チュエータを駆動するための回路である。図３におい
て、１は第１の電源電位Ｖbsが印加される第１の高電源
電位ノードで、第１の電源電位はこの実施の形態２では
２つの異なる正の電源電位の高い電源電位、例えば１２
Ｖの電源電位である。２は第１の電源電位より低い第２
の電源電位が印加される第１の低電源電位ノードで、第
２の電源電位はこの実施の形態２では接地電位（ＧＮ
Ｄ）である。
態２を示す。この実施の形態２は上記した実施の形態１
に示した差動増幅回路１０を備えた負荷駆動回路であ
る。なお、この実施の形態３に示す負荷駆動回路は、例
えば、ＣＤ−ＲＯＭやＤＶＤに対応したアクチュエータ
モータドライバＩＣに組み込まれた、負荷としてのアク
チュエータを駆動するための回路である。図３におい
て、１は第１の電源電位Ｖbsが印加される第１の高電源
電位ノードで、第１の電源電位はこの実施の形態２では
２つの異なる正の電源電位の高い電源電位、例えば１２
Ｖの電源電位である。２は第１の電源電位より低い第２
の電源電位が印加される第１の低電源電位ノードで、第
２の電源電位はこの実施の形態２では接地電位（ＧＮ
Ｄ）である。
【００２３】３ａは第１高電源電位ノード１とは別個に
設けられ、第３の電源電位が印加される第２の高電源電
位ノードで、第３の電源電位はこの実施の形態２では２
つの異なる正の電源電位の高い電源電位、例えば１２Ｖ
の電源電位または低い電源電位、例えば５Ｖである。４
ａは第３の電源電位より低い第４の電源電位が印加され
る第２の低電源電位ノードで、第４の電源電位はこの実
施の形態２では２つの異なる正の電源電位の低い電源電
位、例えば５Ｖの電源電位または接地電位である。３ｂ
は第１高電源電位ノード１とは別個に設けられ、第５の
電源電位が印加される第３の高電源電位ノードで、第５
の電源電位はこの実施の形態２では２つの異なる正の電
源電位の高い電源電位、例えば１２Ｖの電源電位または
低い電源電位、例えば５Ｖであり、第２の高電源電位ノ
ード３ａと接続される。４ｂは第５の電源電位より低い
第６の電源電位が印加される第３の低電源電位ノード
で、第６の電源電位はこの実施の形態２では２つの異な
る正の電源電位の低い電源電位、例えば５Ｖの電源電位
または接地電位であり、第２の低電源電位ノード４ａと
接続される。
設けられ、第３の電源電位が印加される第２の高電源電
位ノードで、第３の電源電位はこの実施の形態２では２
つの異なる正の電源電位の高い電源電位、例えば１２Ｖ
の電源電位または低い電源電位、例えば５Ｖである。４
ａは第３の電源電位より低い第４の電源電位が印加され
る第２の低電源電位ノードで、第４の電源電位はこの実
施の形態２では２つの異なる正の電源電位の低い電源電
位、例えば５Ｖの電源電位または接地電位である。３ｂ
は第１高電源電位ノード１とは別個に設けられ、第５の
電源電位が印加される第３の高電源電位ノードで、第５
の電源電位はこの実施の形態２では２つの異なる正の電
源電位の高い電源電位、例えば１２Ｖの電源電位または
低い電源電位、例えば５Ｖであり、第２の高電源電位ノ
ード３ａと接続される。４ｂは第５の電源電位より低い
第６の電源電位が印加される第３の低電源電位ノード
で、第６の電源電位はこの実施の形態２では２つの異な
る正の電源電位の低い電源電位、例えば５Ｖの電源電位
または接地電位であり、第２の低電源電位ノード４ａと
接続される。
【００２４】５は第１の入力信号が入力される第１の入
力端子で、上記第２の入力信号はこの実施の形態２では
基準電位（比較電位）、例えば、１．６５Ｖまたは２．
５Ｖである。６は第２の入力信号が入力される第２の入
力端子、７ａは負荷８、例えばアクチュエータの一端が
接続される第１の出力端子、７ｂは上記負荷８、の他端
が接続される第２の出力端子である。第１の出力端子７
ａと第２の出力端子７ｂとの間に接続される負荷８は、
第１の出力端子７ａから第２の出力端子７ｂに流れる電
流、および第２の出力端子７ｂから第１の出力端子７ａ
に流れる電流によって駆動される。
力端子で、上記第２の入力信号はこの実施の形態２では
基準電位（比較電位）、例えば、１．６５Ｖまたは２．
５Ｖである。６は第２の入力信号が入力される第２の入
力端子、７ａは負荷８、例えばアクチュエータの一端が
接続される第１の出力端子、７ｂは上記負荷８、の他端
が接続される第２の出力端子である。第１の出力端子７
ａと第２の出力端子７ｂとの間に接続される負荷８は、
第１の出力端子７ａから第２の出力端子７ｂに流れる電
流、および第２の出力端子７ｂから第１の出力端子７ａ
に流れる電流によって駆動される。
【００２５】９は出力基準電位が印加される出力基準電
位ノードで、出力基準電位はこの実施の形態２では第１
および第２の出力端子７ａ、７ｂ間に現れる最大電位差
の１／２、つまり、第３、第５の電源電位ノードに印加
される第３、第５の電源電位と第４、第６の電源電位ノ
ードに印加される第４、第６の電源電位との差電位の１
／２の電位である。
位ノードで、出力基準電位はこの実施の形態２では第１
および第２の出力端子７ａ、７ｂ間に現れる最大電位差
の１／２、つまり、第３、第５の電源電位ノードに印加
される第３、第５の電源電位と第４、第６の電源電位ノ
ードに印加される第４、第６の電源電位との差電位の１
／２の電位である。
【００２６】１０ａは第１の高電源電位ノード１と第１
の低電源電位ノード２との間に接続され、反転入力ノー
ド−が第１の入力端子５に接続され、非反転入力ノード
−が第２の入力端子６に接続される差動増幅回路部１０
０と、第２の高電源電位ノード３と第２の低電源電位ノ
ード４との間に接続され、入力ノードが差動増幅回路部
１００の出力ノード（第１および第２の出力ノード１１
２、１１４）に接続され、出力ノードが第１の出力端子
７ａに接続される出力バッファ回路２００とを有する第
１の差動増幅回路で、図１および図２に示す上記した実
施の形態１における差動増幅回路１０と同じ構成をして
いる。
の低電源電位ノード２との間に接続され、反転入力ノー
ド−が第１の入力端子５に接続され、非反転入力ノード
−が第２の入力端子６に接続される差動増幅回路部１０
０と、第２の高電源電位ノード３と第２の低電源電位ノ
ード４との間に接続され、入力ノードが差動増幅回路部
１００の出力ノード（第１および第２の出力ノード１１
２、１１４）に接続され、出力ノードが第１の出力端子
７ａに接続される出力バッファ回路２００とを有する第
１の差動増幅回路で、図１および図２に示す上記した実
施の形態１における差動増幅回路１０と同じ構成をして
いる。
【００２７】１０ｂは第１の高電源電位ノード１と第１
の低電源電位ノード２との間に接続され、反転入力ノー
ド−が第２の入力端子６に接続され、非反転入力ノード
＋が第１の入力端子５に接続される差動増幅回路部１０
０と、第３の高電源電位ノード３ｂと第３の低電源電位
ノード４ｂとの間に接続され、入力ノードが差動増幅回
路部１００の出力ノード（第１および第２の出力ノード
１１２、１１４）に接続され、出力ノードが第２の出力
端子７ｂに接続される出力バッファ回路２００とを有す
る第２の差動増幅回路で、図１および図２に示す上記し
た実施の形態１における差動増幅回路１０と同じ構成を
している。
の低電源電位ノード２との間に接続され、反転入力ノー
ド−が第２の入力端子６に接続され、非反転入力ノード
＋が第１の入力端子５に接続される差動増幅回路部１０
０と、第３の高電源電位ノード３ｂと第３の低電源電位
ノード４ｂとの間に接続され、入力ノードが差動増幅回
路部１００の出力ノード（第１および第２の出力ノード
１１２、１１４）に接続され、出力ノードが第２の出力
端子７ｂに接続される出力バッファ回路２００とを有す
る第２の差動増幅回路で、図１および図２に示す上記し
た実施の形態１における差動増幅回路１０と同じ構成を
している。
【００２８】１１は第１の入力端子と第１の差動増幅回
路１０ａにおける差動増幅回路部１００の反転入力ノー
ド−との間に接続される第１の抵抗性素子、１２は第２
の入力端子６と第１の差動増幅回路１０ａにおける差動
増幅回路部１００の非反転入力ノード＋との間に接続さ
れる第２の抵抗性素子で、この実施の形態２では、その
抵抗値Ｒ１は第１の抵抗性素子１１の抵抗値Ｒ１と同じ
である。１３は第１の差動増幅回路１０ａにおける差動
増幅回路部１００の反転入力ノード−と出力バッファ回
路２００の出力ノードとの間に接続される第３の抵抗素
子で、この実施の形態２では、その抵抗値Ｒ２と第１の
抵抗性素子１１の抵抗値Ｒ１との比（Ｒ２／Ｒ１）が３
〜６に設定されている。１４は出力基準電位ノード９と
第１の差動増幅回路１０ａにおける差動増幅回路部１０
０の非反転入力ノード＋との間に接続される第４の抵抗
性素子で、この実施の形態２では、その抵抗値Ｒ２は第
１の抵抗性素子１１の抵抗値Ｒ２と同じである。
路１０ａにおける差動増幅回路部１００の反転入力ノー
ド−との間に接続される第１の抵抗性素子、１２は第２
の入力端子６と第１の差動増幅回路１０ａにおける差動
増幅回路部１００の非反転入力ノード＋との間に接続さ
れる第２の抵抗性素子で、この実施の形態２では、その
抵抗値Ｒ１は第１の抵抗性素子１１の抵抗値Ｒ１と同じ
である。１３は第１の差動増幅回路１０ａにおける差動
増幅回路部１００の反転入力ノード−と出力バッファ回
路２００の出力ノードとの間に接続される第３の抵抗素
子で、この実施の形態２では、その抵抗値Ｒ２と第１の
抵抗性素子１１の抵抗値Ｒ１との比（Ｒ２／Ｒ１）が３
〜６に設定されている。１４は出力基準電位ノード９と
第１の差動増幅回路１０ａにおける差動増幅回路部１０
０の非反転入力ノード＋との間に接続される第４の抵抗
性素子で、この実施の形態２では、その抵抗値Ｒ２は第
１の抵抗性素子１１の抵抗値Ｒ２と同じである。
【００２９】１５は第２の入力端子６と第２の差動増幅
回路１０ｂにおける差動増幅回路部１００の反転入力ノ
ード−との間に接続される第５の抵抗性素子で、この実
施の形態２では、その抵抗値Ｒ３は第１の抵抗性素子１
１の抵抗値Ｒ１と同じである。１６は第１の入力端子５
と第２の差動増幅回路１０ｂにおける差動増幅回路部１
００の非反転入力ノード＋との間に接続される第６の抵
抗性素子で、この実施の形態２では、その抵抗値Ｒ３は
第５の抵抗性素子１５の抵抗値Ｒ３と同じである。１７
は第２の差動増幅回路１０ｂにおける差動増幅回路部１
００の反転入力ノード−と出力バッファ回路２００の出
力ノードとの間に接続される第７の抵抗素子で、この実
施の形態２では、その抵抗値Ｒ４は第３の抵抗性素子１
３の抵抗値Ｒ２と同じであり、その抵抗値Ｒ４と第５の
抵抗性素子１５の抵抗値Ｒ３との比（Ｒ４／Ｒ３）が３
〜６に設定されている。１８は出力基準電位ノード９と
第２の差動増幅回路１０ｂにおける差動増幅回路部１０
０の非反転入力ノード＋との間に接続される第８の抵抗
性素子で、この実施の形態２では、その抵抗値Ｒ４は第
７の抵抗性素子１７の抵抗値Ｒ４と同じである。
回路１０ｂにおける差動増幅回路部１００の反転入力ノ
ード−との間に接続される第５の抵抗性素子で、この実
施の形態２では、その抵抗値Ｒ３は第１の抵抗性素子１
１の抵抗値Ｒ１と同じである。１６は第１の入力端子５
と第２の差動増幅回路１０ｂにおける差動増幅回路部１
００の非反転入力ノード＋との間に接続される第６の抵
抗性素子で、この実施の形態２では、その抵抗値Ｒ３は
第５の抵抗性素子１５の抵抗値Ｒ３と同じである。１７
は第２の差動増幅回路１０ｂにおける差動増幅回路部１
００の反転入力ノード−と出力バッファ回路２００の出
力ノードとの間に接続される第７の抵抗素子で、この実
施の形態２では、その抵抗値Ｒ４は第３の抵抗性素子１
３の抵抗値Ｒ２と同じであり、その抵抗値Ｒ４と第５の
抵抗性素子１５の抵抗値Ｒ３との比（Ｒ４／Ｒ３）が３
〜６に設定されている。１８は出力基準電位ノード９と
第２の差動増幅回路１０ｂにおける差動増幅回路部１０
０の非反転入力ノード＋との間に接続される第８の抵抗
性素子で、この実施の形態２では、その抵抗値Ｒ４は第
７の抵抗性素子１７の抵抗値Ｒ４と同じである。
【００３０】このように構成された負荷駆動回路におい
て、例えば図４に示す入力信号Ａが第２の入力端子６に
入力された場合の第１および第２の出力端子７ａ、７ｂ
に現れる出力信号について説明する。なお、図４におい
て、Ｂは第１の入力端子５に入力される入力信号である
基準電位、Ｃは出力基準電位ノードに印加される出力基
準電位、Ｄは第１の出力端子７ａに現れる第１の出力電
位、Ｅは第２の出力端子７ｂに現れる第２の出力電位で
ある。また、図４に示した波形は、第１の高電源電位ノ
ード１に印加される第１の電源電位を１２Ｖとし、第１
の低電源電位ノード２に印加される第２の電源電位を接
地電位とし、第２および第３の高電源電位ノード３ａ、
３ｂに印加される第３および第５の電源電位を第１の電
源電位と同じ１２Ｖとし、第２および第３の低電源電位
ノード４ａ、４ｂに印加される第４および第５の電源電
位を５Ｖとし、第２の入力端子６に入力される第２の入
力信号である基準電位が２．５Ｖとし、出力基準電位ノ
ードに印加される出力基準電位を８．５［＝（１２＋
５）／２｝Ｖとした場合の波形である。
て、例えば図４に示す入力信号Ａが第２の入力端子６に
入力された場合の第１および第２の出力端子７ａ、７ｂ
に現れる出力信号について説明する。なお、図４におい
て、Ｂは第１の入力端子５に入力される入力信号である
基準電位、Ｃは出力基準電位ノードに印加される出力基
準電位、Ｄは第１の出力端子７ａに現れる第１の出力電
位、Ｅは第２の出力端子７ｂに現れる第２の出力電位で
ある。また、図４に示した波形は、第１の高電源電位ノ
ード１に印加される第１の電源電位を１２Ｖとし、第１
の低電源電位ノード２に印加される第２の電源電位を接
地電位とし、第２および第３の高電源電位ノード３ａ、
３ｂに印加される第３および第５の電源電位を第１の電
源電位と同じ１２Ｖとし、第２および第３の低電源電位
ノード４ａ、４ｂに印加される第４および第５の電源電
位を５Ｖとし、第２の入力端子６に入力される第２の入
力信号である基準電位が２．５Ｖとし、出力基準電位ノ
ードに印加される出力基準電位を８．５［＝（１２＋
５）／２｝Ｖとした場合の波形である。
【００３１】第１の入力端子５に図４に示した入力信号
Ａが入力されると、第１の増幅回路１０ａは、第１の入
力端子５に現れた電位Ｖinと第２の入力端子６に現れた
電位Ｖrefの差電位（Ｖin−Ｖref）をＲ２／Ｒ１倍した
電位［（Ｖin−Ｖref）×Ｒ２／Ｒ１］と出力基準電圧
Ｖrefmの和である［（Ｖin−Ｖref）×Ｒ２／Ｒ１＋Ｖr
efm］を第１の出力端子７ａに出力する（図４の波形Ｄ
参照）。一方、第２の増幅回路１０ｂは、第１の入力端
子５に現れた電位Ｖinと第２の入力端子６に現れた電位
Ｖrefの差電位（Ｖin−Ｖref）の反転電圧をＲ４／Ｒ３
倍した電位［（Ｖin−Ｖref）×｛−Ｒ４／Ｒ３｝］と
出力基準電圧Ｖrefmの和である［（Ｖin−Ｖref）×
｛−Ｒ４／Ｒ３｝＋Ｖrefm］を第２の出力端子７ｂに出
力する（図４の波形Ｅ参照）。第２の出力端子７ｂに現
れる電位は、出力基準電圧Ｖrefmに対して第１の出力端
子７ａに現れる電位の反転した電位の関係になってい
る。
Ａが入力されると、第１の増幅回路１０ａは、第１の入
力端子５に現れた電位Ｖinと第２の入力端子６に現れた
電位Ｖrefの差電位（Ｖin−Ｖref）をＲ２／Ｒ１倍した
電位［（Ｖin−Ｖref）×Ｒ２／Ｒ１］と出力基準電圧
Ｖrefmの和である［（Ｖin−Ｖref）×Ｒ２／Ｒ１＋Ｖr
efm］を第１の出力端子７ａに出力する（図４の波形Ｄ
参照）。一方、第２の増幅回路１０ｂは、第１の入力端
子５に現れた電位Ｖinと第２の入力端子６に現れた電位
Ｖrefの差電位（Ｖin−Ｖref）の反転電圧をＲ４／Ｒ３
倍した電位［（Ｖin−Ｖref）×｛−Ｒ４／Ｒ３｝］と
出力基準電圧Ｖrefmの和である［（Ｖin−Ｖref）×
｛−Ｒ４／Ｒ３｝＋Ｖrefm］を第２の出力端子７ｂに出
力する（図４の波形Ｅ参照）。第２の出力端子７ｂに現
れる電位は、出力基準電圧Ｖrefmに対して第１の出力端
子７ａに現れる電位の反転した電位の関係になってい
る。
【００３２】従って、負荷８には、第１の出力端子７ａ
に現れる電位と第２の出力端子７ｂに現れる電位との差
電位が印加され、その差電位に基づいた電流が負荷に流
れる。上記のように設定された条件の下では、第１の出
力端子７ａに現れる電位と第２の出力端子７ｂに現れる
電位との差電位における最大電位は、第１および第２の
差動増幅回路１０ａの出力に現れる最大電位約［１２Ｖ
（１１．５Ｖ）］と最小電位（５Ｖ）との差電位に相当
する。
に現れる電位と第２の出力端子７ｂに現れる電位との差
電位が印加され、その差電位に基づいた電流が負荷に流
れる。上記のように設定された条件の下では、第１の出
力端子７ａに現れる電位と第２の出力端子７ｂに現れる
電位との差電位における最大電位は、第１および第２の
差動増幅回路１０ａの出力に現れる最大電位約［１２Ｖ
（１１．５Ｖ）］と最小電位（５Ｖ）との差電位に相当
する。
【００３３】従って、上記のように構成された負荷駆動
回路において、この負荷駆動回路が組み込まれた半導体
集積回路装置に印加される高い正の電源電位（１２Ｖ）
より低く、低い正の電源電位（５Ｖ）より高いダイナミ
ックレンジ（約７Ｖ）を有した第１および第２の差動増
幅回路１０ａおよび１０ｂが得られ、しかも、負荷８が
接続される第１および第２の出力端子７ａ、７ｂ間に高
い正の電源電位（１２Ｖ）より低く、低い正の電源電位
（５Ｖ）より高い差電位（約７Ｖ）を出力できるという
効果を有する。
回路において、この負荷駆動回路が組み込まれた半導体
集積回路装置に印加される高い正の電源電位（１２Ｖ）
より低く、低い正の電源電位（５Ｖ）より高いダイナミ
ックレンジ（約７Ｖ）を有した第１および第２の差動増
幅回路１０ａおよび１０ｂが得られ、しかも、負荷８が
接続される第１および第２の出力端子７ａ、７ｂ間に高
い正の電源電位（１２Ｖ）より低く、低い正の電源電位
（５Ｖ）より高い差電位（約７Ｖ）を出力できるという
効果を有する。
【００３４】実施の形態３．図５はこの発明の実施の形
態３を示す。この実施の形態３は、例えば、ＣＤ−ＲＯ
ＭやＤＶＤに対応したアクチュエータモータドライバＩ
Ｃ等の半導体集積回路装置である。アクチュエータモー
タドライバＩＣは、それぞれ異なった電源電圧を受けて
駆動される負荷としてのアクチュエータを複数駆動する
ために、複数の負荷駆動回路が組み込まれている。図５
は、一例として、約１２Ｖの電源電圧を受けて駆動され
るアクチュエータ（第１の負荷３１）を駆動するための
第１の負荷駆動回路２１、約７Ｖの電源電圧を受けて駆
動されるアクチュエータ（第２の負荷３２）を駆動する
ための第２の負荷駆動回路２２、および約５Ｖの電源電
圧を受けて駆動されるアクチュエータ（第３の負荷３
３）を駆動するための第３の負荷駆動回路２３の３通り
の負荷駆動回路が組み込まれた例を示している。
態３を示す。この実施の形態３は、例えば、ＣＤ−ＲＯ
ＭやＤＶＤに対応したアクチュエータモータドライバＩ
Ｃ等の半導体集積回路装置である。アクチュエータモー
タドライバＩＣは、それぞれ異なった電源電圧を受けて
駆動される負荷としてのアクチュエータを複数駆動する
ために、複数の負荷駆動回路が組み込まれている。図５
は、一例として、約１２Ｖの電源電圧を受けて駆動され
るアクチュエータ（第１の負荷３１）を駆動するための
第１の負荷駆動回路２１、約７Ｖの電源電圧を受けて駆
動されるアクチュエータ（第２の負荷３２）を駆動する
ための第２の負荷駆動回路２２、および約５Ｖの電源電
圧を受けて駆動されるアクチュエータ（第３の負荷３
３）を駆動するための第３の負荷駆動回路２３の３通り
の負荷駆動回路が組み込まれた例を示している。
【００３５】図５において、４１は半導体基板ｓｕｂの
表面上に形成された第１の高電源電位パッドで、該半導
体集積回路装置の外部から第１の電源電位、この実施の
形態３では１２Ｖの電源電位が印加される。４２は半導
体基板ｓｕｂの表面上に形成された第１の低電源電位パ
ッドで、該半導体集積回路装置の外部から第２の電源電
位、この実施の形態３では接地電位（ＧＮＤ）にされ
る。４３は半導体基板ｓｕｂの表面上に形成された第１
の負荷駆動回路２１に対する第２の高電源電位パッド
で、該半導体集積回路装置の外部から第３の電源電位、
この実施の形態３では第１の負荷駆動回路２１に対応し
て１２Ｖの電源電位が印加される。４４は半導体基板ｓ
ｕｂの表面上に形成された第１の負荷駆動回路２１に対
する第２の低電源電位パッドで、該半導体集積回路装置
の外部から第４の電源電位、この実施の形態３では第１
の負荷駆動回路２１に対応して接地電位にされる。
表面上に形成された第１の高電源電位パッドで、該半導
体集積回路装置の外部から第１の電源電位、この実施の
形態３では１２Ｖの電源電位が印加される。４２は半導
体基板ｓｕｂの表面上に形成された第１の低電源電位パ
ッドで、該半導体集積回路装置の外部から第２の電源電
位、この実施の形態３では接地電位（ＧＮＤ）にされ
る。４３は半導体基板ｓｕｂの表面上に形成された第１
の負荷駆動回路２１に対する第２の高電源電位パッド
で、該半導体集積回路装置の外部から第３の電源電位、
この実施の形態３では第１の負荷駆動回路２１に対応し
て１２Ｖの電源電位が印加される。４４は半導体基板ｓ
ｕｂの表面上に形成された第１の負荷駆動回路２１に対
する第２の低電源電位パッドで、該半導体集積回路装置
の外部から第４の電源電位、この実施の形態３では第１
の負荷駆動回路２１に対応して接地電位にされる。
【００３６】４５は半導体基板ｓｕｂの表面上に形成さ
れた第２の負荷駆動回路２２に対する第２の高電源電位
パッドで、該半導体集積回路装置の外部から第３の電源
電位、この実施の形態３では第２の負荷駆動回路２２に
対応して１２Ｖの電源電位が印加される。４６は半導体
基板ｓｕｂの表面上に形成された第２の負荷駆動回路２
２に対する第２の低電源電位パッドで、該半導体集積回
路装置の外部から第４の電源電位、この実施の形態３で
は第２の負荷駆動回路２２に対応して５Ｖの電源電位が
印加される。４７は半導体基板ｓｕｂの表面上に形成さ
れた第３の負荷駆動回路２３に対する第２の高電源電位
パッドで、該半導体集積回路装置の外部から第３の電源
電位、この実施の形態３では第３の負荷駆動回路２３に
対応して５Ｖの電源電位が印加される。４８は半導体基
板ｓｕｂの表面上に形成された第３の負荷駆動回路２３
に対する第２の低電源電位パッドで、該半導体集積回路
装置の外部から第４の電源電位、この実施の形態３では
第３の負荷駆動回路２３に対応して接地電位にされる。
れた第２の負荷駆動回路２２に対する第２の高電源電位
パッドで、該半導体集積回路装置の外部から第３の電源
電位、この実施の形態３では第２の負荷駆動回路２２に
対応して１２Ｖの電源電位が印加される。４６は半導体
基板ｓｕｂの表面上に形成された第２の負荷駆動回路２
２に対する第２の低電源電位パッドで、該半導体集積回
路装置の外部から第４の電源電位、この実施の形態３で
は第２の負荷駆動回路２２に対応して５Ｖの電源電位が
印加される。４７は半導体基板ｓｕｂの表面上に形成さ
れた第３の負荷駆動回路２３に対する第２の高電源電位
パッドで、該半導体集積回路装置の外部から第３の電源
電位、この実施の形態３では第３の負荷駆動回路２３に
対応して５Ｖの電源電位が印加される。４８は半導体基
板ｓｕｂの表面上に形成された第３の負荷駆動回路２３
に対する第２の低電源電位パッドで、該半導体集積回路
装置の外部から第４の電源電位、この実施の形態３では
第３の負荷駆動回路２３に対応して接地電位にされる。
【００３７】５１は半導体基板ｓｕｂの表面上に形成さ
れた第１の負荷駆動回路２１に対する第１の出力パッド
で、第１の負荷３１の一端が接続される。５２は半導体
基板ｓｕｂの表面上に形成された第１の負荷駆動回路２
１に対する第２の出力パッドで、第１の負荷３１の他端
が接続される。５３は半導体基板ｓｕｂの表面上に形成
された第２の負荷駆動回路２２に対する第１の出力パッ
ドで、第２の負荷３２の一端が接続される。５４は半導
体基板ｓｕｂの表面上に形成された第２の負荷駆動回路
２２に対する第２の出力パッドで、第２の負荷３２の他
端が接続される。５５は半導体基板ｓｕｂの表面上に形
成された第３の負荷駆動回路２３に対する第１の出力パ
ッドで、第３の負荷３３の一端が接続される。５６は半
導体基板ｓｕｂの表面上に形成された第３の負荷駆動回
路２３に対する第２の出力パッドで、第３の負荷３３の
他端が接続される。
れた第１の負荷駆動回路２１に対する第１の出力パッド
で、第１の負荷３１の一端が接続される。５２は半導体
基板ｓｕｂの表面上に形成された第１の負荷駆動回路２
１に対する第２の出力パッドで、第１の負荷３１の他端
が接続される。５３は半導体基板ｓｕｂの表面上に形成
された第２の負荷駆動回路２２に対する第１の出力パッ
ドで、第２の負荷３２の一端が接続される。５４は半導
体基板ｓｕｂの表面上に形成された第２の負荷駆動回路
２２に対する第２の出力パッドで、第２の負荷３２の他
端が接続される。５５は半導体基板ｓｕｂの表面上に形
成された第３の負荷駆動回路２３に対する第１の出力パ
ッドで、第３の負荷３３の一端が接続される。５６は半
導体基板ｓｕｂの表面上に形成された第３の負荷駆動回
路２３に対する第２の出力パッドで、第３の負荷３３の
他端が接続される。
【００３８】２１は半導体基板ｓｕｂの表面に形成さ
れ、第１の負荷３１を駆動・制御するための第１の負荷
駆動回路で、図３に示す上記した実施の形態３における
負荷駆動回路と同じ構成をしている。第１の負荷駆動回
路２１を構成する第１および第２の差動増幅回路１０
ａ、１０ｂの差動増幅回路１００が接続される第１の高
電源電位ノード１は第１の高電源電位パッド４１に電気
的に接続され、第１の低電源電位ノード２は第１の低電
源電位パッド４２に電気的に接続される。第１の負荷駆
動回路２１を構成する第１および第２の差動増幅回路１
０ａ、１０ｂの出力バッファ回路２００が接続される第
２および第３の高電源電位ノード３ａ、３ｂは第２の高
電源電位パッド４３に電気的に接続され、第２および第
３の低電源電位ノード４ａ、４ｂは第２の低電源電位パ
ッド４４に電気的に接続される。第１の負荷駆動回路２
１の第１の出力端子７ａは第１の出力パッド５１に接続
され、第２の出力端子７ｂは第２の出力パッド５２に接
続される。
れ、第１の負荷３１を駆動・制御するための第１の負荷
駆動回路で、図３に示す上記した実施の形態３における
負荷駆動回路と同じ構成をしている。第１の負荷駆動回
路２１を構成する第１および第２の差動増幅回路１０
ａ、１０ｂの差動増幅回路１００が接続される第１の高
電源電位ノード１は第１の高電源電位パッド４１に電気
的に接続され、第１の低電源電位ノード２は第１の低電
源電位パッド４２に電気的に接続される。第１の負荷駆
動回路２１を構成する第１および第２の差動増幅回路１
０ａ、１０ｂの出力バッファ回路２００が接続される第
２および第３の高電源電位ノード３ａ、３ｂは第２の高
電源電位パッド４３に電気的に接続され、第２および第
３の低電源電位ノード４ａ、４ｂは第２の低電源電位パ
ッド４４に電気的に接続される。第１の負荷駆動回路２
１の第１の出力端子７ａは第１の出力パッド５１に接続
され、第２の出力端子７ｂは第２の出力パッド５２に接
続される。
【００３９】従って、第１の負荷駆動回路２１を構成す
る第１および第２の差動増幅回路１０ａ、１０ｂは図６
に示す等価回路図にて示すように、差動増幅回路１００
および出力バッファ回路２００ともに、この実施の形態
３では１２Ｖにて駆動される。また、第１の出力パッド
５１と第２の出力パッド５２間には、最大約１２Ｖの電
位差が現れて第１の負荷３１を駆動できる。
る第１および第２の差動増幅回路１０ａ、１０ｂは図６
に示す等価回路図にて示すように、差動増幅回路１００
および出力バッファ回路２００ともに、この実施の形態
３では１２Ｖにて駆動される。また、第１の出力パッド
５１と第２の出力パッド５２間には、最大約１２Ｖの電
位差が現れて第１の負荷３１を駆動できる。
【００４０】２２は半導体基板ｓｕｂの表面に形成さ
れ、第２の負荷３２を駆動・制御するための第２の負荷
駆動回路で、図３に示す上記した実施の形態３における
負荷駆動回路と同じ構成をしている。第２の負荷駆動回
路２２を構成する第１および第２の差動増幅回路１０
ａ、１０ｂの差動増幅回路１００が接続される第１の高
電源電位ノード１は第１の高電源電位パッド４１に電気
的に接続され、第１の低電源電位ノード２は第１の低電
源電位パッド４２に電気的に接続される。第２の負荷駆
動回路２２を構成する第１および第２の差動増幅回路１
０ａ、１０ｂの出力バッファ回路２００が接続される第
２および第３の高電源電位ノード３ａ、３ｂは第２の高
電源電位パッド４５に電気的に接続され、第２および第
３の低電源電位ノード４ａ、４ｂは第２の低電源電位パ
ッド４６に電気的に接続される。第２の負荷駆動回路２
２の第１の出力端子７ａは第１の出力パッド５３に接続
され、第２の出力端子７ｂは第２の出力パッド５４に接
続される。
れ、第２の負荷３２を駆動・制御するための第２の負荷
駆動回路で、図３に示す上記した実施の形態３における
負荷駆動回路と同じ構成をしている。第２の負荷駆動回
路２２を構成する第１および第２の差動増幅回路１０
ａ、１０ｂの差動増幅回路１００が接続される第１の高
電源電位ノード１は第１の高電源電位パッド４１に電気
的に接続され、第１の低電源電位ノード２は第１の低電
源電位パッド４２に電気的に接続される。第２の負荷駆
動回路２２を構成する第１および第２の差動増幅回路１
０ａ、１０ｂの出力バッファ回路２００が接続される第
２および第３の高電源電位ノード３ａ、３ｂは第２の高
電源電位パッド４５に電気的に接続され、第２および第
３の低電源電位ノード４ａ、４ｂは第２の低電源電位パ
ッド４６に電気的に接続される。第２の負荷駆動回路２
２の第１の出力端子７ａは第１の出力パッド５３に接続
され、第２の出力端子７ｂは第２の出力パッド５４に接
続される。
【００４１】従って、第２の負荷駆動回路２２を構成す
る第１および第２の差動増幅回路１０ａ、１０ｂは図７
に示す等価回路図にて示すように、差動増幅回路１００
はこの実施の形態３では１２Ｖにて駆動され、出力バッ
ファ回路２００は１２Ｖと５Ｖの差電圧である７Ｖにて
駆動される。また、第１の出力パッド５３と第２の出力
パッド５４間には、最大約７Ｖの電位差が現れて第２の
負荷３２を駆動できる。
る第１および第２の差動増幅回路１０ａ、１０ｂは図７
に示す等価回路図にて示すように、差動増幅回路１００
はこの実施の形態３では１２Ｖにて駆動され、出力バッ
ファ回路２００は１２Ｖと５Ｖの差電圧である７Ｖにて
駆動される。また、第１の出力パッド５３と第２の出力
パッド５４間には、最大約７Ｖの電位差が現れて第２の
負荷３２を駆動できる。
【００４２】２３は半導体基板ｓｕｂの表面に形成さ
れ、第３の負荷３３を駆動・制御するための第３の負荷
駆動回路で、図３に示す上記した実施の形態３における
負荷駆動回路と同じ構成をしている。第３の負荷駆動回
路２３を構成する第１および第２の差動増幅回路１０
ａ、１０ｂの差動増幅回路１００が接続される第１の高
電源電位ノード１は第１の高電源電位パッド４１に電気
的に接続され、第１の低電源電位ノード２は第１の低電
源電位パッド４２に電気的に接続される。第３の負荷駆
動回路２３を構成する第１および第２の差動増幅回路１
０ａ、１０ｂの出力バッファ回路２００が接続される第
２および第３の高電源電位ノード３ａ、３ｂは第２の高
電源電位パッド４７に電気的に接続され、第２および第
３の低電源電位ノード４ａ、４ｂは第２の低電源電位パ
ッド４８に電気的に接続される。第３の負荷駆動回路２
３の第１の出力端子７ａは第１の出力パッド５５に接続
され、第２の出力端子７ｂは第２の出力パッド５６に接
続される。
れ、第３の負荷３３を駆動・制御するための第３の負荷
駆動回路で、図３に示す上記した実施の形態３における
負荷駆動回路と同じ構成をしている。第３の負荷駆動回
路２３を構成する第１および第２の差動増幅回路１０
ａ、１０ｂの差動増幅回路１００が接続される第１の高
電源電位ノード１は第１の高電源電位パッド４１に電気
的に接続され、第１の低電源電位ノード２は第１の低電
源電位パッド４２に電気的に接続される。第３の負荷駆
動回路２３を構成する第１および第２の差動増幅回路１
０ａ、１０ｂの出力バッファ回路２００が接続される第
２および第３の高電源電位ノード３ａ、３ｂは第２の高
電源電位パッド４７に電気的に接続され、第２および第
３の低電源電位ノード４ａ、４ｂは第２の低電源電位パ
ッド４８に電気的に接続される。第３の負荷駆動回路２
３の第１の出力端子７ａは第１の出力パッド５５に接続
され、第２の出力端子７ｂは第２の出力パッド５６に接
続される。
【００４３】従って、第３の負荷駆動回路２３を構成す
る第１および第２の差動増幅回路１０ａ、１０ｂは図８
に示す等価回路図にて示すように、差動増幅回路１００
はこの実施の形態３では１２Ｖにて駆動され、出力バッ
ファ回路２００は５Ｖにて駆動される。また、第１の出
力パッド５５と第２の出力パッド５６間には、最大約５
Ｖの電位差が現れて第３の負荷３３を駆動できる。
る第１および第２の差動増幅回路１０ａ、１０ｂは図８
に示す等価回路図にて示すように、差動増幅回路１００
はこの実施の形態３では１２Ｖにて駆動され、出力バッ
ファ回路２００は５Ｖにて駆動される。また、第１の出
力パッド５５と第２の出力パッド５６間には、最大約５
Ｖの電位差が現れて第３の負荷３３を駆動できる。
【００４４】このように構成された半導体集積回路装置
にあっては、第１ないし第３の負荷３１〜３３に係ら
ず、第１ないし第３の負荷駆動回路２１〜２３を半導体
集積回路装置として組み込め、第１ないし第３の負荷３
１〜３３を第１および第２の出力パッド５１〜５６に接
続する際に、第２の高電源電位パッドおよび低電源電位
パッド４３〜４８に印加する電源電位を選択すれば、第
１ないし第３の負荷３１〜３３に応じた第１ないし第３
の負荷駆動回路２１〜２３が得られるという効果があ
る。なお、上記実施の形態３では負荷駆動回路２１〜２
３を３つのものを示したが、３つに限られるものではな
い。
にあっては、第１ないし第３の負荷３１〜３３に係ら
ず、第１ないし第３の負荷駆動回路２１〜２３を半導体
集積回路装置として組み込め、第１ないし第３の負荷３
１〜３３を第１および第２の出力パッド５１〜５６に接
続する際に、第２の高電源電位パッドおよび低電源電位
パッド４３〜４８に印加する電源電位を選択すれば、第
１ないし第３の負荷３１〜３３に応じた第１ないし第３
の負荷駆動回路２１〜２３が得られるという効果があ
る。なお、上記実施の形態３では負荷駆動回路２１〜２
３を３つのものを示したが、３つに限られるものではな
い。
【図１】 この発明の実施の形態１を示す図。
【図２】 この発明の実施の形態１を示す回路図。
【図３】 この発明の実施の形態２を示す回路図。
【図４】 この発明の実施の形態２における主要部の電
圧波形の一例を示す図。
圧波形の一例を示す図。
【図５】 この発明の実施の形態３を示す図。
【図６】 この発明の実施の形態３における第１の負荷
駆動回路２１における差動増幅回路１０の等価図。
駆動回路２１における差動増幅回路１０の等価図。
【図７】 この発明の実施の形態３における第２の負荷
駆動回路２２における差動増幅回路１０の等価図。
駆動回路２２における差動増幅回路１０の等価図。
【図８】 この発明の実施の形態３における第３の負荷
駆動回路２３における差動増幅回路１０の等価図。
駆動回路２３における差動増幅回路１０の等価図。
【図９】 従来の差動増幅回路を示す図。
１ 第１の高電源電位ノード、２ 第１の低電源電位ノ
ード、３、３ａ 第２の高電源電位ノード、４、４ａ
第２の低電源電位ノード、３ｂ 第３の高電源電位ノー
ド、４ｂ 第３の低電源電位ノード、５ 第１の入力端
子、６第２の入力端子、７、７ａ、７ｂ 出力端子、１
０ 差動増幅回路、１００ 差動増幅回路部、２００
出力バッファ回路。
ード、３、３ａ 第２の高電源電位ノード、４、４ａ
第２の低電源電位ノード、３ｂ 第３の高電源電位ノー
ド、４ｂ 第３の低電源電位ノード、５ 第１の入力端
子、６第２の入力端子、７、７ａ、７ｂ 出力端子、１
０ 差動増幅回路、１００ 差動増幅回路部、２００
出力バッファ回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】第１の発明に係る差動増
幅回路は、正の第１の電源電位が印加される第１の高電
源電位ノードと接地電位にされる第１の低電源電位ノー
ドとの間に接続され、第１の高電源電位ノードおよび上
記第１の低電源電位ノードに印加される電源電位にて駆
動され、非反転入力ノードと反転入力ノードに現れる差
電圧を増幅して出力する差動増幅回路部と、第１の電源
電位が印加される第２の高電源電位ノードと第１の電源
電位より低い第２の電源電位が印加される第２の低電源
電位ノードとの間に接続され、第２の高電源電位ノード
および第２の低電源電位ノードに印加される電源電位に
て駆動され、差動増幅回路部の出力ノードから出力され
た信号に基づいた信号を出力ノードに出力する出力バッ
ファ回路とを設けたものである。
幅回路は、正の第１の電源電位が印加される第１の高電
源電位ノードと接地電位にされる第１の低電源電位ノー
ドとの間に接続され、第１の高電源電位ノードおよび上
記第１の低電源電位ノードに印加される電源電位にて駆
動され、非反転入力ノードと反転入力ノードに現れる差
電圧を増幅して出力する差動増幅回路部と、第１の電源
電位が印加される第２の高電源電位ノードと第１の電源
電位より低い第２の電源電位が印加される第２の低電源
電位ノードとの間に接続され、第２の高電源電位ノード
および第２の低電源電位ノードに印加される電源電位に
て駆動され、差動増幅回路部の出力ノードから出力され
た信号に基づいた信号を出力ノードに出力する出力バッ
ファ回路とを設けたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】（第１の例）第１の高電源電位ノード１に
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを第２の電源電位と同じ接地電位とする。この
ように電源電位を印加した場合、差動増幅回路１０の出
力ダイナミックレンジは約０Ｖ〜約１２Ｖ（正確には、
差動増幅回路１０出力段のトランジスタ２０１及び２０
２の影響を受け、つまり、トランジスタ２０１及び２０
２のベース電位と第２の高電源電位ノード３に印加され
る第３の電源電位Ｖm、第２の低電源電位ノード４に印
加される第４の電源電位Ｖmgとの関係により、その範囲
は第２の高電源電位ノード３に印加される第３の電源電
位Ｖmと第２の低電源電位ノード４に印加される第４の
電源電位Ｖmgとの差電圧より狭くなる）である。
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを第２の電源電位と同じ接地電位とする。この
ように電源電位を印加した場合、差動増幅回路１０の出
力ダイナミックレンジは約０Ｖ〜約１２Ｖ（正確には、
差動増幅回路１０出力段のトランジスタ２０１及び２０
２の影響を受け、つまり、トランジスタ２０１及び２０
２のベース電位と第２の高電源電位ノード３に印加され
る第３の電源電位Ｖm、第２の低電源電位ノード４に印
加される第４の電源電位Ｖmgとの関係により、その範囲
は第２の高電源電位ノード３に印加される第３の電源電
位Ｖmと第２の低電源電位ノード４に印加される第４の
電源電位Ｖmgとの差電圧より狭くなる）である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】（第２の例）第１の高電源電位ノード１に
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを５Ｖとする。このように電源電位を印加した
場合、差動増幅回路１０の出力ダイナミックレンジは約
５Ｖ〜約１２Ｖ（正確には、出力ダイナミックレンジの
上限が差動増幅回路１０出力段のトランジスタ２０１の
影響を受け、トランジスタ２０１のベース電位と第２の
高電源電位ノード３に印加される第３の電源電位Ｖmと
の関係により、若干低くなる。また、出力ダイナミック
レンジの下限は差動増幅回路１０出力段のトランジスタ
２０２の飽和動作でのオン抵抗の影響を受け、第２の低
電源電位ノード４に印加される第４の電源電位Ｖmgより
わずか高くなる。）で、約７Ｖの範囲である。すなわ
ち、このように電源電位を印加した場合は、半導体集積
回路装置に印加される高い正の電源電位（１２Ｖ）より
低く、低い正の電源電位（５Ｖ）より高い電源電位が得
られる。しかも、第２の高電源電位ノード３と第２の電
源電位ノード４との間の電位差が高い正の電源電位（１
２Ｖ）より低いため、出力バッファ回路２００にて消費
される電力は、上記した第１の例より低くなる。
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを第１の電源電位Ｖbsと同じ１２Ｖと
し、第２の低電源電位ノード４に印加される第４の電源
電位Ｖmgを５Ｖとする。このように電源電位を印加した
場合、差動増幅回路１０の出力ダイナミックレンジは約
５Ｖ〜約１２Ｖ（正確には、出力ダイナミックレンジの
上限が差動増幅回路１０出力段のトランジスタ２０１の
影響を受け、トランジスタ２０１のベース電位と第２の
高電源電位ノード３に印加される第３の電源電位Ｖmと
の関係により、若干低くなる。また、出力ダイナミック
レンジの下限は差動増幅回路１０出力段のトランジスタ
２０２の飽和動作でのオン抵抗の影響を受け、第２の低
電源電位ノード４に印加される第４の電源電位Ｖmgより
わずか高くなる。）で、約７Ｖの範囲である。すなわ
ち、このように電源電位を印加した場合は、半導体集積
回路装置に印加される高い正の電源電位（１２Ｖ）より
低く、低い正の電源電位（５Ｖ）より高い電源電位が得
られる。しかも、第２の高電源電位ノード３と第２の電
源電位ノード４との間の電位差が高い正の電源電位（１
２Ｖ）より低いため、出力バッファ回路２００にて消費
される電力は、上記した第１の例より低くなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】（第３の例）第１の高電源電位ノード１に
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを５Ｖとし、第２の低電源電位ノード４
に印加される第４の電源電位Ｖmgを第２の電源電位と同
じ接地電位とする。このように電源電位を印加した場
合、差動増幅回路１０の出力ダイナミックレンジは約０
Ｖ〜約５Ｖ（正確には、出力ダイナミックレンジの上限
が差動増幅回路１０出力段のトランジスタ２０１の飽和
動作でのオン抵抗の影響を受け、第２の高電源電位ノー
ド３に印加される第３の電源電位Ｖmよりわすがに低く
なる。出力ダイナミックレンジの下限が差動増幅回路１
０出力段のトランジスタ２０２の影響を受け、トランジ
スタ２０２のベース電位と第２の低電源電位ノード４に
印加される第４の電源電位Ｖmgとの関係により、若干高
くなる）である。すなわち、このように電源電位を印加
した場合は、出力ダイナミックレンジの上限が半導体集
積回路装置に印加される低い正の電源電位（５Ｖ）より
わずかに低い値まで得られる。しかも、出力バッファ回
路２００にて消費される電力は、上記した第２の例より
低くなる。
印加される第１の電源電位Ｖbsを１２Ｖとし、第１の低
電源電位ノード２に印加される第２の電源電位を接地電
位とする。第２の高電源電位ノード３に印加される第３
の電源電位Ｖmを５Ｖとし、第２の低電源電位ノード４
に印加される第４の電源電位Ｖmgを第２の電源電位と同
じ接地電位とする。このように電源電位を印加した場
合、差動増幅回路１０の出力ダイナミックレンジは約０
Ｖ〜約５Ｖ（正確には、出力ダイナミックレンジの上限
が差動増幅回路１０出力段のトランジスタ２０１の飽和
動作でのオン抵抗の影響を受け、第２の高電源電位ノー
ド３に印加される第３の電源電位Ｖmよりわすがに低く
なる。出力ダイナミックレンジの下限が差動増幅回路１
０出力段のトランジスタ２０２の影響を受け、トランジ
スタ２０２のベース電位と第２の低電源電位ノード４に
印加される第４の電源電位Ｖmgとの関係により、若干高
くなる）である。すなわち、このように電源電位を印加
した場合は、出力ダイナミックレンジの上限が半導体集
積回路装置に印加される低い正の電源電位（５Ｖ）より
わずかに低い値まで得られる。しかも、出力バッファ回
路２００にて消費される電力は、上記した第２の例より
低くなる。
Claims (11)
- 【請求項１】 第１の高電源電位ノードと第１の低電源
電位ノードとの間に接続され、上記第１の高電源電位ノ
ードおよび上記第１の低電源電位ノードに印加される電
源電位にて駆動され、非反転入力ノードと反転入力ノー
ドに現れる差電圧を増幅して出力する差動増幅回路部、 上記第１の高電源電位ノードとは異なる第２の高電源電
位ノードと上記第１の低電源電位ノードとは異なる第２
の低電源電位ノードとの間に接続され、上記第２の高電
源電位ノードおよび上記第２の低電源電位ノードに印加
される電源電位にて駆動され、上記差動増幅回路部の出
力ノードから出力された信号に基づいた信号を出力ノー
ドに出力する出力バッファ回路を備えた差動増幅回路。 - 【請求項２】 上記第２の高電源電位ノードに印加され
る電源電位は上記第１の高電源電位ノードに印加される
電源電位とは異なる電位であることを特徴とする請求項
１記載の差動増幅回路。 - 【請求項３】 上記第２の低電源電位ノードに印加され
る電源電位は上記第１の低電源電位ノードに印加される
電源電位とは異なる電位であることを特徴とする請求項
１記載の差動増幅回路。 - 【請求項４】 上記第１の高電源電位ノードに正の第１
の電源電位が印加され、上記第１の低電源電位ノードが
接地電位にされ、 上記第２の高電源電位ノードに上記第１の電源電位が印
加され、上記第２の低電源電位ノードに上記第１の電源
電位より低い第２の電源電位が印加されることを特徴と
する請求項１記載の差動増幅回路。 - 【請求項５】 上記非反転入力ノードには入力信号が入
力され、上記反転入力端子には基準電位が印加されるこ
とを特徴とする請求項１ないし請求項３のいずれかに記
載の差動増幅回路。 - 【請求項６】 第１の電源電位が印加される第１の高電
源電位ノード、 上記第１の電源電位より低い第２の電源電位が印加され
る第１の低電源電位ノード、 上記第１の電源電位と異なる第３の電源電位が印加され
る第２の高電源電位ノード、 上記第３の電源電位より低い第４の電源電位が印加され
る第２の低電源電位ノード、 上記第１の電源電位と異なる第５の電源電位が印加され
る第３の高電源電位ノード、 上記第５の電源電位より低い第６の電源電位が印加され
る第３の低電源電位ノード、 第１の入力信号が入力される第１の入力端子、 第２の入力信号が入力される第２の入力端子、 負荷が接続される第１および第２の出力端子、 上記第１の高電源電位ノードと上記第１の低電源電位ノ
ードとの間に接続され、非反転入力ノードが上記第１の
入力端子に接続され、反転入力ノードが上記第２の入力
端子に接続される差動増幅回路部と、上記第２の高電源
電位ノードと上記第２の低電源電位ノードとの間に接続
され、入力ノードが上記差動増幅回路部の出力ノードに
接続され、出力ノードが上記第１の出力端子に接続され
る出力バッファ回路とを有する第１の差動増幅回路、 上記第１の高電源電位ノードと上記第１の低電源電位ノ
ードとの間に接続され、反転入力ノードが上記第１の入
力端子に接続され、非反転入力ノードが上記第２の入力
端子に接続される差動増幅回路部と、上記第３の高電源
電位ノードと上記第３の低電源電位ノードとの間に接続
され、入力ノードが上記差動増幅回路部の出力ノードに
接続され、出力ノードが上記第２の出力端子に接続され
る出力バッファ回路とを有する第２の差動増幅回路を備
えた負荷駆動回路。 - 【請求項７】 上記第３の電源電位と上記第５の電源電
位は同じであり、上記第４の電源電位と上記第６の電源
電位は同じであることを特徴とする請求項６記載の負荷
駆動回路。 - 【請求項８】 上記第１の電源電位は、正の電源電位で
あり、上記第２の電源電位ノードが接地電位であり、 上記第３および第５の電源電位は上記第１の電源電位と
同じであり、上記第４および上記第６の電源電位は上記
接地電位より高い正の電源電位であることを特徴とする
請求項６記載の負荷駆動回路。 - 【請求項９】 上記第１の入力信号は基準電位であるこ
とを特徴とする請求項６ないし請求項７のいずれかに記
載の負荷駆動回路。 - 【請求項１０】 上記第１の差動増幅回路における差動
増幅回路部の反転入力ノードは第１の抵抗性素子を介し
て上記第１の入力端子に接続されるとともに、非反転入
力ノードは第２の抵抗性素子を介して上記第２の入力端
子に接続され、上記第１の差動増幅回路における差動増
幅回路部の反転入力ノードと出力バッファ回路の出力ノ
ードとの間に第３の抵抗素子が接続され、出力基準電位
が印加される出力基準電位ノードと上記第１の差動増幅
回路における差動増幅回路部の非反転入力ノードとの間
に第４の抵抗性素子が接続され、 上記第２の差動増幅回路における差動増幅回路部の反転
入力ノードは第５の抵抗性素子を介して上記第２の入力
端子に接続されるとともに、非反転入力ノードは第６の
抵抗性素子を介して上記第１の入力端子に接続され、上
記第２の差動増幅回路における差動増幅回路部の反転入
力ノードと出力バッファ回路の出力ノードとの間に第７
の抵抗素子が接続され、上記出力基準電位ノードと上記
第２の差動増幅回路における差動増幅回路部の非反転入
力ノードとの間に第８の抵抗性素子が接続されることを
特徴とする請求項６ないし請求項８のいずれかに記載の
負荷駆動回路。 - 【請求項１１】 第１の抵抗性素子の抵抗値と第２の抵
抗性素子の抵抗値は同じ、第３の抵抗性素子の抵抗値と
第４の抵抗性素子の抵抗値は同じ、第５の抵抗性素子の
抵抗値と第６の抵抗性素子の抵抗値は同じ、第７の抵抗
性素子の抵抗値と第８の抵抗性素子の抵抗値は同じであ
ることを特徴とする請求項９記載の負荷駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197102A JPH1141040A (ja) | 1997-07-23 | 1997-07-23 | 差動増幅回路および負荷駆動回路 |
| US09/018,562 US6014054A (en) | 1997-07-23 | 1998-02-04 | Differential amplifier circuit and load driving circuit incorporating the differential amplifier circuit |
| TW087101875A TW429673B (en) | 1997-07-23 | 1998-02-11 | Differential amplifying circuit and load driving circuit |
| KR1019980012595A KR100294413B1 (ko) | 1997-07-23 | 1998-04-09 | 부하구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197102A JPH1141040A (ja) | 1997-07-23 | 1997-07-23 | 差動増幅回路および負荷駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141040A true JPH1141040A (ja) | 1999-02-12 |
Family
ID=16368770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9197102A Pending JPH1141040A (ja) | 1997-07-23 | 1997-07-23 | 差動増幅回路および負荷駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6014054A (ja) |
| JP (1) | JPH1141040A (ja) |
| KR (1) | KR100294413B1 (ja) |
| TW (1) | TW429673B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012165285A1 (ja) * | 2011-05-27 | 2012-12-06 | 株式会社日立製作所 | ドライバ集積化回路 |
| US10523164B2 (en) | 2017-07-18 | 2019-12-31 | Ricoh Company, Ltd. | Semiconductor integrated circuit |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3805543B2 (ja) * | 1998-11-19 | 2006-08-02 | 三菱電機株式会社 | 半導体集積回路 |
| US7239198B1 (en) * | 1998-12-14 | 2007-07-03 | Ati International Srl | Single gate oxide differential receiver and method |
| US6407591B1 (en) * | 2000-06-30 | 2002-06-18 | Intel Corporation | Self-configurable clock input buffer compatible with high-voltage single-ended and low-voltage differential clock signals |
| US6794919B1 (en) | 2000-09-29 | 2004-09-21 | Intel Corporation | Devices and methods for automatically producing a clock signal that follows the master clock signal |
| US6507223B2 (en) * | 2001-02-22 | 2003-01-14 | Sigmatel, Inc. | Differential line driver having adjustable common mode operation |
| GB2408644B (en) * | 2003-11-26 | 2007-04-25 | Wolfson Ltd | Amplifier |
| KR101772725B1 (ko) * | 2013-04-19 | 2017-08-31 | 매그나칩 반도체 유한회사 | 하프-스윙 레일-투-레일 구조의 출력 버퍼 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219803A (ja) * | 1984-04-16 | 1985-11-02 | Fuji Electric Co Ltd | 演算増幅器 |
| US5266853A (en) * | 1990-05-17 | 1993-11-30 | Kabushiki Kaisha Toshiba | Peak clipper with an expanded linear characteristic region for video signals |
| US5309039A (en) * | 1992-09-29 | 1994-05-03 | Motorola, Inc. | Power supply dependent input buffer |
-
1997
- 1997-07-23 JP JP9197102A patent/JPH1141040A/ja active Pending
-
1998
- 1998-02-04 US US09/018,562 patent/US6014054A/en not_active Expired - Fee Related
- 1998-02-11 TW TW087101875A patent/TW429673B/zh not_active IP Right Cessation
- 1998-04-09 KR KR1019980012595A patent/KR100294413B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012165285A1 (ja) * | 2011-05-27 | 2012-12-06 | 株式会社日立製作所 | ドライバ集積化回路 |
| JP2012249078A (ja) * | 2011-05-27 | 2012-12-13 | Hitachi Ltd | ドライバ集積化回路 |
| US9698783B2 (en) | 2011-05-27 | 2017-07-04 | Hitachi, Ltd. | Driver integrated circuit |
| US10523164B2 (en) | 2017-07-18 | 2019-12-31 | Ricoh Company, Ltd. | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TW429673B (en) | 2001-04-11 |
| KR100294413B1 (ko) | 2001-07-12 |
| US6014054A (en) | 2000-01-11 |
| KR19990013350A (ko) | 1999-02-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050301 |