JPH11332226A - 同期整流型ｄｃ−ｄｃコンバータ - Google Patents
同期整流型ｄｃ−ｄｃコンバータInfo
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- JPH11332226A JPH11332226A JP10127662A JP12766298A JPH11332226A JP H11332226 A JPH11332226 A JP H11332226A JP 10127662 A JP10127662 A JP 10127662A JP 12766298 A JP12766298 A JP 12766298A JP H11332226 A JPH11332226 A JP H11332226A
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
(57)【要約】
【課題】 同期整流型ＤＣ−ＤＣコンバータの同期整流
用スイッチング素子を最適に制御して効率を向上する。 【解決手段】 本発明による同期整流型ＤＣ−ＤＣコン
バータでは、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態
になるときにトランス２の２次巻線２bに発生する電圧
を電圧検出用抵抗２１、２２の接続点に発生する電圧Ｖ
3として検出し、この検出信号Ｖ3の電圧レベルが切り替
わる時点ｔ0で同期整流用ＭＯＳ-ＦＥＴ４をオフ状態か
らオン状態に切り換える。また、同期整流用ＭＯＳ-Ｆ
ＥＴ４に流れる電流の電圧降下を同期整流制御回路１４
内のコンパレータ１２の非反転入力端子及び反転入力端
子にそれぞれ入力される電圧Ｖ1、Ｖ2の差として検出
し、コンパレータ１２の出力信号Ｖ4の電圧レベルが切
り替わる時点ｔ3で同期整流用ＭＯＳ-ＦＥＴ４をオン状
態からオフ状態に切り換える。
用スイッチング素子を最適に制御して効率を向上する。 【解決手段】 本発明による同期整流型ＤＣ−ＤＣコン
バータでは、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態
になるときにトランス２の２次巻線２bに発生する電圧
を電圧検出用抵抗２１、２２の接続点に発生する電圧Ｖ
3として検出し、この検出信号Ｖ3の電圧レベルが切り替
わる時点ｔ0で同期整流用ＭＯＳ-ＦＥＴ４をオフ状態か
らオン状態に切り換える。また、同期整流用ＭＯＳ-Ｆ
ＥＴ４に流れる電流の電圧降下を同期整流制御回路１４
内のコンパレータ１２の非反転入力端子及び反転入力端
子にそれぞれ入力される電圧Ｖ1、Ｖ2の差として検出
し、コンパレータ１２の出力信号Ｖ4の電圧レベルが切
り替わる時点ｔ3で同期整流用ＭＯＳ-ＦＥＴ４をオン状
態からオフ状態に切り換える。
Description
【０００１】
【発明の属する技術分野】本発明は同期整流型ＤＣ−Ｄ
Ｃコンバータ、特に同期整流用スイッチング素子を最適
に制御して効率の向上を図った同期整流型ＤＣ−ＤＣコ
ンバータに関するものである。
Ｃコンバータ、特に同期整流用スイッチング素子を最適
に制御して効率の向上を図った同期整流型ＤＣ−ＤＣコ
ンバータに関するものである。
【０００２】
【従来の技術】低出力電圧のＤＣ−ＤＣコンバータの出
力整流回路には従来から一般にショットキ・バリア・ダ
イオード（ＳＢＤ）等のダイオード整流器が使用されて
いるが、ダイオード整流器のオフセット電圧のために導
通時の電力損失が大きくなり、効率低下の原因となって
いる。このため、出力整流回路に導通時の電気抵抗が低
くかつオフセット電圧のないＭＯＳ-ＦＥＴ等のスイッ
チング素子を同期整流器として使用して、効率の改善を
図った同期整流型ＤＣ−ＤＣコンバータが提案されてい
る。例えば、図３に示す同期整流型ＤＣ−ＤＣコンバー
タは、バッテリ又はコンデンサ入力型整流回路等の直流
電源１と、直流電源１の両端に直列接続されたトランス
２の１次巻線２a及び主スイッチング素子としてのＭＯ
Ｓ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁
気結合される２次巻線２bと直列に接続された同期整流
用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ
４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-
ＦＥＴ４の直列回路の両端に接続された平滑回路として
の平滑コンデンサ５とを備えている。図３において、４
aは同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース間に
存在する寄生ダイオードを示し、等価的に同期整流用Ｍ
ＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続
される。トランス２の２次巻線２bの両端には抵抗６〜
９が接続され、抵抗６、７の接続点がダイオード１０を
介して同期整流用ＭＯＳ-ＦＥＴ４のドレイン端子に接
続され、抵抗８、９の接続点がダイオード１１を介して
同期整流用ＭＯＳ-ＦＥＴ４のソース端子に接続されて
いる。抵抗６、７の接続点の電圧Ｖ1及び抵抗８、９の
接続点の電圧Ｖ2はそれぞれコンパレータ１２の反転入
力端子及び非反転入力端子に入力されて比較され、コン
パレータ１２の比較出力端子からパルス信号が出力され
る。コンパレータ１２の出力信号はプルアップ用抵抗１
３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に
同期整流制御信号ＶG2として付与され、同期整流用ＭＯ
Ｓ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗６〜
９及びダイオード１０、１１及びコンパレータ１２及び
プルアップ用抵抗１３は同期整流用ＭＯＳ-ＦＥＴ４の
同期整流制御回路１４を構成する。
力整流回路には従来から一般にショットキ・バリア・ダ
イオード（ＳＢＤ）等のダイオード整流器が使用されて
いるが、ダイオード整流器のオフセット電圧のために導
通時の電力損失が大きくなり、効率低下の原因となって
いる。このため、出力整流回路に導通時の電気抵抗が低
くかつオフセット電圧のないＭＯＳ-ＦＥＴ等のスイッ
チング素子を同期整流器として使用して、効率の改善を
図った同期整流型ＤＣ−ＤＣコンバータが提案されてい
る。例えば、図３に示す同期整流型ＤＣ−ＤＣコンバー
タは、バッテリ又はコンデンサ入力型整流回路等の直流
電源１と、直流電源１の両端に直列接続されたトランス
２の１次巻線２a及び主スイッチング素子としてのＭＯ
Ｓ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁
気結合される２次巻線２bと直列に接続された同期整流
用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ
４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-
ＦＥＴ４の直列回路の両端に接続された平滑回路として
の平滑コンデンサ５とを備えている。図３において、４
aは同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース間に
存在する寄生ダイオードを示し、等価的に同期整流用Ｍ
ＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続
される。トランス２の２次巻線２bの両端には抵抗６〜
９が接続され、抵抗６、７の接続点がダイオード１０を
介して同期整流用ＭＯＳ-ＦＥＴ４のドレイン端子に接
続され、抵抗８、９の接続点がダイオード１１を介して
同期整流用ＭＯＳ-ＦＥＴ４のソース端子に接続されて
いる。抵抗６、７の接続点の電圧Ｖ1及び抵抗８、９の
接続点の電圧Ｖ2はそれぞれコンパレータ１２の反転入
力端子及び非反転入力端子に入力されて比較され、コン
パレータ１２の比較出力端子からパルス信号が出力され
る。コンパレータ１２の出力信号はプルアップ用抵抗１
３を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に
同期整流制御信号ＶG2として付与され、同期整流用ＭＯ
Ｓ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗６〜
９及びダイオード１０、１１及びコンパレータ１２及び
プルアップ用抵抗１３は同期整流用ＭＯＳ-ＦＥＴ４の
同期整流制御回路１４を構成する。
【０００３】また、平滑コンデンサ５の両端とＭＯＳ-
ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の
両端に接続される負荷１５に供給される直流出力電圧Ｖ
Oに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御
パルス信号ＶG1のパルス幅を制御することによりＭＯＳ
-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路
１６が設けられている。定電圧制御回路１６は、出力電
圧値を規定する基準電圧ＶRを発生する基準電源１７
と、直流出力電圧ＶO及び基準電源１７の基準電圧ＶRを
比較してその差分に応じた電圧を出力する誤差増幅器１
８と、誤差増幅器１８の出力により駆動される発光部１
９a及び発光部１９aの光出力に応じて自身に流れる電流
を制御する受光部１９bからなるフォトカプラ１９と、
ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信
号ＶG1のパルス幅をフォトカプラ１９の受光部１９bに
流れる電流に応じて制御するＰＷＭ変調回路２０とから
構成されている。ＰＷＭ変調回路２０は、フォトカプラ
１９の発光部１９aの光出力が増加して受光部１９bに流
れる電流が増加し、受光部１９bのコレクタ−エミッタ
間の電圧が低下するときに制御パルス信号ＶG1のパルス
幅を狭める動作をし、フォトカプラ１９の発光部１９a
の光出力が減少して受光部１９bに流れる電流が減少
し、受光部１９bのコレクタ−エミッタ間の電圧が上昇
するときに制御パルス信号ＶG1のパルス幅を広げる動作
をする。
ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の
両端に接続される負荷１５に供給される直流出力電圧Ｖ
Oに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御
パルス信号ＶG1のパルス幅を制御することによりＭＯＳ
-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路
１６が設けられている。定電圧制御回路１６は、出力電
圧値を規定する基準電圧ＶRを発生する基準電源１７
と、直流出力電圧ＶO及び基準電源１７の基準電圧ＶRを
比較してその差分に応じた電圧を出力する誤差増幅器１
８と、誤差増幅器１８の出力により駆動される発光部１
９a及び発光部１９aの光出力に応じて自身に流れる電流
を制御する受光部１９bからなるフォトカプラ１９と、
ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信
号ＶG1のパルス幅をフォトカプラ１９の受光部１９bに
流れる電流に応じて制御するＰＷＭ変調回路２０とから
構成されている。ＰＷＭ変調回路２０は、フォトカプラ
１９の発光部１９aの光出力が増加して受光部１９bに流
れる電流が増加し、受光部１９bのコレクタ−エミッタ
間の電圧が低下するときに制御パルス信号ＶG1のパルス
幅を狭める動作をし、フォトカプラ１９の発光部１９a
の光出力が減少して受光部１９bに流れる電流が減少
し、受光部１９bのコレクタ−エミッタ間の電圧が上昇
するときに制御パルス信号ＶG1のパルス幅を広げる動作
をする。
【０００４】図３に示す同期整流型ＤＣ−ＤＣコンバー
タの主回路の動作は次の通りである。定電圧制御回路１
６内のＰＷＭ変調回路２０から図４(Ｂ)に示す制御パル
ス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-ＦＥＴ
３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３
のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すよ
うに直流電源１の直流入力電圧Ｅに等しくなる。このと
き、トランス２の２次巻線２bに逆起電力が発生して同
期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが順バイ
アスされ、２次側回路に図４(Ｃ)に示す電流Ｉ0が流れ
てその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線２bの電
圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々
に減少して行く。２次側回路に流れる電流Ｉ0により、
同期整流制御回路１４内の抵抗６、７及び抵抗８、９の
それぞれの接続点に図４(Ｄ)に示す電圧Ｖ1、Ｖ2が発生
し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2において同電位
となる。図４(Ｄ)に示す各電圧Ｖ1、Ｖ2は、コンパレー
タ１２の反転入力端子及び非反転入力端子にそれぞれ入
力され、時刻ｔ1においてコンパレータ１２からプルア
ップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４の
ゲート端子に付与される同期整流制御信号ＶG2が図４
(Ｅ)に示すように高レベルとなる。これにより、同期整
流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の
２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コ
ンデンサ５を介して負荷１５に直流出力が供給される。
時刻ｔ3において、図４(Ｃ)に示すように２次側回路に
流れる電流Ｉ0が０になり、コンパレータ１２の反転入
力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ
1、Ｖ2が図４(Ｄ)に示すようになると、コンパレータ１
２からプルアップ用抵抗１３を介して同期整流用ＭＯＳ
-ＦＥＴ４のゲート端子に付与される同期整流制御信号
ＶG2が図４(Ｅ)に示すように高レベルから低レベルとな
り、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態となる。こ
のとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充
電された平滑コンデンサ５の電荷が負荷１５に供給され
る。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電
圧ＶDS1が図４(Ａ)に示すように直流入力電圧Ｅから減
少して行き、時刻ｔ4において図４(Ｂ)に示すようにＭ
ＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信
号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ
３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３
のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すよ
うに０Ｖとなる。
タの主回路の動作は次の通りである。定電圧制御回路１
６内のＰＷＭ変調回路２０から図４(Ｂ)に示す制御パル
ス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-ＦＥＴ
３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３
のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すよ
うに直流電源１の直流入力電圧Ｅに等しくなる。このと
き、トランス２の２次巻線２bに逆起電力が発生して同
期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが順バイ
アスされ、２次側回路に図４(Ｃ)に示す電流Ｉ0が流れ
てその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線２bの電
圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々
に減少して行く。２次側回路に流れる電流Ｉ0により、
同期整流制御回路１４内の抵抗６、７及び抵抗８、９の
それぞれの接続点に図４(Ｄ)に示す電圧Ｖ1、Ｖ2が発生
し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2において同電位
となる。図４(Ｄ)に示す各電圧Ｖ1、Ｖ2は、コンパレー
タ１２の反転入力端子及び非反転入力端子にそれぞれ入
力され、時刻ｔ1においてコンパレータ１２からプルア
ップ用抵抗１３を介して同期整流用ＭＯＳ-ＦＥＴ４の
ゲート端子に付与される同期整流制御信号ＶG2が図４
(Ｅ)に示すように高レベルとなる。これにより、同期整
流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の
２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コ
ンデンサ５を介して負荷１５に直流出力が供給される。
時刻ｔ3において、図４(Ｃ)に示すように２次側回路に
流れる電流Ｉ0が０になり、コンパレータ１２の反転入
力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ
1、Ｖ2が図４(Ｄ)に示すようになると、コンパレータ１
２からプルアップ用抵抗１３を介して同期整流用ＭＯＳ
-ＦＥＴ４のゲート端子に付与される同期整流制御信号
ＶG2が図４(Ｅ)に示すように高レベルから低レベルとな
り、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態となる。こ
のとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充
電された平滑コンデンサ５の電荷が負荷１５に供給され
る。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電
圧ＶDS1が図４(Ａ)に示すように直流入力電圧Ｅから減
少して行き、時刻ｔ4において図４(Ｂ)に示すようにＭ
ＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信
号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ
３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３
のドレイン−ソース間の電圧ＶDS1が図４(Ａ)に示すよ
うに０Ｖとなる。
【０００５】また、図３に示す同期整流型ＤＣ−ＤＣコ
ンバータの定電圧制御動作は次の通りである。例えば、
負荷１５が軽負荷状態となり直流出力電圧ＶOが上昇す
ると、誤差増幅器１８の出力電圧が増加してフォトカプ
ラ１９の発光部１９aの光出力が増加する。これに従っ
て、フォトカプラ１９の受光部１９bに流れる電流が増
加し、受光部１９bのコレクタ−エミッタ間の電圧が低
下する。これにより、ＰＷＭ変調回路２０からＭＯＳ-
ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が
短くなるので直流出力電圧ＶOが低下する。前記とは逆
に、負荷１５が過負荷状態となり直流出力電圧ＶOが低
下すると、誤差増幅器１８の出力電圧が減少してフォト
カプラ１９の発光部１９aの光出力が減少する。これに
従って、フォトカプラ１９の受光部１９bに流れる電流
が減少し、受光部１９bのコレクタ−エミッタ間の電圧
が上昇する。これにより、ＰＷＭ変調回路２０からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期
間が長くなるので直流出力電圧ＶOが上昇する。以上の
動作により、図３に示す同期整流型ＤＣ−ＤＣコンバー
タの直流出力電圧ＶOが一定値に制御され、負荷１５に
定電圧の直流出力が供給される。
ンバータの定電圧制御動作は次の通りである。例えば、
負荷１５が軽負荷状態となり直流出力電圧ＶOが上昇す
ると、誤差増幅器１８の出力電圧が増加してフォトカプ
ラ１９の発光部１９aの光出力が増加する。これに従っ
て、フォトカプラ１９の受光部１９bに流れる電流が増
加し、受光部１９bのコレクタ−エミッタ間の電圧が低
下する。これにより、ＰＷＭ変調回路２０からＭＯＳ-
ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が
短くなるので直流出力電圧ＶOが低下する。前記とは逆
に、負荷１５が過負荷状態となり直流出力電圧ＶOが低
下すると、誤差増幅器１８の出力電圧が減少してフォト
カプラ１９の発光部１９aの光出力が減少する。これに
従って、フォトカプラ１９の受光部１９bに流れる電流
が減少し、受光部１９bのコレクタ−エミッタ間の電圧
が上昇する。これにより、ＰＷＭ変調回路２０からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期
間が長くなるので直流出力電圧ＶOが上昇する。以上の
動作により、図３に示す同期整流型ＤＣ−ＤＣコンバー
タの直流出力電圧ＶOが一定値に制御され、負荷１５に
定電圧の直流出力が供給される。
【０００６】
【発明が解決しようとする課題】ところで、図３に示す
従来の同期整流型ＤＣ−ＤＣコンバータでは、同期整流
用ＭＯＳ-ＦＥＴ４に流れる電流に対応する電圧降下を
同期整流制御回路１４内のコンパレータ１２の反転入力
端子及び非反転入力端子にそれぞれ入力される電圧
Ｖ1、Ｖ2の差として検出し、コンパレータ１２からプル
アップ用抵抗１３を介して出力される同期整流制御信号
ＶG2により同期整流用ＭＯＳ-ＦＥＴ４をオン・オフ制
御している。このため、コンパレータ１２の入出力特性
が理想的な場合は特に問題ないが、実際に使用されるコ
ンパレータには応答遅れがあるため、同期整流用ＭＯＳ
-ＦＥＴ４のゲート端子に付与する同期整流制御信号Ｖ
G2の立ち上がり及び立ち下がりにそれぞれ遅れ時間ｔ1
−ｔ0＝Δｔ1、ｔ3−ｔ2＝Δｔ2が生ずる。同期整流制
御信号ＶG2の立ち下がりに遅れ時間Δｔ2が生ずると、
２次側回路に流れる電流Ｉ0の極性が反転して２次側か
ら１次側に回生電流が流れるが、この場合はコンパレー
タ１２の閾値電圧を低く調整することにより比較的容易
に解消できる。また、このときに同期整流用ＭＯＳ-Ｆ
ＥＴ４に流れる電流値も０に極めて近いため、回生電流
による影響は少ない。しかしながら、同期整流制御信号
ＶG2の立ち上がりに遅れ時間Δｔ1が生じると、オフ状
態にある同期整流用ＭＯＳ-ＦＥＴ４のオン状態に切り
換わる時間が遅れ、同期整流方式の効果が最も顕著に表
れる２次側回路に流れる電流Ｉ0（図４(Ｃ)）の下がり
勾配のピーク部分が無効となる。したがって、同期整流
制御回路１４内のコンパレータ１２の応答遅れにより、
同期整流用ＭＯＳ-ＦＥＴ４のオン開始の時間が遅れて
無効電力を生じ、同期整流型ＤＣ−ＤＣコンバータの効
率が低下する欠点があった。
従来の同期整流型ＤＣ−ＤＣコンバータでは、同期整流
用ＭＯＳ-ＦＥＴ４に流れる電流に対応する電圧降下を
同期整流制御回路１４内のコンパレータ１２の反転入力
端子及び非反転入力端子にそれぞれ入力される電圧
Ｖ1、Ｖ2の差として検出し、コンパレータ１２からプル
アップ用抵抗１３を介して出力される同期整流制御信号
ＶG2により同期整流用ＭＯＳ-ＦＥＴ４をオン・オフ制
御している。このため、コンパレータ１２の入出力特性
が理想的な場合は特に問題ないが、実際に使用されるコ
ンパレータには応答遅れがあるため、同期整流用ＭＯＳ
-ＦＥＴ４のゲート端子に付与する同期整流制御信号Ｖ
G2の立ち上がり及び立ち下がりにそれぞれ遅れ時間ｔ1
−ｔ0＝Δｔ1、ｔ3−ｔ2＝Δｔ2が生ずる。同期整流制
御信号ＶG2の立ち下がりに遅れ時間Δｔ2が生ずると、
２次側回路に流れる電流Ｉ0の極性が反転して２次側か
ら１次側に回生電流が流れるが、この場合はコンパレー
タ１２の閾値電圧を低く調整することにより比較的容易
に解消できる。また、このときに同期整流用ＭＯＳ-Ｆ
ＥＴ４に流れる電流値も０に極めて近いため、回生電流
による影響は少ない。しかしながら、同期整流制御信号
ＶG2の立ち上がりに遅れ時間Δｔ1が生じると、オフ状
態にある同期整流用ＭＯＳ-ＦＥＴ４のオン状態に切り
換わる時間が遅れ、同期整流方式の効果が最も顕著に表
れる２次側回路に流れる電流Ｉ0（図４(Ｃ)）の下がり
勾配のピーク部分が無効となる。したがって、同期整流
制御回路１４内のコンパレータ１２の応答遅れにより、
同期整流用ＭＯＳ-ＦＥＴ４のオン開始の時間が遅れて
無効電力を生じ、同期整流型ＤＣ−ＤＣコンバータの効
率が低下する欠点があった。
【０００７】そこで、本発明は同期整流用スイッチング
素子を最適に制御して効率を向上できる同期整流型ＤＣ
−ＤＣコンバータを提供することを目的とする。
素子を最適に制御して効率を向上できる同期整流型ＤＣ
−ＤＣコンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による同期整流型
ＤＣ−ＤＣコンバータは、直流電源の両端に直列に接続
されたトランスの１次巻線及び主スイッチング素子と、
前記トランスの２次巻線と直列に接続された同期整流用
スイッチング素子と、前記２次巻線及び前記同期整流用
スイッチング素子の直列回路の両端に接続された平滑回
路とを備え、前記主スイッチング素子のオン・オフ動作
により前記同期整流用スイッチング素子に流れる電流の
電圧降下を検出しかつ該検出値に応じて前記同期整流用
スイッチング素子をオン・オフ制御すると共に、前記平
滑回路の出力電圧に応じて前記主スイッチング素子をオ
ン・オフ制御することにより、前記トランスの２次巻線
から前記平滑回路を介して負荷に定電圧の直流出力を供
給する。この同期整流型ＤＣ−ＤＣコンバータでは、前
記トランスの２次巻線に発生する電圧を検出する電圧検
出手段と、該電圧検出手段の検出電圧により前記同期整
流用スイッチング素子をオフ状態からオン状態に切り換
えかつ前記同期整流用スイッチング素子に流れる電流の
電圧降下の検出値により前記同期整流用スイッチング素
子をオン状態からオフ状態に切り換える同期整流制御回
路とを設けている。主スイッチング素子のオン・オフ動
作によりトランスの２次巻線に発生する電圧が電圧検出
手段により検出され、電圧検出手段の検出電圧により同
期整流用スイッチング素子がオフ状態からオン状態とな
る。また、同期整流用スイッチング素子がオン状態のと
きに同期整流用スイッチング素子に流れる電流の電圧降
下の検出値により、同期整流用スイッチング素子がオン
状態からオフ状態となる。これにより、主スイッチング
素子のターンオフ又はターンオン時に同期整流用スイッ
チング素子を瞬時にオン状態にすることができるので、
同期整流用スイッチング素子のオン開始時間の遅れによ
り無効電力を生じない。したがって、同期整流用スイッ
チング素子を最適に制御して同期整流型ＤＣ−ＤＣコン
バータの効率を向上することが可能となる。
ＤＣ−ＤＣコンバータは、直流電源の両端に直列に接続
されたトランスの１次巻線及び主スイッチング素子と、
前記トランスの２次巻線と直列に接続された同期整流用
スイッチング素子と、前記２次巻線及び前記同期整流用
スイッチング素子の直列回路の両端に接続された平滑回
路とを備え、前記主スイッチング素子のオン・オフ動作
により前記同期整流用スイッチング素子に流れる電流の
電圧降下を検出しかつ該検出値に応じて前記同期整流用
スイッチング素子をオン・オフ制御すると共に、前記平
滑回路の出力電圧に応じて前記主スイッチング素子をオ
ン・オフ制御することにより、前記トランスの２次巻線
から前記平滑回路を介して負荷に定電圧の直流出力を供
給する。この同期整流型ＤＣ−ＤＣコンバータでは、前
記トランスの２次巻線に発生する電圧を検出する電圧検
出手段と、該電圧検出手段の検出電圧により前記同期整
流用スイッチング素子をオフ状態からオン状態に切り換
えかつ前記同期整流用スイッチング素子に流れる電流の
電圧降下の検出値により前記同期整流用スイッチング素
子をオン状態からオフ状態に切り換える同期整流制御回
路とを設けている。主スイッチング素子のオン・オフ動
作によりトランスの２次巻線に発生する電圧が電圧検出
手段により検出され、電圧検出手段の検出電圧により同
期整流用スイッチング素子がオフ状態からオン状態とな
る。また、同期整流用スイッチング素子がオン状態のと
きに同期整流用スイッチング素子に流れる電流の電圧降
下の検出値により、同期整流用スイッチング素子がオン
状態からオフ状態となる。これにより、主スイッチング
素子のターンオフ又はターンオン時に同期整流用スイッ
チング素子を瞬時にオン状態にすることができるので、
同期整流用スイッチング素子のオン開始時間の遅れによ
り無効電力を生じない。したがって、同期整流用スイッ
チング素子を最適に制御して同期整流型ＤＣ−ＤＣコン
バータの効率を向上することが可能となる。
【０００９】本発明の実施形態では、前記同期整流用ス
イッチング素子及び前記電圧検出手段及び前記同期整流
制御回路は集積回路体に形成されかつ前記トランスの２
次巻線と前記平滑回路との間に接続される。したがっ
て、同期整流用スイッチング素子及び電圧検出手段及び
同期整流制御回路をハイブリッドＩＣ（混成集積回路）
又はインテリジェントＩＣ（インテリジェント集積回
路）等の集積回路体に形成して既存のＤＣ−ＤＣコンバ
ータのトランスの２次巻線と平滑回路との間に接続する
ことにより、容易に高効率の同期整流型ＤＣ−ＤＣコン
バータを構成することが可能となる。
イッチング素子及び前記電圧検出手段及び前記同期整流
制御回路は集積回路体に形成されかつ前記トランスの２
次巻線と前記平滑回路との間に接続される。したがっ
て、同期整流用スイッチング素子及び電圧検出手段及び
同期整流制御回路をハイブリッドＩＣ（混成集積回路）
又はインテリジェントＩＣ（インテリジェント集積回
路）等の集積回路体に形成して既存のＤＣ−ＤＣコンバ
ータのトランスの２次巻線と平滑回路との間に接続する
ことにより、容易に高効率の同期整流型ＤＣ−ＤＣコン
バータを構成することが可能となる。
【００１０】
【発明の実施の形態】以下、本発明による同期整流型Ｄ
Ｃ−ＤＣコンバータの一実施形態を図１及び図２に基づ
いて説明する。但し、図１では図３に示す箇所と同一の
部分には同一の符号を付し、その説明を省略する。本実
施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示
すように、図５に示す同期整流型ＤＣ−ＤＣコンバータ
において、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソ
ース端子間に電圧検出手段としての電圧検出用抵抗２
１、２２を接続し、同期整流制御回路１４内のコンパレ
ータ１２の比較出力端子と同期整流用ＭＯＳ-ＦＥＴ４
のゲート端子との間にＮＯＴゲート２３、ダイオード２
４、抵抗２５、コンデンサ２６、ＮＯＲゲート２７及び
ＯＲゲート２８から構成される制御信号形成回路２９を
接続し、電圧検出用抵抗２１、２２の接続点を制御信号
形成回路２９内のＮＯＲゲート２７の一方の入力端子に
接続し、抵抗６、７の接続点の接続先をコンパレータ１
２の非反転入力端子に変更し、抵抗８、９の接続点の接
続先をコンパレータ１２の反転入力端子に変更したもの
である。また、本実施形態における同期整流用ＭＯＳ-
ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２
１、２２及び制御信号形成回路２９は、破線Ａ、Ｂ、Ｃ
で包囲された部分を３端子とするハイブリッドＩＣ又は
インテリジェントＩＣとして形成されている。その他の
回路構成は、図３の同期整流型ＤＣ−ＤＣコンバータと
略同一である。
Ｃ−ＤＣコンバータの一実施形態を図１及び図２に基づ
いて説明する。但し、図１では図３に示す箇所と同一の
部分には同一の符号を付し、その説明を省略する。本実
施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示
すように、図５に示す同期整流型ＤＣ−ＤＣコンバータ
において、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソ
ース端子間に電圧検出手段としての電圧検出用抵抗２
１、２２を接続し、同期整流制御回路１４内のコンパレ
ータ１２の比較出力端子と同期整流用ＭＯＳ-ＦＥＴ４
のゲート端子との間にＮＯＴゲート２３、ダイオード２
４、抵抗２５、コンデンサ２６、ＮＯＲゲート２７及び
ＯＲゲート２８から構成される制御信号形成回路２９を
接続し、電圧検出用抵抗２１、２２の接続点を制御信号
形成回路２９内のＮＯＲゲート２７の一方の入力端子に
接続し、抵抗６、７の接続点の接続先をコンパレータ１
２の非反転入力端子に変更し、抵抗８、９の接続点の接
続先をコンパレータ１２の反転入力端子に変更したもの
である。また、本実施形態における同期整流用ＭＯＳ-
ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗２
１、２２及び制御信号形成回路２９は、破線Ａ、Ｂ、Ｃ
で包囲された部分を３端子とするハイブリッドＩＣ又は
インテリジェントＩＣとして形成されている。その他の
回路構成は、図３の同期整流型ＤＣ−ＤＣコンバータと
略同一である。
【００１１】次に、図１に示す同期整流型ＤＣ−ＤＣコ
ンバータの主回路の動作について説明する。定電圧制御
回路１６内のＰＷＭ変調回路２０から図２(Ｂ)に示す制
御パルス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-
ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-Ｆ
ＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に
示すように直流電源１の直流入力電圧Ｅに等しくなる。
このとき、トランス２の２次巻線２bに逆起電力が発生
して同期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが
順バイアスされ、２次側回路に図２(Ｃ)に示す電流Ｉ0
が流れてその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線
２bの電圧、ＬS：２次巻線２bのインダクタンス）の比
率で徐々に減少して行く。２次側回路に流れる電流Ｉ0
により、同期整流制御回路１４内の抵抗６、７及び抵抗
８、９のそれぞれの接続点に図２(Ｄ)に示す電圧Ｖ1、
Ｖ2が発生し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2におい
て同電位となる。一方、トランス２の２次巻線２bに発
生する電圧は、図２(Ｅ)に示す電圧検出用抵抗２１、２
２の接続点の電圧Ｖ3として検出される。図２(Ｄ)に示
す各電圧Ｖ1、Ｖ2は、コンパレータ１２の非反転入力端
子及び反転入力端子にそれぞれ入力され、比較出力端子
から図２(Ｆ)に示す時刻ｔ0からΔｔ1＝ｔ1−ｔ0だけ遅
れたパルス信号Ｖ4が出力される。コンパレータ１２の
比較出力端子から出力されるパルス信号Ｖ4は、制御信
号形成回路２９内のＮＯＴゲート２３により反転されて
図２(Ｇ)に示す反転パルス信号−Ｖ4となり、更にこの
反転パルス信号−Ｖ4はダイオード２４、抵抗２５及び
コンデンサ２６により図２(Ｈ)に示すような立ち下がり
部分が緩やかな信号Ｖ5となる。図２(Ｈ)に示す信号Ｖ5
は図２(Ｅ)に示す電圧Ｖ3と共にＮＯＲゲート２７に入
力され、ＮＯＲゲート２７から図２(Ｉ)に示す否定論理
和信号Ｖ6が出力される。ＮＯＲゲート２７から出力さ
れる否定論理和信号Ｖ6は図２(Ｇ)に示す反転パルス信
号−Ｖ4と共にＯＲゲート２８に入力され、ＯＲゲート
２８からそれらの論理和信号が出力される。ＯＲゲート
２８から出力される論理和信号は、同期整流制御信号Ｖ
G2として同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付
与され、図２(Ｊ)に示すように時刻ｔ0において高レベ
ルとなる。これにより、時刻ｔ0において同期整流用Ｍ
ＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻
線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデン
サ５を介して負荷１５に直流出力が供給される。
ンバータの主回路の動作について説明する。定電圧制御
回路１６内のＰＷＭ変調回路２０から図２(Ｂ)に示す制
御パルス信号ＶG1が付与され、時刻ｔ0においてＭＯＳ-
ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-Ｆ
ＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に
示すように直流電源１の直流入力電圧Ｅに等しくなる。
このとき、トランス２の２次巻線２bに逆起電力が発生
して同期整流用ＭＯＳ-ＦＥＴ４の寄生ダイオード４aが
順バイアスされ、２次側回路に図２(Ｃ)に示す電流Ｉ0
が流れてその最大値Ｉ0PからＶS／ＬS（ＶS：２次巻線
２bの電圧、ＬS：２次巻線２bのインダクタンス）の比
率で徐々に減少して行く。２次側回路に流れる電流Ｉ0
により、同期整流制御回路１４内の抵抗６、７及び抵抗
８、９のそれぞれの接続点に図２(Ｄ)に示す電圧Ｖ1、
Ｖ2が発生し、これらの各電圧Ｖ1、Ｖ2は時刻ｔ2におい
て同電位となる。一方、トランス２の２次巻線２bに発
生する電圧は、図２(Ｅ)に示す電圧検出用抵抗２１、２
２の接続点の電圧Ｖ3として検出される。図２(Ｄ)に示
す各電圧Ｖ1、Ｖ2は、コンパレータ１２の非反転入力端
子及び反転入力端子にそれぞれ入力され、比較出力端子
から図２(Ｆ)に示す時刻ｔ0からΔｔ1＝ｔ1−ｔ0だけ遅
れたパルス信号Ｖ4が出力される。コンパレータ１２の
比較出力端子から出力されるパルス信号Ｖ4は、制御信
号形成回路２９内のＮＯＴゲート２３により反転されて
図２(Ｇ)に示す反転パルス信号−Ｖ4となり、更にこの
反転パルス信号−Ｖ4はダイオード２４、抵抗２５及び
コンデンサ２６により図２(Ｈ)に示すような立ち下がり
部分が緩やかな信号Ｖ5となる。図２(Ｈ)に示す信号Ｖ5
は図２(Ｅ)に示す電圧Ｖ3と共にＮＯＲゲート２７に入
力され、ＮＯＲゲート２７から図２(Ｉ)に示す否定論理
和信号Ｖ6が出力される。ＮＯＲゲート２７から出力さ
れる否定論理和信号Ｖ6は図２(Ｇ)に示す反転パルス信
号−Ｖ4と共にＯＲゲート２８に入力され、ＯＲゲート
２８からそれらの論理和信号が出力される。ＯＲゲート
２８から出力される論理和信号は、同期整流制御信号Ｖ
G2として同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付
与され、図２(Ｊ)に示すように時刻ｔ0において高レベ
ルとなる。これにより、時刻ｔ0において同期整流用Ｍ
ＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻
線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデン
サ５を介して負荷１５に直流出力が供給される。
【００１２】時刻ｔ3において、図２(Ｃ)に示すように
２次側回路に流れる電流Ｉ0が０になり、コンパレータ
１２の非反転入力端子及び反転入力端子にそれぞれ入力
される電圧Ｖ1、Ｖ2が図２(Ｄ)に示すようになると、コ
ンパレータ１２から出力されるパルス信号Ｖ4が図２
(Ｆ)に示すように低レベルから高レベルとなる。これと
同時に、電圧検出用抵抗２１、２２の接続点における電
圧Ｖ3が図２(Ｅ)に示すように低レベルから高レベルと
なる。このときの反転パルス信号−Ｖ4、ＮＯＲゲート
２７に入力される信号Ｖ5及びＮＯＲゲート２７から出
力される否定論理和信号Ｖ6の電圧波形をそれぞれ図２
(Ｇ)、(Ｈ)及び(Ｉ)に示す。これにより、同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2が図２(Ｊ)に示すように高レベルから低レベル
となり、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態とな
る。このとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間
中に充電された平滑コンデンサ５の電荷が負荷１５に供
給される。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース
間の電圧ＶDS1が図２(Ａ)に示すように直流入力電圧Ｅ
から減少して行き、時刻ｔ4において図２(Ｂ)に示すよ
うにＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パ
ルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-
ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-Ｆ
ＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に
示すように０Ｖとなる。なお、図１に示す同期整流型Ｄ
Ｃ−ＤＣコンバータの定電圧制御動作は先述の図３に示
す場合と略同様であるので説明は省略する。
２次側回路に流れる電流Ｉ0が０になり、コンパレータ
１２の非反転入力端子及び反転入力端子にそれぞれ入力
される電圧Ｖ1、Ｖ2が図２(Ｄ)に示すようになると、コ
ンパレータ１２から出力されるパルス信号Ｖ4が図２
(Ｆ)に示すように低レベルから高レベルとなる。これと
同時に、電圧検出用抵抗２１、２２の接続点における電
圧Ｖ3が図２(Ｅ)に示すように低レベルから高レベルと
なる。このときの反転パルス信号−Ｖ4、ＮＯＲゲート
２７に入力される信号Ｖ5及びＮＯＲゲート２７から出
力される否定論理和信号Ｖ6の電圧波形をそれぞれ図２
(Ｇ)、(Ｈ)及び(Ｉ)に示す。これにより、同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2が図２(Ｊ)に示すように高レベルから低レベル
となり、同期整流用ＭＯＳ-ＦＥＴ４がオフ状態とな
る。このとき、同期整流用ＭＯＳ-ＦＥＴ４のオン期間
中に充電された平滑コンデンサ５の電荷が負荷１５に供
給される。また、ＭＯＳ-ＦＥＴ３のドレイン−ソース
間の電圧ＶDS1が図２(Ａ)に示すように直流入力電圧Ｅ
から減少して行き、時刻ｔ4において図２(Ｂ)に示すよ
うにＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パ
ルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-
ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-Ｆ
ＥＴ３のドレイン−ソース間の電圧ＶDS1が図２(Ａ)に
示すように０Ｖとなる。なお、図１に示す同期整流型Ｄ
Ｃ−ＤＣコンバータの定電圧制御動作は先述の図３に示
す場合と略同様であるので説明は省略する。
【００１３】図１に示す実施形態の同期整流型ＤＣ−Ｄ
Ｃコンバータでは、ＭＯＳ-ＦＥＴ３がオン状態からオ
フ状態になるときにトランス２の２次巻線２bに発生す
る電圧を電圧検出用抵抗２１、２２の接続点に発生する
電圧Ｖ3として検出し、この検出信号の電圧レベルが切
り替わる時点（ｔ0）で同期整流制御信号ＶG2を低レベ
ルから高レベルにすることにより、同期整流用ＭＯＳ-
ＦＥＴ４をオフ状態からオン状態に切り換える。また、
同期整流用ＭＯＳ-ＦＥＴ４に流れる電流の電圧降下を
同期整流制御回路１４内のコンパレータ１２の非反転入
力端子及び反転入力端子にそれぞれ入力される電圧
Ｖ1、Ｖ2の差として検出し、これによりコンパレータ１
２から出力されるパルス信号（Ｖ4）の電圧レベルが切
り替わる時点（ｔ3）で同期整流制御信号ＶG2を高レベ
ルから低レベルにすることにより、同期整流用ＭＯＳ-
ＦＥＴ４をオン状態からオフ状態に切り換える。したが
って、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になる
ときに同期整流用ＭＯＳ-ＦＥＴ４を瞬時にオン状態に
することができるので、コンパレータ１２の応答遅れに
より無効電力を生じることがなく、同期整流用ＭＯＳ-
ＦＥＴ４を最適に制御して同期整流型ＤＣ−ＤＣコンバ
ータの効率を向上することが可能となる。また、同期整
流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検
出用抵抗２１、２２及び制御信号形成回路２９を３端子
構成のハイブリッドＩＣ又はインテリジェントＩＣとし
て形成したので、既存のフライバック型ＤＣ−ＤＣコン
バータのトランスの２次巻線と平滑コンデンサとの間に
組み込むことにより、容易に高効率の同期整流型ＤＣ−
ＤＣコンバータを構成することが可能となる。
Ｃコンバータでは、ＭＯＳ-ＦＥＴ３がオン状態からオ
フ状態になるときにトランス２の２次巻線２bに発生す
る電圧を電圧検出用抵抗２１、２２の接続点に発生する
電圧Ｖ3として検出し、この検出信号の電圧レベルが切
り替わる時点（ｔ0）で同期整流制御信号ＶG2を低レベ
ルから高レベルにすることにより、同期整流用ＭＯＳ-
ＦＥＴ４をオフ状態からオン状態に切り換える。また、
同期整流用ＭＯＳ-ＦＥＴ４に流れる電流の電圧降下を
同期整流制御回路１４内のコンパレータ１２の非反転入
力端子及び反転入力端子にそれぞれ入力される電圧
Ｖ1、Ｖ2の差として検出し、これによりコンパレータ１
２から出力されるパルス信号（Ｖ4）の電圧レベルが切
り替わる時点（ｔ3）で同期整流制御信号ＶG2を高レベ
ルから低レベルにすることにより、同期整流用ＭＯＳ-
ＦＥＴ４をオン状態からオフ状態に切り換える。したが
って、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になる
ときに同期整流用ＭＯＳ-ＦＥＴ４を瞬時にオン状態に
することができるので、コンパレータ１２の応答遅れに
より無効電力を生じることがなく、同期整流用ＭＯＳ-
ＦＥＴ４を最適に制御して同期整流型ＤＣ−ＤＣコンバ
ータの効率を向上することが可能となる。また、同期整
流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１４、電圧検
出用抵抗２１、２２及び制御信号形成回路２９を３端子
構成のハイブリッドＩＣ又はインテリジェントＩＣとし
て形成したので、既存のフライバック型ＤＣ−ＤＣコン
バータのトランスの２次巻線と平滑コンデンサとの間に
組み込むことにより、容易に高効率の同期整流型ＤＣ−
ＤＣコンバータを構成することが可能となる。
【００１４】本発明の実施態様は前記の実施形態に限定
されず、種々の変更が可能である。例えば、上記の実施
形態では同期整流型ＤＣ−ＤＣコンバータの直流出力電
圧Ｖ Oの定電圧制御方式として、制御パルス信号の周波
数を一定にしてパルス幅を制御するＰＷＭ（パルス幅変
調）方式を採用したが、制御パルス信号のオン期間を一
定にしてオフ期間を制御するＰＦＭ（パルス周波数変
調）方式を採用することも可能である。この場合、上記
の実施形態におけるＰＷＭ変調回路２０の代わりに、フ
ォトカプラ１９の発光部１９aの光出力が増加して受光
部１９bに流れる電流が増加し、受光部１９bのコレクタ
−エミッタ間の電圧が低下するときに制御パルス信号出
力のオフ期間を広げる動作をし、フォトカプラ１９の発
光部１９aの光出力が減少して受光部１９bに流れる電流
が減少し、受光部１９bのコレクタ−エミッタ間の電圧
が上昇するときに制御パルス信号出力のオフ期間を狭め
る動作をするＰＦＭ変調回路を使用すればよい。また、
上記の実施形態ではフライバック型の同期整流型ＤＣ−
ＤＣコンバータに本発明を適用した形態を示したが、フ
ォワード型の同期整流型ＤＣ−ＤＣコンバータにも本発
明を適用することが可能である。更に、上記の実施形態
では同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１
４、電圧検出用抵抗２１、２２及び制御信号形成回路２
９を３端子構成のハイブリッドＩＣ又はインテリジェン
トＩＣとして形成した形態を示したが、同期整流用ＭＯ
Ｓ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗
２１、２２及び制御信号形成回路２９はディスクリート
回路としてそれぞれ別個に形成することも可能であるこ
とは云うまでもない。
されず、種々の変更が可能である。例えば、上記の実施
形態では同期整流型ＤＣ−ＤＣコンバータの直流出力電
圧Ｖ Oの定電圧制御方式として、制御パルス信号の周波
数を一定にしてパルス幅を制御するＰＷＭ（パルス幅変
調）方式を採用したが、制御パルス信号のオン期間を一
定にしてオフ期間を制御するＰＦＭ（パルス周波数変
調）方式を採用することも可能である。この場合、上記
の実施形態におけるＰＷＭ変調回路２０の代わりに、フ
ォトカプラ１９の発光部１９aの光出力が増加して受光
部１９bに流れる電流が増加し、受光部１９bのコレクタ
−エミッタ間の電圧が低下するときに制御パルス信号出
力のオフ期間を広げる動作をし、フォトカプラ１９の発
光部１９aの光出力が減少して受光部１９bに流れる電流
が減少し、受光部１９bのコレクタ−エミッタ間の電圧
が上昇するときに制御パルス信号出力のオフ期間を狭め
る動作をするＰＦＭ変調回路を使用すればよい。また、
上記の実施形態ではフライバック型の同期整流型ＤＣ−
ＤＣコンバータに本発明を適用した形態を示したが、フ
ォワード型の同期整流型ＤＣ−ＤＣコンバータにも本発
明を適用することが可能である。更に、上記の実施形態
では同期整流用ＭＯＳ-ＦＥＴ４、同期整流制御回路１
４、電圧検出用抵抗２１、２２及び制御信号形成回路２
９を３端子構成のハイブリッドＩＣ又はインテリジェン
トＩＣとして形成した形態を示したが、同期整流用ＭＯ
Ｓ-ＦＥＴ４、同期整流制御回路１４、電圧検出用抵抗
２１、２２及び制御信号形成回路２９はディスクリート
回路としてそれぞれ別個に形成することも可能であるこ
とは云うまでもない。
【００１５】
【発明の効果】本発明によれば、同期整流用スイッチン
グ素子を最適に制御することができるため、同期整流回
路の性能を最大限に引き出して同期整流型ＤＣ−ＤＣコ
ンバータの効率を著しく向上することが可能となる。ま
た、同期整流回路を１個のハイブリッドＩＣ又はインテ
リジェントＩＣとして形成した場合は、容易に既存のＤ
Ｃ−ＤＣコンバータに組み込むことができるので、その
汎用性は極めて高く、容易に高効率の同期整流型ＤＣ−
ＤＣコンバータを構成することが可能となる。
グ素子を最適に制御することができるため、同期整流回
路の性能を最大限に引き出して同期整流型ＤＣ−ＤＣコ
ンバータの効率を著しく向上することが可能となる。ま
た、同期整流回路を１個のハイブリッドＩＣ又はインテ
リジェントＩＣとして形成した場合は、容易に既存のＤ
Ｃ−ＤＣコンバータに組み込むことができるので、その
汎用性は極めて高く、容易に高効率の同期整流型ＤＣ−
ＤＣコンバータを構成することが可能となる。
【図１】 本発明による同期整流型ＤＣ−ＤＣコンバー
タの一実施形態を示す電気回路図
タの一実施形態を示す電気回路図
【図２】 図１の回路の各部の電圧及び電流を示す波形
図
図
【図３】 従来の同期整流型ＤＣ−ＤＣコンバータを示
す電気回路図
す電気回路図
【図４】 図３の回路の各部の電圧及び電流を示す波形
図
図
【符号の説明】 １．．．直流電源、２．．．トランス、２a．．．１次
巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主
スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥ
Ｔ（同期整流用スイッチング素子）、４a．．．寄生ダ
イオード、５．．．平滑コンデンサ、６，７，８，
９．．．抵抗、１０，１１．．．ダイオード、１
２．．．コンパレータ、１３．．．プルアップ用抵抗、
１４．．．同期整流制御回路、１５．．．負荷、１
６．．．定電圧制御回路、１７．．．基準電源、１
８．．．誤差増幅器、１９．．．フォトカプラ、１９
a．．．発光部、１９b．．．受光部、２０．．．ＰＷＭ
変調回路、２１，２２．．．電圧検出用抵抗（電圧検出
手段）、２３．．．ＮＯＴゲート、２４．．．ダイオー
ド、２５．．．抵抗、２６．．．コンデンサ、２
７．．．ＮＯＲゲート、２８．．．ＯＲゲート、２
９．．．制御信号形成回路
巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主
スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥ
Ｔ（同期整流用スイッチング素子）、４a．．．寄生ダ
イオード、５．．．平滑コンデンサ、６，７，８，
９．．．抵抗、１０，１１．．．ダイオード、１
２．．．コンパレータ、１３．．．プルアップ用抵抗、
１４．．．同期整流制御回路、１５．．．負荷、１
６．．．定電圧制御回路、１７．．．基準電源、１
８．．．誤差増幅器、１９．．．フォトカプラ、１９
a．．．発光部、１９b．．．受光部、２０．．．ＰＷＭ
変調回路、２１，２２．．．電圧検出用抵抗（電圧検出
手段）、２３．．．ＮＯＴゲート、２４．．．ダイオー
ド、２５．．．抵抗、２６．．．コンデンサ、２
７．．．ＮＯＲゲート、２８．．．ＯＲゲート、２
９．．．制御信号形成回路
Claims (2)
- 【請求項１】 直流電源の両端に直列に接続されたトラ
ンスの１次巻線及び主スイッチング素子と、前記トラン
スの２次巻線と直列に接続された同期整流用スイッチン
グ素子と、前記２次巻線及び前記同期整流用スイッチン
グ素子の直列回路の両端に接続された平滑回路とを備
え、前記主スイッチング素子のオン・オフ動作により前
記同期整流用スイッチング素子に流れる電流の電圧降下
を検出しかつ該検出値に応じて前記同期整流用スイッチ
ング素子をオン・オフ制御すると共に、前記平滑回路の
出力電圧に応じて前記主スイッチング素子をオン・オフ
制御することにより、前記トランスの２次巻線から前記
平滑回路を介して負荷に定電圧の直流出力を供給する同
期整流型ＤＣ−ＤＣコンバータにおいて、 前記トランスの２次巻線に発生する電圧を検出する電圧
検出手段と、該電圧検出手段の検出電圧により前記同期
整流用スイッチング素子をオフ状態からオン状態に切り
換えかつ前記同期整流用スイッチング素子に流れる電流
の電圧降下の検出値により前記同期整流用スイッチング
素子をオン状態からオフ状態に切り換える同期整流制御
回路とを設けたことを特徴とする同期整流型ＤＣ−ＤＣ
コンバータ。 - 【請求項２】 前記同期整流用スイッチング素子及び前
記電圧検出手段及び前記同期整流制御回路は集積回路体
に形成されかつ前記トランスの２次巻線と前記平滑回路
との間に接続される「請求項１」に記載の同期整流型Ｄ
Ｃ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12766298A JP4210803B2 (ja) | 1998-05-11 | 1998-05-11 | 同期整流型ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12766298A JP4210803B2 (ja) | 1998-05-11 | 1998-05-11 | 同期整流型ｄｃ−ｄｃコンバータ |
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| Publication Number | Publication Date |
|---|---|
| JPH11332226A true JPH11332226A (ja) | 1999-11-30 |
| JP4210803B2 JP4210803B2 (ja) | 2009-01-21 |
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ID=14965630
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12766298A Expired - Fee Related JP4210803B2 (ja) | 1998-05-11 | 1998-05-11 | 同期整流型ｄｃ−ｄｃコンバータ |
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|---|---|
| JP (1) | JP4210803B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-05-11 JP JP12766298A patent/JP4210803B2/ja not_active Expired - Fee Related
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