JPH11330340A - 半導体装置およびその実装構造体 - Google Patents
半導体装置およびその実装構造体Info
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- JPH11330340A JPH11330340A JP10139484A JP13948498A JPH11330340A JP H11330340 A JPH11330340 A JP H11330340A JP 10139484 A JP10139484 A JP 10139484A JP 13948498 A JP13948498 A JP 13948498A JP H11330340 A JPH11330340 A JP H11330340A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Electroplating Methods And Accessories (AREA)
- Other Surface Treatments For Metallic Materials (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】鉛フリーはんだめっきを用いて、クラックの発
生を防止して濡れ性の低下がなく、しかも耐ウィスカ
性、耐食性などに優れた曲げ成形されたリードを有する
信頼性の高い半導体装置を実現して、基板に濡れ性を低
下させることなく高信頼度ではんだ接続実装できるよう
にした半導体装置およびその実装構造体を提供すること
にある。 【解決手段】本発明は、曲げ成形されたリードを有する
半導体装置において、前記リードを、リード基材の表面
に、ビスマス含有量が０〜１ｗｔ％のすずまたはすず−
ビスマス合金からなる下層めっき膜と、ビスマス含有量
が１〜１０ｗｔ％のすずービスマス合金からなる上層め
っき膜とを有して形成したことを特徴とする。
生を防止して濡れ性の低下がなく、しかも耐ウィスカ
性、耐食性などに優れた曲げ成形されたリードを有する
信頼性の高い半導体装置を実現して、基板に濡れ性を低
下させることなく高信頼度ではんだ接続実装できるよう
にした半導体装置およびその実装構造体を提供すること
にある。 【解決手段】本発明は、曲げ成形されたリードを有する
半導体装置において、前記リードを、リード基材の表面
に、ビスマス含有量が０〜１ｗｔ％のすずまたはすず−
ビスマス合金からなる下層めっき膜と、ビスマス含有量
が１〜１０ｗｔ％のすずービスマス合金からなる上層め
っき膜とを有して形成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、リード基材の表面
に鉛を含まない２層のめっき膜を形成し、曲げ成形され
たリードを有する半導体装置に関する。
に鉛を含まない２層のめっき膜を形成し、曲げ成形され
たリードを有する半導体装置に関する。
【０００２】
【従来の技術】ＩＣ、ＬＳＩなどの半導体素子は、いわ
ゆるパッケージング工程において、リードフレーム上に
固着された後、ワイヤボンディングなどによりリードフ
レームと電気的に接続され、さらにモールド樹脂により
モールドされる。そして、基板などの外部回路とはんだ
等を用いて接続するために、モールド樹脂の外側に露出
したリードには、主に鉛を１０〜４０ｗｔ％含むすずー
鉛合金、いわゆる鉛はんだめっきが施され、その後リー
ドはフレームから切断され、所定の形状に曲げ成形され
る。このように、リードに対するめっきは、はんだ濡れ
性、耐熱性、耐ウィスカ性、密着性、折り曲げ性、耐食
性等の特性が要求される。しかしながら、鉛はんだめっ
きはこれらの要求特性を全て満足し、現行製品に広く使
用されている。
ゆるパッケージング工程において、リードフレーム上に
固着された後、ワイヤボンディングなどによりリードフ
レームと電気的に接続され、さらにモールド樹脂により
モールドされる。そして、基板などの外部回路とはんだ
等を用いて接続するために、モールド樹脂の外側に露出
したリードには、主に鉛を１０〜４０ｗｔ％含むすずー
鉛合金、いわゆる鉛はんだめっきが施され、その後リー
ドはフレームから切断され、所定の形状に曲げ成形され
る。このように、リードに対するめっきは、はんだ濡れ
性、耐熱性、耐ウィスカ性、密着性、折り曲げ性、耐食
性等の特性が要求される。しかしながら、鉛はんだめっ
きはこれらの要求特性を全て満足し、現行製品に広く使
用されている。
【０００３】
【発明が解決しようとする課題】近年の環境問題の中で
鉛による環境汚染が大きな問題となっている。鉛はんだ
に関しては、家電製品、自動車部品などの電気部品の接
合材料として広く使用されており、これらが廃棄物とし
てシュレッダーダスト化され屋外に廃棄されたとき、酸
性雨等の酸性雰囲気に曝されると、はんだ中の鉛が溶出
して、地下水を汚染することが問題となってきている。
そこで、鉛を含まないいわゆる鉛フリーはんだの開発が
進められ、Ｓｎ−Ａｇ−Ｂｉ系、Ｓｎ−Ｚｎ−Ｂｉ系等
の鉛フリーはんだが開発されている。更に、鉛フリーは
んだに対応する鉛フリーはんだめっきの開発も進めら
れ、めっき膜材料としてはにパラジウム、すずー亜鉛合
金（特開平４−２１２４４３号公報）、すずー銀合金、
すずービスマス合金などが挙げられている。しかし、こ
れらの合金めっき膜はいずれも大きな課題がある。パラ
ジウムは耐食性の点でリード材の主流である４２アロイ
には適用できない。すずー亜鉛合金は酸化されやすく濡
れ性が劣り、ウィスカも発生しやすい。すずー銀合金は
加熱により表面が青く変色して濡れ性が低下する。すず
ービスマス合金は硬く、脆いため上記の半導体素子の成
形工程においてリードを曲げたときにめっき膜にクラッ
クが生じる。そのため、リードを折り曲げた後に加熱工
程を通すとリード表面が酸化され、濡れ性が低下する。
また、耐食性も低下する。このようにいずれのすず合金
も大きな課題があるため、従来のすずー鉛合金の代替め
っき膜として用いることはできない。
鉛による環境汚染が大きな問題となっている。鉛はんだ
に関しては、家電製品、自動車部品などの電気部品の接
合材料として広く使用されており、これらが廃棄物とし
てシュレッダーダスト化され屋外に廃棄されたとき、酸
性雨等の酸性雰囲気に曝されると、はんだ中の鉛が溶出
して、地下水を汚染することが問題となってきている。
そこで、鉛を含まないいわゆる鉛フリーはんだの開発が
進められ、Ｓｎ−Ａｇ−Ｂｉ系、Ｓｎ−Ｚｎ−Ｂｉ系等
の鉛フリーはんだが開発されている。更に、鉛フリーは
んだに対応する鉛フリーはんだめっきの開発も進めら
れ、めっき膜材料としてはにパラジウム、すずー亜鉛合
金（特開平４−２１２４４３号公報）、すずー銀合金、
すずービスマス合金などが挙げられている。しかし、こ
れらの合金めっき膜はいずれも大きな課題がある。パラ
ジウムは耐食性の点でリード材の主流である４２アロイ
には適用できない。すずー亜鉛合金は酸化されやすく濡
れ性が劣り、ウィスカも発生しやすい。すずー銀合金は
加熱により表面が青く変色して濡れ性が低下する。すず
ービスマス合金は硬く、脆いため上記の半導体素子の成
形工程においてリードを曲げたときにめっき膜にクラッ
クが生じる。そのため、リードを折り曲げた後に加熱工
程を通すとリード表面が酸化され、濡れ性が低下する。
また、耐食性も低下する。このようにいずれのすず合金
も大きな課題があるため、従来のすずー鉛合金の代替め
っき膜として用いることはできない。
【０００４】また、東芝技術公開集ＶＯＬ．１５−６
２，発行番号９７−０６４７、第６１頁および第６２頁
（発行日：１９９７−９−２９）には、リード母材部分
に下地めっき部分としてＳｎめっきまたはＳｎ合金めっ
きを施し、表面めっき部分にＳｎベースで２元以上の合
金めっき（たとえばＳｎＡｇ、ＳｎＺｎ、ＳｎＢｉな
ど）を施すことが記載されている。しかしながら、クラ
ックやウィスカの発生を無くすことについては、考慮さ
れていない。
２，発行番号９７−０６４７、第６１頁および第６２頁
（発行日：１９９７−９−２９）には、リード母材部分
に下地めっき部分としてＳｎめっきまたはＳｎ合金めっ
きを施し、表面めっき部分にＳｎベースで２元以上の合
金めっき（たとえばＳｎＡｇ、ＳｎＺｎ、ＳｎＢｉな
ど）を施すことが記載されている。しかしながら、クラ
ックやウィスカの発生を無くすことについては、考慮さ
れていない。
【０００５】本発明の目的は、上記従来技術の課題を解
決すべく、鉛フリーはんだめっきを用いて、クラックの
発生を防止して濡れ性の低下がなく、しかも耐ウィスカ
性、耐食性などに優れた曲げ成形されたリードを有する
信頼性の高い半導体装置を実現して、基板に濡れ性を低
下させることなく高信頼度ではんだ接続実装できるよう
にした半導体装置およびその実装構造体を提供すること
にある。
決すべく、鉛フリーはんだめっきを用いて、クラックの
発生を防止して濡れ性の低下がなく、しかも耐ウィスカ
性、耐食性などに優れた曲げ成形されたリードを有する
信頼性の高い半導体装置を実現して、基板に濡れ性を低
下させることなく高信頼度ではんだ接続実装できるよう
にした半導体装置およびその実装構造体を提供すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、曲げ成形されたリードを有する半導体装
置において、前記リードを、リード基材の表面に、すず
またはすず−ビスマス合金からなる下層めっき膜と、該
下層めっき膜におけるビスマス含有量よりも大きなビス
マス含有量を有するすずービスマス合金からなる上層め
っき膜とを有して形成したことを特徴とする。また、本
発明は、曲げ成形されたリードを有する半導体装置にお
いて、前記リードを、リード基材の表面に、ビスマス含
有量が０〜１ｗｔ％のすずまたはすず−ビスマス合金か
らなる下層めっき膜と、ビスマス含有量が１〜１０ｗｔ
％のすずービスマス合金からなる上層めっき膜とを有し
て形成したことを特徴とする。
に、本発明は、曲げ成形されたリードを有する半導体装
置において、前記リードを、リード基材の表面に、すず
またはすず−ビスマス合金からなる下層めっき膜と、該
下層めっき膜におけるビスマス含有量よりも大きなビス
マス含有量を有するすずービスマス合金からなる上層め
っき膜とを有して形成したことを特徴とする。また、本
発明は、曲げ成形されたリードを有する半導体装置にお
いて、前記リードを、リード基材の表面に、ビスマス含
有量が０〜１ｗｔ％のすずまたはすず−ビスマス合金か
らなる下層めっき膜と、ビスマス含有量が１〜１０ｗｔ
％のすずービスマス合金からなる上層めっき膜とを有し
て形成したことを特徴とする。
【０００７】また、本発明は、前記半導体装置におい
て、２層のめっき膜の厚さを１０±５μｍとした場合、
前記下層めっき膜の厚さが１〜１４μｍで、前記上層め
っき膜の厚さが１〜１２μｍであることを特徴とする。
また、本発明は、前記半導体装置において、２層のめっ
き膜の厚さを１０μｍ程度にした場合、前記下層めっき
膜の厚さが１〜９μｍで、前記上層めっき膜の厚さが１
〜９μｍであることを特徴とする。また、本発明は、前
記半導体装置において、２層のめっき膜の厚さを５μｍ
程度にした場合、前記下層めっき膜の厚さが１〜４μｍ
で、前記上層めっき膜の厚さが１〜４μｍであることを
特徴とする。また、本発明は、前記半導体装置におい
て、２層のめっき膜の厚さを１５μｍ程度にした場合、
前記下層めっき膜の厚さが４〜１４μｍで、前記上層め
っき膜の厚さが１〜１１μｍであることを特徴とする。
また、本発明は、前記半導体装置において、前記２層の
めっき膜において、クラックおよびウィスカの発生を防
止したことを特徴とする。
て、２層のめっき膜の厚さを１０±５μｍとした場合、
前記下層めっき膜の厚さが１〜１４μｍで、前記上層め
っき膜の厚さが１〜１２μｍであることを特徴とする。
また、本発明は、前記半導体装置において、２層のめっ
き膜の厚さを１０μｍ程度にした場合、前記下層めっき
膜の厚さが１〜９μｍで、前記上層めっき膜の厚さが１
〜９μｍであることを特徴とする。また、本発明は、前
記半導体装置において、２層のめっき膜の厚さを５μｍ
程度にした場合、前記下層めっき膜の厚さが１〜４μｍ
で、前記上層めっき膜の厚さが１〜４μｍであることを
特徴とする。また、本発明は、前記半導体装置におい
て、２層のめっき膜の厚さを１５μｍ程度にした場合、
前記下層めっき膜の厚さが４〜１４μｍで、前記上層め
っき膜の厚さが１〜１１μｍであることを特徴とする。
また、本発明は、前記半導体装置において、前記２層の
めっき膜において、クラックおよびウィスカの発生を防
止したことを特徴とする。
【０００８】特に、下層めっき膜においてビスマス含有
量を１ｗｔ％以下にすることによってクラックの発生を
防止し、上層めっき膜においてビスマス含有量を１ｗｔ
％以上にすることによってウィスカの発生を防止すると
共に１０ｗｔ％以下にすることによってクラックの発生
を防止することにある。
量を１ｗｔ％以下にすることによってクラックの発生を
防止し、上層めっき膜においてビスマス含有量を１ｗｔ
％以上にすることによってウィスカの発生を防止すると
共に１０ｗｔ％以下にすることによってクラックの発生
を防止することにある。
【０００９】また、本発明は、前記半導体装置におい
て、前記リード基材の表面には、１〜１０μｍの膜厚の
銅めっきが施されたことを特徴とする。また、本発明
は、リード基材の表面に、すずまたはすず−ビスマス合
金からなる下層めっき膜と、該下層めっき膜におけるビ
スマス含有量よりも大きなビスマス含有量を有するすず
ービスマス合金からなる上層めっき膜とを有する曲げ成
形された複数のリードを備えた半導体装置を、前記複数
のリードを基板上の電極にはんだ接続して実装したこと
を特徴とする半導体装置の実装構造体である。
て、前記リード基材の表面には、１〜１０μｍの膜厚の
銅めっきが施されたことを特徴とする。また、本発明
は、リード基材の表面に、すずまたはすず−ビスマス合
金からなる下層めっき膜と、該下層めっき膜におけるビ
スマス含有量よりも大きなビスマス含有量を有するすず
ービスマス合金からなる上層めっき膜とを有する曲げ成
形された複数のリードを備えた半導体装置を、前記複数
のリードを基板上の電極にはんだ接続して実装したこと
を特徴とする半導体装置の実装構造体である。
【００１０】また、本発明は、リード基材の表面に、ビ
スマス含有量が０〜１ｗｔ％のすずまたはすず−ビスマ
ス合金からなる下層めっき膜と、ビスマス含有量が１〜
１０ｗｔ％のすずービスマス合金からなる上層めっき膜
とを有する曲げ成形された複数のリードを備えた半導体
装置を、前記複数のリードを基板上の電極にはんだ接続
して実装したことを特徴とする半導体装置の実装構造体
である。また、本発明は、パルス状の電流波形を印加し
てこぶ状析出やひげ状析出のない平滑なすず−ビスマク
めっき表面を得ることを特徴とする。
スマス含有量が０〜１ｗｔ％のすずまたはすず−ビスマ
ス合金からなる下層めっき膜と、ビスマス含有量が１〜
１０ｗｔ％のすずービスマス合金からなる上層めっき膜
とを有する曲げ成形された複数のリードを備えた半導体
装置を、前記複数のリードを基板上の電極にはんだ接続
して実装したことを特徴とする半導体装置の実装構造体
である。また、本発明は、パルス状の電流波形を印加し
てこぶ状析出やひげ状析出のない平滑なすず−ビスマク
めっき表面を得ることを特徴とする。
【００１１】以上説明したように、前記構成によれば、
リード成形時の折り曲げによるクラックの発生に伴う濡
れ性の低下がなく、かつウィスカの発生もなく、耐食性
などに優れた半導体装置およびその実装構造体を製造す
ることが可能となった。また、前記構成によれば、ビス
マス含有量が異なるすず−ビスマスの２層めっきを、パ
ルス状の電流波形の適用によりこぶ状析出やひげ状析出
のない平滑なめっき表面を得ることができ、しかも５〜
３０Ａ／ｄｍ2という高電流密度でのめっきが可能とな
り、めっき時間の大幅な短縮を実現することができる。
リード成形時の折り曲げによるクラックの発生に伴う濡
れ性の低下がなく、かつウィスカの発生もなく、耐食性
などに優れた半導体装置およびその実装構造体を製造す
ることが可能となった。また、前記構成によれば、ビス
マス含有量が異なるすず−ビスマスの２層めっきを、パ
ルス状の電流波形の適用によりこぶ状析出やひげ状析出
のない平滑なめっき表面を得ることができ、しかも５〜
３０Ａ／ｄｍ2という高電流密度でのめっきが可能とな
り、めっき時間の大幅な短縮を実現することができる。
【００１２】
【発明の実施の形態】本発明に係る半導体装置およびそ
の実装構造体の実施の形態について図を用いて説明す
る。図１には、本発明に係る半導体装置の実施の形態の
全体を示す概略構成図である。半導体装置は、半導体素
子と熱膨張率があわせられた鉄−Ｎｉ合金である４２ア
ロイまたはその表面に１〜１０μｍの厚さの銅めっきが
施されたリードフレーム（リード基材）２上にＩＣ、Ｌ
ＳＩなどの半導体素子１を固定した後、半導体素子１の
電極をワイヤボンディング３などによりリードフレーム
と電気的に接続し、モールド樹脂４により樹脂封止され
て製造される。そして、モールド樹脂４の外側に露出し
たリードフレーム（リード基材）６に対して、脱脂、酸
洗処理したのち、有機酸、有機酸すず、有機酸ビスマス
および添加剤からなるめっき液を用いて、パルス状の電
流波形を印加して、図２および図３に示すように、表面
に、ビスマス含有量が０〜１ｗｔ％のすずまたはすず−
ビスマス合金からなる下層めっき膜（厚さが１〜１４μ
ｍ）７、９と、ビスマス含有量が１〜１０ｗｔ％のすず
ービスマス合金からなる上層めっき膜（厚さが１〜１２
μｍ）８、１０とをめっきする。その後、リード５ａ、
５ｂは、フレームから切断され、所定形状に折り曲げ成
形されて形成される。以上により、本発明に係る半導体
装置が完成されることになる。このように完成された半
導体装置のリード５は、基板などの外部回路に設けられ
た電極と鉛フリーはんだ等を用いてはんだ接続（はんだ
接合）されて実装されることになる。
の実装構造体の実施の形態について図を用いて説明す
る。図１には、本発明に係る半導体装置の実施の形態の
全体を示す概略構成図である。半導体装置は、半導体素
子と熱膨張率があわせられた鉄−Ｎｉ合金である４２ア
ロイまたはその表面に１〜１０μｍの厚さの銅めっきが
施されたリードフレーム（リード基材）２上にＩＣ、Ｌ
ＳＩなどの半導体素子１を固定した後、半導体素子１の
電極をワイヤボンディング３などによりリードフレーム
と電気的に接続し、モールド樹脂４により樹脂封止され
て製造される。そして、モールド樹脂４の外側に露出し
たリードフレーム（リード基材）６に対して、脱脂、酸
洗処理したのち、有機酸、有機酸すず、有機酸ビスマス
および添加剤からなるめっき液を用いて、パルス状の電
流波形を印加して、図２および図３に示すように、表面
に、ビスマス含有量が０〜１ｗｔ％のすずまたはすず−
ビスマス合金からなる下層めっき膜（厚さが１〜１４μ
ｍ）７、９と、ビスマス含有量が１〜１０ｗｔ％のすず
ービスマス合金からなる上層めっき膜（厚さが１〜１２
μｍ）８、１０とをめっきする。その後、リード５ａ、
５ｂは、フレームから切断され、所定形状に折り曲げ成
形されて形成される。以上により、本発明に係る半導体
装置が完成されることになる。このように完成された半
導体装置のリード５は、基板などの外部回路に設けられ
た電極と鉛フリーはんだ等を用いてはんだ接続（はんだ
接合）されて実装されることになる。
【００１３】図２には、リード基材６の表面に、下層す
ずめっき膜（２層の厚さを１０μｍ程度にした場合厚さ
が１〜９μｍ）７と上層すず−ビスマス合金めっき膜
（２層の厚さを１０μｍ程度にした場合厚さが１〜９μ
ｍ）８との２層構造の場合を示す。図３には、リード基
材６の表面に、クラックの発生しにくいビスマス含有率
の低い（１ｗｔ％以下）下層すず−ビスマス合金めっき
膜（２層の厚さを１０μｍ程度にした場合厚さが２〜９
μｍ）９と、それよりビスマス含有率が高く（１ｗｔ％
以上）ウィスカが発生しない上層すず−ビスマス合金め
っき膜（２層の厚さを１０μｍ程度にした場合厚さが１
〜８μｍ）１０との２層構造の場合を示す。
ずめっき膜（２層の厚さを１０μｍ程度にした場合厚さ
が１〜９μｍ）７と上層すず−ビスマス合金めっき膜
（２層の厚さを１０μｍ程度にした場合厚さが１〜９μ
ｍ）８との２層構造の場合を示す。図３には、リード基
材６の表面に、クラックの発生しにくいビスマス含有率
の低い（１ｗｔ％以下）下層すず−ビスマス合金めっき
膜（２層の厚さを１０μｍ程度にした場合厚さが２〜９
μｍ）９と、それよりビスマス含有率が高く（１ｗｔ％
以上）ウィスカが発生しない上層すず−ビスマス合金め
っき膜（２層の厚さを１０μｍ程度にした場合厚さが１
〜８μｍ）１０との２層構造の場合を示す。
【００１４】下層めっき膜７、９として、ビスマス含有
量が０〜１ｗｔ％のすずまたはすず−ビスマス合金から
なることにより、リード成形時の折り曲げ（規格は曲げ
半径がリード基材の厚さと同じ０．１５ｍｍ、現実には
曲げ半径が０．２５ｍｍ程度である。）によるクラック
の発生が防止されて濡れ性の低下をなくすことができ、
上層めっき膜８、１０として、ビスマス含有量が１〜１
０ｗｔ％のすずービスマス合金からなることにより、ウ
ィスカ発生しやすいため間隔の狭いリードでもウィスカ
発生による電気的短絡を防止し、しかもリード成形時の
折り曲げによるクラックの発生を防止して濡れ性の低下
をなくすことができ、更に優れた耐食性を有する害のな
い鉛フリーはんだめっきを施すことができる。即ち、下
層のすずまたはすず−ビスマス合金めっき膜７、９の上
に、一定量（１ｗｔ％）以上のビスマスを含有する上層
すずービスマスめっき膜８、１０を形成すれば、ビスマ
スは鉛同様ウィスカの発生を防止する作用があるため、
下層のめっき膜７、９によるウィスカの発生を防止する
ことができる。また、リードの折り曲げ時に上層のすず
ービスマスめっき膜８、１０にクラックが発生しても、
上層のすずービスマスめっき膜８、１０だけで留まり下
層のめっき膜７、９には達しない。そのためリードを折
り曲げた後に加熱工程を通してもリード表面が酸化され
て、濡れ性が低下することはない。また、クラックがリ
ード基材６の表面に達しないため耐食性が低下すること
もない。
量が０〜１ｗｔ％のすずまたはすず−ビスマス合金から
なることにより、リード成形時の折り曲げ（規格は曲げ
半径がリード基材の厚さと同じ０．１５ｍｍ、現実には
曲げ半径が０．２５ｍｍ程度である。）によるクラック
の発生が防止されて濡れ性の低下をなくすことができ、
上層めっき膜８、１０として、ビスマス含有量が１〜１
０ｗｔ％のすずービスマス合金からなることにより、ウ
ィスカ発生しやすいため間隔の狭いリードでもウィスカ
発生による電気的短絡を防止し、しかもリード成形時の
折り曲げによるクラックの発生を防止して濡れ性の低下
をなくすことができ、更に優れた耐食性を有する害のな
い鉛フリーはんだめっきを施すことができる。即ち、下
層のすずまたはすず−ビスマス合金めっき膜７、９の上
に、一定量（１ｗｔ％）以上のビスマスを含有する上層
すずービスマスめっき膜８、１０を形成すれば、ビスマ
スは鉛同様ウィスカの発生を防止する作用があるため、
下層のめっき膜７、９によるウィスカの発生を防止する
ことができる。また、リードの折り曲げ時に上層のすず
ービスマスめっき膜８、１０にクラックが発生しても、
上層のすずービスマスめっき膜８、１０だけで留まり下
層のめっき膜７、９には達しない。そのためリードを折
り曲げた後に加熱工程を通してもリード表面が酸化され
て、濡れ性が低下することはない。また、クラックがリ
ード基材６の表面に達しないため耐食性が低下すること
もない。
【００１５】すずービスマスめっき膜はビスマス含有率
が１％以下のときはクラックが発生し難いが、反面ウィ
スカが発生しやすくなり、１％を越えるとウィスカは発
生し難くなるが、クラックが急激に発生しやすくなる。
そのため、ビスマス含有率１％以下のすずまたはすずー
ビスマスめっき膜７、９を下層に、ビスマス含有率１％
以上のすずービスマスめっき膜８、１０を上層に形成す
ればよい。リードフレームの基材は、鉄−Ｎｉ合金であ
る４２アロイでも４２アロイに銅めっきを施したもので
も銅合金でも特に制限するものではない。また、めっき
用の電流波形は、直流でもパルスでも良いが、すずービ
スマスめっきに対してはパルス状電流波形を印加するこ
とが有効であり、こぶ状析出、ひげ状析出等のない平滑
なめっき表面が得られ、また、５〜３０Ａ／ｄｍ2とい
う大きな電流密度でのめっきが可能となりめっき時間の
短縮が図れる。。パルス波形は矩形波が良く、通電時間
および休止時間は０．００１秒〜１０秒の間から任意に
選んだ値でよいが、特に通電時間および休止時間が０．
０１秒〜１秒で、通電時間と休止時間の比が０．２〜
０．８であることが好ましい。
が１％以下のときはクラックが発生し難いが、反面ウィ
スカが発生しやすくなり、１％を越えるとウィスカは発
生し難くなるが、クラックが急激に発生しやすくなる。
そのため、ビスマス含有率１％以下のすずまたはすずー
ビスマスめっき膜７、９を下層に、ビスマス含有率１％
以上のすずービスマスめっき膜８、１０を上層に形成す
ればよい。リードフレームの基材は、鉄−Ｎｉ合金であ
る４２アロイでも４２アロイに銅めっきを施したもので
も銅合金でも特に制限するものではない。また、めっき
用の電流波形は、直流でもパルスでも良いが、すずービ
スマスめっきに対してはパルス状電流波形を印加するこ
とが有効であり、こぶ状析出、ひげ状析出等のない平滑
なめっき表面が得られ、また、５〜３０Ａ／ｄｍ2とい
う大きな電流密度でのめっきが可能となりめっき時間の
短縮が図れる。。パルス波形は矩形波が良く、通電時間
および休止時間は０．００１秒〜１０秒の間から任意に
選んだ値でよいが、特に通電時間および休止時間が０．
０１秒〜１秒で、通電時間と休止時間の比が０．２〜
０．８であることが好ましい。
【００１６】次に、本発明に係る鉛フリーはんだ２層め
っき膜構造についての実験例について説明する。
っき膜構造についての実験例について説明する。
【００１７】
【実施例１】４２アロイを基材とする幅３ｍｍ、長さ１
５ｍｍ、厚さ０．１５ｍｍのリードを１０本連ねたテス
トサンプルを脱脂、酸洗処理した後、硫酸１００ｇ／
ｌ、硫酸第一すず６０ｇ／ｌ、添加剤３０ｍｌ／ｌから
なるめっき液を用いてすずめっきを行った。室温、電流
密度２Ａ／ｄｍ2である。続いて有機酸、有機酸すず
（すず濃度５５ｇ／ｌ）、有機酸ビスマス（ビスマス濃
度４．７ｇ／ｌ）および添加剤３０ｍｌ／ｌからなるめ
っき液を用いてすず−ビスマスめっきを行った。液温４
０℃、電流密度１０Ａ／ｄｍ2である。めっき膜厚は両
者合わせて１０±５μｍ程度が望ましいことから１０μ
ｍ程度となるよう（表１）に示すような組み合わせとし
た。めっきの終了したサンプルを１本ずつのリードに切
り離し、以下の評価を行った。曲げ半径０．１５ｍｍお
よび０．２５ｍｍの曲げ治具を用いて９０°曲げ試験を
行い、曲げ部のクラックの発生状況を顕微鏡で観察し
た。ついでそのサンプルを１５０℃で１６８時間加熱
し、ディップ法により濡れ性を評価した。また、温度８
５℃、湿度８５％の環境に３３６時間放置した後のウィ
スカの発生状況を顕微鏡で観察した。その結果は（表
１）に示すとおりである。
５ｍｍ、厚さ０．１５ｍｍのリードを１０本連ねたテス
トサンプルを脱脂、酸洗処理した後、硫酸１００ｇ／
ｌ、硫酸第一すず６０ｇ／ｌ、添加剤３０ｍｌ／ｌから
なるめっき液を用いてすずめっきを行った。室温、電流
密度２Ａ／ｄｍ2である。続いて有機酸、有機酸すず
（すず濃度５５ｇ／ｌ）、有機酸ビスマス（ビスマス濃
度４．７ｇ／ｌ）および添加剤３０ｍｌ／ｌからなるめ
っき液を用いてすず−ビスマスめっきを行った。液温４
０℃、電流密度１０Ａ／ｄｍ2である。めっき膜厚は両
者合わせて１０±５μｍ程度が望ましいことから１０μ
ｍ程度となるよう（表１）に示すような組み合わせとし
た。めっきの終了したサンプルを１本ずつのリードに切
り離し、以下の評価を行った。曲げ半径０．１５ｍｍお
よび０．２５ｍｍの曲げ治具を用いて９０°曲げ試験を
行い、曲げ部のクラックの発生状況を顕微鏡で観察し
た。ついでそのサンプルを１５０℃で１６８時間加熱
し、ディップ法により濡れ性を評価した。また、温度８
５℃、湿度８５％の環境に３３６時間放置した後のウィ
スカの発生状況を顕微鏡で観察した。その結果は（表
１）に示すとおりである。
【００１８】
【表１】
【００１９】なお、曲げ半径０．１５ｍｍは、基材の厚
さと同じである規格値である。曲げ半径０．２５ｍｍ
は、実際の製品の曲げ半径を示す。（表１）に示すとお
り曲げ半径０．１５ｍｍのときはすず−ビスマスめっき
膜厚０．５μｍではウィスカが発生し、また、すずめっ
き膜厚１μｍ以下ではクラックによる濡れ性の低下がみ
られた。従って、この場合の好ましいめっき膜厚はすず
−ビスマスが１〜８μｍ、すずが２〜９μｍである。曲
げ半径０．２５ｍｍのときは、すず−ビスマスが９μｍ
のときクラックの発生は有るものの濡れ性は良好である
ことから、好ましいめっき膜厚はすず−ビスマスが１〜
９μｍ、すずが１〜９μｍである。
さと同じである規格値である。曲げ半径０．２５ｍｍ
は、実際の製品の曲げ半径を示す。（表１）に示すとお
り曲げ半径０．１５ｍｍのときはすず−ビスマスめっき
膜厚０．５μｍではウィスカが発生し、また、すずめっ
き膜厚１μｍ以下ではクラックによる濡れ性の低下がみ
られた。従って、この場合の好ましいめっき膜厚はすず
−ビスマスが１〜８μｍ、すずが２〜９μｍである。曲
げ半径０．２５ｍｍのときは、すず−ビスマスが９μｍ
のときクラックの発生は有るものの濡れ性は良好である
ことから、好ましいめっき膜厚はすず−ビスマスが１〜
９μｍ、すずが１〜９μｍである。
【００２０】
【実施例２】実施例１と同様に、４２アロイを素材とす
るテストサンプルにすずおよびすず−ビスマスめっきを
行い、評価した。めっき膜厚は両者合計で５μｍ程度で
ある。その結果は（表２）に示すとおりである。
るテストサンプルにすずおよびすず−ビスマスめっきを
行い、評価した。めっき膜厚は両者合計で５μｍ程度で
ある。その結果は（表２）に示すとおりである。
【００２１】
【表２】
【００２２】（表２）に示すとおり曲げ半径０．１５ｍ
ｍのときはすず−ビスマスめっき膜厚０．５μｍではウ
ィスカが発生し、また、すずめっき膜厚１μｍ以下では
クラックによる濡れ性の低下がみられた。従って、この
場合の好ましいめっき膜厚はすず−ビスマスが１〜３μ
ｍ、すずが２〜４μｍである。曲げ半径０．２５ｍｍの
ときは、すず−ビスマスが４μｍのときクラックの発生
は有るものの濡れ性は良好であることから、好ましいめ
っき膜厚はすず−ビスマスが１〜４μｍ、すずが１〜４
μｍである。
ｍのときはすず−ビスマスめっき膜厚０．５μｍではウ
ィスカが発生し、また、すずめっき膜厚１μｍ以下では
クラックによる濡れ性の低下がみられた。従って、この
場合の好ましいめっき膜厚はすず−ビスマスが１〜３μ
ｍ、すずが２〜４μｍである。曲げ半径０．２５ｍｍの
ときは、すず−ビスマスが４μｍのときクラックの発生
は有るものの濡れ性は良好であることから、好ましいめ
っき膜厚はすず−ビスマスが１〜４μｍ、すずが１〜４
μｍである。
【００２３】
【実施例３】実施例１と同様に、４２アロイを素材とす
るテストサンプルにすずおよびすず−ビスマスめっきを
行い、評価した。めっき膜厚は両者合計で１５μｍ程度
である。その結果は（表３）に示すとおりである。
るテストサンプルにすずおよびすず−ビスマスめっきを
行い、評価した。めっき膜厚は両者合計で１５μｍ程度
である。その結果は（表３）に示すとおりである。
【００２４】
【表３】
【００２５】（表３）に示すとおり曲げ半径０．１５ｍ
ｍのときはすず−ビスマスめっき膜厚０．５μｍではウ
ィスカが発生する。また、めっき膜が厚くなったため、
すずめっき膜厚３μｍ以下でクラックが発生するが濡れ
性の低下がみられるのは２μｍからである。従って、こ
の場合の好ましいめっき膜厚はすず−ビスマスが１〜１
２μｍ、すずが３〜１４μｍである。曲げ半径０．２５
ｍｍのときは、すず−ビスマスが２μｍのときクラック
が発生し、濡れ性の低下がみられることから、好ましい
めっき膜厚はすず−ビスマスが１〜１２μｍ、すずが３
〜１４μｍである。なお、４２アロイに１〜１０μｍの
銅めっきを付けたテストサンプルおよび銅合金のテスト
サンプルにおいても上記の実施例１〜３と同じ結果が得
られた。
ｍのときはすず−ビスマスめっき膜厚０．５μｍではウ
ィスカが発生する。また、めっき膜が厚くなったため、
すずめっき膜厚３μｍ以下でクラックが発生するが濡れ
性の低下がみられるのは２μｍからである。従って、こ
の場合の好ましいめっき膜厚はすず−ビスマスが１〜１
２μｍ、すずが３〜１４μｍである。曲げ半径０．２５
ｍｍのときは、すず−ビスマスが２μｍのときクラック
が発生し、濡れ性の低下がみられることから、好ましい
めっき膜厚はすず−ビスマスが１〜１２μｍ、すずが３
〜１４μｍである。なお、４２アロイに１〜１０μｍの
銅めっきを付けたテストサンプルおよび銅合金のテスト
サンプルにおいても上記の実施例１〜３と同じ結果が得
られた。
【００２６】
【実施例４】実施例１と同様に、４２アロイを素材とす
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率５％の
すず−ビスマスめっきを行い、評価した。めっき膜厚は
両者合計で１０μｍ程度である。その結果は（表４）に
示すとおりである。
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率５％の
すず−ビスマスめっきを行い、評価した。めっき膜厚は
両者合計で１０μｍ程度である。その結果は（表４）に
示すとおりである。
【００２７】
【表４】
【００２８】（表４）に示すとおり曲げ半径０．１５ｍ
ｍのときは上層のすず−ビスマスめっき膜厚０．５μｍ
ではウィスカが発生し、また、すず−ビスマスめっき膜
はすずめっき膜に比べて脆いため、下層のすず−ビスマ
スめっき膜厚２μｍ以下ではクラックによる濡れ性の低
下がみられた。従って、この場合の好ましいめっき膜厚
は上層のすず−ビスマスが１〜７μｍ、下層のすず−ビ
スマスが３〜９μｍである。曲げ半径０．２５ｍｍのと
きは、下層のすず−ビスマスが８μｍのときクラックの
発生は有るものの濡れ性は良好であることから、好まし
いめっき膜厚は上層のすず−ビスマスが１〜８μｍ、下
層のすず−ビスマスが２〜９μｍである。
ｍのときは上層のすず−ビスマスめっき膜厚０．５μｍ
ではウィスカが発生し、また、すず−ビスマスめっき膜
はすずめっき膜に比べて脆いため、下層のすず−ビスマ
スめっき膜厚２μｍ以下ではクラックによる濡れ性の低
下がみられた。従って、この場合の好ましいめっき膜厚
は上層のすず−ビスマスが１〜７μｍ、下層のすず−ビ
スマスが３〜９μｍである。曲げ半径０．２５ｍｍのと
きは、下層のすず−ビスマスが８μｍのときクラックの
発生は有るものの濡れ性は良好であることから、好まし
いめっき膜厚は上層のすず−ビスマスが１〜８μｍ、下
層のすず−ビスマスが２〜９μｍである。
【００２９】本例では上層、下層ともにすず−ビスマス
めっきであるため、パルス電流の適用により、電流密度
１０Ａ／ｄｍ2でのめっきが可能となり、パルスの通電
時間と休止時間の比を１とすると１０μｍをめっきする
のに必要なめっき時間は４分でよい。
めっきであるため、パルス電流の適用により、電流密度
１０Ａ／ｄｍ2でのめっきが可能となり、パルスの通電
時間と休止時間の比を１とすると１０μｍをめっきする
のに必要なめっき時間は４分でよい。
【００３０】
【実施例５】実施例１と同様に、４２アロイを素材とす
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率５％の
すず−ビスマスめっきを行い、評価した。めっき膜厚は
両者合計で５μｍ程度である。その結果は（表５）に示
すとおりである。
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率５％の
すず−ビスマスめっきを行い、評価した。めっき膜厚は
両者合計で５μｍ程度である。その結果は（表５）に示
すとおりである。
【００３１】
【表５】
【００３２】（表５）に示すとおり曲げ半径０．１５ｍ
ｍのときは上層のすず−ビスマスめっき膜厚０．５μｍ
ではウィスカが発生し、また、下層のすず−ビスマスめ
っき膜厚２μｍ以下ではクラックによる濡れ性の低下が
みられた。従って、この場合の好ましいめっき膜厚は上
層のすず−ビスマスが１〜２．５μｍ、下層のすず−ビ
スマスが２．５〜４μｍである。曲げ半径０．２５ｍｍ
のときは、下層のすず−ビスマスが２μｍのときクラッ
クの発生は有るものの濡れ性は良好であることから、好
ましいめっき膜厚は上層のすず−ビスマスが１〜３μ
ｍ、下層のすず−ビスマスが２〜４μｍである。
ｍのときは上層のすず−ビスマスめっき膜厚０．５μｍ
ではウィスカが発生し、また、下層のすず−ビスマスめ
っき膜厚２μｍ以下ではクラックによる濡れ性の低下が
みられた。従って、この場合の好ましいめっき膜厚は上
層のすず−ビスマスが１〜２．５μｍ、下層のすず−ビ
スマスが２．５〜４μｍである。曲げ半径０．２５ｍｍ
のときは、下層のすず−ビスマスが２μｍのときクラッ
クの発生は有るものの濡れ性は良好であることから、好
ましいめっき膜厚は上層のすず−ビスマスが１〜３μ
ｍ、下層のすず−ビスマスが２〜４μｍである。
【００３３】
【実施例６】実施例１と同様に、４２アロイを素材とす
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率５％の
すず−ビスマスめっきを行い、評価した。めっき膜厚は
両者合計で１５μｍ程度である。その結果は（表６）に
示すとおりである。
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率５％の
すず−ビスマスめっきを行い、評価した。めっき膜厚は
両者合計で１５μｍ程度である。その結果は（表６）に
示すとおりである。
【００３４】
【表６】
【００３５】（表６）に示すとおり曲げ半径０．１５ｍ
ｍのときは上層のすず−ビスマスめっき膜厚０．５μｍ
ではウィスカが発生し、また、下層のすず−ビスマスめ
っき膜厚４μｍ以下ではクラックによる濡れ性の低下が
みられた。従って、この場合の好ましいめっき膜厚は上
層のすず−ビスマスが１〜１０μｍ、下層のすず−ビス
マスが５〜１４μｍである。曲げ半径０．２５ｍｍのと
きは、下層のすず−ビスマスが４μｍのときクラックの
発生は有るものの濡れ性は良好であることから、好まし
いめっき膜厚は上層のすず−ビスマスが１〜１１μｍ、
下層のすず−ビスマスが４〜１４μｍである。
ｍのときは上層のすず−ビスマスめっき膜厚０．５μｍ
ではウィスカが発生し、また、下層のすず−ビスマスめ
っき膜厚４μｍ以下ではクラックによる濡れ性の低下が
みられた。従って、この場合の好ましいめっき膜厚は上
層のすず−ビスマスが１〜１０μｍ、下層のすず−ビス
マスが５〜１４μｍである。曲げ半径０．２５ｍｍのと
きは、下層のすず−ビスマスが４μｍのときクラックの
発生は有るものの濡れ性は良好であることから、好まし
いめっき膜厚は上層のすず−ビスマスが１〜１１μｍ、
下層のすず−ビスマスが４〜１４μｍである。
【００３６】
【実施例７】実施例１と同様に、４２アロイを素材とす
るテストサンプルにすずめっきをした後、その上にビス
マス含有率を変えてすず−ビスマスめっきを行い、評価
した。めっき膜厚はすずが６μｍ、すず−ビスマスが４
μｍ程度である。その結果は（表７）に示すとおりであ
る。
るテストサンプルにすずめっきをした後、その上にビス
マス含有率を変えてすず−ビスマスめっきを行い、評価
した。めっき膜厚はすずが６μｍ、すず−ビスマスが４
μｍ程度である。その結果は（表７）に示すとおりであ
る。
【００３７】
【表７】
【００３８】（表７）に示すとおり上層のすず−ビスマ
スめっきのビスマス含有率０．５％ではウィスカが発生
した。また、曲げ半径０．１５ｍｍのとき、すず−ビス
マスめっき膜のビスマス含有率１１ｗｔ％以上では大き
なクラックの発生による濡れ性の低下がみられた。従っ
て、この場合の好ましいすず−ビスマスめっき膜のビス
マス含有率は１〜１０ｗｔ％である。曲げ半径０．２５
ｍｍのときは、ビスマス含有率１１％まで濡れ性は良好
であることから、好ましいビスマス含有率は１〜１１ｗ
ｔ％である。
スめっきのビスマス含有率０．５％ではウィスカが発生
した。また、曲げ半径０．１５ｍｍのとき、すず−ビス
マスめっき膜のビスマス含有率１１ｗｔ％以上では大き
なクラックの発生による濡れ性の低下がみられた。従っ
て、この場合の好ましいすず−ビスマスめっき膜のビス
マス含有率は１〜１０ｗｔ％である。曲げ半径０．２５
ｍｍのときは、ビスマス含有率１１％まで濡れ性は良好
であることから、好ましいビスマス含有率は１〜１１ｗ
ｔ％である。
【００３９】なお、本実施例ではめっき膜厚が下層のす
ずが６μｍ程度、上層のすず−ビスマスが４μｍ程度の
例を示したが、上記の実施例１〜３で示した好ましいめ
っき膜厚範囲でも同様の結果が得られた。
ずが６μｍ程度、上層のすず−ビスマスが４μｍ程度の
例を示したが、上記の実施例１〜３で示した好ましいめ
っき膜厚範囲でも同様の結果が得られた。
【００４０】
【実施例８】実施例１と同様に、４２アロイを素材とす
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率を変え
てすず−ビスマスめっきを行い、評価した。めっき膜厚
は下層のすず−ビスマスが６μｍ、上層のすず−ビスマ
スが４μｍ程度である。その結果は（表８）に示すとお
りである。
るテストサンプルにビスマス含有率０．３％のすず−ビ
スマスめっきをした後、その上にビスマス含有率を変え
てすず−ビスマスめっきを行い、評価した。めっき膜厚
は下層のすず−ビスマスが６μｍ、上層のすず−ビスマ
スが４μｍ程度である。その結果は（表８）に示すとお
りである。
【００４１】
【表８】
【００４２】（表８）に示すとおり上層のすず−ビスマ
スめっきのビスマス含有率０．５％ではウィスカが発生
した。また、すず−ビスマスはすずに比べて脆いため、
曲げ半径０．１５ｍｍのときは上層のすず−ビスマスめ
っきのビスマス含有率１０ｗｔ％以上で大きなクラック
の発生による濡れ性の低下がみられた。従って、この場
合の好ましいめっき膜ビスマス含有率は１〜９ｗｔ％で
ある。曲げ半径０．２５ｍｍのときは、ビスマス含有率
１０％まで濡れ性は良好であることから、好ましいビス
マス含有率は１〜１０ｗｔ％である。なお、本実施例で
はめっき膜厚が下層のすず−ビスマスが６μｍ、上層の
すず−ビスマスが４μｍの例を示したが、上記の実施例
４〜６で示した好ましいめっき膜厚範囲でも同様の結果
が得られた。
スめっきのビスマス含有率０．５％ではウィスカが発生
した。また、すず−ビスマスはすずに比べて脆いため、
曲げ半径０．１５ｍｍのときは上層のすず−ビスマスめ
っきのビスマス含有率１０ｗｔ％以上で大きなクラック
の発生による濡れ性の低下がみられた。従って、この場
合の好ましいめっき膜ビスマス含有率は１〜９ｗｔ％で
ある。曲げ半径０．２５ｍｍのときは、ビスマス含有率
１０％まで濡れ性は良好であることから、好ましいビス
マス含有率は１〜１０ｗｔ％である。なお、本実施例で
はめっき膜厚が下層のすず−ビスマスが６μｍ、上層の
すず−ビスマスが４μｍの例を示したが、上記の実施例
４〜６で示した好ましいめっき膜厚範囲でも同様の結果
が得られた。
【００４３】
【実施例９】実施例１と同様に、４２アロイを素材とす
るテストサンプルにビスマス含有率を変えて下層のすず
−ビスマスめっきをした後、その上にビスマス含有率５
％のすず−ビスマスめっきを行い、評価した。めっき膜
厚は下層のすず−ビスマスが６μｍ、上層のすず−ビス
マスが４μｍ程度である。その結果は（表９）に示すと
おりである。
るテストサンプルにビスマス含有率を変えて下層のすず
−ビスマスめっきをした後、その上にビスマス含有率５
％のすず−ビスマスめっきを行い、評価した。めっき膜
厚は下層のすず−ビスマスが６μｍ、上層のすず−ビス
マスが４μｍ程度である。その結果は（表９）に示すと
おりである。
【００４４】
【表９】
【００４５】（表９）に示すとおり曲げ半径０．１５ｍ
ｍのとき、下層のすず−ビスマスめっきのビスマス含有
率１ｗｔ％以上でクラックの発生による濡れ性の低下が
みられたことから、この場合の好ましいめっき膜ビスマ
ス含有率は０．０００１〜０．９ｗｔ％である。曲げ半
径０．２５ｍｍのときは、ビスマス含有率１％まで濡れ
性は良好であることから、好ましいビスマス含有率は
０．０００１〜１ｗｔ％である。なお、本実施例ではめ
っき膜厚が下層のすず−ビスマスが６μｍ程度、上層の
すず−ビスマスが４μｍ程度の例を示したが、上記の実
施例４〜６で示した好ましいめっき膜厚範囲でも同様の
結果が得られた。
ｍのとき、下層のすず−ビスマスめっきのビスマス含有
率１ｗｔ％以上でクラックの発生による濡れ性の低下が
みられたことから、この場合の好ましいめっき膜ビスマ
ス含有率は０．０００１〜０．９ｗｔ％である。曲げ半
径０．２５ｍｍのときは、ビスマス含有率１％まで濡れ
性は良好であることから、好ましいビスマス含有率は
０．０００１〜１ｗｔ％である。なお、本実施例ではめ
っき膜厚が下層のすず−ビスマスが６μｍ程度、上層の
すず−ビスマスが４μｍ程度の例を示したが、上記の実
施例４〜６で示した好ましいめっき膜厚範囲でも同様の
結果が得られた。
【００４６】また、実施例１〜９で示した好ましいめっ
き膜厚範囲ではいずれも耐食性は良好であった。さら
に、ここでは４２アロイリードの例について示したが、
銅めっきをした４２アロイリード、銅合金リードについ
ても同様の結果がえられた。
き膜厚範囲ではいずれも耐食性は良好であった。さら
に、ここでは４２アロイリードの例について示したが、
銅めっきをした４２アロイリード、銅合金リードについ
ても同様の結果がえられた。
【００４７】
【発明の効果】本発明によれば、半導体素子リードへの
めっきをすず−ビスマス（上層）とすず（下層）の２層
構造、または下層のすず−ビスマスよりビスマス含有率
の大きいすず−ビスマスと上層のすず−ビスマスよりビ
スマス含有率の小さいすず−ビスマスとの２層構造とす
ることにより、リードの成型時の折り曲げによるクラッ
クの発生に伴う濡れ性の低下がなく、かつ、ウィスカの
発生もなく、耐食性など信頼性に優れた半導体装置およ
びその実装構造体を実現することが可能となった。
めっきをすず−ビスマス（上層）とすず（下層）の２層
構造、または下層のすず−ビスマスよりビスマス含有率
の大きいすず−ビスマスと上層のすず−ビスマスよりビ
スマス含有率の小さいすず−ビスマスとの２層構造とす
ることにより、リードの成型時の折り曲げによるクラッ
クの発生に伴う濡れ性の低下がなく、かつ、ウィスカの
発生もなく、耐食性など信頼性に優れた半導体装置およ
びその実装構造体を実現することが可能となった。
【００４８】また、本発明によれば、パルス状の電流波
形を適用して、リード基材に対してビスマス含有率の異
なるすず−ビスマスの２層めっき膜を形成することによ
り、こぶ状析出、ひげ状析出等のない平滑なめっき表面
が得られ、しかも５〜３０Ａ／ｄｍ2という高電流密度
でのめっきが可能となり、めっき時間の大幅な短縮が可
能となった。
形を適用して、リード基材に対してビスマス含有率の異
なるすず−ビスマスの２層めっき膜を形成することによ
り、こぶ状析出、ひげ状析出等のない平滑なめっき表面
が得られ、しかも５〜３０Ａ／ｄｍ2という高電流密度
でのめっきが可能となり、めっき時間の大幅な短縮が可
能となった。
【図１】本発明に係る半導体装置の一実施の形態を示す
断面図である。
断面図である。
【図２】本発明に係るリードの一実施の形態を示す断面
図である。
図である。
【図３】本発明に係るリードの他の一実施の形態を示す
断面図である。
断面図である。
１…半導体素子、２…リードフレーム、３…ボンデイン
グワイヤ、４…モールド樹脂、５、５ａ、５ｂ…モール
ド樹脂の外側に露出したリード、６…リード基材、７…
すずめっき膜、８…すず−ビスマス合金めっき膜、９…
ビスマス含有率の低いすず−ビスマス合金めっき膜、１
０…ビスマス含有率の高いすず−ビスマス合金めっき
膜。
グワイヤ、４…モールド樹脂、５、５ａ、５ｂ…モール
ド樹脂の外側に露出したリード、６…リード基材、７…
すずめっき膜、８…すず−ビスマス合金めっき膜、９…
ビスマス含有率の低いすず−ビスマス合金めっき膜、１
０…ビスマス含有率の高いすず−ビスマス合金めっき
膜。
Claims (8)
- 【請求項１】曲げ成形されたリードを有する半導体装置
において、 前記リードを、リード基材の表面に、すずまたはすず−
ビスマス合金からなる下層めっき膜と、該下層めっき膜
におけるビスマス含有量よりも大きなビスマス含有量を
有するすずービスマス合金からなる上層めっき膜とを有
して形成したことを特徴とする半導体装置。 - 【請求項２】曲げ成形されたリードを有する半導体装置
において、 前記リードを、リード基材の表面に、ビスマス含有量が
０〜１ｗｔ％のすずまたはすず−ビスマス合金からなる
下層めっき膜と、ビスマス含有量が１〜１０ｗｔ％のす
ずービスマス合金からなる上層めっき膜とを有して形成
したことを特徴とする半導体装置。 - 【請求項３】前記下層めっき膜の厚さが１〜１４μｍ
で、前記上層めっき膜の厚さが１〜１２μｍであること
を特徴とする請求項１または２記載の半導体装置。 - 【請求項４】前記下層めっき膜の厚さが１〜９μｍで、
前記上層めっき膜の厚さが１〜９μｍであることを特徴
とする請求項１または２記載の半導体装置。 - 【請求項５】前記２層のめっき膜において、クラックお
よびウィスカの発生を防止したことを特徴とする請求項
１または２または３または４記載の半導体装置。 - 【請求項６】前記リード基材の表面には、１〜１０μｍ
の膜厚の銅めっきが施されたことを特徴とする請求項１
または２または３または４または５記載の半導体装置。 - 【請求項７】リード基材の表面に、すずまたはすず−ビ
スマス合金からなる下層めっき膜と、該下層めっき膜に
おけるビスマス含有量よりも大きなビスマス含有量を有
するすずービスマス合金からなる上層めっき膜とを有す
る曲げ成形された複数のリードを備えた半導体装置を、
前記複数のリードを基板上の電極にはんだ接続して実装
したことを特徴とする半導体装置の実装構造体。 - 【請求項８】リード基材の表面に、ビスマス含有量が０
〜１ｗｔ％のすずまたはすず−ビスマス合金からなる下
層めっき膜と、ビスマス含有量が１〜１０ｗｔ％のすず
ービスマス合金からなる上層めっき膜とを有する曲げ成
形された複数のリードを備えた半導体装置を、前記複数
のリードを基板上の電極にはんだ接続して実装したこと
を特徴とする半導体装置の実装構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139484A JPH11330340A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139484A JPH11330340A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその実装構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330340A true JPH11330340A (ja) | 1999-11-30 |
Family
ID=15246335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139484A Pending JPH11330340A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330340A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003050328A1 (fr) * | 2000-03-29 | 2003-06-19 | Sanyo Electric Co., Ltd. | Appareil d'electrodeposition, procede d'electrodeposition et procede pour produire un dispositif a semi-conducteurs |
| US6960396B2 (en) | 1997-12-16 | 2005-11-01 | Hitachi, Ltd. | Pb-free solder-connected structure and electronic device |
| US6960823B2 (en) | 2001-04-04 | 2005-11-01 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| JP2006351907A (ja) * | 2005-06-17 | 2006-12-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007046150A (ja) * | 2005-04-06 | 2007-02-22 | Misuzu:Kk | 電子部品用リード線及び該リード線よりなるフラットケーブル |
| US7235309B2 (en) | 2002-12-16 | 2007-06-26 | Nec Electronics Corporation | Electronic device having external terminals with lead-free metal thin film formed on the surface thereof |
| CN100457979C (zh) * | 2000-03-29 | 2009-02-04 | 三洋电机株式会社 | 电镀装置 |
| US7501694B2 (en) * | 2004-09-28 | 2009-03-10 | Fujitsu Microelectronics Limited | Semiconductor device using multi-layer unleaded metal plating, and method of manufacturing the same |
| JP2009236611A (ja) * | 2008-03-26 | 2009-10-15 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US7772043B2 (en) | 2001-12-12 | 2010-08-10 | Sanyo Electric Co., Ltd. | Plating apparatus, plating method and manufacturing method for semiconductor device |
| JP2010283303A (ja) * | 2009-06-08 | 2010-12-16 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1998
- 1998-05-21 JP JP10139484A patent/JPH11330340A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8907475B2 (en) | 1997-12-16 | 2014-12-09 | Renesas Electronics Corporation | Pb-free solder-connected structure |
| US8503189B2 (en) | 1997-12-16 | 2013-08-06 | Renesas Electronics Corporation | Pb-free solder-connected structure and electronic device |
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