JPH11306763A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11306763A JPH11306763A JP10113743A JP11374398A JPH11306763A JP H11306763 A JPH11306763 A JP H11306763A JP 10113743 A JP10113743 A JP 10113743A JP 11374398 A JP11374398 A JP 11374398A JP H11306763 A JPH11306763 A JP H11306763A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 大幅な回路の修正を行わず、レイアウトの工
夫によりアクセスタイムを高速化する半導体記憶装置を
提供する。 【解決手段】 Yアト゛レスハ゛ッファ13はアト゛レスハ゜ット゛列17寄りに
設けられ、Yアト゛レステ゛コータ゛3,4と回路フ゛ロック15に制御のため
の信号100を出力する。Yアト゛レステ゛コータ゛3,4は、アト゛レスハ゜ット゛列
17寄りのメモリセルアレイC,Dのセルの書き込み、読み出しのYアト゛レス
を制御する。回路フ゛ロック15は、信号100に基づき、Yアト゛レステ゛
コータ゛1,2に信号101を出力する。Yアト゛レステ゛コータ゛1,2は、信号1
01に基づきDQハ゜ット゛列16寄りのメモリセルアレイA,Bセルの書き込
み、読み出しのYアト゛レスを制御する。テ゛ータアンフ゜5,6,7,8は、そ
れぞれのメモリセルアレイA,B,C,Dから読み出したテ゛ータを増幅す
る。回路フ゛ロック9,10,11,12は、それぞれのテ゛ータアンフ゜を活性
化するテ゛ータアンフ゜活性化信号102,104,106,107を生成する。
テ゛ータアンフ゜活性化信号102は遅延回路DL1に入力され、遅延
回路DL1から出力された信号103はテ゛ータアンフ゜5に入力され
る。
夫によりアクセスタイムを高速化する半導体記憶装置を
提供する。 【解決手段】 Yアト゛レスハ゛ッファ13はアト゛レスハ゜ット゛列17寄りに
設けられ、Yアト゛レステ゛コータ゛3,4と回路フ゛ロック15に制御のため
の信号100を出力する。Yアト゛レステ゛コータ゛3,4は、アト゛レスハ゜ット゛列
17寄りのメモリセルアレイC,Dのセルの書き込み、読み出しのYアト゛レス
を制御する。回路フ゛ロック15は、信号100に基づき、Yアト゛レステ゛
コータ゛1,2に信号101を出力する。Yアト゛レステ゛コータ゛1,2は、信号1
01に基づきDQハ゜ット゛列16寄りのメモリセルアレイA,Bセルの書き込
み、読み出しのYアト゛レスを制御する。テ゛ータアンフ゜5,6,7,8は、そ
れぞれのメモリセルアレイA,B,C,Dから読み出したテ゛ータを増幅す
る。回路フ゛ロック9,10,11,12は、それぞれのテ゛ータアンフ゜を活性
化するテ゛ータアンフ゜活性化信号102,104,106,107を生成する。
テ゛ータアンフ゜活性化信号102は遅延回路DL1に入力され、遅延
回路DL1から出力された信号103はテ゛ータアンフ゜5に入力され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等に
おいてデータの記憶を行う半導体記憶装置に関する。
おいてデータの記憶を行う半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置にについて図７を
参照して説明する。図７は従来の半導体記憶装置におけ
る各回路ブロックのレイアウトを示した図である。この
図において、半導体記憶装置の中央部分にパッド列があ
る。すなわち、左側寄りにデータ端子（以下ＤＱとす
る）パッド列３６があり、右側寄りにアドレスパッド列
３７がある。
参照して説明する。図７は従来の半導体記憶装置におけ
る各回路ブロックのレイアウトを示した図である。この
図において、半導体記憶装置の中央部分にパッド列があ
る。すなわち、左側寄りにデータ端子（以下ＤＱとす
る）パッド列３６があり、右側寄りにアドレスパッド列
３７がある。
【０００３】このＤＱパッド列３６とアドレスパッド列
３７との両側にはメモリセルアレイＥ，Ｆ，Ｇ，Ｈがあ
る。チップのほぼ中央部にＹアドレスバッファ３３があ
り、Ｙアドレスバッファ３３から出力される信号２００
は、アドレスパッド寄りのメモリセルアレイＧ，Ｈのセ
ルの書き込み、読み出しのＹアドレスを制御するＹアド
レスデコーダ２３，２４と、ＤＱパッド寄りのメモリセ
ルアレイＥ，Ｆセルの書き込み、読み出しのＹアドレス
を制御するＹアドレスデコーダ２１，２２に入力され
る。
３７との両側にはメモリセルアレイＥ，Ｆ，Ｇ，Ｈがあ
る。チップのほぼ中央部にＹアドレスバッファ３３があ
り、Ｙアドレスバッファ３３から出力される信号２００
は、アドレスパッド寄りのメモリセルアレイＧ，Ｈのセ
ルの書き込み、読み出しのＹアドレスを制御するＹアド
レスデコーダ２３，２４と、ＤＱパッド寄りのメモリセ
ルアレイＥ，Ｆセルの書き込み、読み出しのＹアドレス
を制御するＹアドレスデコーダ２１，２２に入力され
る。
【０００４】また、それぞれのメモリセルアレイＥ，
Ｆ，Ｇ，Ｈから読み出したデータを増幅するデータアン
プ２５，２６，２７，２８があり、データアンプ２５．
２６．２７．２８を活性化する信号を生成する回路ブロ
ック２９，３０，３１，３２がある。回路ブロック２９
で生成されたデータアンプ活性化信号２０２はデータア
ンプ２５に入力される。回路ブロック３０で生成された
データアンプ活性化信号２０４はデータアンプ２６に入
力される。
Ｆ，Ｇ，Ｈから読み出したデータを増幅するデータアン
プ２５，２６，２７，２８があり、データアンプ２５．
２６．２７．２８を活性化する信号を生成する回路ブロ
ック２９，３０，３１，３２がある。回路ブロック２９
で生成されたデータアンプ活性化信号２０２はデータア
ンプ２５に入力される。回路ブロック３０で生成された
データアンプ活性化信号２０４はデータアンプ２６に入
力される。
【０００５】回路ブロック３１で生成されたデータアン
プ活性化信号２０６は、データアンプ２７に入力され
る。回路ブロック３２で生成されたデータアンプ活性化
信号２０７はデータアンプ２８に入力される。データア
ンプ２５，２６，２７，２８で増幅された信号はリード
ライトバス信号２０８を通って出力回路３４からＤＱピ
ンに出力される。
プ活性化信号２０６は、データアンプ２７に入力され
る。回路ブロック３２で生成されたデータアンプ活性化
信号２０７はデータアンプ２８に入力される。データア
ンプ２５，２６，２７，２８で増幅された信号はリード
ライトバス信号２０８を通って出力回路３４からＤＱピ
ンに出力される。
【０００６】次に従来例の動作について図８を参照して
説明する。 図８は、メモリセルアレイＥ，Ｇ中のメモ
リセルからデータを読み出す際のタイミングチャートで
ある。時刻ｔ１０１において、Ｙアドレスバッファ３５
から出力される信号２００は、アドレスパッド寄りのＹ
アドレスデコーダ２３とＤＱパッド寄りのＹアドレスデ
コーダ２１に入力される。このときＹアドレスバッファ
３５は、チップのほぼ中央に配置されており、配線の抵
抗及び容量によるデータの遅延の影響を受けても、ほぼ
同時にＹアドレスデコーダ２１，２３に信号２００を入
力させる。
説明する。 図８は、メモリセルアレイＥ，Ｇ中のメモ
リセルからデータを読み出す際のタイミングチャートで
ある。時刻ｔ１０１において、Ｙアドレスバッファ３５
から出力される信号２００は、アドレスパッド寄りのＹ
アドレスデコーダ２３とＤＱパッド寄りのＹアドレスデ
コーダ２１に入力される。このときＹアドレスバッファ
３５は、チップのほぼ中央に配置されており、配線の抵
抗及び容量によるデータの遅延の影響を受けても、ほぼ
同時にＹアドレスデコーダ２１，２３に信号２００を入
力させる。
【０００７】Ｙアドレスデコーダでデコードされた信号
により、それぞれのＹスイッチは、活性化され、メモリ
セルアレイＥ，Ｇ中のメモリセルに記憶されているデー
タを読み出し、データアンプ２５，２７に出力する。デ
ータアンプ活性化信号を生成する回路ブロック２９，３
１がほぼ同時に活性化されるため、時刻ｔ１００におい
てデータアンプ活性化信号２０２，２０６によりデータ
アンプ２５，２７は、ほぼ同時に活性化され、メモリセ
ルアレイＥ，Ｇ中のメモリセルからのデータを増幅して
リードライトバス２０８に出力する。出力回路３４は、
メモリセルアレイＥ，Ｇ中のメモリセルからのデータを
ＤＱピンに出力する。
により、それぞれのＹスイッチは、活性化され、メモリ
セルアレイＥ，Ｇ中のメモリセルに記憶されているデー
タを読み出し、データアンプ２５，２７に出力する。デ
ータアンプ活性化信号を生成する回路ブロック２９，３
１がほぼ同時に活性化されるため、時刻ｔ１００におい
てデータアンプ活性化信号２０２，２０６によりデータ
アンプ２５，２７は、ほぼ同時に活性化され、メモリセ
ルアレイＥ，Ｇ中のメモリセルからのデータを増幅して
リードライトバス２０８に出力する。出力回路３４は、
メモリセルアレイＥ，Ｇ中のメモリセルからのデータを
ＤＱピンに出力する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た半導体記憶装置において、メモリセルアレイＥのメモ
リセルからデータを読み出す場合に比べ、メモリセルア
レイＧのメモリセルからデータを読み出す場合は、出力
回路３４に入力されるまでのリードライトバス２０８の
配線長が長いため、配線の抵抗及び容量によるデータの
遅延の影響を受け、出力回路３４からのデータ出力が遅
くなり、アクセスタイムに悪影響を及ぼすという問題が
あった。すなわち、メモリセルアレイＥからのデータ出
力が時刻ｔ１０２で出力されるのに対し、メモリセルア
レイＧからのデータ出力は時刻ｔ１０３において出力さ
れる。
た半導体記憶装置において、メモリセルアレイＥのメモ
リセルからデータを読み出す場合に比べ、メモリセルア
レイＧのメモリセルからデータを読み出す場合は、出力
回路３４に入力されるまでのリードライトバス２０８の
配線長が長いため、配線の抵抗及び容量によるデータの
遅延の影響を受け、出力回路３４からのデータ出力が遅
くなり、アクセスタイムに悪影響を及ぼすという問題が
あった。すなわち、メモリセルアレイＥからのデータ出
力が時刻ｔ１０２で出力されるのに対し、メモリセルア
レイＧからのデータ出力は時刻ｔ１０３において出力さ
れる。
【０００９】本発明はこのような背景の下になされたも
ので、大幅な回路の修正をせず、回路のレイアウトを工
夫することによって、アクセスタイムを高速化する半導
体記憶装置を提供する事にある。
ので、大幅な回路の修正をせず、回路のレイアウトを工
夫することによって、アクセスタイムを高速化する半導
体記憶装置を提供する事にある。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、複数のメモリセルアレイと、
データが入力されてから出力されるまでの内部信号を制
御する複数の回路と、出力データを外部回路へ出力する
出力回路とが半導体基板表面に形成されてなり、前記出
力回路から離れて配置された一のメモリセルアレイの一
の回路と、前記回路とを接続する配線の配線長を、前記
出力回路近傍に配置された他のメモリセルアレイの他の
回路と、前記回路とを接続する配線の配線長に比べて短
く形成することを特徴とする。
半導体記憶装置において、複数のメモリセルアレイと、
データが入力されてから出力されるまでの内部信号を制
御する複数の回路と、出力データを外部回路へ出力する
出力回路とが半導体基板表面に形成されてなり、前記出
力回路から離れて配置された一のメモリセルアレイの一
の回路と、前記回路とを接続する配線の配線長を、前記
出力回路近傍に配置された他のメモリセルアレイの他の
回路と、前記回路とを接続する配線の配線長に比べて短
く形成することを特徴とする。
【００１１】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記他の回路から出力されるデ
ータを遅延させる遅延回路を介挿することを特徴とす
る。
導体記憶装置において、前記他の回路から出力されるデ
ータを遅延させる遅延回路を介挿することを特徴とす
る。
【００１２】請求項３記載の発明は、請求項１または請
求項２記載の半導体記憶装置において、前記回路と前記
他の回路との間に信号の波形を正常にするバッファを介
挿することを特徴とする。
求項２記載の半導体記憶装置において、前記回路と前記
他の回路との間に信号の波形を正常にするバッファを介
挿することを特徴とする。
【００１３】請求項４記載の発明は、半導体記憶装置に
おいて、複数のメモリセルアレイと、アドレスデータを
出力するアドレスバッファと、このアドレスデータに基
づき前記メモリセルアレイからメモリセルを選択し、こ
のメモリセルに記憶されているデータを読み出すアドレ
スデコーダと、前記データを増幅し、増幅結果を出力デ
ータとして出力するアンプと、このアンプを活性化する
活性化信号を出力する活性化回路と、前記出力データを
外部回路へ出力する出力回路とが半導体基板表面に形成
されてなり、前記出力回路から離れて配置された一のメ
モリセルアレイの一のアドレスデコーダと、前記アドレ
スバッファとを接続する配線の配線長を、前記出力回路
近傍に配置された他のメモリセルアレイの他のアドレス
デコーダと、前記アドレスバッファとを接続する配線の
配線長に比べて短く形成することを特徴とする。
おいて、複数のメモリセルアレイと、アドレスデータを
出力するアドレスバッファと、このアドレスデータに基
づき前記メモリセルアレイからメモリセルを選択し、こ
のメモリセルに記憶されているデータを読み出すアドレ
スデコーダと、前記データを増幅し、増幅結果を出力デ
ータとして出力するアンプと、このアンプを活性化する
活性化信号を出力する活性化回路と、前記出力データを
外部回路へ出力する出力回路とが半導体基板表面に形成
されてなり、前記出力回路から離れて配置された一のメ
モリセルアレイの一のアドレスデコーダと、前記アドレ
スバッファとを接続する配線の配線長を、前記出力回路
近傍に配置された他のメモリセルアレイの他のアドレス
デコーダと、前記アドレスバッファとを接続する配線の
配線長に比べて短く形成することを特徴とする。
【００１４】請求項５記載の発明は、請求項４記載の半
導体記憶装置において、前記他のアドレスデコーダから
出力されるデータを増幅する前記アンプと、このアンプ
に対応する活性化回路との間に前記活性化信号を遅延さ
せる遅延回路を介挿することを特徴とする。
導体記憶装置において、前記他のアドレスデコーダから
出力されるデータを増幅する前記アンプと、このアンプ
に対応する活性化回路との間に前記活性化信号を遅延さ
せる遅延回路を介挿することを特徴とする。
【００１５】請求項６記載の発明は、請求項４または請
求項５記載の半導体記憶装置において、前記アドレスバ
ッファと前記他のアドレスデコーダとの間に信号の波形
を正常にするバッファを介挿することを特徴とする。
求項５記載の半導体記憶装置において、前記アドレスバ
ッファと前記他のアドレスデコーダとの間に信号の波形
を正常にするバッファを介挿することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の第一の実施形
態による半導体記憶装置の構成を示すブロック図であ
る。この図において、チップＱの中央部分の左側寄りに
ＤＱパッド列１６があり、チップＱの中央部分の右側寄
りにアドレスパッド列１７がある。ＤＱパッド列１６お
よびアドレスパッド列１７の両側には、メモリセルアレ
イＡ，メモリセルアレイＢ，メモリセルアレイＣおよび
メモリセルアレイＤがある。
施形態について説明する。図１は本発明の第一の実施形
態による半導体記憶装置の構成を示すブロック図であ
る。この図において、チップＱの中央部分の左側寄りに
ＤＱパッド列１６があり、チップＱの中央部分の右側寄
りにアドレスパッド列１７がある。ＤＱパッド列１６お
よびアドレスパッド列１７の両側には、メモリセルアレ
イＡ，メモリセルアレイＢ，メモリセルアレイＣおよび
メモリセルアレイＤがある。
【００１７】Ｙアドレスバッファ１３はアドレスパッド
列１７寄りに設けられ、Ｙアドレスデコーダ３，４と、
回路ブロック１５に制御のための信号１００を出力す
る。Ｙアドレスデコーダ３，４は、おのおのアドレスパ
ッド列１７寄りのメモリセルアレイＣ，Ｄのセルの書き
込み、読み出しのＹアドレスを制御する。回路ブロック
１５は、信号１００に基づき、Ｙアドレスデコーダ１，
２に信号１０１を出力する。
列１７寄りに設けられ、Ｙアドレスデコーダ３，４と、
回路ブロック１５に制御のための信号１００を出力す
る。Ｙアドレスデコーダ３，４は、おのおのアドレスパ
ッド列１７寄りのメモリセルアレイＣ，Ｄのセルの書き
込み、読み出しのＹアドレスを制御する。回路ブロック
１５は、信号１００に基づき、Ｙアドレスデコーダ１，
２に信号１０１を出力する。
【００１８】Ｙアドレスデコーダ１，２は、おのおの信
号１０１に基づきＤＱパッド列１６寄りのメモリセルア
レイＡ，Ｂセルの書き込み、読み出しのＹアドレスを制
御する。データアンプ５，６，７，８は、それぞれのメ
モリセルアレイＡ，Ｂ，Ｃ，Ｄから読み出したデータを
増幅する。回路ブロック９，１０，１１，１２は、それ
ぞれのデータアンプを活性化するをデータアンプ活性化
信号１０２，データアンプ活性化信号１０４，データア
ンプ活性化信号１０６，データアンプ活性化信号１０７
を生成する。
号１０１に基づきＤＱパッド列１６寄りのメモリセルア
レイＡ，Ｂセルの書き込み、読み出しのＹアドレスを制
御する。データアンプ５，６，７，８は、それぞれのメ
モリセルアレイＡ，Ｂ，Ｃ，Ｄから読み出したデータを
増幅する。回路ブロック９，１０，１１，１２は、それ
ぞれのデータアンプを活性化するをデータアンプ活性化
信号１０２，データアンプ活性化信号１０４，データア
ンプ活性化信号１０６，データアンプ活性化信号１０７
を生成する。
【００１９】回路ブロック９で生成されたデータアンプ
活性化信号１０２は遅延回路ＤＬ１に入力され、遅延回
路ＤＬ１から出力された信号１０３はデータアンプ５に
入力される。回路ブロック１０で生成されたデータアン
プ活性化信号１０４は遅延回路ＤＬ２に入力され、遅延
回路ＤＬ２から出力された信号１０５はデータアンプ６
に入力される。回路ブロック１１で生成されたデータア
ンプ活性化信号１０６はデータアンプ７に入力される。
回路ブロック１２で生成されたデータアンプ活性化信号
１０７はデータアンプ８に入力される。データアンプ
５，６，７，８で増幅された信号はリードライトバス信
号１０８を通って出力回路１４からＤＱピンに出力され
る。
活性化信号１０２は遅延回路ＤＬ１に入力され、遅延回
路ＤＬ１から出力された信号１０３はデータアンプ５に
入力される。回路ブロック１０で生成されたデータアン
プ活性化信号１０４は遅延回路ＤＬ２に入力され、遅延
回路ＤＬ２から出力された信号１０５はデータアンプ６
に入力される。回路ブロック１１で生成されたデータア
ンプ活性化信号１０６はデータアンプ７に入力される。
回路ブロック１２で生成されたデータアンプ活性化信号
１０７はデータアンプ８に入力される。データアンプ
５，６，７，８で増幅された信号はリードライトバス信
号１０８を通って出力回路１４からＤＱピンに出力され
る。
【００２０】次に、第一の実施形態の動作について、図
１および図２を参照して説明する。図２は、メモリセル
アレイＡ，Ｃ中のメモリセルからデータを読み出す際の
タイミングチャートである。まず、メモリセルアレイＣ
中のメモリセルからのデータの読み出しについて説明す
る。時刻１において、回路ブロック９および回路ブロッ
ク１１は、それぞれデータアンプ活性化信号１０２，デ
ータアンプ活性化信号１０２を出力する。
１および図２を参照して説明する。図２は、メモリセル
アレイＡ，Ｃ中のメモリセルからデータを読み出す際の
タイミングチャートである。まず、メモリセルアレイＣ
中のメモリセルからのデータの読み出しについて説明す
る。時刻１において、回路ブロック９および回路ブロッ
ク１１は、それぞれデータアンプ活性化信号１０２，デ
ータアンプ活性化信号１０２を出力する。
【００２１】そして、時刻ｔ２において、Ｙアドレスバ
ッファ１３は、信号１００を Ｙアドレスデコーダ３に
出力する。ここで、Ｙアドレスバッファ１３は、アドレ
スパッド寄りに配置されているため、Ｙアドレスバッフ
ァ１３からＹアドレスデコーダ３までの配線長は短く、
配線の抵抗及び容量の影響をあまり受けない。
ッファ１３は、信号１００を Ｙアドレスデコーダ３に
出力する。ここで、Ｙアドレスバッファ１３は、アドレ
スパッド寄りに配置されているため、Ｙアドレスバッフ
ァ１３からＹアドレスデコーダ３までの配線長は短く、
配線の抵抗及び容量の影響をあまり受けない。
【００２２】Ｙアドレスデコーダ３は、入力された信号
１００をデコードし、このデコードされた信号により内
蔵するＹスイッチを活性化し、メモリセルアレイＣ中の
メモリセルからのデータを読み出す。そして、Ｙアドレ
スデコーダ３は、読み出されたデータをデータアンプ７
に出力する。このとき、データアンプ７は、入力された
データアンプ活性化信号１０６により活性化され、メモ
リセルアレイＣ中のメモリセルからのデータを増幅して
リードライトバス１０８に出力する。これにより、時刻
ｔ６におおいて、出力回路１４は、メモリセルアレイＣ
中のメモリセルから読み出されたデータをＤＱピンに出
力する。
１００をデコードし、このデコードされた信号により内
蔵するＹスイッチを活性化し、メモリセルアレイＣ中の
メモリセルからのデータを読み出す。そして、Ｙアドレ
スデコーダ３は、読み出されたデータをデータアンプ７
に出力する。このとき、データアンプ７は、入力された
データアンプ活性化信号１０６により活性化され、メモ
リセルアレイＣ中のメモリセルからのデータを増幅して
リードライトバス１０８に出力する。これにより、時刻
ｔ６におおいて、出力回路１４は、メモリセルアレイＣ
中のメモリセルから読み出されたデータをＤＱピンに出
力する。
【００２３】次に、メモリセルアレイＡ中のメモリセル
からのデータの読み出しについて説明する。時刻ｔ２に
おいて、Ｙアドレスバッファ１３は、回路ブロック１５
に信号１００を出力する。そして時刻ｔ４において、回
路ブロック１５は、入力された信号１００をバッファリ
ングし、信号１０１としてＹアドレスデコーダ１へ出力
する。そして、Ｙアドレスデコーダ１は、入力された信
号１０１により、内蔵するＹスイッチを活性化し、メモ
リセルアレイＡ中のメモリセルからのデータを読み出
す。
からのデータの読み出しについて説明する。時刻ｔ２に
おいて、Ｙアドレスバッファ１３は、回路ブロック１５
に信号１００を出力する。そして時刻ｔ４において、回
路ブロック１５は、入力された信号１００をバッファリ
ングし、信号１０１としてＹアドレスデコーダ１へ出力
する。そして、Ｙアドレスデコーダ１は、入力された信
号１０１により、内蔵するＹスイッチを活性化し、メモ
リセルアレイＡ中のメモリセルからのデータを読み出
す。
【００２４】そして、Ｙアドレスデコーダ１は、メモリ
セルアレイＡ中のメモリセルから読み出したデータをデ
ータアンプ５に出力する。また、時刻ｔ１において回路
ブロック９から出力されたデータアンプ活性化信号１０
２は、遅延回路ＤＬ１に入力される。そして、遅延回路
ＤＬ１は、入力されるデータアンプ活性化信号１０２を
遅延させ、時刻ｔ３に信号１０３を出力する。
セルアレイＡ中のメモリセルから読み出したデータをデ
ータアンプ５に出力する。また、時刻ｔ１において回路
ブロック９から出力されたデータアンプ活性化信号１０
２は、遅延回路ＤＬ１に入力される。そして、遅延回路
ＤＬ１は、入力されるデータアンプ活性化信号１０２を
遅延させ、時刻ｔ３に信号１０３を出力する。
【００２５】これにより、信号１０３は、メモリセルア
レイＡ中のメモリセルからのデータの読み出しのタイミ
ングに合わせて、データアンプ５を活性化する。そし
て、データアンプ５は、メモリセルアレイＡ中のメモリ
セルからのデータを増幅してリードライトバス１０８を
介して出力回路１４へ出力する。これにより、出力回路
１４は、時刻ｔ６においてメモリセルアレイＡ中のメモ
リセルから読み出されたデータをＤＱピンに出力する。
レイＡ中のメモリセルからのデータの読み出しのタイミ
ングに合わせて、データアンプ５を活性化する。そし
て、データアンプ５は、メモリセルアレイＡ中のメモリ
セルからのデータを増幅してリードライトバス１０８を
介して出力回路１４へ出力する。これにより、出力回路
１４は、時刻ｔ６においてメモリセルアレイＡ中のメモ
リセルから読み出されたデータをＤＱピンに出力する。
【００２６】ここで、データアンプ５から出力されてか
ら、出力回路１４に入力されるまでの配線長は、メモリ
セルアレイＡの配置及びパッドの配置によっておのずか
ら決まってしまう。そのため、データアンプ５とデータ
アンプ７とから出力回路１４までの配線長の違いは避け
られない。この結果、データアンプ７から出力回路１４
までのデータの遅延の差が生じてしまう。
ら、出力回路１４に入力されるまでの配線長は、メモリ
セルアレイＡの配置及びパッドの配置によっておのずか
ら決まってしまう。そのため、データアンプ５とデータ
アンプ７とから出力回路１４までの配線長の違いは避け
られない。この結果、データアンプ７から出力回路１４
までのデータの遅延の差が生じてしまう。
【００２７】そこで、本発明においては、メモリセルア
レイＣの読み出しにおいて、Ｙアドレスバッファ１３を
アドレスパッド１７側、つまりメモリセルアレイＣ側に
置くことによって、Ｙアドレスデコーダ３に内蔵される
Ｙスイッチが活性化されるまでの時間をなるべく短く
し、アドレスパッド１７側のデータの読み出しをメモリ
セルアレイＡに対して早くしている。
レイＣの読み出しにおいて、Ｙアドレスバッファ１３を
アドレスパッド１７側、つまりメモリセルアレイＣ側に
置くことによって、Ｙアドレスデコーダ３に内蔵される
Ｙスイッチが活性化されるまでの時間をなるべく短く
し、アドレスパッド１７側のデータの読み出しをメモリ
セルアレイＡに対して早くしている。
【００２８】一方、メモリセルアレイＡの読み出しにお
いて、Ｙアドレスバッファ１３から出力されてからＹア
ドレスデコーダ１に入力されるまでに、配線の抵抗及び
容量の影響を受けてデータは遅延されるが、回路ブロッ
ク１５でのバッファリングによる高速化、及びデータア
ンプ５から出力回路１４までのリードライトバス１０８
の配線長が短いことにより、チップとしてのアクセスタ
イムに悪影響を及ぼすことはない。 ここでは説明しな
かったが、メモリセルアレイＢおよびメモリセルアレイ
Ｄの読み出しにおいても同様である。
いて、Ｙアドレスバッファ１３から出力されてからＹア
ドレスデコーダ１に入力されるまでに、配線の抵抗及び
容量の影響を受けてデータは遅延されるが、回路ブロッ
ク１５でのバッファリングによる高速化、及びデータア
ンプ５から出力回路１４までのリードライトバス１０８
の配線長が短いことにより、チップとしてのアクセスタ
イムに悪影響を及ぼすことはない。 ここでは説明しな
かったが、メモリセルアレイＢおよびメモリセルアレイ
Ｄの読み出しにおいても同様である。
【００２９】上述したように、本発明は、アドレスパッ
ド１７寄りにＹアドレスバッファ１３を配置することに
より、アドレスパッド１７寄りのメモリセルアレイＣの
読み出しを高速化し、かつディレイ回路ＤＬ１によりデ
ータアンプ５の活性化をずらすことにより、メモリセル
アレイＡおよびメモリセルアレイＣからのデータをほぼ
同時刻に出力回路１４から出力できる。
ド１７寄りにＹアドレスバッファ１３を配置することに
より、アドレスパッド１７寄りのメモリセルアレイＣの
読み出しを高速化し、かつディレイ回路ＤＬ１によりデ
ータアンプ５の活性化をずらすことにより、メモリセル
アレイＡおよびメモリセルアレイＣからのデータをほぼ
同時刻に出力回路１４から出力できる。
【００３０】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、第二の
実施形態として、図３に示す構成の半導体記憶装置のチ
ップＲを説明する。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、第二の
実施形態として、図３に示す構成の半導体記憶装置のチ
ップＲを説明する。
【００３１】この図において、チップの中央部分の左側
寄りにＤＱパッド列５６があり、右側寄りにアドレスパ
ッド列５７がある。ＤＱパッド列５６およびアドレスパ
ッド列５７の両側にはメモリセルアレイＡ１，Ｂ１，Ｃ
１，Ｄ１がある。Ｙアドレスバッファ５３は、アドレス
パッド列５７側に設けられ、Ｙアドレスデコーダ４３，
４４およびＹアドレスデコーダ４１，４２に信号１１０
を出力する。
寄りにＤＱパッド列５６があり、右側寄りにアドレスパ
ッド列５７がある。ＤＱパッド列５６およびアドレスパ
ッド列５７の両側にはメモリセルアレイＡ１，Ｂ１，Ｃ
１，Ｄ１がある。Ｙアドレスバッファ５３は、アドレス
パッド列５７側に設けられ、Ｙアドレスデコーダ４３，
４４およびＹアドレスデコーダ４１，４２に信号１１０
を出力する。
【００３２】Ｙアドレスデコーダ４３，４４は、入力さ
れる信号１１０によりアドレスパッド列５７寄りのメモ
リセルアレイＣ，Ｄのセルの書き込み、読み出しのＹア
ドレスを制御する。また、Ｙアドレスデコーダ４１，４
２は、入力される信号１１０によりＤＱパッド列５６寄
りのメモリセルアレイＡ１，Ｂ１セルの書き込み、読み
出しのＹアドレスを制御する。
れる信号１１０によりアドレスパッド列５７寄りのメモ
リセルアレイＣ，Ｄのセルの書き込み、読み出しのＹア
ドレスを制御する。また、Ｙアドレスデコーダ４１，４
２は、入力される信号１１０によりＤＱパッド列５６寄
りのメモリセルアレイＡ１，Ｂ１セルの書き込み、読み
出しのＹアドレスを制御する。
【００３３】データアンプ４５，４６，４７，４８は、
それぞれ対応するメモリセルアレイＡ１，Ｂ１，Ｃ１，
Ｄ１から読み出したデータを増幅する。回路ブロック４
９は、データアンプ４５を活性化するデータアンプ活性
化信号１１２を遅延回路ＤＬ１１に出力する。回路ブロ
ック５０は、データアンプ４６を活性化するデータアン
プ活性化信号１１４を遅延回路ＤＬ１２に出力する。
それぞれ対応するメモリセルアレイＡ１，Ｂ１，Ｃ１，
Ｄ１から読み出したデータを増幅する。回路ブロック４
９は、データアンプ４５を活性化するデータアンプ活性
化信号１１２を遅延回路ＤＬ１１に出力する。回路ブロ
ック５０は、データアンプ４６を活性化するデータアン
プ活性化信号１１４を遅延回路ＤＬ１２に出力する。
【００３４】回路ブロック５１は、データアンプ４７を
活性化するデータアンプ活性化信号１１６をデータアン
プ４７に出力する。回路ブロック５２は、データタアン
プ４８を活性化するデータアンプ活性化信号１１７をデ
ータアンプ４８に出力する。遅延回路ＤＬ１１は、入力
されるデータアンプ活性化信号１１２を遅延させ、信号
１１３として、データアンプ４５へ出力する。遅延回路
ＤＬ１２は、入力されるデータアンプ活性化信号１１４
を遅延させ、信号１１５として、データアンプ４６へ出
力する。出力回路５４は、データアンプ４５，４６，４
７，４８で増幅された信号をリードライトバス信号１１
８を介してＤＱピンに出力する。
活性化するデータアンプ活性化信号１１６をデータアン
プ４７に出力する。回路ブロック５２は、データタアン
プ４８を活性化するデータアンプ活性化信号１１７をデ
ータアンプ４８に出力する。遅延回路ＤＬ１１は、入力
されるデータアンプ活性化信号１１２を遅延させ、信号
１１３として、データアンプ４５へ出力する。遅延回路
ＤＬ１２は、入力されるデータアンプ活性化信号１１４
を遅延させ、信号１１５として、データアンプ４６へ出
力する。出力回路５４は、データアンプ４５，４６，４
７，４８で増幅された信号をリードライトバス信号１１
８を介してＤＱピンに出力する。
【００３５】次に、第二の実施形態の半導体記憶装置の
動作を図３および図４を参照して説明する。図４は、メ
モリセルアレイＡ１，Ｃ１中のメモリセルからデータを
読み出す際のタイミングチャートである。まず、メモリ
セルアレイＣ１中のメモリセルからのデータの読み出し
について説明する。時刻ｔ１０において、回路ブロック
４９および回路ブロック５１は、それぞれデータアンプ
活性化信号１１２、データアンプ活性化信号１１６を出
力する。
動作を図３および図４を参照して説明する。図４は、メ
モリセルアレイＡ１，Ｃ１中のメモリセルからデータを
読み出す際のタイミングチャートである。まず、メモリ
セルアレイＣ１中のメモリセルからのデータの読み出し
について説明する。時刻ｔ１０において、回路ブロック
４９および回路ブロック５１は、それぞれデータアンプ
活性化信号１１２、データアンプ活性化信号１１６を出
力する。
【００３６】そして、時刻１１において、Ｙアドレスバ
ッファ５３は、Ｙアドレスデコーダ４３へ信号１１０を
出力する。ここで、Ｙアドレスバッファ５３がアドレス
パッド列５７寄りに配置されているため、Ｙアドレスバ
ッファ５３とＹアドレスデコーダ４３までの配線長は短
い。そのため、信号１１０は、この配線長に基づく抵抗
及び容量の影響をあまり受けない。
ッファ５３は、Ｙアドレスデコーダ４３へ信号１１０を
出力する。ここで、Ｙアドレスバッファ５３がアドレス
パッド列５７寄りに配置されているため、Ｙアドレスバ
ッファ５３とＹアドレスデコーダ４３までの配線長は短
い。そのため、信号１１０は、この配線長に基づく抵抗
及び容量の影響をあまり受けない。
【００３７】そして、Ｙアドレスデコーダ４３は、入力
される信号１１０をデコードし、このデコードされた信
号により、内蔵するＹスイッチを活性化する。これによ
り、Ｙアドレスデコーダ４３は、メモリセルアレイＣ１
中のメモリセルからのデータを読み出し、この読み出さ
れたデータをデータアンプ４７に出力する。そして、時
刻ｔ１０において出力されたデータアンプ活性化信号１
１６により、データアンプ４７が活性化される。
される信号１１０をデコードし、このデコードされた信
号により、内蔵するＹスイッチを活性化する。これによ
り、Ｙアドレスデコーダ４３は、メモリセルアレイＣ１
中のメモリセルからのデータを読み出し、この読み出さ
れたデータをデータアンプ４７に出力する。そして、時
刻ｔ１０において出力されたデータアンプ活性化信号１
１６により、データアンプ４７が活性化される。
【００３８】これにより、データアンプ４７は、メモリ
セルアレイＣ１中のメモリセルから読み出されたデータ
を増幅してリードライトバス１１８を介してす津力回路
５４へ出力される。この結果、時刻ｔ１４において、出
力回路５４は、メモリセルアレイＣ１中のメモリセルか
ら読み出されたデータＤＱピンに出力する。
セルアレイＣ１中のメモリセルから読み出されたデータ
を増幅してリードライトバス１１８を介してす津力回路
５４へ出力される。この結果、時刻ｔ１４において、出
力回路５４は、メモリセルアレイＣ１中のメモリセルか
ら読み出されたデータＤＱピンに出力する。
【００３９】次に、メモリセルアレイＡ１中のメモリセ
ルからのデータの読み出しについて説明する。時刻ｔ１
１において、Ｙアドレスバッファ５３は、Ｙアドレスデ
コーダ４１へ信号１１０を出力する。 これにより、Ｙ
アドレスデコーダ４１は、入力される信号１１０をデコ
ードし、この出コードされた信号により、内蔵されるＹ
スイッチを活性化する。そして、Ｙアドレスデコーダ４
１は、メモリセルアレイＡ１中のメモリセルからのデー
タを読み出し、この読み出されたデータをアンプ４５に
出力する。
ルからのデータの読み出しについて説明する。時刻ｔ１
１において、Ｙアドレスバッファ５３は、Ｙアドレスデ
コーダ４１へ信号１１０を出力する。 これにより、Ｙ
アドレスデコーダ４１は、入力される信号１１０をデコ
ードし、この出コードされた信号により、内蔵されるＹ
スイッチを活性化する。そして、Ｙアドレスデコーダ４
１は、メモリセルアレイＡ１中のメモリセルからのデー
タを読み出し、この読み出されたデータをアンプ４５に
出力する。
【００４０】また、時刻ｔ１０において、回路ブロック
４９は、データアンプ活性化信号１１２を遅延回路ＤＬ
１１に出力する。そして、時刻ｔ１２において、遅延回
路ＤＬ１１は、入力されるデータアンプ活性化信号１１
２を遅延させ、メモリセルアレイＡ１中のメモリセルか
らのデータの読み出しのタイミングに合わせた信号１１
３として出力する。
４９は、データアンプ活性化信号１１２を遅延回路ＤＬ
１１に出力する。そして、時刻ｔ１２において、遅延回
路ＤＬ１１は、入力されるデータアンプ活性化信号１１
２を遅延させ、メモリセルアレイＡ１中のメモリセルか
らのデータの読み出しのタイミングに合わせた信号１１
３として出力する。
【００４１】そして、データアンプ４５は、信号１１３
が入力されることにより活性化され、メモリセルアレイ
Ａ１中のメモリセルからのデータを増幅してリードライ
トバス１１８を介して、このメモリセルアレイＡ１中の
メモリセルからのデータを出力回路５４へ出力する。こ
の結果、時刻ｔ１４において、出力回路５４は、メモリ
セルアレイＡ１中のメモリセルからのデータをＤＱピン
に出力する。
が入力されることにより活性化され、メモリセルアレイ
Ａ１中のメモリセルからのデータを増幅してリードライ
トバス１１８を介して、このメモリセルアレイＡ１中の
メモリセルからのデータを出力回路５４へ出力する。こ
の結果、時刻ｔ１４において、出力回路５４は、メモリ
セルアレイＡ１中のメモリセルからのデータをＤＱピン
に出力する。
【００４２】ここで、データアンプ４５とデータアンプ
４７とから出力回路５４までの配線長の違いは避けらな
い。このため、データアンプ４７から出力回路５４まで
のデータの遅延の差が生じてしまう。そこで、本発明
は、Ｙアドレスバッファ５３をアドレスパッド側、つま
りメモリセルアレイＣ１側に置くことによって、Ｙアド
レスデコーダ４３に内蔵されるＹスイッチが活性化され
るまでの時間をなるべく短くし、アドレスパッド列５７
側のデータの読み出しをなるべく早くしている。
４７とから出力回路５４までの配線長の違いは避けらな
い。このため、データアンプ４７から出力回路５４まで
のデータの遅延の差が生じてしまう。そこで、本発明
は、Ｙアドレスバッファ５３をアドレスパッド側、つま
りメモリセルアレイＣ１側に置くことによって、Ｙアド
レスデコーダ４３に内蔵されるＹスイッチが活性化され
るまでの時間をなるべく短くし、アドレスパッド列５７
側のデータの読み出しをなるべく早くしている。
【００４３】一方、メモリセルアレイＡ１中のメモリセ
ルの読み出しにおいて、Ｙアドレスバッファ５３から出
力されてからＹアドレスデコーダ４１に入力されるまで
に、配線の抵抗及び容量の影響を受けてデータは遅延さ
れるが、データアンプ４５から出力回路５４までのリー
ドライトバス１１８の配線長が短いことにより、チップ
としてのアクセスタイムに悪影響を及ぼすことはない。
ここでは説明しなかったが、メモリセルアレイＢ１およ
びメモリセルアレイＤ１の読み出しにおいても同様であ
る。
ルの読み出しにおいて、Ｙアドレスバッファ５３から出
力されてからＹアドレスデコーダ４１に入力されるまで
に、配線の抵抗及び容量の影響を受けてデータは遅延さ
れるが、データアンプ４５から出力回路５４までのリー
ドライトバス１１８の配線長が短いことにより、チップ
としてのアクセスタイムに悪影響を及ぼすことはない。
ここでは説明しなかったが、メモリセルアレイＢ１およ
びメモリセルアレイＤ１の読み出しにおいても同様であ
る。
【００４４】例えば、第三の実施形態として、図５に示
す構成の半導体記憶装置のチップＳを説明する。図５
は、第三の実施形態の半導体記憶装置の構成を示すブロ
ック図である。チップＳの左側寄りの端部にＤＱパッド
列７６があり、右側寄りの端部にアドレスパッド列７７
がある。このＤＱパッド列７６とアドレスパッド列７７
との間には、メモリセルアレイＡ２，Ｂ２，Ｃ２，Ｄ２
が設けられている。
す構成の半導体記憶装置のチップＳを説明する。図５
は、第三の実施形態の半導体記憶装置の構成を示すブロ
ック図である。チップＳの左側寄りの端部にＤＱパッド
列７６があり、右側寄りの端部にアドレスパッド列７７
がある。このＤＱパッド列７６とアドレスパッド列７７
との間には、メモリセルアレイＡ２，Ｂ２，Ｃ２，Ｄ２
が設けられている。
【００４５】Ｙアドレスバッファ７３は、アドレスパッ
ド列７７寄りに設けられ、Ｙアドレスデコーダ６３，６
４へ信号１２０を出力する。Ｙアドレスデコーダ６３，
６４は、入力される信号１２０により、アドレスパッド
寄りのメモリセルアレイＣ２，Ｄ２のセルの書き込み、
読み出しのＹアドレスを制御する。また、同様に、Ｙア
ドレスバッファ７３は、Ｙアドレスデコーダ６１，６２
へ信号１２０を出力する。Ｙアドレスデコーダ６１，６
２は、入力される信号１２０によりＤＱパッド寄りのメ
モリセルアレイＡ２，Ｂ２セルの書き込み、読み出しの
Ｙアドレスを制御する。
ド列７７寄りに設けられ、Ｙアドレスデコーダ６３，６
４へ信号１２０を出力する。Ｙアドレスデコーダ６３，
６４は、入力される信号１２０により、アドレスパッド
寄りのメモリセルアレイＣ２，Ｄ２のセルの書き込み、
読み出しのＹアドレスを制御する。また、同様に、Ｙア
ドレスバッファ７３は、Ｙアドレスデコーダ６１，６２
へ信号１２０を出力する。Ｙアドレスデコーダ６１，６
２は、入力される信号１２０によりＤＱパッド寄りのメ
モリセルアレイＡ２，Ｂ２セルの書き込み、読み出しの
Ｙアドレスを制御する。
【００４６】また、データアンプ６５，６６，６７，６
８は、それぞれのメモリセルアレイＡ２，Ｂ２，Ｃ２，
Ｄ２から読み出したデータを増幅する。回路ブロック６
９は、データアンプ６５を活性化するデータアンプ活性
化信号１２２を遅延回路ＤＬ２１に出力する。回路ブロ
ック７０は、データアンプ６６を活性化するデータアン
プ活性化信号１２４を遅延回路ＤＬ２２に出力する。
８は、それぞれのメモリセルアレイＡ２，Ｂ２，Ｃ２，
Ｄ２から読み出したデータを増幅する。回路ブロック６
９は、データアンプ６５を活性化するデータアンプ活性
化信号１２２を遅延回路ＤＬ２１に出力する。回路ブロ
ック７０は、データアンプ６６を活性化するデータアン
プ活性化信号１２４を遅延回路ＤＬ２２に出力する。
【００４７】回路ブロック７１は、データアンプ６７を
活性化するデータアンプ活性化信号１２６をデータアン
プ６７に出力する。回路ブロック７２は、データタアン
プ７８を活性化するデータアンプ活性化信号１２７をデ
ータアンプ６８に出力する。遅延回路ＤＬ２１は、入力
されるデータアンプ活性化信号１２２を遅延させ、信号
１２３として、データアンプ６５へ出力する。
活性化するデータアンプ活性化信号１２６をデータアン
プ６７に出力する。回路ブロック７２は、データタアン
プ７８を活性化するデータアンプ活性化信号１２７をデ
ータアンプ６８に出力する。遅延回路ＤＬ２１は、入力
されるデータアンプ活性化信号１２２を遅延させ、信号
１２３として、データアンプ６５へ出力する。
【００４８】遅延回路ＤＬ２２は、入力されるデータア
ンプ活性化信号１２４を遅延させ、信号１２５として、
データアンプ６６へ出力する。出力回路７４は、データ
アンプ６５，６６，６７，６８で増幅された信号をリー
ドライトバス信号１２８を介してＤＱピンに出力する。
ンプ活性化信号１２４を遅延させ、信号１２５として、
データアンプ６６へ出力する。出力回路７４は、データ
アンプ６５，６６，６７，６８で増幅された信号をリー
ドライトバス信号１２８を介してＤＱピンに出力する。
【００４９】次に、第三の実施形態の半導体記憶装置の
動作を図５および図６を参照して説明する。 図６は、
メモリセルアレイＡ２，Ｃ２中のメモリセルからデータ
を読み出す際のタイミングチャートである。まず、メモ
リセルアレイＣ２中のメモリセルからのデータの読み出
しについて説明する。時刻ｔ２１において、回路ブロッ
ク６９は、データアンプ活性化信号１２２を遅延回路Ｄ
Ｌ２１へ出力する。同時に、回路ブロック７１は、デー
タアンプ活性化信号１２６をＹアドレスデコーダ６７へ
出力する。
動作を図５および図６を参照して説明する。 図６は、
メモリセルアレイＡ２，Ｃ２中のメモリセルからデータ
を読み出す際のタイミングチャートである。まず、メモ
リセルアレイＣ２中のメモリセルからのデータの読み出
しについて説明する。時刻ｔ２１において、回路ブロッ
ク６９は、データアンプ活性化信号１２２を遅延回路Ｄ
Ｌ２１へ出力する。同時に、回路ブロック７１は、デー
タアンプ活性化信号１２６をＹアドレスデコーダ６７へ
出力する。
【００５０】そして、時刻ｔ２２において、Ｙアドレス
バッファ７３は、信号１２０をＹアドレスデコーダ６３
に出力する。ここで、Ｙアドレスバッファ７３がアドレ
スパッド列７７寄りに配置されているため、Ｙアドレス
バッファ７３からＹアドレスデコーダまでの配線長は短
い。このため、信号１２０は、配線長に基づく抵抗及び
容量の影響をあまり受けない。
バッファ７３は、信号１２０をＹアドレスデコーダ６３
に出力する。ここで、Ｙアドレスバッファ７３がアドレ
スパッド列７７寄りに配置されているため、Ｙアドレス
バッファ７３からＹアドレスデコーダまでの配線長は短
い。このため、信号１２０は、配線長に基づく抵抗及び
容量の影響をあまり受けない。
【００５１】そして、Ｙアドレスデコーダ６３は、入力
される信号１２０をデコードし、このデコードされた信
号により、内蔵されるＹスイッチを活性化する。これに
より、Ｙアドレスデコーダ６３は、メモリセルアレイＣ
２中のメモリセルからのデータを読み出し、この読み出
されたデータをデータアンプ６７に出力する。時刻ｔ２
１において回路ブロック７１から出力されたデータアン
プ活性化信号１２６によりデータアンプ６７が活性化さ
れる。
される信号１２０をデコードし、このデコードされた信
号により、内蔵されるＹスイッチを活性化する。これに
より、Ｙアドレスデコーダ６３は、メモリセルアレイＣ
２中のメモリセルからのデータを読み出し、この読み出
されたデータをデータアンプ６７に出力する。時刻ｔ２
１において回路ブロック７１から出力されたデータアン
プ活性化信号１２６によりデータアンプ６７が活性化さ
れる。
【００５２】これにより、データアンプ６７は、メモリ
セルアレイＣ２中のメモリセルからのデータを増幅して
リードライトバス１２８を介して出力回路７４に出力す
る。この結果、時刻ｔ２５において、出力回路７４は、
メモリセルアレイＣ２中のメモリセルから読み出された
データをＤＱピンへ出力する。
セルアレイＣ２中のメモリセルからのデータを増幅して
リードライトバス１２８を介して出力回路７４に出力す
る。この結果、時刻ｔ２５において、出力回路７４は、
メモリセルアレイＣ２中のメモリセルから読み出された
データをＤＱピンへ出力する。
【００５３】次に、メモリセルアレイＡ２中のメモリセ
ルからのデータの読み出しについて説明する。 時刻ｔ
２２において、Ｙアドレスバッファ７３は、信号１２０
をＹアドレスデコーダ６１に出力する。そして、Ｙアド
レスデコーダ６１は、入力される信号１２０をデコード
し、このデコードされた信号により内蔵のＹスイッチを
活性化する。これにより、Ｙアドレスデコーダ６１はメ
モリセルアレイＡ２中のメモリセルからのデータを読み
出し、この読み出されたデータをデータアンプ６５に出
力する。
ルからのデータの読み出しについて説明する。 時刻ｔ
２２において、Ｙアドレスバッファ７３は、信号１２０
をＹアドレスデコーダ６１に出力する。そして、Ｙアド
レスデコーダ６１は、入力される信号１２０をデコード
し、このデコードされた信号により内蔵のＹスイッチを
活性化する。これにより、Ｙアドレスデコーダ６１はメ
モリセルアレイＡ２中のメモリセルからのデータを読み
出し、この読み出されたデータをデータアンプ６５に出
力する。
【００５４】また、時刻ｔ２１において回路ブロック６
９は、データアンプ活性化信号１２２を遅延回路ＤＬ２
１に出力する。そして、時刻ｔ２３において、遅延回路
ＤＬ２１は、入力されたデータアンプ活性化信号１２２
を遅延し、メモリセルアレイＡ２中のメモリセルからの
データの読み出しのタイミングに合わせた信号１２３と
して、データアンプ６５へ出力する。
９は、データアンプ活性化信号１２２を遅延回路ＤＬ２
１に出力する。そして、時刻ｔ２３において、遅延回路
ＤＬ２１は、入力されたデータアンプ活性化信号１２２
を遅延し、メモリセルアレイＡ２中のメモリセルからの
データの読み出しのタイミングに合わせた信号１２３と
して、データアンプ６５へ出力する。
【００５５】そして、データアンプ６５は、信号１２３
が入力されることにより活性化され、メモリセルアレイ
Ａ２中のメモリセルから読み出されたデータを増幅して
リードライトバス１２８を介して出力回路７４へ出力す
る。この結果、時刻ｔ２５において、出力回路７４は、
メモリセルアレイＡ２中のメモリセルから読み出された
データをＤＱピンに出力する。
が入力されることにより活性化され、メモリセルアレイ
Ａ２中のメモリセルから読み出されたデータを増幅して
リードライトバス１２８を介して出力回路７４へ出力す
る。この結果、時刻ｔ２５において、出力回路７４は、
メモリセルアレイＡ２中のメモリセルから読み出された
データをＤＱピンに出力する。
【００５６】データアンプ６５とデータアンプ６７とか
ら出力回路７４までの配線長の違いは避けられない。こ
のため、データアンプ６５とデータアンプ６７とから出
力回路７４までのデータの遅延の差が生じる。このた
め、本願発明は、Ｙアドレスバッファ７３をアドレスパ
ッド列７７側、つまりメモリセルアレイＣ２側に置くこ
とによって、Ｙアドレスデコーダ６７に内蔵されるＹス
イッチが活性化されるまでの時間をなるべく短くし、ア
ドレスパッド側のデータの読み出しをなるべく早くして
いる。
ら出力回路７４までの配線長の違いは避けられない。こ
のため、データアンプ６５とデータアンプ６７とから出
力回路７４までのデータの遅延の差が生じる。このた
め、本願発明は、Ｙアドレスバッファ７３をアドレスパ
ッド列７７側、つまりメモリセルアレイＣ２側に置くこ
とによって、Ｙアドレスデコーダ６７に内蔵されるＹス
イッチが活性化されるまでの時間をなるべく短くし、ア
ドレスパッド側のデータの読み出しをなるべく早くして
いる。
【００５７】一方、メモリセルアレイＡ２のメモリセル
の読み出しにおいて、Ｙアドレスバッファ７３から出力
されてからＹアドレスデコーダ６１に入力されるまで
に、配線の抵抗及び容量の影響を受けてデータは遅延さ
れるが、データアンプ６５から出力回路７４までのリー
ドライトバス１２８の配線長が短いことにより、チップ
としてのアクセスタイムに悪影響を及ぼすことはない。
ここでは説明しなかったが、メモリセルアレイＢ１およ
びメモリセルアレイＤ１の読み出しにおいても同様であ
る。
の読み出しにおいて、Ｙアドレスバッファ７３から出力
されてからＹアドレスデコーダ６１に入力されるまで
に、配線の抵抗及び容量の影響を受けてデータは遅延さ
れるが、データアンプ６５から出力回路７４までのリー
ドライトバス１２８の配線長が短いことにより、チップ
としてのアクセスタイムに悪影響を及ぼすことはない。
ここでは説明しなかったが、メモリセルアレイＢ１およ
びメモリセルアレイＤ１の読み出しにおいても同様であ
る。
【００５８】また、第一の実施形態から第三の実施形態
をＹアドレス信号により説明してきたが、他の信号につ
いても適用することができる。
をＹアドレス信号により説明してきたが、他の信号につ
いても適用することができる。
【００５９】
【発明の効果】請求項１記載の発明によれば、複数のメ
モリセルアレイと、データが入力されてから出力される
までの内部信号を制御する複数の回路と、出力データを
外部回路へ出力する出力回路とが半導体基板表面に形成
されてなり、前記出力回路から離れて配置された一のメ
モリセルアレイの一の回路と、前記回路とを接続する配
線の配線長を、前記出力回路近傍に配置された他のメモ
リセルアレイの他の回路と、前記回路とを接続する配線
の配線長に比べて短く形成するため、前記出力回路から
離れて配置された一のメモリセルアレイからのデータの
読み出し等のアクセスタイムを高速化できる。
モリセルアレイと、データが入力されてから出力される
までの内部信号を制御する複数の回路と、出力データを
外部回路へ出力する出力回路とが半導体基板表面に形成
されてなり、前記出力回路から離れて配置された一のメ
モリセルアレイの一の回路と、前記回路とを接続する配
線の配線長を、前記出力回路近傍に配置された他のメモ
リセルアレイの他の回路と、前記回路とを接続する配線
の配線長に比べて短く形成するため、前記出力回路から
離れて配置された一のメモリセルアレイからのデータの
読み出し等のアクセスタイムを高速化できる。
【００６０】請求項２記載の発明によれば、前記他の回
路から出力されるデータを遅延させる遅延回路を介挿す
るため、一のメモリセルアレイに対するアクセスタイム
と他のメモリセルアレイに対するアクセスタイムのタイ
ミングを合わせることができる。
路から出力されるデータを遅延させる遅延回路を介挿す
るため、一のメモリセルアレイに対するアクセスタイム
と他のメモリセルアレイに対するアクセスタイムのタイ
ミングを合わせることができる。
【００６１】請求項３記載の発明によれば、前記回路と
前記他の回路との間に信号の波形を正常にするバッファ
を介挿するため、前記回路と他の回路との配線長が長
く、この配線長に基づく容量および抵抗が増加しても信
号の伝達時間を短くすることができる。
前記他の回路との間に信号の波形を正常にするバッファ
を介挿するため、前記回路と他の回路との配線長が長
く、この配線長に基づく容量および抵抗が増加しても信
号の伝達時間を短くすることができる。
【００６２】請求項４記載の発明によれば、アドレスデ
ータを出力するアドレスバッファと、このアドレスデー
タに基づき前記メモリセルアレイからメモリセルを選択
し、このメモリセルに記憶されているデータを読み出す
アドレスデコーダと、前記データを増幅し、増幅結果を
出力データとして出力するアンプと、このアンプを活性
化する活性化信号を出力する活性化回路と、前記出力デ
ータを外部回路へ出力する出力回路とが半導体基板表面
に形成されてなり、前記出力回路から離れて配置された
一のメモリセルアレイの一のアドレスデコーダと、前記
アドレスバッファとを接続する配線の配線長を、前記出
力回路近傍に配置された他のメモリセルアレイの他のア
ドレスデコーダと、前記アドレスバッファとを接続する
配線の配線長に比べて短く形成するため、前記出力回路
から離れて配置された一のメモリセルアレイからのデー
タの読み出しなどのアクセスタイムを高速化できる。
ータを出力するアドレスバッファと、このアドレスデー
タに基づき前記メモリセルアレイからメモリセルを選択
し、このメモリセルに記憶されているデータを読み出す
アドレスデコーダと、前記データを増幅し、増幅結果を
出力データとして出力するアンプと、このアンプを活性
化する活性化信号を出力する活性化回路と、前記出力デ
ータを外部回路へ出力する出力回路とが半導体基板表面
に形成されてなり、前記出力回路から離れて配置された
一のメモリセルアレイの一のアドレスデコーダと、前記
アドレスバッファとを接続する配線の配線長を、前記出
力回路近傍に配置された他のメモリセルアレイの他のア
ドレスデコーダと、前記アドレスバッファとを接続する
配線の配線長に比べて短く形成するため、前記出力回路
から離れて配置された一のメモリセルアレイからのデー
タの読み出しなどのアクセスタイムを高速化できる。
【００６３】請求項５記載の発明によれば、前記他のア
ドレスデコーダから出力されるデータを増幅する前記ア
ンプと、このアンプに対応する活性化回路との間に前記
活性化信号を遅延させる遅延回路を介挿するため、一の
メモリセルアレイに対するアクセスタイムと他のメモリ
セルアレイに対するアクセスタイムのタイミングを合わ
せることができる。
ドレスデコーダから出力されるデータを増幅する前記ア
ンプと、このアンプに対応する活性化回路との間に前記
活性化信号を遅延させる遅延回路を介挿するため、一の
メモリセルアレイに対するアクセスタイムと他のメモリ
セルアレイに対するアクセスタイムのタイミングを合わ
せることができる。
【００６４】請求項６記載の発明よれば、前記アドレス
バッファと前記他のアドレスデコーダとの間に信号の波
形を正常にするバッファを介挿するため、アドレスバッ
ファと他のアドレスデコーダとの配線長が長く、この配
線長に基づく容量および抵抗が増加してもアドレスデー
タの伝達時間を短くすることができる。
バッファと前記他のアドレスデコーダとの間に信号の波
形を正常にするバッファを介挿するため、アドレスバッ
ファと他のアドレスデコーダとの配線長が長く、この配
線長に基づく容量および抵抗が増加してもアドレスデー
タの伝達時間を短くすることができる。
【図１】 本発明の第一の実施形態による半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 本発明の第一の実施形態による半導体記憶装
置の動作を示すタイミングチャートである。
置の動作を示すタイミングチャートである。
【図３】 本発明の第二の実施形態による半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図４】 本発明の第二の実施形態による半導体記憶装
置の動作を示すタイミングチャートである。
置の動作を示すタイミングチャートである。
【図５】 本発明の第二の実施形態による半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図６】 本発明の第二の実施形態による半導体記憶装
置の動作を示すタイミングチャートである。
置の動作を示すタイミングチャートである。
【図７】 従来の半導体記憶装置の構成を示すブロック
図である。動作を示すフローチャートである。
図である。動作を示すフローチャートである。
【図８】 従来の半導体記憶装置の動作を示すフローチ
ャートである。
ャートである。
１、２、３、４ Ｙアドレスデコーダ ５、６、７、８ データアンプ ９、１０、１１、１２ 回路ブロック １３ Ｙアドレスバッファ １６ ＤＱ（データ端子）ピンパッド列 １７ アドレスバッド列 ＤＬ１、ＤＬ２ 遅延回路
Claims (6)
- 【請求項１】 複数のメモリセルアレイと、 データが入力されてから出力されるまでの内部信号を制
御する複数の回路と、 出力データを外部回路へ出力する出力回路とが半導体基
板表面に形成されてなり、 前記出力回路から離れて配置された一のメモリセルアレ
イの一の回路と、前記回路とを接続する配線の配線長
を、前記出力回路近傍に配置された他のメモリセルアレ
イの他の回路と、前記回路とを接続する配線の配線長に
比べて短く形成することを特徴とする半導体記憶装置。 - 【請求項２】 前記他の回路から出力されるデータを遅
延させる遅延回路を介挿することを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 前記回路と前記他の回路との間に信号の
波形を正常にするバッファを介挿することを特徴とする
請求項１または請求項２記載の半導体記憶装置。 - 【請求項４】 複数のメモリセルアレイと、 アドレスデータを出力するアドレスバッファと、 このアドレスデータに基づき前記メモリセルアレイから
メモリセルを選択し、このメモリセルに記憶されている
データを読み出すアドレスデコーダと、 前記データを増幅し、増幅結果を出力データとして出力
するアンプと、 このアンプを活性化する活性化信号を出力する活性化回
路と、 前記出力データを外部回路へ出力する出力回路とが半導
体基板表面に形成されてなり、 前記出力回路から離れて配置された一のメモリセルアレ
イの一のアドレスデコーダと、前記アドレスバッファと
を接続する配線の配線長を、前記出力回路近傍に配置さ
れた他のメモリセルアレイの他のアドレスデコーダと、
前記アドレスバッファとを接続する配線の配線長に比べ
て短く形成することを特徴とする半導体記憶装置。 - 【請求項５】 前記他のアドレスデコーダから出力され
るデータを増幅する前記アンプと、このアンプに対応す
る活性化回路との間に前記活性化信号を遅延させる遅延
回路を介挿することを特徴とする請求項４記載の半導体
記憶装置。 - 【請求項６】 前記アドレスバッファと前記他のアドレ
スデコーダとの間に信号の波形を正常にするバッファを
介挿することを特徴とする請求項４または請求項５記載
の半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113743A JPH11306763A (ja) | 1998-04-23 | 1998-04-23 | 半導体記憶装置 |
| US09/296,174 US6181631B1 (en) | 1998-04-23 | 1999-04-22 | Semiconductor memory device with a reduce access time by devising a layout of a circuit without elaborate modification |
| KR1019990014389A KR100314109B1 (ko) | 1998-04-23 | 1999-04-22 | 반도체 메모리 장치 |
| DE69915158T DE69915158T2 (de) | 1998-04-23 | 1999-04-22 | Halbleiterspeicheranordnung |
| TW088106475A TW421800B (en) | 1998-04-23 | 1999-04-22 | Semiconductor memory device |
| EP99107995A EP0952586B1 (en) | 1998-04-23 | 1999-04-22 | Semiconductor memory device |
| CNB99105864XA CN100392761C (zh) | 1998-04-23 | 1999-04-23 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113743A JPH11306763A (ja) | 1998-04-23 | 1998-04-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306763A true JPH11306763A (ja) | 1999-11-05 |
Family
ID=14620009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10113743A Pending JPH11306763A (ja) | 1998-04-23 | 1998-04-23 | 半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6181631B1 (ja) |
| EP (1) | EP0952586B1 (ja) |
| JP (1) | JPH11306763A (ja) |
| KR (1) | KR100314109B1 (ja) |
| CN (1) | CN100392761C (ja) |
| DE (1) | DE69915158T2 (ja) |
| TW (1) | TW421800B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707728B2 (en) | 2001-06-29 | 2004-03-16 | Hynix Semiconductor Inc. | Signal delay control circuit in a semiconductor memory device |
| JP2013021528A (ja) * | 2011-07-12 | 2013-01-31 | Elpida Memory Inc | 半導体装置、及び出力バッファのインピーダンスを調整する方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10102350B4 (de) * | 2001-01-19 | 2004-09-23 | Infineon Technologies Ag | Integrierter Speicher mit mehreren Speicherzellenfeldern sowie Verfahren zum Betrieb des integrierten Speichers |
| KR20140113117A (ko) * | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 비대칭 액세스 타임을 가진 반도체 메모리 장치 |
| JP6896597B2 (ja) * | 2017-12-20 | 2021-06-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| CN112397133B (zh) * | 2020-12-11 | 2023-05-30 | 西安紫光国芯半导体有限公司 | 存储器、阵列单元模块及其存储方法、构建方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4425633A (en) * | 1980-10-06 | 1984-01-10 | Mostek Corporation | Variable delay circuit for emulating word line delay |
| JPH01166398A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体記憶装置 |
| KR900015148A (ko) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | 반도체장치 |
| JPH03176892A (ja) * | 1989-12-04 | 1991-07-31 | Hitachi Ltd | 半導体集積回路装置 |
| US5150330A (en) * | 1990-01-24 | 1992-09-22 | Vlsi Technology, Inc. | Interblock dispersed-word memory architecture |
| JP2519593B2 (ja) * | 1990-10-24 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH06325575A (ja) * | 1993-05-12 | 1994-11-25 | Hitachi Ltd | 半導体集積回路装置 |
| JP3279787B2 (ja) * | 1993-12-07 | 2002-04-30 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH07211075A (ja) * | 1994-01-24 | 1995-08-11 | Hitachi Ltd | 半導体集積回路装置 |
| JP2647023B2 (ja) * | 1994-10-27 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置 |
| JPH08195083A (ja) * | 1995-01-17 | 1996-07-30 | Toshiba Microelectron Corp | 半導体記憶装置 |
| JPH08263985A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体記憶装置 |
| JPH1050958A (ja) * | 1996-08-05 | 1998-02-20 | Toshiba Corp | 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン |
-
1998
- 1998-04-23 JP JP10113743A patent/JPH11306763A/ja active Pending
-
1999
- 1999-04-22 EP EP99107995A patent/EP0952586B1/en not_active Expired - Lifetime
- 1999-04-22 KR KR1019990014389A patent/KR100314109B1/ko not_active IP Right Cessation
- 1999-04-22 DE DE69915158T patent/DE69915158T2/de not_active Expired - Lifetime
- 1999-04-22 TW TW088106475A patent/TW421800B/zh not_active IP Right Cessation
- 1999-04-22 US US09/296,174 patent/US6181631B1/en not_active Expired - Lifetime
- 1999-04-23 CN CNB99105864XA patent/CN100392761C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707728B2 (en) | 2001-06-29 | 2004-03-16 | Hynix Semiconductor Inc. | Signal delay control circuit in a semiconductor memory device |
| US6845050B2 (en) | 2001-06-29 | 2005-01-18 | Hynix Semiconductor Inc | Signal delay control circuit in a semiconductor memory device |
| JP2013021528A (ja) * | 2011-07-12 | 2013-01-31 | Elpida Memory Inc | 半導体装置、及び出力バッファのインピーダンスを調整する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0952586B1 (en) | 2004-03-03 |
| KR19990083405A (ko) | 1999-11-25 |
| DE69915158D1 (de) | 2004-04-08 |
| US6181631B1 (en) | 2001-01-30 |
| CN1233057A (zh) | 1999-10-27 |
| EP0952586A3 (en) | 2000-07-26 |
| DE69915158T2 (de) | 2005-04-07 |
| KR100314109B1 (ko) | 2001-11-17 |
| EP0952586A2 (en) | 1999-10-27 |
| CN100392761C (zh) | 2008-06-04 |
| TW421800B (en) | 2001-02-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010123 |
|
| RD01 | Notification of change of attorney |
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|
| A711 | Notification of change in applicant |
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