JPH11297087A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11297087A JPH11297087A JP10301498A JP10301498A JPH11297087A JP H11297087 A JPH11297087 A JP H11297087A JP 10301498 A JP10301498 A JP 10301498A JP 10301498 A JP10301498 A JP 10301498A JP H11297087 A JPH11297087 A JP H11297087A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- cell
- output
- cells
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 プロセス起因や回路起因によるゲート電圧、
閾値電圧が変動した場合においても、正確なデータの読
み出しを可能にした多値セル型マスクＲＯＭを提供す
る。 【解決手段】 多値セル型マスクＲＯＭにおけるデータ
の読み出しに用いる参照電圧を発生する参照電圧発生部
Ｖ−ＲＥＦとして、それぞれメモリセルの閾値電圧に対
応して異なる閾値電圧に設定され、かつ対応するワード
電圧ＶＧ１，ＶＧ２，ＶＧ３が供給される複数のリファ
レンスセルＲ−ＣＥＬＬを有しており、これら複数のリ
ファレンスセルのうち選択されたリファレンスセルから
出力される電圧を参照電圧ＲＡとして出力する。メモリ
セルＭ−ＣＥＬＬにおける閾値電圧、ゲート電圧に変動
が生じた場合には、参照電圧発生部Ｖ−ＲＥＦにおいて
も、これに対応して閾値電圧の変動、ゲート電圧の変動
が生じ、かつこの変動に対応した参照電圧ＲＡが発生さ
れるため、メモリセルからの正確なデータの読み出しが
可能となる。
閾値電圧が変動した場合においても、正確なデータの読
み出しを可能にした多値セル型マスクＲＯＭを提供す
る。 【解決手段】 多値セル型マスクＲＯＭにおけるデータ
の読み出しに用いる参照電圧を発生する参照電圧発生部
Ｖ−ＲＥＦとして、それぞれメモリセルの閾値電圧に対
応して異なる閾値電圧に設定され、かつ対応するワード
電圧ＶＧ１，ＶＧ２，ＶＧ３が供給される複数のリファ
レンスセルＲ−ＣＥＬＬを有しており、これら複数のリ
ファレンスセルのうち選択されたリファレンスセルから
出力される電圧を参照電圧ＲＡとして出力する。メモリ
セルＭ−ＣＥＬＬにおける閾値電圧、ゲート電圧に変動
が生じた場合には、参照電圧発生部Ｖ−ＲＥＦにおいて
も、これに対応して閾値電圧の変動、ゲート電圧の変動
が生じ、かつこの変動に対応した参照電圧ＲＡが発生さ
れるため、メモリセルからの正確なデータの読み出しが
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はワード線電圧を時間
をおいて段階的に変化させてデータを読み出す多値セル
型マスクＲＯＭに関し、特にプロセス要因によるセル閾
値変動や、回路起因によるゲート電圧変動に対しても正
確な読み出しを可能にした半導体記憶装置に関する。
をおいて段階的に変化させてデータを読み出す多値セル
型マスクＲＯＭに関し、特にプロセス要因によるセル閾
値変動や、回路起因によるゲート電圧変動に対しても正
確な読み出しを可能にした半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置における記憶容量の高容
量化の要求に伴い、メモリセルを複数の異なる閾値に設
定し、ワード線電圧を時間をおいて段階的に変化させる
ことで、多値データの読み出しを可能にした多値セル型
マスクＲＯＭが提案されている。図１７はこのような従
来の半導体記憶装置の概略構成を示すブロック構成図で
ある。本セル部ＭＣのメモリセルＭ−ＣＥＬＬには、図
には示されないが、異なる閾値電圧例えば、閾値電圧Ｖ
ｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３に設定されたメモリセル
が配設されており、ＸデコーダＸ−ＤＥＣで所望のメモ
リセルのワード線ＷＬが選択される。また、ゲート電圧
コンバータ回路Ｖ−ＣＯＮＶは定電圧発生回路Ｖ−ＧＥ
Ｎで発生されたゲート電圧ＶＧ１，ＶＧ２，ＶＧをタイ
ミング制御信号Φ１，Φ２，Φ３に基づいて前記Ｘデコ
ーダＸ−ＤＥＣを介して前記選択されたワード線ＷＬに
供給する。また、ＹセレクタＹ−ＳＥＬとＧＮＤセレク
タＧ−ＳＥＬとで選択されたメモルセルのデジット線か
ら読み出される電流は、対応するセンスアンプ回路Ｓ−
ＡＭＰから出力ＳＡとして出力され、この出力ＳＡは差
動回路ＤＥＦにおいて参照電圧発生部Ｖ−ＲＥＦからの
参照電圧ＲＡと比較されて出力ＳＯが出力される。この
出力ＳＯは変換回路ＣＯＮＶにおいて上位／下位の２ビ
ットデータとして出力される。
量化の要求に伴い、メモリセルを複数の異なる閾値に設
定し、ワード線電圧を時間をおいて段階的に変化させる
ことで、多値データの読み出しを可能にした多値セル型
マスクＲＯＭが提案されている。図１７はこのような従
来の半導体記憶装置の概略構成を示すブロック構成図で
ある。本セル部ＭＣのメモリセルＭ−ＣＥＬＬには、図
には示されないが、異なる閾値電圧例えば、閾値電圧Ｖ
ｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３に設定されたメモリセル
が配設されており、ＸデコーダＸ−ＤＥＣで所望のメモ
リセルのワード線ＷＬが選択される。また、ゲート電圧
コンバータ回路Ｖ−ＣＯＮＶは定電圧発生回路Ｖ−ＧＥ
Ｎで発生されたゲート電圧ＶＧ１，ＶＧ２，ＶＧをタイ
ミング制御信号Φ１，Φ２，Φ３に基づいて前記Ｘデコ
ーダＸ−ＤＥＣを介して前記選択されたワード線ＷＬに
供給する。また、ＹセレクタＹ−ＳＥＬとＧＮＤセレク
タＧ−ＳＥＬとで選択されたメモルセルのデジット線か
ら読み出される電流は、対応するセンスアンプ回路Ｓ−
ＡＭＰから出力ＳＡとして出力され、この出力ＳＡは差
動回路ＤＥＦにおいて参照電圧発生部Ｖ−ＲＥＦからの
参照電圧ＲＡと比較されて出力ＳＯが出力される。この
出力ＳＯは変換回路ＣＯＮＶにおいて上位／下位の２ビ
ットデータとして出力される。
【０００３】前記参照電圧発生部Ｖ−ＲＥＦは、１つの
リファレンスアンプＲ−ＡＭＰに１つのリファレンスセ
ルアレイＲ−ＣＥＬＬの形で構成される。図１８はその
一例の回路構成図であり、リファレンスセルアレイＲ−
ＣＥＬＬはメモリセルと同時に形成されており、予め設
定された閾値、例えばＶｔ０に設定され、図１７に示さ
れるリファレンズＸデコーダＲＸ−ＤＥＣによりゲート
電圧ＶＧ１がゲートに供給され、またリファレンスＹセ
レクタＲＹ−ＳＥＬとリファレンスＧＮＤセレクタＲＧ
−ＳＥＬによってデジット線電流がリファレンスアンプ
Ｒ−ＡＭＰに出力され、前記した参照電圧ＲＡが出力さ
れる。
リファレンスアンプＲ−ＡＭＰに１つのリファレンスセ
ルアレイＲ−ＣＥＬＬの形で構成される。図１８はその
一例の回路構成図であり、リファレンスセルアレイＲ−
ＣＥＬＬはメモリセルと同時に形成されており、予め設
定された閾値、例えばＶｔ０に設定され、図１７に示さ
れるリファレンズＸデコーダＲＸ−ＤＥＣによりゲート
電圧ＶＧ１がゲートに供給され、またリファレンスＹセ
レクタＲＹ−ＳＥＬとリファレンスＧＮＤセレクタＲＧ
−ＳＥＬによってデジット線電流がリファレンスアンプ
Ｒ−ＡＭＰに出力され、前記した参照電圧ＲＡが出力さ
れる。
【０００４】このような多値セル型マスクＲＯＭにおけ
るデータ読み出し動作を説明する。ここで、前記したゲ
ート電圧ＶＧ，ＶＧ２，ＶＧ３と閾値電圧Ｖｔ０，Ｖｔ
１，Ｖｔ２，Ｖｔ３には、 Ｖｔ０＜ＶＧ１＜Ｖｔ１＜ＶＧ２＜Ｖｔ２＜ＶＧ３＜Ｖ
ｔ３ の関係があり、しかも、 ＶＧ１−Ｖｔ０＝ＶＧ２−Ｖｔ１＝ＶＧ３−Ｖｔ２＝Δ
Ｖ０ に設定される。これは前記参照電圧発生部Ｖ−ＲＥＦの
リファレンスセルアレイＲ−ＣＥＬＬについても同じで
あり、 ＶＧ１−Ｖｔ０＝ΔＶ０ に設定されている。
るデータ読み出し動作を説明する。ここで、前記したゲ
ート電圧ＶＧ，ＶＧ２，ＶＧ３と閾値電圧Ｖｔ０，Ｖｔ
１，Ｖｔ２，Ｖｔ３には、 Ｖｔ０＜ＶＧ１＜Ｖｔ１＜ＶＧ２＜Ｖｔ２＜ＶＧ３＜Ｖ
ｔ３ の関係があり、しかも、 ＶＧ１−Ｖｔ０＝ＶＧ２−Ｖｔ１＝ＶＧ３−Ｖｔ２＝Δ
Ｖ０ に設定される。これは前記参照電圧発生部Ｖ−ＲＥＦの
リファレンスセルアレイＲ−ＣＥＬＬについても同じで
あり、 ＶＧ１−Ｖｔ０＝ΔＶ０ に設定されている。
【０００５】今、閾値電圧Ｖｔ０のメモリセルが選択さ
れたとし、ワ−ド線がＶＧ１に達すると、選択セルはオ
ンする。この時ゲート電圧ＶＧ１と閾値電圧Ｖｔ０の差
ΔＶ０で決定されるセル電流に従い、センスアンプ回路
Ｓ−ＡＭＰの出力ＳＡのレベルはＶｓａ０まで引き下げ
られる。出力電圧ＳＡと参照電圧ＲＡがともに等しくＶ
ｓａ０となるため、差動回路ＤＥＦの出力ＳＯは“Ｈ”
となる。
れたとし、ワ−ド線がＶＧ１に達すると、選択セルはオ
ンする。この時ゲート電圧ＶＧ１と閾値電圧Ｖｔ０の差
ΔＶ０で決定されるセル電流に従い、センスアンプ回路
Ｓ−ＡＭＰの出力ＳＡのレベルはＶｓａ０まで引き下げ
られる。出力電圧ＳＡと参照電圧ＲＡがともに等しくＶ
ｓａ０となるため、差動回路ＤＥＦの出力ＳＯは“Ｈ”
となる。
【０００６】次に、閾値電圧Ｖｔ１のメモリセルが選択
されたとする。前記したようにワード線がＶＧ１のとき
選択セルはオフのままである。この時センスアンプＳ−
ＡＭＰの出力ＳＡはレベルＶｓａ３（＞Ｖｓａ０）にあ
り、その出力電圧ＳＡが参照電圧ＲＡよりも高く、この
時点での出力ＳＯは“Ｌ”である。そして、ワード線が
ＶＧ２に達すると、選択セルはオンする。この時流れる
セル電流に従い、センスアンプＳ−ＡＭＰの出力ＳＡの
レベルは引き下げられるが、ＶＧ２とＶｔ１の差とゲー
ト電圧ＶＧ１とＶｔ０の差はともにΔＶ０であるためセ
ル電流も等しくなり、結果ＳＡのレベルはＶｓａ０まで
引き下げられる。この時点で出力電圧ＳＡと参照電圧Ｒ
Ａがともに等しくＶｓａ０になるため、差動回路の出力
ＳＯは“Ｈ”となる。
されたとする。前記したようにワード線がＶＧ１のとき
選択セルはオフのままである。この時センスアンプＳ−
ＡＭＰの出力ＳＡはレベルＶｓａ３（＞Ｖｓａ０）にあ
り、その出力電圧ＳＡが参照電圧ＲＡよりも高く、この
時点での出力ＳＯは“Ｌ”である。そして、ワード線が
ＶＧ２に達すると、選択セルはオンする。この時流れる
セル電流に従い、センスアンプＳ−ＡＭＰの出力ＳＡの
レベルは引き下げられるが、ＶＧ２とＶｔ１の差とゲー
ト電圧ＶＧ１とＶｔ０の差はともにΔＶ０であるためセ
ル電流も等しくなり、結果ＳＡのレベルはＶｓａ０まで
引き下げられる。この時点で出力電圧ＳＡと参照電圧Ｒ
Ａがともに等しくＶｓａ０になるため、差動回路の出力
ＳＯは“Ｈ”となる。
【０００７】以下、閾値電圧Ｖｔ２，Ｖｔ３のメモリセ
ルについても同様であり、閾値電圧Ｖｔ２のメモリセル
はゲート電圧ＶＧ３になると“Ｈ”を出力し、閾値電圧
Ｖｔ３のメモリセルはゲート電圧ＶＧ３に達しても常時
“Ｌ”を出力することになる。これにより、多値のデー
タの読み出しが可能となる。
ルについても同様であり、閾値電圧Ｖｔ２のメモリセル
はゲート電圧ＶＧ３になると“Ｈ”を出力し、閾値電圧
Ｖｔ３のメモリセルはゲート電圧ＶＧ３に達しても常時
“Ｌ”を出力することになる。これにより、多値のデー
タの読み出しが可能となる。
【０００８】
【発明が解決しようとする課題】このように、従来の多
値セル型マスクＲＯＭでは、前記したゲート電圧と閾値
電圧との間の電圧差がすべて等しくΔＶ０となる理想的
な条件であれば、動作上問題は起こらない。しかしなが
ら、実際には、種々の要因により必ずしもゲート電圧や
閾値電圧が設計時の値どおりに製造できないことがあ
る。例えば、プロセス起因によってメモリセルの閾値電
圧が変動（シフト）されたり、回路起因によってゲート
電圧がシフトされたりすることがある。このため、この
ようなシフトが生じたときに、正確なデータの読み出し
ができなくなることかある。
値セル型マスクＲＯＭでは、前記したゲート電圧と閾値
電圧との間の電圧差がすべて等しくΔＶ０となる理想的
な条件であれば、動作上問題は起こらない。しかしなが
ら、実際には、種々の要因により必ずしもゲート電圧や
閾値電圧が設計時の値どおりに製造できないことがあ
る。例えば、プロセス起因によってメモリセルの閾値電
圧が変動（シフト）されたり、回路起因によってゲート
電圧がシフトされたりすることがある。このため、この
ようなシフトが生じたときに、正確なデータの読み出し
ができなくなることかある。
【０００９】例えば、プロセス起因による変動の例とし
て、閾値電圧ＶＧ１が高目のＶＧ１ｕにシフトした場合
と、回路起因による変動の例として、ゲート電圧ＶＧ３
が低目のＶＧ３ｄにシフトした場合について説明する。
図１９はこの条件下でのタイミングチャートを示す。こ
こで、同図において、Ａ，Ｂ，Ｃ，Ｄは選択セルの閾値
電圧がＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３いずれであるか
を示している。そして、この場合には、閾値電圧Ｖｔ０
とＶｔ３のメモリセルについては、特に問題が生じない
ため、その動作の説明は省略する。
て、閾値電圧ＶＧ１が高目のＶＧ１ｕにシフトした場合
と、回路起因による変動の例として、ゲート電圧ＶＧ３
が低目のＶＧ３ｄにシフトした場合について説明する。
図１９はこの条件下でのタイミングチャートを示す。こ
こで、同図において、Ａ，Ｂ，Ｃ，Ｄは選択セルの閾値
電圧がＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３いずれであるか
を示している。そして、この場合には、閾値電圧Ｖｔ０
とＶｔ３のメモリセルについては、特に問題が生じない
ため、その動作の説明は省略する。
【００１０】先ず、閾値電圧がＶｔ１ｕにシフトしたメ
モリセルについてみると、ワード線のゲート電圧がＶＧ
１のとき当該選択セルはオフであり、この時センスアン
プ出力ＳＡのレベルがＶｓａ３となり、出力ＳＯが
“Ｌ”となることは問題がない。しかしながら、ワ−ド
線がＶＧ２に達すると選択セルはオンするが、閾値電圧
が高めのＶｔ１ｕにシフトしているため、ゲート電圧と
閾値電圧との差は先の理想条件に比べて小さくなる（Ｖ
Ｇ２−Ｖｔ１ｕ＜ＶＧ２−Ｖｔ１＝ΔＶ０）ためセル電
流が抑えられ、センスアンプ回路の出力ＳＡはＶｓａ１
まで引き下げられるものの、そのレベルはＶｓａ０より
も高くなる。一方、リファレンスセルの閾値電圧はＶｔ
０、ゲート電圧はＶＧ１で固定されているため、参照電
圧ＲＡのレベルは常にＶｓａ０である。したがって、こ
の時点においてはまだＳＡ＜ＲＡであるため出力ＳＯは
期待値“Ｈ”に達しない。そして、ゲート電圧がＶＧ３
に達した段階で増加したセル電流によりＳＡのレベルは
Ｖｓａ０よりも低くなり、ここでようやく出力ＳＯのレ
ベルは“Ｈ”になる。
モリセルについてみると、ワード線のゲート電圧がＶＧ
１のとき当該選択セルはオフであり、この時センスアン
プ出力ＳＡのレベルがＶｓａ３となり、出力ＳＯが
“Ｌ”となることは問題がない。しかしながら、ワ−ド
線がＶＧ２に達すると選択セルはオンするが、閾値電圧
が高めのＶｔ１ｕにシフトしているため、ゲート電圧と
閾値電圧との差は先の理想条件に比べて小さくなる（Ｖ
Ｇ２−Ｖｔ１ｕ＜ＶＧ２−Ｖｔ１＝ΔＶ０）ためセル電
流が抑えられ、センスアンプ回路の出力ＳＡはＶｓａ１
まで引き下げられるものの、そのレベルはＶｓａ０より
も高くなる。一方、リファレンスセルの閾値電圧はＶｔ
０、ゲート電圧はＶＧ１で固定されているため、参照電
圧ＲＡのレベルは常にＶｓａ０である。したがって、こ
の時点においてはまだＳＡ＜ＲＡであるため出力ＳＯは
期待値“Ｈ”に達しない。そして、ゲート電圧がＶＧ３
に達した段階で増加したセル電流によりＳＡのレベルは
Ｖｓａ０よりも低くなり、ここでようやく出力ＳＯのレ
ベルは“Ｈ”になる。
【００１１】次に閾値電圧がＶｔ２のメモリセルについ
てみると、ワード線のゲート電圧がＶＧ１，ＶＧ２のと
き選択セルはオフであり、この時センスアンプ出力ＳＡ
のレベルがＶｓａ３、出力ＳＯが“Ｌ”となることは問
題がない。ゲート電圧がＶＧ３ｄに達すると選択セルは
オンするが、ゲート電圧が低めのＶＧ３ｄにシフトして
いるため、閾値電圧とゲートと電圧との差は先の理想条
件に比べて小さくなる（ＶＧ３ｄ−Ｖｔ２＜ＶＧ３−Ｖ
ｔ２＝ΔＶ０）ためセル電流が抑えられ、センスアンプ
回路の出力ＳＡはＶｓａ２まで引き下げられるものの、
そのレベルはＶｓａ０よりも高くなる。一方、リファレ
ンスセルの閾値電圧はＶｔ０、ゲート電圧はＶＧ１で固
定されているため、参照電圧ＲＡのレベルは常にＶｓａ
０である。したがって、この時点においてはまだＳＡ＜
ＲＡであるため出力ＳＯは期待値“Ｈ”に達しない。
てみると、ワード線のゲート電圧がＶＧ１，ＶＧ２のと
き選択セルはオフであり、この時センスアンプ出力ＳＡ
のレベルがＶｓａ３、出力ＳＯが“Ｌ”となることは問
題がない。ゲート電圧がＶＧ３ｄに達すると選択セルは
オンするが、ゲート電圧が低めのＶＧ３ｄにシフトして
いるため、閾値電圧とゲートと電圧との差は先の理想条
件に比べて小さくなる（ＶＧ３ｄ−Ｖｔ２＜ＶＧ３−Ｖ
ｔ２＝ΔＶ０）ためセル電流が抑えられ、センスアンプ
回路の出力ＳＡはＶｓａ２まで引き下げられるものの、
そのレベルはＶｓａ０よりも高くなる。一方、リファレ
ンスセルの閾値電圧はＶｔ０、ゲート電圧はＶＧ１で固
定されているため、参照電圧ＲＡのレベルは常にＶｓａ
０である。したがって、この時点においてはまだＳＡ＜
ＲＡであるため出力ＳＯは期待値“Ｈ”に達しない。
【００１２】このように、図１９のＢ，Ｃに示すとお
り、出力ＳＯに“Ｈ”が期待されるところでＨ／Ｌの中
間レベルをとる状態が存在することになる。このため変
換回路以降の動作にマージンがなくなりデータ確定時間
の遅延、また極端な場合には変換回路においてこの中間
レベルを“Ｌ”と判定し閾値判定に誤動作を生じること
になる。なお、ここでは、ゲート電圧ＶＧ３、閾値電圧
Ｖｔ１の場合を示したが、他のゲート電圧、閾値電圧が
変動した場合でも同様な問題が発生することになる。
り、出力ＳＯに“Ｈ”が期待されるところでＨ／Ｌの中
間レベルをとる状態が存在することになる。このため変
換回路以降の動作にマージンがなくなりデータ確定時間
の遅延、また極端な場合には変換回路においてこの中間
レベルを“Ｌ”と判定し閾値判定に誤動作を生じること
になる。なお、ここでは、ゲート電圧ＶＧ３、閾値電圧
Ｖｔ１の場合を示したが、他のゲート電圧、閾値電圧が
変動した場合でも同様な問題が発生することになる。
【００１３】本発明の目的は、このようなプロセス起因
や回路起因によるゲート電圧、閾値電圧が変動した場合
においても、正確なデータの読み出しを可能にした多値
セル型マスクＲＯＭを提供することにある。
や回路起因によるゲート電圧、閾値電圧が変動した場合
においても、正確なデータの読み出しを可能にした多値
セル型マスクＲＯＭを提供することにある。
【００１４】
【課題を解決するための手段】本発明は、多値セル型マ
スクＲＯＭにおけるデータの読み出しに用いる参照電圧
を発生する参照電圧発生部として、それぞれメモリセル
の閾値電圧に対応して異なる閾値電圧に設定され、かつ
対応するワード電圧が供給される複数のリファレンスセ
ルを有しており、これら複数のリファレンスセルのうち
選択されたリファレンスセルから出力される電圧を参照
電圧として出力する構成であることを特徴としている。
ここで、前記各閾値電圧のリファレンスセルは、それぞ
れ対応する閾値電圧のメモリセルと同一のディメンジョ
ンのトランジスタで構成される。
スクＲＯＭにおけるデータの読み出しに用いる参照電圧
を発生する参照電圧発生部として、それぞれメモリセル
の閾値電圧に対応して異なる閾値電圧に設定され、かつ
対応するワード電圧が供給される複数のリファレンスセ
ルを有しており、これら複数のリファレンスセルのうち
選択されたリファレンスセルから出力される電圧を参照
電圧として出力する構成であることを特徴としている。
ここで、前記各閾値電圧のリファレンスセルは、それぞ
れ対応する閾値電圧のメモリセルと同一のディメンジョ
ンのトランジスタで構成される。
【００１５】本発明の参照電圧発生部の構成としては、
次の形態が好ましい。第１に、それぞれ対応するゲート
電圧が供給された前記複数のリファレンスセルのそれぞ
れに接続された複数のリファレンスアンプを備え、各リ
ファレンスアンプの出力を切り替え回路により切り替え
て参照電圧を出力する構成である。第２に、それぞれ対
応するゲート電圧が供給された前記複数のリファレンス
セルの出力を選択するリファレンスＹセレクタを備え、
前記リファレンスＹセレクタにより選択されたリファレ
ンスセルの出力を共通接続されたリファレンスアンプか
ら参照電圧として出力する構成である。第３に、それぞ
れ対応するゲート電圧が供給された前記複数のリファレ
ンスセルの各バンクセレクタを制御するリファレンスＸ
デコーダを備え、前記リファレンスＸデコーダにより選
択されたバンクセレクタのリファレンスセルの出力を共
通接続されたリファレンスアンプから参照電圧として出
力する構成である。第４に、前記複数のリファレンスセ
ルの１つを選択するリファレンスＸデコーダを備え、前
記リファレンスＸデコーダにより選択されたリファレン
スセルに対してゲート電圧を供給し、かつ選択されたリ
ファレンスセルの出力を共通接続されたリファレンスア
ンプから参照電圧として出力する構成である。
次の形態が好ましい。第１に、それぞれ対応するゲート
電圧が供給された前記複数のリファレンスセルのそれぞ
れに接続された複数のリファレンスアンプを備え、各リ
ファレンスアンプの出力を切り替え回路により切り替え
て参照電圧を出力する構成である。第２に、それぞれ対
応するゲート電圧が供給された前記複数のリファレンス
セルの出力を選択するリファレンスＹセレクタを備え、
前記リファレンスＹセレクタにより選択されたリファレ
ンスセルの出力を共通接続されたリファレンスアンプか
ら参照電圧として出力する構成である。第３に、それぞ
れ対応するゲート電圧が供給された前記複数のリファレ
ンスセルの各バンクセレクタを制御するリファレンスＸ
デコーダを備え、前記リファレンスＸデコーダにより選
択されたバンクセレクタのリファレンスセルの出力を共
通接続されたリファレンスアンプから参照電圧として出
力する構成である。第４に、前記複数のリファレンスセ
ルの１つを選択するリファレンスＸデコーダを備え、前
記リファレンスＸデコーダにより選択されたリファレン
スセルに対してゲート電圧を供給し、かつ選択されたリ
ファレンスセルの出力を共通接続されたリファレンスア
ンプから参照電圧として出力する構成である。
【００１６】本発明によれば、メモリセルにおける閾値
電圧、ゲート電圧に変動が生じた場合には、参照電圧発
生部においても、これに対応して閾値電圧の変動、ゲー
ト電圧の変動が生じ、かつこの変動に対応した参照電圧
が発生されるため、メモリセルからの正確なデータの読
み出しが可能となる。
電圧、ゲート電圧に変動が生じた場合には、参照電圧発
生部においても、これに対応して閾値電圧の変動、ゲー
ト電圧の変動が生じ、かつこの変動に対応した参照電圧
が発生されるため、メモリセルからの正確なデータの読
み出しが可能となる。
【００１７】
【発明の実施の形態】（第１の実施形態）本発明を２ビ
ットセルのマスクＲＯＭに適用した第１の実施形態のブ
ロック図を図１に示す。同図における各部をそれぞれ説
明する。 （１）メモリセルＭ−ＣＥＬＬ：書き込まれる２ビット
情報に対応し、４値の閾値電圧（Ｖｔ０＜Ｖｔ１＜Ｖｔ
２＜Ｖｔ３）のいずれかが設定されるメモリセルが配列
される。図２（ａ）はそのマスクＲＯＭメモリセルアレ
イの等価回路図を示す。このメモリセルＭ−ＣＥＬＬの
アレイはワード線ＷＬに交差して配線された複数の副デ
ジット線ＳＤと隣接する複数の副仮想ＧＮＤ線ＳＧとの
間に形成されるＭＯＳトランジスタＣから構成される。
各副デジット線及び副仮想ＧＮＤ線は埋め込み拡散層に
より形成される。副デジット線はバンクセレクタＢＳＤ
を通して主デジット線Ｄに接続され、副仮想ＧＮＤ線は
バンクセレクタＢＳＧをして主仮想ＧＮＤ線Ｇに接続さ
れる。バンクセレクタＢＳＤはバンクセレクト線ＢＬＤ
によりオン／オフを制御し、バンクセレクタＢＳＧはバ
ンクセレクト線ＢＬＧによりオン／オフを制御される。
メモリセルは主デジット線Ｄと主仮想ＧＮＤ線Ｇ、バン
クセレクタＢＳＤとＢＳＧにそれぞれ接続されるアレイ
を繰り返しの単位としてメモリセル部に配置されてい
る。
ットセルのマスクＲＯＭに適用した第１の実施形態のブ
ロック図を図１に示す。同図における各部をそれぞれ説
明する。 （１）メモリセルＭ−ＣＥＬＬ：書き込まれる２ビット
情報に対応し、４値の閾値電圧（Ｖｔ０＜Ｖｔ１＜Ｖｔ
２＜Ｖｔ３）のいずれかが設定されるメモリセルが配列
される。図２（ａ）はそのマスクＲＯＭメモリセルアレ
イの等価回路図を示す。このメモリセルＭ−ＣＥＬＬの
アレイはワード線ＷＬに交差して配線された複数の副デ
ジット線ＳＤと隣接する複数の副仮想ＧＮＤ線ＳＧとの
間に形成されるＭＯＳトランジスタＣから構成される。
各副デジット線及び副仮想ＧＮＤ線は埋め込み拡散層に
より形成される。副デジット線はバンクセレクタＢＳＤ
を通して主デジット線Ｄに接続され、副仮想ＧＮＤ線は
バンクセレクタＢＳＧをして主仮想ＧＮＤ線Ｇに接続さ
れる。バンクセレクタＢＳＤはバンクセレクト線ＢＬＤ
によりオン／オフを制御し、バンクセレクタＢＳＧはバ
ンクセレクト線ＢＬＧによりオン／オフを制御される。
メモリセルは主デジット線Ｄと主仮想ＧＮＤ線Ｇ、バン
クセレクタＢＳＤとＢＳＧにそれぞれ接続されるアレイ
を繰り返しの単位としてメモリセル部に配置されてい
る。
【００１８】（２）定電圧発生回路Ｖ−ＧＥＮ：多値セ
ルトランジスタの閾値電圧のそれぞれの間のレベルの複
数種類の電圧を発生する。ここでは、ＶＧ１，ＶＧ２，
ＶＧ３の３種類の電圧を発生する。なお、前記閾値電圧
との間には、 Ｖｔ０＜ＶＧ１＜Ｖｔ１＜ＶＧ２＜Ｖｔ２＜ＶＧ３＜Ｖ
ｔ３ の関係がある。 （３）ゲート電圧コンバータ回路Ｖ−ＣＯＮＶ：タイミ
ング制御信号を受け、定電圧発生回路Ｖ−ＧＥＮの出力
電圧を切り替えてＸデコーダＸ−ＤＥＣに供給する。本
実施形態ではタイミング制御信号Φ１，Φ２，Φ３，よ
りＶＧ１，ＶＧ２，ＶＧ３を順次ＸデコーダＸ−ＤＥＣ
に供給する。 （４）ＸデコーダＸ−ＤＥＣ：選択するメモリセルアレ
イのバンクセレクト線ＢＬに電源電圧を与え、選択メモ
リセルのワード線ＷＬにゲート電圧ＶＧ１，ＶＧ２，Ｖ
Ｇ３を与える。 （５）ＹセレクタＹ−ＳＥＬ：メモリセルアレイのデジ
ット線Ｄを選択しセンスアンプと接続する。 （６）ＧＮＤセレクタＧ−ＳＥＬ：メモリセルアレイの
仮想ＧＮＤ線Ｇを選択しＧＮＤに接続する。 （７）センスアンプ回路Ｓ−ＡＭＰ：選択されたメモリ
セルトランジスタのオン／オフに従い所定の電圧の出力
ＳＡを発生する。 （８）差動回路ＤＥＦ：センスアンプの出力ＳＡと、参
照電圧ＲＡを比較し、ＳＡとＲＡの高低に応じて出力Ｓ
Ｏを発生する。 （９）変換回路ＣＯＮＶ：出力ＳＯを受け、ワード線上
においてゲート電圧ＶＧ１，ＶＧ２，ＶＧ３のどの段階
でＳＡとＲＡの反転が起きたか、すなわちメモリセルが
オンしたかを判定し、選択セルの閾値情報を上位／下位
の２ビットデータとして変換出力する。 （１０）本セル部ＭＣ：前記（１）〜（９）で構成され
る。 （１１）参照電圧発生部Ｖ−ＲＥＦ：参照電圧ＲＡを発
生する。
ルトランジスタの閾値電圧のそれぞれの間のレベルの複
数種類の電圧を発生する。ここでは、ＶＧ１，ＶＧ２，
ＶＧ３の３種類の電圧を発生する。なお、前記閾値電圧
との間には、 Ｖｔ０＜ＶＧ１＜Ｖｔ１＜ＶＧ２＜Ｖｔ２＜ＶＧ３＜Ｖ
ｔ３ の関係がある。 （３）ゲート電圧コンバータ回路Ｖ−ＣＯＮＶ：タイミ
ング制御信号を受け、定電圧発生回路Ｖ−ＧＥＮの出力
電圧を切り替えてＸデコーダＸ−ＤＥＣに供給する。本
実施形態ではタイミング制御信号Φ１，Φ２，Φ３，よ
りＶＧ１，ＶＧ２，ＶＧ３を順次ＸデコーダＸ−ＤＥＣ
に供給する。 （４）ＸデコーダＸ−ＤＥＣ：選択するメモリセルアレ
イのバンクセレクト線ＢＬに電源電圧を与え、選択メモ
リセルのワード線ＷＬにゲート電圧ＶＧ１，ＶＧ２，Ｖ
Ｇ３を与える。 （５）ＹセレクタＹ−ＳＥＬ：メモリセルアレイのデジ
ット線Ｄを選択しセンスアンプと接続する。 （６）ＧＮＤセレクタＧ−ＳＥＬ：メモリセルアレイの
仮想ＧＮＤ線Ｇを選択しＧＮＤに接続する。 （７）センスアンプ回路Ｓ−ＡＭＰ：選択されたメモリ
セルトランジスタのオン／オフに従い所定の電圧の出力
ＳＡを発生する。 （８）差動回路ＤＥＦ：センスアンプの出力ＳＡと、参
照電圧ＲＡを比較し、ＳＡとＲＡの高低に応じて出力Ｓ
Ｏを発生する。 （９）変換回路ＣＯＮＶ：出力ＳＯを受け、ワード線上
においてゲート電圧ＶＧ１，ＶＧ２，ＶＧ３のどの段階
でＳＡとＲＡの反転が起きたか、すなわちメモリセルが
オンしたかを判定し、選択セルの閾値情報を上位／下位
の２ビットデータとして変換出力する。 （１０）本セル部ＭＣ：前記（１）〜（９）で構成され
る。 （１１）参照電圧発生部Ｖ−ＲＥＦ：参照電圧ＲＡを発
生する。
【００１９】図３に前記センスアンプ回路Ｓ−ＡＭＰの
構成と差動回路ＤＥＦの構成を示す。センスアンプ回路
Ｓ−ＡＭＰは抵抗として使用されるＰチャネルトランジ
スタＰ０１、負荷ＭＯＳトランジスタＰ０２、及びフィ
ードバックインバータを形成するＮチャネルトランジス
タのトランスファＮ０１とインバータＩＮＶ１からなり
負荷ＭＯＳトランジスタＰ０２のドレイン電圧をＳＡと
して差動回路ＤＥＦに出力する。差動回路はカレントミ
ラー構成をとり、ＳＡをゲート入力とするＰチャネルト
ランジスタＰ１１、参照電圧ＲＡをゲート入力とするＰ
１２、ドレイン端子をＰ１１のドレインに接続しゲート
をＰ１２のドレイン端子に接続したＮチャネルトランジ
スタＮ１１、ドレイン端子とゲーと端子とをＰ１２のド
レインに接続したＮチャネルトランジスタＮ１２からな
る。通常Ｐ１１とＰ１２は電流能力が等しくなるディメ
ンジョンの等しいＰチャネルトランジスタを用い、Ｎ１
１とＮ１２はＳＡのレベルがＲＡ以下ならばＳＯに高レ
ベルの“Ｈ”を出力し、ＳＡのレベルがＲＡのレベルよ
りも高ければＳＯに低レベルの“Ｌ”を出力するように
電流能力比を変えて設定される。通常Ｎ１２にはＮ１１
の２〜３倍の電流能力（２〜３倍のチャネル幅）のＮチ
ャネルトランジスタが用いられる。
構成と差動回路ＤＥＦの構成を示す。センスアンプ回路
Ｓ−ＡＭＰは抵抗として使用されるＰチャネルトランジ
スタＰ０１、負荷ＭＯＳトランジスタＰ０２、及びフィ
ードバックインバータを形成するＮチャネルトランジス
タのトランスファＮ０１とインバータＩＮＶ１からなり
負荷ＭＯＳトランジスタＰ０２のドレイン電圧をＳＡと
して差動回路ＤＥＦに出力する。差動回路はカレントミ
ラー構成をとり、ＳＡをゲート入力とするＰチャネルト
ランジスタＰ１１、参照電圧ＲＡをゲート入力とするＰ
１２、ドレイン端子をＰ１１のドレインに接続しゲート
をＰ１２のドレイン端子に接続したＮチャネルトランジ
スタＮ１１、ドレイン端子とゲーと端子とをＰ１２のド
レインに接続したＮチャネルトランジスタＮ１２からな
る。通常Ｐ１１とＰ１２は電流能力が等しくなるディメ
ンジョンの等しいＰチャネルトランジスタを用い、Ｎ１
１とＮ１２はＳＡのレベルがＲＡ以下ならばＳＯに高レ
ベルの“Ｈ”を出力し、ＳＡのレベルがＲＡのレベルよ
りも高ければＳＯに低レベルの“Ｌ”を出力するように
電流能力比を変えて設定される。通常Ｎ１２にはＮ１１
の２〜３倍の電流能力（２〜３倍のチャネル幅）のＮチ
ャネルトランジスタが用いられる。
【００２０】また、本発明において特徴とされる前記参
照電圧発生部Ｖ−ＲＥＦを構成するブロックについて説
明する。 （１）Ｖｔ０リファレンスセルアレイＲ−ＣＥＬＬ０：
選択されるリファレンスセルトランジスタの閾値電圧を
Ｖｔ０に設定しワード線ＲＷ０にゲート電圧ＶＧ１を供
給したリファレンスセルを持つセルアレイ。 （２）Ｖｔ１リファレンスセルアレイＲ−ＣＥＬＬ１：
選択されるリファレンスセルトランジスタの閾値電圧を
Ｖｔ１に設定しワード線ＲＷ１にゲート電圧ＶＧ２を供
給したリファレンスセルを持つセルアレイ。 （３）Ｖｔ２リファレンスセルアレイＲ−ＣＥＬＬ２：
選択されるリファレンスセルトランジスタの閾値電圧を
Ｖｔ２に設定しワード線ＲＷ１にゲート電圧ＶＧ３を供
給したリファレンスセルを持つセルアレイ。 （４）リファレンスＸデコーダアレイＲＸ−ＤＥＣ：リ
ファレンスセルのワード線ＲＷ０，ＲＷ１，ＲＷ２にそ
れぞれゲート電圧ＶＧ１，ＶＧ２，ＶＧ３を供給し各リ
ファレンスセルアレイのバンクセレクト線に所定の電圧
を供給する。 （５）リファレンスＹセレクタＲＹ−ＳＥＬ／リファレ
ンスＧＮＤセレクタＲＧ−ＳＥＬ：メモリセルの読み出
し経路上の抵抗とリファレンスセルの読み出し経路上の
抵抗をあわせるためダミーのセレクタを用いる。
照電圧発生部Ｖ−ＲＥＦを構成するブロックについて説
明する。 （１）Ｖｔ０リファレンスセルアレイＲ−ＣＥＬＬ０：
選択されるリファレンスセルトランジスタの閾値電圧を
Ｖｔ０に設定しワード線ＲＷ０にゲート電圧ＶＧ１を供
給したリファレンスセルを持つセルアレイ。 （２）Ｖｔ１リファレンスセルアレイＲ−ＣＥＬＬ１：
選択されるリファレンスセルトランジスタの閾値電圧を
Ｖｔ１に設定しワード線ＲＷ１にゲート電圧ＶＧ２を供
給したリファレンスセルを持つセルアレイ。 （３）Ｖｔ２リファレンスセルアレイＲ−ＣＥＬＬ２：
選択されるリファレンスセルトランジスタの閾値電圧を
Ｖｔ２に設定しワード線ＲＷ１にゲート電圧ＶＧ３を供
給したリファレンスセルを持つセルアレイ。 （４）リファレンスＸデコーダアレイＲＸ−ＤＥＣ：リ
ファレンスセルのワード線ＲＷ０，ＲＷ１，ＲＷ２にそ
れぞれゲート電圧ＶＧ１，ＶＧ２，ＶＧ３を供給し各リ
ファレンスセルアレイのバンクセレクト線に所定の電圧
を供給する。 （５）リファレンスＹセレクタＲＹ−ＳＥＬ／リファレ
ンスＧＮＤセレクタＲＧ−ＳＥＬ：メモリセルの読み出
し経路上の抵抗とリファレンスセルの読み出し経路上の
抵抗をあわせるためダミーのセレクタを用いる。
【００２１】（６）リファレンスアンプＲ−ＡＭＰ０：
ダミーＹセレクタを介してリファレンスセルＶｔ０と接
続されるリファレンスアンプであり、ＲＡ０を発生す
る。 （７）リファレンスアンプＲ−ＡＭＰ１：ダミーＹセレ
クタを介してリファレンスセルＶｔ１と接続されるリフ
ァレンスアンプであり、ＲＡ１を発生する。 （８）リファレンスアンプＲ−ＡＭＰ２：ダミーＹセレ
クタを介してリファレンスセルＶｔ２と接続されるリフ
ァレンスアンプであり、ＲＡ２を発生する。 （９）切り替え回路ＣＨＥ：タイミング制御信号Φ１，
Φ２，Φ３を受けＲＡ０，ＲＡ１，ＲＡ２，のいずれか
を参照電圧ＲＡとして出力する。
ダミーＹセレクタを介してリファレンスセルＶｔ０と接
続されるリファレンスアンプであり、ＲＡ０を発生す
る。 （７）リファレンスアンプＲ−ＡＭＰ１：ダミーＹセレ
クタを介してリファレンスセルＶｔ１と接続されるリフ
ァレンスアンプであり、ＲＡ１を発生する。 （８）リファレンスアンプＲ−ＡＭＰ２：ダミーＹセレ
クタを介してリファレンスセルＶｔ２と接続されるリフ
ァレンスアンプであり、ＲＡ２を発生する。 （９）切り替え回路ＣＨＥ：タイミング制御信号Φ１，
Φ２，Φ３を受けＲＡ０，ＲＡ１，ＲＡ２，のいずれか
を参照電圧ＲＡとして出力する。
【００２２】図４に前記閾値電圧Ｖｔ０，Ｖｔ１，Ｖｔ
２の各リファレンスセルアレイＲ−ＣＥＬＬ０〜２を示
す。各リファレンスセルアレイの構成はメモリセルの構
成単位であるセルアレイと同じ回路構造である。Ｖｔ
０，Ｖｔ１，Ｖｔ２の各リファレンスセルアレイのバン
クセレクタ線にはリファレンスセルを選択すべく所定の
電圧が印可されている。各リファレンスセル（図中○で
囲まれたメモリセル）の閾値電圧はＶｔ０，Ｖｔ１，Ｖ
ｔ２に設定されておりリファレンス用ワード線ＲＷ０，
ＲＷ１，ＲＷ２にはそれぞれＶＧ１，ＶＧ２，ＶＧ３が
供給される。
２の各リファレンスセルアレイＲ−ＣＥＬＬ０〜２を示
す。各リファレンスセルアレイの構成はメモリセルの構
成単位であるセルアレイと同じ回路構造である。Ｖｔ
０，Ｖｔ１，Ｖｔ２の各リファレンスセルアレイのバン
クセレクタ線にはリファレンスセルを選択すべく所定の
電圧が印可されている。各リファレンスセル（図中○で
囲まれたメモリセル）の閾値電圧はＶｔ０，Ｖｔ１，Ｖ
ｔ２に設定されておりリファレンス用ワード線ＲＷ０，
ＲＷ１，ＲＷ２にはそれぞれＶＧ１，ＶＧ２，ＶＧ３が
供給される。
【００２３】図５に前記リファレンスアンプＲ−ＡＭＰ
０〜２、リファレンスＹセレクタＲＹ−ＳＥＬ、切り替
え回路ＣＨＥを示す。リファレンスアンプＲ−ＡＭＰ０
を構成するＰ０１０，Ｐ０２０，Ｎ０１０，ＩＮＶ１
０、リファレンスアンプＲ−ＡＭＰ１を構成するＰ０１
１，Ｐ０２１，Ｎ０１１，ＩＮＶ１１、リファレンスア
ンプＲ−ＡＭＰ２を構成するＰ０１２，Ｐ０２２，Ｎ０
１２，ＩＮＶ１２はセンスアンプを構成するＰ０１，Ｐ
０２，Ｎ０１，ＩＮＶ１とすべて同じディメンジョンに
形成される。また、前記リファレンスＹセレクタＲＹ−
ＳＥＬはメモリセルのセンスアンプ回路とメモリセルと
の間に対してＹセレクタＹ−ＳＥＬにより付加される抵
抗分を参照電圧回路部でも付加するのが目的のため、図
に示すように選択機能を有さぬダミー回路であってもよ
い。さらに、前記切り替え回路ＣＨＥはゲート電圧コン
バータ回路を制御するΦ１，Φ２，Φ３と同じ、もしく
は同相の信号と、その逆相の信号Φ１Ｂ，Φ２Ｂ，Φ３
Ｂにより制御されるトランスファＮ２０とＰ２０，Ｎ２
１とＰ２１，Ｎ２２とＰ２２から形成されており、各ト
ランスファの一端はリファレンスアンプＲ−ＡＭＰ０，
１，２の出力端に接続されＲＡ０，ＲＡ１，ＲＡ２を受
け、他端は差動回路ＤＥＦのＰ１２のゲート端子に接続
され参照電圧ＲＡを発生する。
０〜２、リファレンスＹセレクタＲＹ−ＳＥＬ、切り替
え回路ＣＨＥを示す。リファレンスアンプＲ−ＡＭＰ０
を構成するＰ０１０，Ｐ０２０，Ｎ０１０，ＩＮＶ１
０、リファレンスアンプＲ−ＡＭＰ１を構成するＰ０１
１，Ｐ０２１，Ｎ０１１，ＩＮＶ１１、リファレンスア
ンプＲ−ＡＭＰ２を構成するＰ０１２，Ｐ０２２，Ｎ０
１２，ＩＮＶ１２はセンスアンプを構成するＰ０１，Ｐ
０２，Ｎ０１，ＩＮＶ１とすべて同じディメンジョンに
形成される。また、前記リファレンスＹセレクタＲＹ−
ＳＥＬはメモリセルのセンスアンプ回路とメモリセルと
の間に対してＹセレクタＹ−ＳＥＬにより付加される抵
抗分を参照電圧回路部でも付加するのが目的のため、図
に示すように選択機能を有さぬダミー回路であってもよ
い。さらに、前記切り替え回路ＣＨＥはゲート電圧コン
バータ回路を制御するΦ１，Φ２，Φ３と同じ、もしく
は同相の信号と、その逆相の信号Φ１Ｂ，Φ２Ｂ，Φ３
Ｂにより制御されるトランスファＮ２０とＰ２０，Ｎ２
１とＰ２１，Ｎ２２とＰ２２から形成されており、各ト
ランスファの一端はリファレンスアンプＲ−ＡＭＰ０，
１，２の出力端に接続されＲＡ０，ＲＡ１，ＲＡ２を受
け、他端は差動回路ＤＥＦのＰ１２のゲート端子に接続
され参照電圧ＲＡを発生する。
【００２４】次に、以上の構成のマスクＲＯＭの動作に
ついて説明する。先ず、マスクＲＯＭで良く知られてい
るセルアレイの動作と、多値セル読み出しの動作につい
て説明する。図２に示したセルアレイにおいて○で囲ま
れたメモリセルＣｎ３を選択する場合を例として示す。
この時、Ｙセレクタによりデジット線Ｄ０がセンスアン
プに接続され、ＧＮＤセレクタにより仮想ＧＮＤ線Ｇ０
がグランド電位に引かれる。バンクセレクト線ＢＬＤ１
とＢＬＧ２が“Ｈ”レベルとなりバンクセレクタＢＳＤ
０１を通じて主デジット線Ｄ０と副デジット線ＳＤ０２
が、バンクセレクタＢＳＧ０２を通じて主仮想ＧＮＤ線
Ｄ０と副仮想ＧＮＤ線ＳＧ０２がそれぞれ接続される。
この時Ｃｎ４，５，…以降のトランジスタを通して埋め
込み拡散層が負荷としてみえないように隣接する仮想Ｇ
ＮＤ線Ｇ１をプリチャージする。以上の動作を示したの
が図２（ｂ）である。
ついて説明する。先ず、マスクＲＯＭで良く知られてい
るセルアレイの動作と、多値セル読み出しの動作につい
て説明する。図２に示したセルアレイにおいて○で囲ま
れたメモリセルＣｎ３を選択する場合を例として示す。
この時、Ｙセレクタによりデジット線Ｄ０がセンスアン
プに接続され、ＧＮＤセレクタにより仮想ＧＮＤ線Ｇ０
がグランド電位に引かれる。バンクセレクト線ＢＬＤ１
とＢＬＧ２が“Ｈ”レベルとなりバンクセレクタＢＳＤ
０１を通じて主デジット線Ｄ０と副デジット線ＳＤ０２
が、バンクセレクタＢＳＧ０２を通じて主仮想ＧＮＤ線
Ｄ０と副仮想ＧＮＤ線ＳＧ０２がそれぞれ接続される。
この時Ｃｎ４，５，…以降のトランジスタを通して埋め
込み拡散層が負荷としてみえないように隣接する仮想Ｇ
ＮＤ線Ｇ１をプリチャージする。以上の動作を示したの
が図２（ｂ）である。
【００２５】次に、多値読み出し動作を説明する。図６
はそのタイミング制御信号とワード線電圧のタイミング
チャート、及びセル閾値電圧との関係を示す図である。
ここで、ワード線電圧を他段階に変化させて多値セルの
閾値を判別する場合に、各段階において動作マージンに
偏りが起こらないようにするため、ゲート電圧ＶＧ１，
ＶＧ２，ＶＧ３と読み出しの対象となる閾値電圧Ｖｔ
０，Ｖｔ１，Ｖｔ２の電圧差はある一定値になるように
それぞれを設定される。ここでは、 ＶＧ１−Ｖｔ０＝ＶＧ２−Ｖｔ１＝ＶＧ３−Ｖｔ２＝Δ
Ｖ０ に設定されている。先ず、この条件が満たされる場合の
多値セルの読み出しについて説明する。
はそのタイミング制御信号とワード線電圧のタイミング
チャート、及びセル閾値電圧との関係を示す図である。
ここで、ワード線電圧を他段階に変化させて多値セルの
閾値を判別する場合に、各段階において動作マージンに
偏りが起こらないようにするため、ゲート電圧ＶＧ１，
ＶＧ２，ＶＧ３と読み出しの対象となる閾値電圧Ｖｔ
０，Ｖｔ１，Ｖｔ２の電圧差はある一定値になるように
それぞれを設定される。ここでは、 ＶＧ１−Ｖｔ０＝ＶＧ２−Ｖｔ１＝ＶＧ３−Ｖｔ２＝Δ
Ｖ０ に設定されている。先ず、この条件が満たされる場合の
多値セルの読み出しについて説明する。
【００２６】図７は、このゲート電圧と閾値電圧差がす
べてΔＶ０となる理想的な条件での、選択セルの閾値電
圧がそれぞれＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３である場
合のメモリセルでの主要な出力のタイミングチャートと
参照電圧のタイミングチャートを示す。ここで、同図の
Ａ，Ｂ，Ｃ，Ｄは選択セルの閾値電圧がＶｔ０，Ｖｔ
１，Ｖｔ２，Ｖｔ３いずれであるかを示している。この
条件においてはすべてのリファレンスセルのゲート電圧
と閾値電圧の差もΔＶ０であるため各リファレンスアン
プからファレンスセルに流れる電流値がすべて等しくな
る。その結果Ｒ−ＡＭＰ０，１，２の出力ＲＡ０，ＲＡ
１，ＲＡ２の電圧はすべて等しく、ＲＡ０，ＲＡ１，Ｒ
Ａ２を切り替えることにより発生する電圧ＲＡは読み出
し中、一定値となる。リファレンスアンプの各トランジ
スタのディメンジョン及び電流経路上のＹセレクタ抵抗
などを考慮することにより、その値は電圧Ｖｓａ０とな
るものとする。
べてΔＶ０となる理想的な条件での、選択セルの閾値電
圧がそれぞれＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３である場
合のメモリセルでの主要な出力のタイミングチャートと
参照電圧のタイミングチャートを示す。ここで、同図の
Ａ，Ｂ，Ｃ，Ｄは選択セルの閾値電圧がＶｔ０，Ｖｔ
１，Ｖｔ２，Ｖｔ３いずれであるかを示している。この
条件においてはすべてのリファレンスセルのゲート電圧
と閾値電圧の差もΔＶ０であるため各リファレンスアン
プからファレンスセルに流れる電流値がすべて等しくな
る。その結果Ｒ−ＡＭＰ０，１，２の出力ＲＡ０，ＲＡ
１，ＲＡ２の電圧はすべて等しく、ＲＡ０，ＲＡ１，Ｒ
Ａ２を切り替えることにより発生する電圧ＲＡは読み出
し中、一定値となる。リファレンスアンプの各トランジ
スタのディメンジョン及び電流経路上のＹセレクタ抵抗
などを考慮することにより、その値は電圧Ｖｓａ０とな
るものとする。
【００２７】先ず、選択セル閾値電圧Ｖｔ０の場合につ
いてみると、ワード線がＶＧ１に達すると、選択セルは
オンする。この時ゲート電圧ＶＧ１とＶｔ０の差ΔＶ０
で決定されるセル電流に従い、センスアンプ回路の出力
ＳＡのレベルはＶｓａ０まで引き下げられる。出力電圧
ＳＡと参照電圧ＲＡがともに等しくＶｓａ０であるの
で、差動回路の出力ＳＯは、トランジスタＮ１２とＮ１
１の電流能力比に従い“Ｈ”を発生する。またワ−ド線
がＶＧ２，ＶＧ３に達した場合でもセル電流の増加に伴
いＳＡのレベルはＶｓａ０よりもさらに引き下げられる
ため、出力ＳＯは安定して“Ｈ”である。
いてみると、ワード線がＶＧ１に達すると、選択セルは
オンする。この時ゲート電圧ＶＧ１とＶｔ０の差ΔＶ０
で決定されるセル電流に従い、センスアンプ回路の出力
ＳＡのレベルはＶｓａ０まで引き下げられる。出力電圧
ＳＡと参照電圧ＲＡがともに等しくＶｓａ０であるの
で、差動回路の出力ＳＯは、トランジスタＮ１２とＮ１
１の電流能力比に従い“Ｈ”を発生する。またワ−ド線
がＶＧ２，ＶＧ３に達した場合でもセル電流の増加に伴
いＳＡのレベルはＶｓａ０よりもさらに引き下げられる
ため、出力ＳＯは安定して“Ｈ”である。
【００２８】次に、選択セル閾値電圧Ｖｔ１の場合につ
いてみると、ワード線がＶＧ１のときセルトランジスタ
はオフである。この時センスアンプ回路の出力ＳＡは負
荷ＭＯＳトランジスタＰ０２の閾値で決まるレベルＶｓ
ａ３（＞Ｖｓａ０）にある。したがって、センスアンプ
回路の出力電圧ＳＡが参照電圧ＲＡよりも高く、この時
点でのＳＯは“Ｌ”の出力となる。ワード線がＶＧ２に
達すると、選択セルはオンする。この時流れるセル電流
に従い、センスアンプ回路の出力ＳＡのレベルは引き下
げられるが、ゲート電圧ＶＧ２とＶｔ１の差とゲ−ト電
圧ＶＧ１とＶｔ０の差はともにΔＶ０であるためセル電
流も等しくなり、結果ＳＡのレベルはＶｓａ０まで引き
下げられる。この時点で出力電圧ＳＡと参照電圧ＲＡが
ともに等しくＶｓａ０になるため、差動回路の出力ＳＯ
は、トランジスタＮ１２とＮ１１の電流能力比に従い
“Ｈ”となる。またワード線がＶＧ３に達した場合はセ
ル電流の増加に伴いＳＡのレベルはＶｓａ０よりもさら
に引き下げられるため、出力ＳＯは安定して“Ｈ”であ
る。
いてみると、ワード線がＶＧ１のときセルトランジスタ
はオフである。この時センスアンプ回路の出力ＳＡは負
荷ＭＯＳトランジスタＰ０２の閾値で決まるレベルＶｓ
ａ３（＞Ｖｓａ０）にある。したがって、センスアンプ
回路の出力電圧ＳＡが参照電圧ＲＡよりも高く、この時
点でのＳＯは“Ｌ”の出力となる。ワード線がＶＧ２に
達すると、選択セルはオンする。この時流れるセル電流
に従い、センスアンプ回路の出力ＳＡのレベルは引き下
げられるが、ゲート電圧ＶＧ２とＶｔ１の差とゲ−ト電
圧ＶＧ１とＶｔ０の差はともにΔＶ０であるためセル電
流も等しくなり、結果ＳＡのレベルはＶｓａ０まで引き
下げられる。この時点で出力電圧ＳＡと参照電圧ＲＡが
ともに等しくＶｓａ０になるため、差動回路の出力ＳＯ
は、トランジスタＮ１２とＮ１１の電流能力比に従い
“Ｈ”となる。またワード線がＶＧ３に達した場合はセ
ル電流の増加に伴いＳＡのレベルはＶｓａ０よりもさら
に引き下げられるため、出力ＳＯは安定して“Ｈ”であ
る。
【００２９】次に、選択セル閾値電圧Ｖｔ２の場合につ
いてみると、ワード線がＶＧ１，ＶＧ２のときセルトラ
ンジスタはオフである。この時センスアンプ回路の出力
ＳＡは負荷ＭＯＳトランジスタＰ０２の閾値電圧で決ま
るレベルＶｓａ３（＞Ｖｓａ０）にある。センスアンプ
回路の出力電圧ＳＡが参照電圧ＲＡのレベルよりも高く
差動回路中のトランジスタＰ１１の能力がＰ１２に対し
て小さくなるため、この時点でのＳＯは“Ｌ”となる。
ワード線がＶＧ３に達すると、選択セルはオンする。こ
の時流れるセル電流に従い、センスアンプの出力ＳＡの
レベルは引き下げられるが、ゲート電圧ＶＧ３とＶｔ２
の差とゲート電圧ＶＧ１とＶｔ０の差はともにΔＶ０で
あるためセル電流も等しくなり、結果ＳＡのレベルはＶ
ｓａ０まで引き下げられる。この時点で出力電圧ＳＡと
参照電圧ＲＡがともに等しくＶｓａ０になるため、差動
回路の出力ＳＯは、トランジスタＮ１２とＮ１１の電流
能力比に従い“Ｈ”となる。
いてみると、ワード線がＶＧ１，ＶＧ２のときセルトラ
ンジスタはオフである。この時センスアンプ回路の出力
ＳＡは負荷ＭＯＳトランジスタＰ０２の閾値電圧で決ま
るレベルＶｓａ３（＞Ｖｓａ０）にある。センスアンプ
回路の出力電圧ＳＡが参照電圧ＲＡのレベルよりも高く
差動回路中のトランジスタＰ１１の能力がＰ１２に対し
て小さくなるため、この時点でのＳＯは“Ｌ”となる。
ワード線がＶＧ３に達すると、選択セルはオンする。こ
の時流れるセル電流に従い、センスアンプの出力ＳＡの
レベルは引き下げられるが、ゲート電圧ＶＧ３とＶｔ２
の差とゲート電圧ＶＧ１とＶｔ０の差はともにΔＶ０で
あるためセル電流も等しくなり、結果ＳＡのレベルはＶ
ｓａ０まで引き下げられる。この時点で出力電圧ＳＡと
参照電圧ＲＡがともに等しくＶｓａ０になるため、差動
回路の出力ＳＯは、トランジスタＮ１２とＮ１１の電流
能力比に従い“Ｈ”となる。
【００３０】次に、選択セル閾値電圧Ｖｔ３の場合につ
いてみると、ワード線電圧がＶＧ１，ＶＧ２，ＶＧ３す
べての段階を通してのセルトランジスタはオフである。
したがってセンスアンプ回路の出力ＳＡは負荷ＭＯＳト
ランジスタＰ０２の閾値電圧で決まるレベルＶｓａ３
（＞Ｖｓａ０）に常時ある。センスアンプ回路の出力電
圧ＳＡが参照電圧ＲＡのレベルよりも高く差動回路中の
トランジスタＰ１１の能力がＰ１２に対して小さくなる
ため、ＳＯは常に“Ｌ”となる。
いてみると、ワード線電圧がＶＧ１，ＶＧ２，ＶＧ３す
べての段階を通してのセルトランジスタはオフである。
したがってセンスアンプ回路の出力ＳＡは負荷ＭＯＳト
ランジスタＰ０２の閾値電圧で決まるレベルＶｓａ３
（＞Ｖｓａ０）に常時ある。センスアンプ回路の出力電
圧ＳＡが参照電圧ＲＡのレベルよりも高く差動回路中の
トランジスタＰ１１の能力がＰ１２に対して小さくなる
ため、ＳＯは常に“Ｌ”となる。
【００３１】このように、メモリセルの閾値電圧Ｖｔ
０，Ｖｔ１，Ｖｔ２，Ｖｔ３の違いにより差動回路の出
力ＳＯはそれぞれ異なることがわかる。この出力ＳＯを
制御信号に従いラッチして論理合成を行い２ビットのデ
ータとして出力する変換回路については公知の技術であ
るため説明は省略する。
０，Ｖｔ１，Ｖｔ２，Ｖｔ３の違いにより差動回路の出
力ＳＯはそれぞれ異なることがわかる。この出力ＳＯを
制御信号に従いラッチして論理合成を行い２ビットのデ
ータとして出力する変換回路については公知の技術であ
るため説明は省略する。
【００３２】ところで、前記したように、実際の製造に
おいては様々な要因により、必ずしもゲート電圧、閾値
電圧が設計時の値どおりに製造されないことがあり、こ
こでは従来技術で説明した場合と同様に、プロセス起因
による変動の例として、閾値電圧ＶＧ１が高目のＶＧ１
ｕにシフトした場合と、回路起因による変動の例とし
て、ゲート電圧ＶＧ３が低目のＶＧ３ｄにシフトした場
合についての本実施形態での動作を説明する。
おいては様々な要因により、必ずしもゲート電圧、閾値
電圧が設計時の値どおりに製造されないことがあり、こ
こでは従来技術で説明した場合と同様に、プロセス起因
による変動の例として、閾値電圧ＶＧ１が高目のＶＧ１
ｕにシフトした場合と、回路起因による変動の例とし
て、ゲート電圧ＶＧ３が低目のＶＧ３ｄにシフトした場
合についての本実施形態での動作を説明する。
【００３３】図８にこの条件下でのタイミングチャート
を示す。同図においても、Ａ，Ｂ，Ｃ，Ｄは選択セルの
閾値電圧がＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３のいずれで
あるかを示している。なお、Ａ，Ｄに関しては図７に示
した場合と同じであるため説明は省略する。先ず、選択
セル閾値電圧Ｖｔ１ｕの場合についてみると、ワード線
がＶＧ１のときセルトランジスタはオフであり、この時
センスアンプ回路の出力ＳＡのレベルがＶｓａ３、出力
ＳＯがＬとなるのは同様である。ワ−ド線がＶＧ２に達
すると選択セルはオンするが、閾値電圧が高めのＶｔ１
ｕにシフトしているため、閾値電圧とゲートと電圧との
差は先の理想条件に比べて小さくなる（ＶＧ２−Ｖｔ１
ｕ＜ＶＧ２−Ｖｔ１＝ΔＶ０）。このためセル電流が抑
えられ、センスアンプ回路の出力ＳＡはＶｓａ１まで引
き下げられるものの、そのレベルはＶｓａ０よりも高く
なる。一方、参照電圧ＲＡはΦ２が“Ｈ”であるこの時
点で、リファレンスアンプＲ−ＡＭＰ１の出力ＲＡ１が
切り替え回路により選択されている。リファレンスアン
プＲ−ＡＭＰ１が接続されるＶｔ１リファレンスセルア
レイ中の閾値電圧Ｖｔ１のリファレンスセルはメモリセ
ルと同様Ｖｔ１ｕにシフトとし、ゲート電圧ＶＧ２が供
給されており、かつ各リファレンスアンプはセンスアン
プと同一ディメンジョンのトランジスタで構成されてい
るのでＲＡ１のレベルはＶｓａ１になる。結局、ワード
線ＶＧ２の段階ではＳＡ，ＲＡのレベルはどちらもＶｓ
ａ１になる。したがって、差動回路の出力ＳＯは、トラ
ンジスタＮ１２とＮ１１の電流能力比に従い“Ｈ”とな
る。またワ−ド線がＶＧ３に達した場合でもセル電流の
増加に伴いＳＡのレベルはＶｓａ１よりもさらに引き下
げられるため、出力ＳＯは安定して“Ｈ”である。
を示す。同図においても、Ａ，Ｂ，Ｃ，Ｄは選択セルの
閾値電圧がＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３のいずれで
あるかを示している。なお、Ａ，Ｄに関しては図７に示
した場合と同じであるため説明は省略する。先ず、選択
セル閾値電圧Ｖｔ１ｕの場合についてみると、ワード線
がＶＧ１のときセルトランジスタはオフであり、この時
センスアンプ回路の出力ＳＡのレベルがＶｓａ３、出力
ＳＯがＬとなるのは同様である。ワ−ド線がＶＧ２に達
すると選択セルはオンするが、閾値電圧が高めのＶｔ１
ｕにシフトしているため、閾値電圧とゲートと電圧との
差は先の理想条件に比べて小さくなる（ＶＧ２−Ｖｔ１
ｕ＜ＶＧ２−Ｖｔ１＝ΔＶ０）。このためセル電流が抑
えられ、センスアンプ回路の出力ＳＡはＶｓａ１まで引
き下げられるものの、そのレベルはＶｓａ０よりも高く
なる。一方、参照電圧ＲＡはΦ２が“Ｈ”であるこの時
点で、リファレンスアンプＲ−ＡＭＰ１の出力ＲＡ１が
切り替え回路により選択されている。リファレンスアン
プＲ−ＡＭＰ１が接続されるＶｔ１リファレンスセルア
レイ中の閾値電圧Ｖｔ１のリファレンスセルはメモリセ
ルと同様Ｖｔ１ｕにシフトとし、ゲート電圧ＶＧ２が供
給されており、かつ各リファレンスアンプはセンスアン
プと同一ディメンジョンのトランジスタで構成されてい
るのでＲＡ１のレベルはＶｓａ１になる。結局、ワード
線ＶＧ２の段階ではＳＡ，ＲＡのレベルはどちらもＶｓ
ａ１になる。したがって、差動回路の出力ＳＯは、トラ
ンジスタＮ１２とＮ１１の電流能力比に従い“Ｈ”とな
る。またワ−ド線がＶＧ３に達した場合でもセル電流の
増加に伴いＳＡのレベルはＶｓａ１よりもさらに引き下
げられるため、出力ＳＯは安定して“Ｈ”である。
【００３４】次に、選択セル閾値電圧Ｖｔ２についてみ
ると、ワード線がＶＧ１，ＶＧ２のときセルトランジス
タはオフであり、この時センスアンプ回路の出力ＳＡの
レベルがＶｓａ３、ＳＯがＬとなるのは理想条件時と同
様である。ワード線がＶＧ３ｄに達すると選択セルはオ
ンするが、ゲート電圧が低めのＶＧ３ｄにシフトしてい
るため、閾値電圧とゲートと電圧との差は先の理想条件
に比べて小さくなる（ＶＧ３ｄ−Ｖｔ２＜ＶＧ３−Ｖｔ
２＝ΔＶ０）。このためセル電流が抑えられ、センスア
ンプ回路の出力ＳＡはＶｓａ２まで引き下げられるもの
の、そのレベルはＶｓａ０よりも高くなる。一方、参照
電圧ＲＡはΦ３が“Ｈ”であるこの時点で、リファレン
スアンプＲ−ＡＭＰ２の出力ＲＡ２が切り替え回路によ
り選択されている。リファレンスアンプＲ−ＡＭＰ２が
接続されるＶｔ２リファレンスセルアレイ中の閾値電圧
Ｖｔ２のリファレンスセルにはメモリセルと同様にシフ
トとしたゲート電圧ＶＧ３ｄが供給されており、かつ各
リファレンスアンプはセンスアンプと同一ディメンジョ
ンのトランジスタで構成されているのでＲＡ２のレベル
はＶｓａ２になる。結局、ワード電圧がＶＧ３ｄの段階
でＳＡ，ＲＡのレベルはどちらもＶｓａ２になる。した
がって、差動回路の出力ＳＯは、トランジスタＮ１２と
Ｎ１１の電流能力比に従い“Ｈ”となる。
ると、ワード線がＶＧ１，ＶＧ２のときセルトランジス
タはオフであり、この時センスアンプ回路の出力ＳＡの
レベルがＶｓａ３、ＳＯがＬとなるのは理想条件時と同
様である。ワード線がＶＧ３ｄに達すると選択セルはオ
ンするが、ゲート電圧が低めのＶＧ３ｄにシフトしてい
るため、閾値電圧とゲートと電圧との差は先の理想条件
に比べて小さくなる（ＶＧ３ｄ−Ｖｔ２＜ＶＧ３−Ｖｔ
２＝ΔＶ０）。このためセル電流が抑えられ、センスア
ンプ回路の出力ＳＡはＶｓａ２まで引き下げられるもの
の、そのレベルはＶｓａ０よりも高くなる。一方、参照
電圧ＲＡはΦ３が“Ｈ”であるこの時点で、リファレン
スアンプＲ−ＡＭＰ２の出力ＲＡ２が切り替え回路によ
り選択されている。リファレンスアンプＲ−ＡＭＰ２が
接続されるＶｔ２リファレンスセルアレイ中の閾値電圧
Ｖｔ２のリファレンスセルにはメモリセルと同様にシフ
トとしたゲート電圧ＶＧ３ｄが供給されており、かつ各
リファレンスアンプはセンスアンプと同一ディメンジョ
ンのトランジスタで構成されているのでＲＡ２のレベル
はＶｓａ２になる。結局、ワード電圧がＶＧ３ｄの段階
でＳＡ，ＲＡのレベルはどちらもＶｓａ２になる。した
がって、差動回路の出力ＳＯは、トランジスタＮ１２と
Ｎ１１の電流能力比に従い“Ｈ”となる。
【００３５】以上に示したように、本実施形態ではプロ
セス起因による閾値電圧のシフト、回路起因によるゲー
ト電圧のシフトに関わらず、ワードの各段階に応じて最
適な参照電圧ＲＡを発生することができ、正確にＳＯの
レベルを出力して正しく閾値の判定が行える。なお、こ
こでは閾値電圧としてＶｔ１ｕ，ゲート電圧としてＶＧ
３ｄの場合について説明したが、他の閾値電圧、ゲート
電圧がシフトした場合についても同様な効果が得られる
ことはそれぞれの場合について詳細に説明するまでもな
いことである。
セス起因による閾値電圧のシフト、回路起因によるゲー
ト電圧のシフトに関わらず、ワードの各段階に応じて最
適な参照電圧ＲＡを発生することができ、正確にＳＯの
レベルを出力して正しく閾値の判定が行える。なお、こ
こでは閾値電圧としてＶｔ１ｕ，ゲート電圧としてＶＧ
３ｄの場合について説明したが、他の閾値電圧、ゲート
電圧がシフトした場合についても同様な効果が得られる
ことはそれぞれの場合について詳細に説明するまでもな
いことである。
【００３６】（第２の実施形態）図９に本発明の第２の
実施形態のブロック図を示す。なお、本実施形態を含め
以降の実施形態における参照電圧発生部以外の構成につ
いては、前記第１の実施形態の構成と同じであるため説
明は省略する。この第２の実施形態の参照電圧発生部は
３組のリファレンスセルに対し１つのリファレンスアン
プの構成であり、リファレンスＹセレクタをΦ１，Φ
２，Φ３の信号で駆動することでリファレンスアンプと
リファレンスセルの切り替えを行っている。この構成に
よっても第１の実施形態と同じくワードの各段階に応じ
て最適な参照電圧ＲＡを発生することができ、正確にＳ
Ｏのレベルを出力して正しく閾値の判定が行える。
実施形態のブロック図を示す。なお、本実施形態を含め
以降の実施形態における参照電圧発生部以外の構成につ
いては、前記第１の実施形態の構成と同じであるため説
明は省略する。この第２の実施形態の参照電圧発生部は
３組のリファレンスセルに対し１つのリファレンスアン
プの構成であり、リファレンスＹセレクタをΦ１，Φ
２，Φ３の信号で駆動することでリファレンスアンプと
リファレンスセルの切り替えを行っている。この構成に
よっても第１の実施形態と同じくワードの各段階に応じ
て最適な参照電圧ＲＡを発生することができ、正確にＳ
Ｏのレベルを出力して正しく閾値の判定が行える。
【００３７】図１０に第２の実施形態における参照電圧
発生部を構成するリファレンスアンプとリファレンスＹ
セレクタの回路図を示す。リファレンスアンプで使用さ
れるトランジスタＰ０１’，Ｐ０２’，Ｎ０１’および
ＩＮＶ１’のディメンジョンはすべて図３に示したセン
スアンプ回路のディメンジョンと等しい。また、リファ
レンスＹセレクタはＮチャネルトランジスタＮ３０，Ｎ
３１，Ｎ３２からなり、そのゲート端子には制御信号Φ
１，Φ２，Φ３が入力されている。したがって、制御信
号Φ１が“Ｈ”のときリファレンスアンプとＶｔ０リフ
ァレンスセルアレイが接続され、参照電圧ＲＡのレベル
はＶｓａ０が出力される。また、制御信号Φ２が“Ｈ”
のときリファレンスアンプとＶｔ１リファレンスセルア
レイが接続され、参照電圧ＲＡのレベルはＶｓａ１が出
力される。さらに、制御信号Φ３が“Ｈ”のときリファ
レンスアンプとＶｔ２リファレンスセルアレイが接続さ
れ、参照電圧ＲＡのレベルはＶｓａ２が出力される。こ
れにより、第１の実施形態の場合と同等な効果が得られ
ることになる。この第２の実施形態では、第１の実施形
態に比較して、リファレンスアンプの数が少なくなるた
め省電力、省スペース化が図れる。
発生部を構成するリファレンスアンプとリファレンスＹ
セレクタの回路図を示す。リファレンスアンプで使用さ
れるトランジスタＰ０１’，Ｐ０２’，Ｎ０１’および
ＩＮＶ１’のディメンジョンはすべて図３に示したセン
スアンプ回路のディメンジョンと等しい。また、リファ
レンスＹセレクタはＮチャネルトランジスタＮ３０，Ｎ
３１，Ｎ３２からなり、そのゲート端子には制御信号Φ
１，Φ２，Φ３が入力されている。したがって、制御信
号Φ１が“Ｈ”のときリファレンスアンプとＶｔ０リフ
ァレンスセルアレイが接続され、参照電圧ＲＡのレベル
はＶｓａ０が出力される。また、制御信号Φ２が“Ｈ”
のときリファレンスアンプとＶｔ１リファレンスセルア
レイが接続され、参照電圧ＲＡのレベルはＶｓａ１が出
力される。さらに、制御信号Φ３が“Ｈ”のときリファ
レンスアンプとＶｔ２リファレンスセルアレイが接続さ
れ、参照電圧ＲＡのレベルはＶｓａ２が出力される。こ
れにより、第１の実施形態の場合と同等な効果が得られ
ることになる。この第２の実施形態では、第１の実施形
態に比較して、リファレンスアンプの数が少なくなるた
め省電力、省スペース化が図れる。
【００３８】（第３の実施形態）図１１に第３の実施形
態のブロック図を示す。この第３の実施形態の参照電圧
発生部は３組のリファレンスセルに対し１つのリファレ
ンスアンプの構成であり、Ｖｔ０，Ｖｔ１，Ｖｔ２の各
リファレンスセルアレイの主デジット線、主ＧＮＤ線に
同じ金属配線を用い、各リファレンスセルアレイのバン
クセレクタトランジスタをΦ１，Φ２，Φ３の信号で駆
動することでリファレンスアンプとリファレンスセルの
接続の切り替えを行う。この構成によっても第１，２の
実施形態と同じくワードの各段階に応じて最適な参照電
圧ＲＡを発生することができ、正確にＳＯのレベルを出
力して正しく閾値の判定が行える。
態のブロック図を示す。この第３の実施形態の参照電圧
発生部は３組のリファレンスセルに対し１つのリファレ
ンスアンプの構成であり、Ｖｔ０，Ｖｔ１，Ｖｔ２の各
リファレンスセルアレイの主デジット線、主ＧＮＤ線に
同じ金属配線を用い、各リファレンスセルアレイのバン
クセレクタトランジスタをΦ１，Φ２，Φ３の信号で駆
動することでリファレンスアンプとリファレンスセルの
接続の切り替えを行う。この構成によっても第１，２の
実施形態と同じくワードの各段階に応じて最適な参照電
圧ＲＡを発生することができ、正確にＳＯのレベルを出
力して正しく閾値の判定が行える。
【００３９】図１２に第３の実施形態における参照電圧
発生部を構成するリファレンスアンプとリファレンスＹ
セレクタの回路図を、図１２にリファレンスセルの構成
を示す。リファレンスアンプで使用されるトランジスタ
Ｐ０１’，Ｐ０２’，Ｎ０１’およびＩＮＶ１’のディ
メンジョンはすべて図３に示されたセンスアンプ回路の
ディメンジョンと等しい。またリファレンスＹセレクタ
を構成するトランジスタＮ３０のゲート端子には電源電
圧が与えられリファレンスアンプとリファレンスセルを
接続する。各リファレンスセルアレイは図１３に示すよ
うに同じ主デジット線、主仮想ＧＮＤ線に接続される。
Ｖｔ０，Ｖｔ１，Ｖｔ２の各リファレンスセルアレイに
はそれぞれゲート電圧ＶＧ１，ＶＧ２，ＶＧ３が供給さ
れている。また、Ｖｔ０，Ｖｔ１，Ｖｔ２リファレンス
セルアレイ中の所定のバンクセレクタ線にはそれぞれ制
御信号Φ１，Φ２，Φ３が入力されている。したがっ
て、制御信号Φ１が“Ｈ”のときＲ−ＡＭＰとＶｔ０リ
ファレンスセルアレイが接続され、参照電圧ＲＡのレベ
ルはＶｓａ０が出力される。また、制御信号Φ２が
“Ｈ”のときリファレンスアンプとＶｔ１リファレンス
セルアレイが接続され、参照電圧ＲＡのレベルはＶｓａ
１が出力される。さらに、制御信号Φ３が“Ｈ”のとき
リファレンスアンプとＶｔ２リファレンスセルアレイが
接続され、参照電圧ＲＡのレベルはＶｓａ２が出力され
る。これにより、第１の実施形態と同等な効果が得られ
る。また、この第３の実施形態では、リファレンスセル
を縦積みにレイアウトすることが可能であるため、リフ
ァレンスセルを横に配置する第２の実施形態に比較して
リファレンスセルアレイの省スペース化が図れる。
発生部を構成するリファレンスアンプとリファレンスＹ
セレクタの回路図を、図１２にリファレンスセルの構成
を示す。リファレンスアンプで使用されるトランジスタ
Ｐ０１’，Ｐ０２’，Ｎ０１’およびＩＮＶ１’のディ
メンジョンはすべて図３に示されたセンスアンプ回路の
ディメンジョンと等しい。またリファレンスＹセレクタ
を構成するトランジスタＮ３０のゲート端子には電源電
圧が与えられリファレンスアンプとリファレンスセルを
接続する。各リファレンスセルアレイは図１３に示すよ
うに同じ主デジット線、主仮想ＧＮＤ線に接続される。
Ｖｔ０，Ｖｔ１，Ｖｔ２の各リファレンスセルアレイに
はそれぞれゲート電圧ＶＧ１，ＶＧ２，ＶＧ３が供給さ
れている。また、Ｖｔ０，Ｖｔ１，Ｖｔ２リファレンス
セルアレイ中の所定のバンクセレクタ線にはそれぞれ制
御信号Φ１，Φ２，Φ３が入力されている。したがっ
て、制御信号Φ１が“Ｈ”のときＲ−ＡＭＰとＶｔ０リ
ファレンスセルアレイが接続され、参照電圧ＲＡのレベ
ルはＶｓａ０が出力される。また、制御信号Φ２が
“Ｈ”のときリファレンスアンプとＶｔ１リファレンス
セルアレイが接続され、参照電圧ＲＡのレベルはＶｓａ
１が出力される。さらに、制御信号Φ３が“Ｈ”のとき
リファレンスアンプとＶｔ２リファレンスセルアレイが
接続され、参照電圧ＲＡのレベルはＶｓａ２が出力され
る。これにより、第１の実施形態と同等な効果が得られ
る。また、この第３の実施形態では、リファレンスセル
を縦積みにレイアウトすることが可能であるため、リフ
ァレンスセルを横に配置する第２の実施形態に比較して
リファレンスセルアレイの省スペース化が図れる。
【００４０】（第４の実施形態）図１４に第４の実施形
態のブロック図を示す。この第４の実施形態の参照電圧
発生部は１つのリファレンスアンプに対し１つのリファ
レンスセルアレイの構成とし、１つのリファレンスセル
アレイ中に異なる閾値のリファレンスセルを異なるワー
ド線ＲＷ０，ＲＷ１，ＲＷ２上に配置し、Φ１，Φ２，
Φ３の信号に連動させてワード線ＲＷ０，ＲＷ１，ＲＷ
２にそれぞれ異なるゲート電圧ＶＧ１，ＶＧ２，ＶＧ３
のゲート電圧を順次供給することでリファレンスアンプ
とリファレンスセルの接続の切り替えを行う。この構成
によっても前記各実施形態と同じくワードの各段階に応
じてＲＡの値を変化させることが可能である。なお、こ
の第４の実施形態におけるリファレンスアンプとリファ
レンスＹセレクタの回路構成は第３の実施形態の場合と
同一でよいため説明を省略する。
態のブロック図を示す。この第４の実施形態の参照電圧
発生部は１つのリファレンスアンプに対し１つのリファ
レンスセルアレイの構成とし、１つのリファレンスセル
アレイ中に異なる閾値のリファレンスセルを異なるワー
ド線ＲＷ０，ＲＷ１，ＲＷ２上に配置し、Φ１，Φ２，
Φ３の信号に連動させてワード線ＲＷ０，ＲＷ１，ＲＷ
２にそれぞれ異なるゲート電圧ＶＧ１，ＶＧ２，ＶＧ３
のゲート電圧を順次供給することでリファレンスアンプ
とリファレンスセルの接続の切り替えを行う。この構成
によっても前記各実施形態と同じくワードの各段階に応
じてＲＡの値を変化させることが可能である。なお、こ
の第４の実施形態におけるリファレンスアンプとリファ
レンスＹセレクタの回路構成は第３の実施形態の場合と
同一でよいため説明を省略する。
【００４１】図１５に第４の実施形態におけるリファレ
ンスセルアレイの構成を示す。リファレンスセルアレイ
のバンクセレクト線には所定の電圧が印可され主デジッ
ト線、主仮想ＧＮＤ線に接続される副デジット線、副仮
想ＧＮＤ線はあらかじめ選択されている。この選択され
た副デジット線、副仮想ＧＮＤ線の間に存在するセル中
任意のワード線ＲＷ０，ＲＷ１，ＲＷ２に接続されるセ
ルの閾値電圧をＶｔ０，Ｖｔ１，Ｖｔ２としリファレン
スセルとして使用する。ＲＷ０，ＲＷ１，ＲＷ２以外の
ワード線はすべてＧＮＤに落される。図１５（ａ）に第
４の実施形態で使用するリファレンスＸデコーダの回路
図を示す。リファレンスＸデコーダにより制御信号Φ
１，Φ２，Φ３及びその逆相信号Φ１Ｂ，Φ２Ｂ，Φ３
ＢによりトランスファＰ５０，Ｎ５０，Ｐ２１，Ｎ５
１，Ｐ５２，Ｎ５２、及びディスチャージトランジスタ
Ｎ６０，Ｎ６１，Ｎ６２を駆動することで図１５（ｂ）
に示すリファレンスワード線の動作を得る。したがっ
て、制御信号Φ１が“Ｈ”のときリファレンスアンプと
Ｖｔ０リファレンスセルが接続され、参照電圧ＲＡのレ
ベルはＶｓａ０が出力される。また、制御信号Φ２が
“Ｈ”のときリファレンスアンプとＶｔ１リファレンス
セルが接続され、参照電圧ＲＡのレベルはＶｓａ１が出
力される。さらに、制御信号Φ３が“Ｈ”のときリファ
レンスアンプとＶｔ２リファレンスセルが接続され、参
照電圧ＲＡのレベルはＶｓａ２が出力される。これによ
り、第１の実施形態と同等な効果が得られる。また、こ
の第４の実施形態では、複数のリファレンスセルアレイ
を用いる第３の実施形態に対し、リファレンスセルアレ
イが１つですむため、リファレンスセルアレイの省スペ
ース化が図れる。
ンスセルアレイの構成を示す。リファレンスセルアレイ
のバンクセレクト線には所定の電圧が印可され主デジッ
ト線、主仮想ＧＮＤ線に接続される副デジット線、副仮
想ＧＮＤ線はあらかじめ選択されている。この選択され
た副デジット線、副仮想ＧＮＤ線の間に存在するセル中
任意のワード線ＲＷ０，ＲＷ１，ＲＷ２に接続されるセ
ルの閾値電圧をＶｔ０，Ｖｔ１，Ｖｔ２としリファレン
スセルとして使用する。ＲＷ０，ＲＷ１，ＲＷ２以外の
ワード線はすべてＧＮＤに落される。図１５（ａ）に第
４の実施形態で使用するリファレンスＸデコーダの回路
図を示す。リファレンスＸデコーダにより制御信号Φ
１，Φ２，Φ３及びその逆相信号Φ１Ｂ，Φ２Ｂ，Φ３
ＢによりトランスファＰ５０，Ｎ５０，Ｐ２１，Ｎ５
１，Ｐ５２，Ｎ５２、及びディスチャージトランジスタ
Ｎ６０，Ｎ６１，Ｎ６２を駆動することで図１５（ｂ）
に示すリファレンスワード線の動作を得る。したがっ
て、制御信号Φ１が“Ｈ”のときリファレンスアンプと
Ｖｔ０リファレンスセルが接続され、参照電圧ＲＡのレ
ベルはＶｓａ０が出力される。また、制御信号Φ２が
“Ｈ”のときリファレンスアンプとＶｔ１リファレンス
セルが接続され、参照電圧ＲＡのレベルはＶｓａ１が出
力される。さらに、制御信号Φ３が“Ｈ”のときリファ
レンスアンプとＶｔ２リファレンスセルが接続され、参
照電圧ＲＡのレベルはＶｓａ２が出力される。これによ
り、第１の実施形態と同等な効果が得られる。また、こ
の第４の実施形態では、複数のリファレンスセルアレイ
を用いる第３の実施形態に対し、リファレンスセルアレ
イが１つですむため、リファレンスセルアレイの省スペ
ース化が図れる。
【００４２】なお、以上の説明において、前記各実施形
態はすべて４つの閾値を用いた２ビットの多値セルに関
して記載してあるが、本発明はｎ（ｎは３以上の整数）
ビットの多値セルの場合にも適用することができる。
態はすべて４つの閾値を用いた２ビットの多値セルに関
して記載してあるが、本発明はｎ（ｎは３以上の整数）
ビットの多値セルの場合にも適用することができる。
【００４３】
【発明の効果】以上説明したように本発明は、参照電圧
発生部に、多値のメモリセルの閾値に対応した閾値が異
なる複数のリファレンスセルを備え、かつこれらのリフ
ァレンスセルに対してメモリセルのワード線に供給する
ゲート電圧を供給してリファレンス電圧を得ているの
で、プロセス起因によりメモリセルの閾値電圧が変動し
た場合、あるいは回路起因によりゲート電圧が変動した
場合等においても、正確なデータの読み出しが可能な多
値セル型マスクＲＯＭを得ることが可能となる。
発生部に、多値のメモリセルの閾値に対応した閾値が異
なる複数のリファレンスセルを備え、かつこれらのリフ
ァレンスセルに対してメモリセルのワード線に供給する
ゲート電圧を供給してリファレンス電圧を得ているの
で、プロセス起因によりメモリセルの閾値電圧が変動し
た場合、あるいは回路起因によりゲート電圧が変動した
場合等においても、正確なデータの読み出しが可能な多
値セル型マスクＲＯＭを得ることが可能となる。
【図１】本発明の第１の実施形態のブロック図である。
【図２】メモリセルの回路図とその動作説明図である。
【図３】センスアンプ及び差動回路の回路図である。
【図４】第１の実施形態のリファレンスセルアレイの回
路図である。
路図である。
【図５】第１の実施形態の切り替え回路、リファレンス
アンプ、リファレンスＹセレクタの回路図である。
アンプ、リファレンスＹセレクタの回路図である。
【図６】制御信号とワード線のタイミングチャート及び
セル閾値電圧との関係を示す図である。
セル閾値電圧との関係を示す図である。
【図７】理想条件におけるメモリセル、参照電圧発生部
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図８】閾値電圧、ゲート電圧がシフトしたときにおけ
るメモリセル、参照電圧発生部の動作を示すタイミング
チャートである。
るメモリセル、参照電圧発生部の動作を示すタイミング
チャートである。
【図９】第２の実施形態のブロック図である。
【図１０】第２の実施形態のリファレンスアンプとリフ
ァレンスＹセレクタの回路図である。
ァレンスＹセレクタの回路図である。
【図１１】第３の実施形態のブロック図である。
【図１２】第３の実施形態のリファレンスアンプとリフ
ァレンスＹセレクタの回路図である。
ァレンスＹセレクタの回路図である。
【図１３】第３の実施形態のリファレンスセルアレイの
回路図である。
回路図である。
【図１４】第４の実施形態のブロック図である。
【図１５】第４の実施形態のリファレンスセルアレイの
回路図である。
回路図である。
【図１６】第４の実施形態のリファレンスＸデコーダと
そのリファレンスセルにおけるワード電圧のタイミング
チャートである。
そのリファレンスセルにおけるワード電圧のタイミング
チャートである。
【図１７】従来の半導体記憶装置のブロック図である。
【図１８】従来のリファレンスセルアレイの回路図であ
る。
る。
【図１９】従来におけるメモリセル、参照電圧発生部の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
ＭＣ 本セル部 Ｍ−ＣＥＬＬ メモリセル Ｘ−ＤＥＣ Ｘデコーダ Ｙ−ＳＥＬ Ｙセレクタ Ｇ−ＳＥＬ ＧＮＤセレクタ Ｖ−ＧＥＮ ゲート電圧発生回路 Ｖ−ＣＯＮＶ ゲート電圧コンバータ回路 Ｓ−ＡＭＰ センスアンプ回路 ＤＥＦ 差動回路 ＣＯＮＶ 変換回路 Ｖ−ＲＥＦ 参照電圧発生部 Ｒ−ＣＥＬＬ リファレンスセルアレイ ＲＸ−ＤＥＣ リファレンスＸデコーダ ＲＹ−ＳＥＬ リファレンスＹセレクタ ＲＧ−ＳＥＬ リファレンスＧＮＤセレクタ ＣＨＥ 切り替え回路 Ｒ−ＡＭＰ リファレンスアンプ
Claims (6)
- 【請求項１】 それぞれ異なる閾値電圧に設定された複
数のメモリセルを備え、ワード電圧を時間をおいて段階
的に変化させてデータを読み出す多値セル型マスクＲＯ
Ｍにおいて、前記データの読み出しに用いる参照電圧を
発生する参照電圧発生部は、それぞれ前記異なる閾値電
圧に設定され、かつ対応するワード電圧が供給される複
数のリファレンスセルを有し、かつ前記複数のリファレ
ンスセルのうち選択されたリファレンスセルから出力さ
れる電圧を前記参照電圧として出力する構成であること
を特徴とする半導体記憶装置。 - 【請求項２】 前記各閾値電圧のリファレンスセルは、
それぞれ対応する閾値電圧のメモリセルと同一のディメ
ンジョンのトランジスタで構成される請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記参照電圧発生部は、それぞれ対応す
るゲート電圧が供給された前記複数のリファレンスセル
のそれぞれに接続された複数のリファレンスアンプを備
え、各リファレンスアンプの出力を切り替え回路により
切り替えて参照電圧を出力する構成である請求項１また
は２に記載の半導体記憶装置。 - 【請求項４】 前記参照電圧発生部は、それぞれ対応す
るゲート電圧が供給された前記複数のリファレンスセル
の出力を選択するリファレンスＹセレクタを備え、前記
リファレンスＹセレクタにより選択されたリファレンス
セルの出力を共通接続されたリファレンスアンプから参
照電圧として出力する構成である請求項１または２に記
載の半導体記憶装置 - 【請求項５】 前記参照電圧発生部は、それぞれ対応す
るゲート電圧が供給された前記複数のリファレンスセル
の各バンクセレクタを制御するリファレンスＸデコーダ
を備え、前記リファレンスＸデコーダにより選択された
バンクセレクタのリファレンスセルの出力を共通接続さ
れたリファレンスアンプから参照電圧として出力する構
成である請求項１または２に記載の半導体記憶装置 - 【請求項６】 前記参照電圧発生部は、前記複数のリフ
ァレンスセルの１つを選択するリファレンスＸデコーダ
を備え、前記リファレンスＸデコーダにより選択された
リファレンスセルに対してゲート電圧を供給し、かつ選
択されたリファレンスセルの出力を共通接続されたリフ
ァレンスアンプから参照電圧として出力する構成である
請求項１または２に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10301498A JPH11297087A (ja) | 1998-04-14 | 1998-04-14 | 半導体記憶装置 |
| US09/289,639 US6075722A (en) | 1998-04-14 | 1999-04-12 | Semiconductor multivalued memory device determining multivalued read-out datum by comparing it with corresponding reference data |
| TW088105902A TW498334B (en) | 1998-04-14 | 1999-04-13 | Semiconductor multivalued memory device determining multivalued read-out datum by comparing it with corresponding reference data |
| CN99105776A CN1118829C (zh) | 1998-04-14 | 1999-04-14 | 半导体多值存储器件 |
| KR1019990013600A KR100321948B1 (ko) | 1998-04-14 | 1999-04-14 | 대응하는 기준 데이타와 비교하여 다치형 판독 데이타를 결정하는 반도체 다치형 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10301498A JPH11297087A (ja) | 1998-04-14 | 1998-04-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297087A true JPH11297087A (ja) | 1999-10-29 |
Family
ID=14342800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10301498A Pending JPH11297087A (ja) | 1998-04-14 | 1998-04-14 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6075722A (ja) |
| JP (1) | JPH11297087A (ja) |
| KR (1) | KR100321948B1 (ja) |
| CN (1) | CN1118829C (ja) |
| TW (1) | TW498334B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009157702A (ja) * | 2007-12-27 | 2009-07-16 | Mitsubishi Electric Corp | 基準電源装置及び制御装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3620992B2 (ja) * | 1999-04-23 | 2005-02-16 | 株式会社 沖マイクロデザイン | 半導体記憶装置 |
| US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
| US7152009B2 (en) * | 2002-11-29 | 2006-12-19 | Matsushita Electric Industrial Co., Ltd. | Parameter correction circuit and parameter correction method |
| US7457143B2 (en) * | 2006-04-25 | 2008-11-25 | Infineon Technologies Ag | Memory device with shared reference and method |
| KR101553375B1 (ko) * | 2009-04-30 | 2015-09-16 | 삼성전자주식회사 | 플래시 메모리 장치 |
| CN103345936B (zh) * | 2011-04-19 | 2016-08-03 | 黑龙江大学 | 任意k值和8值dram的写入电路和读出电路 |
| CN103065668A (zh) * | 2012-12-24 | 2013-04-24 | 上海宏力半导体制造有限公司 | 存储器及其读取方法 |
| US11749372B2 (en) * | 2020-12-18 | 2023-09-05 | Ememory Technology Inc. | Memory device having reference memory array structure resembling data memory array structure, and methods of operating the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW367503B (en) * | 1996-11-29 | 1999-08-21 | Sanyo Electric Co | Non-volatile semiconductor device |
-
1998
- 1998-04-14 JP JP10301498A patent/JPH11297087A/ja active Pending
-
1999
- 1999-04-12 US US09/289,639 patent/US6075722A/en not_active Expired - Fee Related
- 1999-04-13 TW TW088105902A patent/TW498334B/zh not_active IP Right Cessation
- 1999-04-14 KR KR1019990013600A patent/KR100321948B1/ko not_active IP Right Cessation
- 1999-04-14 CN CN99105776A patent/CN1118829C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009157702A (ja) * | 2007-12-27 | 2009-07-16 | Mitsubishi Electric Corp | 基準電源装置及び制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW498334B (en) | 2002-08-11 |
| KR19990083266A (ko) | 1999-11-25 |
| US6075722A (en) | 2000-06-13 |
| CN1118829C (zh) | 2003-08-20 |
| KR100321948B1 (ko) | 2002-02-04 |
| CN1232272A (zh) | 1999-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5241506A (en) | Semiconductor memory circuit apparatus | |
| US7359247B2 (en) | Read-out circuit in semiconductor memory device | |
| JPS586239B2 (ja) | 読取り専用メモリ | |
| US5982662A (en) | Semiconductor memory device with improved read characteristics for data having multi values | |
| JP3891683B2 (ja) | ノア（ｎｏｒ）型半導体メモリ装置及びそのデータ読出方法 | |
| WO2002080182A2 (en) | Method, apparatus, and system to enhance negative voltage switching | |
| US6930922B2 (en) | Reading circuit, reference circuit, and semiconductor memory device | |
| JPH09147580A (ja) | 半導体記憶装置 | |
| JPH11297087A (ja) | 半導体記憶装置 | |
| KR100309299B1 (ko) | 다중 임계값으로부터 하나의 임계값이 설정될 수 있는 반도체 메모리 장치 | |
| US6388932B2 (en) | Memory with high speed reading operation using a switchable reference matrix ensuring charging speed | |
| US7075852B2 (en) | Semiconductor memory device of hierarchy word type and sub word driver circuit | |
| KR100210627B1 (ko) | 반도체 메모리 장치 | |
| JP2908332B2 (ja) | 半導体メモリ回路 | |
| US20090141548A1 (en) | Memory and method for dissipation caused by current leakage | |
| TW413815B (en) | Semiconductor memory device | |
| US7606083B2 (en) | Semiconductor memory device with a noise filter and method of controlling the same | |
| JP3312574B2 (ja) | 半導体記憶装置 | |
| KR100660535B1 (ko) | 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 | |
| US20070097735A1 (en) | Semiconductor memory device | |
| JPH09270197A (ja) | 半導体記憶装置及びレイアウト／回路情報生成装置 | |
| KR100277863B1 (ko) | 전류미러형 센스앰프회로 및 방법 | |
| KR101196911B1 (ko) | 반도체 장치 및 이를 이용한 전압 생성 방법 | |
| JP3209113B2 (ja) | 半導体記憶装置 | |
| US5953252A (en) | High read speed multivalued read only memory device |