JPH11214687A

JPH11214687A - 半導体装置の製造方法

Info

Publication number: JPH11214687A
Application number: JP1629298A
Authority: JP
Inventors: Yoshihiro Tokuyama; 宜宏徳山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-01-29
Filing date: 1998-01-29
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】従来方法では、パンチスルーをソース・ドレ
インを囲むハロー注入層により抑えるため、ハロー注入
層の濃度はかなり高くしなければならないが、ハロー注
入層の濃度を高くすると、電界が大きくなり、耐圧の低
下やホットキャリア耐圧が劣化するという問題等が生じ
る。【解決手段】ゲート電極を形成した後、ゲート電極を
マスクにイオン注入することにより、ソース／ドレイン
の低濃度領域を形成し、また、ゲート電極をマスクに、
ドレイン又ソースの低濃度領域となる領域端部とゲート
電極中心との間のゲート電極直下に注入領域が形成され
るように、ソース又はドレインの低濃度領域となる領域
側から斜め方向に、上記基板又はウエルと同じ導電型の
イオンを注入する。その後、ゲート電極側壁にサイドウ
ォールを形成し、上記ゲート電極と上記サイドウォール
とをマスクにソース／ドレインの高濃度領域を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、さらに詳しくは、微細構造を有するＭＯＳ型トラ
ンジスタの製造方法に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩの高集積化に伴い、使用さ
れるトランジスタはますます微細化され、現在では、
０．２〜０．３μｍのゲート長を有するトランジスタが
要求されるまでになってきている。トランジスタを微細
化するとショートチャネル効果によってしきい値電圧の
低下やソース・ドレイン間のパンチスルーといった問題
がより厳しくなるため、ショートチャネル効果が起きな
いトランジスタの構造が種々提案されている。

【０００３】その中でも広く用いられている方法の一つ
にハロー（Ｈａｌｏ）注入法がある。これはソース・ド
レイン部を囲むように基板と同じタイプの濃度の高い不
純物領域を形成することにより、ソース・ドレイン間の
パンチスルーを抑える方法である。

【０００４】このハロー注入にも様々な種類が提案され
ている。例えば、ドレイン側にハロー注入層が存在する
と、電界が大きくなるため、ソース側のみにハロー注入
する方法が、特開平６−３４９８５４号公報、特開平６
−３５００４２号公報及び特開平８−２３６７５８号公
報等に開示されている。

【０００５】逆に、ソース側にハロー注入層が存在する
と、寄生抵抗により電流特性が劣化するため、ドレイン
側のみにハロー注入する方法も例えば特開平９−１８１
３０７号公報等に開示されている。これらの方法は、ソ
ース・ドレインのいずれかのみにハロー注入層を設ける
ため、何らかの注入マスクを必要とし、また、双方向の
トランジスタには適用できないという問題点を有する。
したがって、ソース・ドレインの両方にハロー注入層を
設ける方法が現実的であり、特開平５−３４７４０８号
公報等に開示されている。

【０００６】ここで、図５を用いてその製造方法につい
てＰＭＯＳトランジスタを例として説明する。

【０００７】まず、図５（ａ）に示すように、Ｎ型基板
又はＮ型ウエル５１にゲート酸化膜５２を形成し、その
後、ゲート電極５３をパターニングする。次に、図５
（ｂ）に示すように、Ｐ型不純物をイオン注入し、ソー
ス／ドレインの低濃度（Ｐ^-）領域となる不純物層５４
を形成する。次に、図５（ｃ）に示すように、ゲート電
極５３側壁にサイドウォール５５を形成した後、Ｎ型不
純物をイオン注入し、ハロー注入層となる、基板又はウ
エル５１より濃度の高いＮ不純物層５６を形成する。次
に、図５（ｄ）に示すように、Ｐ型不純物をイオン注入
し、ソース・ドレインの高濃度領域となる不純物領域５
７を形成する。以上で、ハロー注入層を持つＰＭＯＳト
ランジスタが形成される。

【０００８】また、本構造では、チャネル表面付近では
ＬＤＤ構造におけるＰ^-層５４が存在するため、ハロー
注入層による抵抗は電流特性には影響しないという効果
を有する。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来方法では、パンチスルーをソース・ドレインを囲
むハロー注入層により抑えるため、ハロー注入層の濃度
はかなり高くしなければならない。図５（ｄ）の領域Ｘ
に相当する。ハロー注入層の濃度を高くすると、電界が
大きくなり、耐圧の低下やホットキャリア耐圧が劣化す
るという問題や、接合容量の増加、更には、ゲート長が
短くなるとしきい値電圧が上昇する逆ショートチャネル
効果により、安定した特性が得られないといった問題が
ある。

【００１０】本発明は、上記問題点に鑑み、電界の増
加、接合容量の増大を抑え、逆ショートチャネル効果も
発生しない、安定した特性を有するＭＯＳ型トランジス
タの製造方法を提供すること目的とする。

【００１１】

【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、基板又はウエル表面にゲー
ト絶縁膜を介して、ゲート電極を形成した後、上記ゲー
ト電極をマスクにイオン注入することにより、ソース／
ドレインの低濃度領域を形成すること、及びゲート電極
をマスクに、ドレインの低濃度領域となる領域端部とゲ
ート電極中心との間のゲート電極直下に注入領域が形成
されるように、ソースの低濃度領域となる領域側から斜
め方向に、上記基板又はウエルと同じ導電型のイオンを
注入すること、及びゲート電極をマスクに、ソースの低
濃度領域となる領域端部とゲート電極中心との間のゲー
ト電極直下に注入領域が形成されるように、ドレインの
低濃度領域となる領域側から斜め方向に、上記基板又は
ウエルと同じ導電型のイオンを注入することを行い、そ
の後、ゲート電極側壁にサイドウォールを形成し、上記
ゲート電極と上記サイドウォールとをマスクにソース／
ドレインの高濃度領域を形成することを特徴とするもの
である。

【００１２】また、請求項２に記載の本発明の半導体装
置の製造方法は、基板又はウエル表面にゲート絶縁膜を
介して、ゲート電極を形成した後、上記ゲート電極をマ
スクにイオン注入することにより、ソース／ドレインの
低濃度領域を形成した後、上記ゲート電極側壁にサイド
ウォールを形成し、その後、ゲート電極及びサイドウォ
ールをマスクに、ドレインの低濃度領域となる領域端部
とゲート電極中心との間のゲート電極直下に注入領域が
形成されるように、ソースの低濃度領域となる領域側か
ら上記基板又はウエルに対して斜め方向に、上記基板又
はウエルと同じ導電型のイオンを注入すること、及び上
記ゲート電極及び上記サイドウォールをマスクに、ソー
スの低濃度領域となる領域端部とゲート電極中心との間
のゲート電極直下に注入領域が形成されるように、ドレ
インの低濃度領域となる領域側から斜め方向に、上記基
板又はウエルと同じ導電型のイオンを注入すること、及
び上記ゲート電極と上記サイドウォールとをマスクにソ
ース／ドレインの高濃度領域を形成することを特徴とす
るものである。

【００１３】また、請求項３に記載の本発明の半導体装
置の製造方法は、上記ソース／ドレインの高濃度領域形
成後、上記ソース／ドレインの高濃度領域と上記基板と
の接合領域に不純物濃度のピークがくるようにソースド
レインと同じ導電型で、上記ソース／ドレインの高濃度
領域よりも低濃度の不純物を注入することを特徴とす
る、請求項１又は請求項２に記載の半導体装置の製造方
法である。

【００１４】更に、請求項４に記載の本発明の半導体装
置の製造方法は、上記ソース／ドレインの高濃度領域形
成後、層間絶縁膜を形成し、該層間絶縁膜にソース／ド
レインと配線とのコンタクトのためのコンタクトホール
を形成し、その後、上記ソース／ドレインの高濃度領域
と上記基板との接合領域に不純物濃度のピークがくるよ
うにソースドレインと同じ導電型で、上記ソース／ドレ
インの高濃度領域よりも低濃度の不純物を注入すること
を特徴とする、請求項１又は請求項２に記載の半導体装
置の製造方法である。

【００１５】

【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。

【００１６】図１は本発明の第１の実施の形態の半導体
装置の製造工程図、図２は本発明の第２の実施の形態の
半導体装置の製造工程図の一部断面図、図３は本発明の
第３の一実施の形態の半導体装置の製造工程の一部断面
図、図４は本発明の第４の一実施の形態の半導体装置の
製造工程の一部断面図である。図１乃至図４において、
１はＮ型シリコン基板又はＮ型ウエル、２はゲート酸化
膜、３はゲート電極、４はソース／ドレインの低濃度不
純物領域、５はハロー注入層、６はサイドウォール、７
はソース／ドレインの高濃度不純物領域、８は第１のＰ
型低濃度不純物領域、９はＣＶＤ酸化膜、１０はコンタ
クトホール、１１は第２のＰ型低濃度不純物領域を示
す。

【００１７】以下、図１を用いて、本発明の第１の実施
の形態の半導体装置の製造方法について説明する。

【００１８】まず、図１（ａ）に示すように、Ｎ型シリ
コン基板（又はＮ型ウエル）１上にゲート酸化膜２を８
００〜９００℃の熱酸化法で、５０〜８０Å形成し、し
かる後、リンドープポリシリコンをＣＶＤ法にて、２０
００〜３０００Å形成した後、既知のフォトリソ／エッ
チング技術にてゲート電極３をパターニングする。本実
施の形態では、ゲート長は０．３μｍとした。尚、ゲー
ト電極は限定されるものではなく、ポリシリコンやシリ
サイドの一層構造、又はサリサイド構造のいずれでもか
まわない。

【００１９】次に、図１（ｂ）に示すように、２フッ化
ボロンを２０〜３０ｋｅＶで１×１０¹³〜３×１０¹³ｃ
ｍ^-2の条件でイオン注入し、Ｐ^-層からなるソース／ド
レインの低濃度領域４を形成する。

【００２０】次に、図１（ｃ）に示すように、パンチス
ルーストッパ用にリンを５０〜８０°の傾きで加速エネ
ルギーを２００〜３００ｋｅＶ、トータルドーズ量を１
×１０¹³〜３×１０¹³ｃｍ^-2で回転イオン注入し、Ｎ⁺
型のハロー注入層５ａ、５ｂを形成する。尚、イオン注
入機によっては、分割注入（ステップ注入）してもよ
い。ここで、回転イオン注入とは、まず、ソース／ドレ
インの一方側から、チャネル方向に斜めイオン注入し、
次にソース／ドレインの他方側から、チャネル方向に斜
めイオン注入を行うことをいう。

【００２１】また、この条件はゲート電極を容易に突き
抜ける条件で有り、且つ、ソース／ドレインの低濃度領
域４とゲート電極中心との間のゲート電極直下にハロー
注入層５ａ、５ｂが形成され、また、打ち込んだ側の反
対方向（ドレイン側から注入された場合にはソース側）
のシリコン基板１にもゲート電極３を通して注入される
領域が存在するが、後ほどのソース・ドレインの高濃度
不純物形成用イオン注入によりキャンセルされるため、
図には記していない。

【００２２】次に、図１（ｄ）に示すように、ＣＶＤ酸
化膜を５００〜１０００Å堆積した後、エッチバックす
ることにより、サイドウォール６を形成する。ここで
は、サイドウォール幅は０．０５〜０．１μｍが得られ
た。その後、２フッ化ボロンを２０〜４０ｋｅＶ、１×
１０¹⁵〜４×１０¹⁵ｃｍ^-2の条件でイオン注入すること
により、ソース／ドレインの高濃度領域７を形成する。
実際には、この後、不純物領域の活性化等のための熱処
理工程がある。

【００２３】本実施の形態ではパンチスルーストッパ注
入（ハロー注入層５ａ、５ｂの形成）をサイドウォール
形成前に行ったが、本発明の第２の実施の形態として、
パンチスルーストッパ注入をサイドウォール形成後に行
ってもよい。この場合、図２に示すように、チャネル領
域における濃度プロファイルがサイドウォールの形状を
反映したものになり、特にソース／ドレイン端の電界緩
和を必要とする場合に適用できる。

【００２４】また、第３の実施の形態として、図３に示
すように、上述の本発明におけるソース／ドレインの高
濃度領域形成後に、２フッ化ボロンを８０〜１００ｋｅ
Ｖ、０．１×１０¹³〜１×１０¹³ｃｍ^-2の条件でイオン
注入することにより、ソース／ドレインとシリコン基板
との接合領域に不純物ピークがくるようにイオン注入
し、ソース／ドレインとシリコン基板との間の寄生容量
を低下させる必要がある場合に効果がある。

【００２５】更に、第４の実施の形態として、図４に示
すように、上述の本発明におけるソース／ドレインの高
濃度領域形成後に、層間絶縁膜としてのＣＶＤ酸化膜９
を堆積した後に、配線とソース／ドレインとの接続用コ
ンタクトホールを開口し、２フッ化ボロンを８０〜１０
０ｋｅＶ、０．１×１０¹²〜１×１０¹²ｃｍ^-2の条件で
イオン注入することにより、ハロー注入が用いるトラン
ジスタによっては、ソース／ドレインの底面側に影響
し、実質的なソース／ドレインの深さが浅くなった場合
に生ずるメタルの突き抜けを防止する必要がある場合に
効果がある。

【００２６】上記本実施の形態では、ＰＭＯＳトランジ
スタを例に説明したが、本発明は、ＮＭＯＳトランジス
タにも適用できることはいうまでもない。

【００２７】

【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ハロー注入層はチャネル表面におい
て、ソース／ドレインと接することなく、低濃度である
ため、電界の増加や寄生抵抗による逆ショートチャネル
といった問題もなくなり、また、パンチスルーが発生す
る領域（チャネル部の基板方向で、ソース・ドレインの
深さと同じ程度の位置）ではハロー注入は特にチャネル
内部（中央付近）で高濃度となる（ソース側からの注入
とドレイン側からの注入が重なる）ため、効果的にスト
ッパー層として働くことになる。

【００２８】また、濃度分布がソース・ドレイン端から
チャネル中央に向かって高くなる構造（ソース／ドレイ
ンの低濃度領域５ｂ、Ｎ型シリコン基板又はＮ型ウエル
１、ハロー注入層５ａ、５ｂ）のため、従来のハロー注
入法のように接合容量の増加、耐圧の低下といった問題
もなくなり、安定した特性を持つ信頼性の高いＭＯＳ型
トランジスタを得ることができる。

【００２９】また、請求項２に記載の本発明を用いるこ
とにより、チャネル下方部に注入される層がサイドウォ
ールの形状を反映し、ドレイン端からより離れた位置に
形成されるため、ドレイン端の電界緩和を必要とする場
合に有効である。

【００３０】また、請求項３又は請求項４に記載の本発
明を用いることにより、接合容量を更に低下させること
ができ、更に、請求項４に記載の本発明を用いることに
より、不純物のチャネル部への染み出しを抑制すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置の製造
工程図である。

【図２】本発明の第２の実施の形態の半導体装置の製造
工程図の一部断面図である。

【図３】本発明の第３の一実施の形態の半導体装置の製
造工程の一部断面図である。

【図４】本発明の第４の一実施の形態の半導体装置の製
造工程の一部断面図である。

【図５】従来の半導体装置の製造工程図である。

【符号の説明】

１Ｎ型シリコン基板又はＮ型ウエル２ゲート酸化膜３ゲート電極４ソース／ドレインの低濃度領域５ａ、５ｂハロー注入層６サイドウォール７ソース／ドレインの高濃度領域８第１のＰ型低濃度不純物領域９ＣＶＤ酸化膜１０コンタクトホール１１第２のＰ型低濃度領域

Claims

【特許請求の範囲】

【請求項１】基板又はウエル表面にゲート絶縁膜を介
して、ゲート電極を形成した後、上記ゲート電極をマス
クにイオン注入することにより、ソース／ドレインの低
濃度領域を形成すること、及びゲート電極をマスクに、
ドレインの低濃度領域となる領域端部とゲート電極中心
との間のゲート電極直下に注入領域が形成されるよう
に、ソースの低濃度領域となる領域側から斜め方向に、
上記基板又はウエルと同じ導電型のイオンを注入するこ
と、及びゲート電極をマスクに、ソースの低濃度領域と
なる領域端部とゲート電極中心との間のゲート電極直下
に注入領域が形成されるように、ドレインの低濃度領域
となる領域側から斜め方向に、上記基板又はウエルと同
じ導電型のイオンを注入することを行い、その後、ゲー
ト電極側壁にサイドウォールを形成し、上記ゲート電極
と上記サイドウォールとをマスクにソース／ドレインの
高濃度領域を形成することを特徴とする、半導体装置の
製造方法。
【請求項２】基板又はウエル表面にゲート絶縁膜を介
して、ゲート電極を形成した後、上記ゲート電極をマス
クにイオン注入することにより、ソース／ドレインの低
濃度領域を形成した後、上記ゲート電極側壁にサイドウ
ォールを形成し、その後、ゲート電極及びサイドウォー
ルをマスクに、ドレインの低濃度領域となる領域端部と
ゲート電極中心との間のゲート電極直下に注入領域が形
成されるように、ソースの低濃度領域となる領域側から
上記基板又はウエルに対して斜め方向に、上記基板又は
ウエルと同じ導電型のイオンを注入すること、及び上記
ゲート電極及び上記サイドウォールをマスクに、ソース
の低濃度領域となる領域端部とゲート電極中心との間の
ゲート電極直下に注入領域が形成されるように、ドレイ
ンの低濃度領域となる領域側から斜め方向に、上記基板
又はウエルと同じ導電型のイオンを注入すること、及び
上記ゲート電極と上記サイドウォールとをマスクにソー
ス／ドレインの高濃度領域を形成することを特徴とす
る、半導体装置の製造方法。
【請求項３】上記ソース／ドレインの高濃度領域形成
後、上記ソース／ドレインの高濃度領域と上記基板との
接合領域に不純物濃度のピークがくるようにソースドレ
インと同じ導電型で、上記ソース／ドレインの高濃度領
域よりも低濃度の不純物を注入することを特徴とする、
請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】上記ソース／ドレインの高濃度領域形成
後、層間絶縁膜を形成し、該層間絶縁膜にソース／ドレ
インと配線とのコンタクトのためのコンタクトホールを
形成し、その後、上記ソース／ドレインの高濃度領域と
上記基板との接合領域に不純物濃度のピークがくるよう
にソースドレインと同じ導電型で、上記ソース／ドレイ
ンの高濃度領域よりも低濃度の不純物を注入することを
特徴とする、請求項１又は請求項２に記載の半導体装置
の製造方法。