JPH11214596A - 半導体装置及びその製造方法並びに電子機器 - Google Patents
半導体装置及びその製造方法並びに電子機器Info
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Abstract
(57)【要約】
【課題】 量産性に優れ、コスト削減を図ることができ
る半導体装置及びその製造方法並びに電子機器を提供す
ることにある。 【解決手段】 一つの基板１０に複数の半導体素子１６
を取り付ける工程と、各半導体素子１６を樹脂１９で封
止する工程と、一つの放熱板１８を取り付ける工程と、
これらの工程の後に、各半導体素子１６に対応して、基
板１０及び放熱板１８を個片に切断する工程と、を含
む。
る半導体装置及びその製造方法並びに電子機器を提供す
ることにある。 【解決手段】 一つの基板１０に複数の半導体素子１６
を取り付ける工程と、各半導体素子１６を樹脂１９で封
止する工程と、一つの放熱板１８を取り付ける工程と、
これらの工程の後に、各半導体素子１６に対応して、基
板１０及び放熱板１８を個片に切断する工程と、を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法並びに電子機器に関する。
の製造方法並びに電子機器に関する。
【０００２】
【発明の背景】半導体装置の高機能化に伴う多ピン化及
び小型化の要求に応えるため、ＢＧＡ（ Ball Grid Arr
ay）型や、小型化の要求に応えるＣＳＰ（ Chip Size/S
cale Package）型のパッケージが注目されている。
び小型化の要求に応えるため、ＢＧＡ（ Ball Grid Arr
ay）型や、小型化の要求に応えるＣＳＰ（ Chip Size/S
cale Package）型のパッケージが注目されている。
【０００３】従来、これらのパッケージ形態への加工
は、半導体チップごとに行われていたので生産性に劣っ
ていた。また、半導体装置が多ピン化又は小型化する
と、熱放散性を向上させるために放熱板が取り付けられ
るが、この放熱板の取り付けも、パッケージ形成への加
工工程において半導体チップごとに行われていた。な
お、特開平８−１０７１６１号公報には、複数の半導体
チップをパッケージ形態に加工してから個片に切断する
方法が開示されているが、放熱板の取り付けについて
は、考慮されていなかった。
は、半導体チップごとに行われていたので生産性に劣っ
ていた。また、半導体装置が多ピン化又は小型化する
と、熱放散性を向上させるために放熱板が取り付けられ
るが、この放熱板の取り付けも、パッケージ形成への加
工工程において半導体チップごとに行われていた。な
お、特開平８−１０７１６１号公報には、複数の半導体
チップをパッケージ形態に加工してから個片に切断する
方法が開示されているが、放熱板の取り付けについて
は、考慮されていなかった。
【０００４】このように、従来の製造方法では、量産性
やコスト削減の要求に応えることができなかった。
やコスト削減の要求に応えることができなかった。
【０００５】本発明は、この問題点を解決するものであ
り、その目的は、量産性に優れ、コスト削減を図ること
ができる半導体装置及びその製造方法並びに電子機器を
提供することにある。
り、その目的は、量産性に優れ、コスト削減を図ること
ができる半導体装置及びその製造方法並びに電子機器を
提供することにある。
【０００６】
（１）本発明に係る半導体装置の製造方法は、一つの基
板に複数の半導体素子を取り付ける工程と、各半導体素
子を樹脂で封止する工程と、一つの放熱板を取り付ける
工程と、前記全ての工程の後に、各半導体素子に対応し
て、前記基板及び前記放熱板を個片に切断する工程と、
を含む。
板に複数の半導体素子を取り付ける工程と、各半導体素
子を樹脂で封止する工程と、一つの放熱板を取り付ける
工程と、前記全ての工程の後に、各半導体素子に対応し
て、前記基板及び前記放熱板を個片に切断する工程と、
を含む。
【０００７】本発明によれば、複数の半導体素子を同時
にパッケージ形態に加工してから、個片に切断するの
で、量産性に優れ、コスト削減を図ることができる。し
かも、放熱板が同時に切断されるので、個々の半導体素
子ごとに放熱板を取り付けなくても、熱放散性の向上し
た半導体装置を得ることができる。
にパッケージ形態に加工してから、個片に切断するの
で、量産性に優れ、コスト削減を図ることができる。し
かも、放熱板が同時に切断されるので、個々の半導体素
子ごとに放熱板を取り付けなくても、熱放散性の向上し
た半導体装置を得ることができる。
【０００８】（２）この製造方法では、前記半導体素子
上に前記放熱板を取り付けてから、前記基板と前記放熱
板との間に前記樹脂を注入してもよい。
上に前記放熱板を取り付けてから、前記基板と前記放熱
板との間に前記樹脂を注入してもよい。
【０００９】これによれば、基板と放熱板とで区画され
た領域に樹脂が充填される。
た領域に樹脂が充填される。
【００１０】（３）この製造方法では、前記基板及び前
記放熱板の側方に形成される開口に金型を密着させて、
前記基板と前記放熱板と前記金型とで区画される空間に
樹脂を注入してもよい。
記放熱板の側方に形成される開口に金型を密着させて、
前記基板と前記放熱板と前記金型とで区画される空間に
樹脂を注入してもよい。
【００１１】これによれば、樹脂が基板の外側に漏れな
いようにすることができる。
いようにすることができる。
【００１２】（４）この製造方法では、前記半導体素子
及び前記放熱板の取り付けられた前記基板を、上金型及
び下金型で形成されるキャビティ内に配置して、前記基
板と前記放熱板との間に前記樹脂を注入してもよい。
及び前記放熱板の取り付けられた前記基板を、上金型及
び下金型で形成されるキャビティ内に配置して、前記基
板と前記放熱板との間に前記樹脂を注入してもよい。
【００１３】こうして、上下金型内で樹脂封止が行われ
る。
る。
【００１４】（５）この製造方法では、前記放熱板に
は、複数の開口部が形成され、前記半導体素子の取り付
けられた前記基板の周囲を枠体で区画し、該枠体上に前
記放熱板を配置して、該放熱板の前記開口部から前記樹
脂を注入してもよい。
は、複数の開口部が形成され、前記半導体素子の取り付
けられた前記基板の周囲を枠体で区画し、該枠体上に前
記放熱板を配置して、該放熱板の前記開口部から前記樹
脂を注入してもよい。
【００１５】こうすることで、樹脂封止時の金型が不要
になる。
になる。
【００１６】（６）この製造方法では、前記放熱板の各
開口部は、各半導体素子の間であって、前記放熱板の切
断線上に形成されてもよい。
開口部は、各半導体素子の間であって、前記放熱板の切
断線上に形成されてもよい。
【００１７】このように、開口部が切断線上に位置する
ことで、放熱板の切断が容易になる。
ことで、放熱板の切断が容易になる。
【００１８】（７）この製造方法では、前記基板の一方
の面上で、前記全ての半導体素子を覆うように前記樹脂
を設け、前記樹脂の上から前記放熱板を押しつけてもよ
い。
の面上で、前記全ての半導体素子を覆うように前記樹脂
を設け、前記樹脂の上から前記放熱板を押しつけてもよ
い。
【００１９】これによれば、樹脂は、ポッティングによ
って設けることができるので、樹脂封止工程を簡単に行
うことができる。
って設けることができるので、樹脂封止工程を簡単に行
うことができる。
【００２０】（８）本発明に係る半導体装置は、上記製
造方法によって製造される。
造方法によって製造される。
【００２１】（９）本発明に係る電子機器は、上記半導
体装置が実装された回路基板を有する。
体装置が実装された回路基板を有する。
【００２２】
【発明の実施の形態】以下、本発明の実施形態を、図面
を参照して説明する。
を参照して説明する。
【００２３】（第１実施形態）図１（Ａ）〜図１（Ｅ）
は、本発明の第１実施形態に係る半導体装置の製造方法
を示す図である。
は、本発明の第１実施形態に係る半導体装置の製造方法
を示す図である。
【００２４】まず、図１（Ａ）に示す基板１０を用意す
る。この基板１０は、半導体素子をＢＧＡ型やＣＳＰ型
のパッケージに加工するときに、これまで使用されてき
たものと同様のものである。本実施形態では、基板１０
は、樹脂で構成されているが、その材質はセラミックや
金属であってもよく、フィルムキャリアテープを基板１
０として用いてもよい。また、基板１０の両面には、図
示しない配線パターンが形成されており、一方の面にお
いてハンダバンプ１２が形成され、他方の面においてハ
ンダボール１４が形成されている。
る。この基板１０は、半導体素子をＢＧＡ型やＣＳＰ型
のパッケージに加工するときに、これまで使用されてき
たものと同様のものである。本実施形態では、基板１０
は、樹脂で構成されているが、その材質はセラミックや
金属であってもよく、フィルムキャリアテープを基板１
０として用いてもよい。また、基板１０の両面には、図
示しない配線パターンが形成されており、一方の面にお
いてハンダバンプ１２が形成され、他方の面においてハ
ンダボール１４が形成されている。
【００２５】図１（Ｂ）に示すように、基板１０のハン
ダバンプ１２に、複数の半導体素子１６の電極（図示せ
ず）を接続する。すなわち、半導体素子１６をフェース
ダウンボンディングする。なお、基板１０にハンダバン
プ１２を形成せずに、その代わりに、半導体素子１６の
電極にハンダバンプを形成しておいてもよい。
ダバンプ１２に、複数の半導体素子１６の電極（図示せ
ず）を接続する。すなわち、半導体素子１６をフェース
ダウンボンディングする。なお、基板１０にハンダバン
プ１２を形成せずに、その代わりに、半導体素子１６の
電極にハンダバンプを形成しておいてもよい。
【００２６】次に、図１（Ｃ）に示すように、半導体素
子１６における基板１０との接合面とは反対の面に、放
熱板１８を取り付ける。放熱板１８は、全ての半導体素
子１６に取り付けられる大きさをなしている。また、放
熱板１８は、銅又は銅合金などの熱伝導性の高い材質で
構成され、熱伝導性を有する接着剤又は接着テープ等を
介して、半導体素子１６に接着されることが好ましい。
子１６における基板１０との接合面とは反対の面に、放
熱板１８を取り付ける。放熱板１８は、全ての半導体素
子１６に取り付けられる大きさをなしている。また、放
熱板１８は、銅又は銅合金などの熱伝導性の高い材質で
構成され、熱伝導性を有する接着剤又は接着テープ等を
介して、半導体素子１６に接着されることが好ましい。
【００２７】続いて、図１（Ｄ）に示すように、放熱板
１８と基板１０との間に樹脂１９を注入する。詳しく
は、放熱板１８及び基板１０の側方の開口１７から樹脂
１９を注入する。この樹脂１９は、半導体素子１６の周
囲を取り囲んで封止するとともに、放熱板１８及び基板
１０の各対向面を覆って保護する。
１８と基板１０との間に樹脂１９を注入する。詳しく
は、放熱板１８及び基板１０の側方の開口１７から樹脂
１９を注入する。この樹脂１９は、半導体素子１６の周
囲を取り囲んで封止するとともに、放熱板１８及び基板
１０の各対向面を覆って保護する。
【００２８】樹脂１９が固化したら、次に、一点鎖線で
示す位置で、放熱板１８、樹脂１９及び基板１０を切断
する。この切断位置は、複数の半導体素子１６同士の間
である。
示す位置で、放熱板１８、樹脂１９及び基板１０を切断
する。この切断位置は、複数の半導体素子１６同士の間
である。
【００２９】こうして、図１（Ｅ）に示す半導体装置１
５が得られる。上述したように、基板１０には、複数の
半導体素子１６が取り付けられているので、各半導体素
子１６に対応するように切断することで、複数の半導体
装置１５が得られる。
５が得られる。上述したように、基板１０には、複数の
半導体素子１６が取り付けられているので、各半導体素
子１６に対応するように切断することで、複数の半導体
装置１５が得られる。
【００３０】本実施形態によれば、複数の半導体素子１
６を同時にパッケージ形態に加工してから、個片に切断
するので、量産性に優れ、コスト削減を図ることができ
る。しかも、放熱板１８も同時に切断されるので、個々
の半導体素子１６ごとに放熱板１８を取り付けなくて
も、熱放散性の向上した複数の半導体装置１５を同時に
得ることができる。
６を同時にパッケージ形態に加工してから、個片に切断
するので、量産性に優れ、コスト削減を図ることができ
る。しかも、放熱板１８も同時に切断されるので、個々
の半導体素子１６ごとに放熱板１８を取り付けなくて
も、熱放散性の向上した複数の半導体装置１５を同時に
得ることができる。
【００３１】（第２実施形態）図２（Ａ）及び図２
（Ｂ）は、本発明の第２実施形態に係る半導体装置の製
造方法を示す図であり、図２（Ａ）は、図２（Ｂ）のＡ
−Ａ線断面図である。本実施形態では、上記図１（Ｄ）
における樹脂１９の注入工程において、第１実施形態と
異なる。また、上記第１実施形態では、予め基板１０に
ハンダボール１４が設けられていたが、本実施形態で
は、樹脂１９を注入した後に、基板１０にハンダボール
１４が設けられる。
（Ｂ）は、本発明の第２実施形態に係る半導体装置の製
造方法を示す図であり、図２（Ａ）は、図２（Ｂ）のＡ
−Ａ線断面図である。本実施形態では、上記図１（Ｄ）
における樹脂１９の注入工程において、第１実施形態と
異なる。また、上記第１実施形態では、予め基板１０に
ハンダボール１４が設けられていたが、本実施形態で
は、樹脂１９を注入した後に、基板１０にハンダボール
１４が設けられる。
【００３２】本実施形態では、図２（Ａ）及び図２
（Ｂ）に示すように、半導体素子１６及び放熱板１８が
取り付けられた基板１０の周囲に、枠状の金型２０が配
置されている。金型２０は、基板１０及び放熱板１８の
側方に形成される開口１７を塞ぐようになっている。た
だし、図２（Ｂ）に示すように、金型２０には、注入口
２２及び排気口２４が形成されており、これらは開口１
７と連通している。そして、注入口２２から樹脂１９が
供給され、排気口２４から空気抜き（真空引き）される
ようになっている。
（Ｂ）に示すように、半導体素子１６及び放熱板１８が
取り付けられた基板１０の周囲に、枠状の金型２０が配
置されている。金型２０は、基板１０及び放熱板１８の
側方に形成される開口１７を塞ぐようになっている。た
だし、図２（Ｂ）に示すように、金型２０には、注入口
２２及び排気口２４が形成されており、これらは開口１
７と連通している。そして、注入口２２から樹脂１９が
供給され、排気口２４から空気抜き（真空引き）される
ようになっている。
【００３３】こうして、基板１０、放熱板１８及び金型
２０によって区画される空間に、樹脂１９を注入するこ
とができる。
２０によって区画される空間に、樹脂１９を注入するこ
とができる。
【００３４】そして、樹脂１９の注入が終わってから基
板１０にハンダボール１４を設け、その後に各半導体素
子１６に対応して個片に切断して、図１（Ｅ）に示す半
導体装置１５が得られる。
板１０にハンダボール１４を設け、その後に各半導体素
子１６に対応して個片に切断して、図１（Ｅ）に示す半
導体装置１５が得られる。
【００３５】（第３実施形態）図３は、本発明の第３実
施形態に係る半導体装置の製造方法を示す図である。本
実施形態では、金型において、第２実施形態と異なる。
施形態に係る半導体装置の製造方法を示す図である。本
実施形態では、金型において、第２実施形態と異なる。
【００３６】すなわち、本実施形態では、図３に示すよ
うに、上金型３０及び下金型３２が使用され、両者によ
って形成されるキャビティ３８内に、半導体素子１６及
び放熱板１８が取り付けられた基板１０が配置されてい
る。そして、キャビティ３８に連通する注入口３４から
樹脂１９が注入され、排気口３６から空気抜き（真空引
き）される。
うに、上金型３０及び下金型３２が使用され、両者によ
って形成されるキャビティ３８内に、半導体素子１６及
び放熱板１８が取り付けられた基板１０が配置されてい
る。そして、キャビティ３８に連通する注入口３４から
樹脂１９が注入され、排気口３６から空気抜き（真空引
き）される。
【００３７】また、基板１０が下金型３２と密着してお
り、放熱板１８が上金型３０と密着している。こうする
ことで、基板１０及び放熱板１８のそれぞれの外側面に
樹脂１９が回り込まないようになる。
り、放熱板１８が上金型３０と密着している。こうする
ことで、基板１０及び放熱板１８のそれぞれの外側面に
樹脂１９が回り込まないようになる。
【００３８】そして、樹脂１９の注入が終わってから基
板１０にハンダボール１４を設け、その後に各半導体素
子１６に対応して個片に切断して、図１（Ｅ）に示す半
導体装置１５が得られる。
板１０にハンダボール１４を設け、その後に各半導体素
子１６に対応して個片に切断して、図１（Ｅ）に示す半
導体装置１５が得られる。
【００３９】（第４実施形態）図４（Ａ）及び図４
（Ｂ）は、本発明の第４実施形態に係る半導体装置の製
造方法を示す図である。本実施形態では、樹脂の注入方
法において、第１実施形態と異なる。
（Ｂ）は、本発明の第４実施形態に係る半導体装置の製
造方法を示す図である。本実施形態では、樹脂の注入方
法において、第１実施形態と異なる。
【００４０】すなわち、図４（Ａ）に示すように、基板
１０の外周端部に枠体４４が配置され、枠体４４の上に
放熱板４０が載せられている。枠体４４は、基板１０の
外形に対応した形状をなして、基板１０の周囲を区画す
る。そして、枠体４４の上に放熱板４０が載せられるこ
とで、基板１０、枠体４４及び放熱板４０にて、所定の
空間が区画される。
１０の外周端部に枠体４４が配置され、枠体４４の上に
放熱板４０が載せられている。枠体４４は、基板１０の
外形に対応した形状をなして、基板１０の周囲を区画す
る。そして、枠体４４の上に放熱板４０が載せられるこ
とで、基板１０、枠体４４及び放熱板４０にて、所定の
空間が区画される。
【００４１】また、放熱板４０には、複数の開口部４２
が形成されており、少なくとも一つの開口部４２から樹
脂１９を注入する。こうして、樹脂１９による封止を行
うことができる。なお、樹脂１９が注入されない開口部
４２は、空気抜き用の穴となる。
が形成されており、少なくとも一つの開口部４２から樹
脂１９を注入する。こうして、樹脂１９による封止を行
うことができる。なお、樹脂１９が注入されない開口部
４２は、空気抜き用の穴となる。
【００４２】なお、放熱板４０の開口部４２は、図４
（Ａ）に示すように、半導体素子１６の上方に位置して
いるが、これを図４（Ｂ）に示すように変形することも
できる。すなわち、図４（Ｂ）において、放熱板４６の
開口部４８は、半導体素子１６同士の間の上方に位置し
ており、この位置は、放熱板４６の切断位置となってい
る。こうすることで、放熱板４６を切断しやすくなる。
（Ａ）に示すように、半導体素子１６の上方に位置して
いるが、これを図４（Ｂ）に示すように変形することも
できる。すなわち、図４（Ｂ）において、放熱板４６の
開口部４８は、半導体素子１６同士の間の上方に位置し
ており、この位置は、放熱板４６の切断位置となってい
る。こうすることで、放熱板４６を切断しやすくなる。
【００４３】（第５実施形態）図５（Ａ）及び図５
（Ｂ）は、本発明の第５実施形態に係る半導体装置の製
造方法を示す図である。本実施形態では、樹脂の注入及
び放熱板の取り付けの時期において、第１実施形態と異
なる。
（Ｂ）は、本発明の第５実施形態に係る半導体装置の製
造方法を示す図である。本実施形態では、樹脂の注入及
び放熱板の取り付けの時期において、第１実施形態と異
なる。
【００４４】すなわち、本実施形態では、半導体素子５
６が取り付けられた基板５０に、図５（Ａ）に示すよう
に樹脂５９をポッティングしてから、図５（Ｂ）に示す
ように、放熱板５８を取り付ける。具体的には、ポッテ
ィングされた樹脂５９の上に放熱板５８を載せて、その
上を加圧して放熱板５８を取り付ける。こうすること
で、放熱板５８が樹脂５９によって半導体素子５６と密
着するので、接着部材を省略することができる。そし
て、放熱板５８の取り付けが終わったら、１００℃〜２
００℃程度で１〜６時間程度、樹脂５９をキュアして、
外部端子となるハンダボールを取り付けて、個片に切断
する。本実施形態でも、上述した実施形態と同様の効果
を達成することができる。
６が取り付けられた基板５０に、図５（Ａ）に示すよう
に樹脂５９をポッティングしてから、図５（Ｂ）に示す
ように、放熱板５８を取り付ける。具体的には、ポッテ
ィングされた樹脂５９の上に放熱板５８を載せて、その
上を加圧して放熱板５８を取り付ける。こうすること
で、放熱板５８が樹脂５９によって半導体素子５６と密
着するので、接着部材を省略することができる。そし
て、放熱板５８の取り付けが終わったら、１００℃〜２
００℃程度で１〜６時間程度、樹脂５９をキュアして、
外部端子となるハンダボールを取り付けて、個片に切断
する。本実施形態でも、上述した実施形態と同様の効果
を達成することができる。
【００４５】本発明は、上記実施形態に限定されるもの
ではなく、種々の変形が可能である。例えば、上記実施
形態では、フェースダウン方式で半導体素子がボンディ
ングされているが、ワイヤボンディングを適用してもよ
い。
ではなく、種々の変形が可能である。例えば、上記実施
形態では、フェースダウン方式で半導体素子がボンディ
ングされているが、ワイヤボンディングを適用してもよ
い。
【００４６】図６には、本発明に係る方法により製造さ
れた半導体装置１１００を実装した回路基板１０００が
示されている。回路基板には例えばガラスエポキシ基板
等の有機系基板を用いることが一般的である。回路基板
には例えば銅からなる配線パターンが所望の回路となる
ように形成されていて、それらの配線パターンと半導体
装置のバンプとを機械的に接続することでそれらの電気
的導通を図る。
れた半導体装置１１００を実装した回路基板１０００が
示されている。回路基板には例えばガラスエポキシ基板
等の有機系基板を用いることが一般的である。回路基板
には例えば銅からなる配線パターンが所望の回路となる
ように形成されていて、それらの配線パターンと半導体
装置のバンプとを機械的に接続することでそれらの電気
的導通を図る。
【００４７】そして、この回路基板１０００を備える電
子機器として、図７には、ノート型パーソナルコンピュ
ータ１２００が示されている。
子機器として、図７には、ノート型パーソナルコンピュ
ータ１２００が示されている。
【００４８】なお、上記本発明を応用して、半導体装置
と同様に多数のバンプを必要とする面実装用の電子部品
（能動部品か受動部品かを問わない）を製造することも
できる。電子部品として、例えば、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
と同様に多数のバンプを必要とする面実装用の電子部品
（能動部品か受動部品かを問わない）を製造することも
できる。電子部品として、例えば、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
【００４９】
【図１】図１（Ａ）〜図１（Ｅ）は、本発明の第１実施
形態に係る半導体装置の製造方法を示す図である。
形態に係る半導体装置の製造方法を示す図である。
【図２】図２（Ａ）及び図２（Ｂ）は、本発明の第２実
施形態に係る半導体装置の製造方法を示す図であり、図
２（Ａ）は、図２（Ｂ）のＡ−Ａ線断面図である。
施形態に係る半導体装置の製造方法を示す図であり、図
２（Ａ）は、図２（Ｂ）のＡ−Ａ線断面図である。
【図３】図３は、本発明の第３実施形態に係る半導体装
置の製造方法を示す図である。
置の製造方法を示す図である。
【図４】図４（Ａ）及び図４（Ｂ）は、本発明の第４実
施形態に係る半導体装置の製造方法を示す図である。
施形態に係る半導体装置の製造方法を示す図である。
【図５】図５（Ａ）及び図５（Ｂ）は、本発明の第５実
施形態に係る半導体装置の製造方法を示す図である。
施形態に係る半導体装置の製造方法を示す図である。
【図６】図６は、本発明を適用した半導体装置を実装し
た回路基板を示す図である。
た回路基板を示す図である。
【図７】図７は、本発明に係る電子機器を示す図であ
る。
る。
【符号の説明】 １０ 基板 １５ 半導体装置 １６ 半導体素子 １７ 開口 １８ 放熱板 １９ 樹脂 ２０ 金型 ３０ 上金型 ３２ 下金型 ３８ キャビティ
Claims (9)
- 【請求項１】 一つの基板に複数の半導体素子を取り付
ける工程と、 各半導体素子を樹脂で封止する工程と、 一つの放熱板を取り付ける工程と、 前記全ての工程の後に、各半導体素子に対応して、前記
基板及び前記放熱板を個片に切断する工程と、 を含む半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体素子上に前記放熱板を取り付けてから、前記
基板と前記放熱板との間に前記樹脂を注入する半導体装
置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記基板及び前記放熱板の側方に形成される開口に金型
を密着させて、前記基板と前記放熱板と前記金型とで区
画される空間に樹脂を注入する半導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記半導体素子及び前記放熱板の取り付けられた前記基
板を、上金型及び下金型で形成されるキャビティ内に配
置して、前記基板と前記放熱板との間に前記樹脂を注入
する半導体装置の製造方法。 - 【請求項５】 請求項２記載の半導体装置の製造方法に
おいて、 前記放熱板には、複数の開口部が形成され、 前記半導体素子の取り付けられた前記基板の周囲を枠体
で区画し、該枠体上に前記放熱板を配置して、該放熱板
の前記開口部から前記樹脂を注入する半導体装置の製造
方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記放熱板の各開口部は、各半導体素子の間であって、
前記放熱板の切断線上に形成される半導体装置の製造方
法。 - 【請求項７】 請求項１記載の半導体装置の製造方法に
おいて、 前記基板の一方の面上で、前記全ての半導体素子を覆う
ように前記樹脂を設け、前記樹脂の上から前記放熱板を
押しつける半導体装置の製造方法。 - 【請求項８】 請求項１から請求項７のいずれかに記載
の製造方法によって製造された半導体装置。 - 【請求項９】 請求項８に記載の半導体装置が実装され
た回路基板を有する電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03055098A JP3514101B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体装置及びその製造方法並びに電子機器 |
| US09/235,237 US6281045B1 (en) | 1998-01-28 | 1999-01-22 | Semiconductor apparatus, manufacturing method thereof and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03055098A JP3514101B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体装置及びその製造方法並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214596A true JPH11214596A (ja) | 1999-08-06 |
| JP3514101B2 JP3514101B2 (ja) | 2004-03-31 |
Family
ID=12306912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03055098A Expired - Fee Related JP3514101B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体装置及びその製造方法並びに電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6281045B1 (ja) |
| JP (1) | JP3514101B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720650B2 (en) * | 2000-07-13 | 2004-04-13 | Nec Electronics Corporation | Semiconductor device having heat spreader attached thereto and method of manufacturing the same |
| US6784022B2 (en) * | 1998-09-02 | 2004-08-31 | Texas Instruments Incorporated | Method of dicing a semiconductor wafer and heat sink into individual semiconductor integrated circuits |
| KR100922372B1 (ko) * | 2008-01-23 | 2009-10-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 |
| US8067256B2 (en) * | 2007-09-28 | 2011-11-29 | Intel Corporation | Method of making microelectronic package using integrated heat spreader stiffener panel and microelectronic package formed according to the method |
| KR20190045374A (ko) * | 2016-10-19 | 2019-05-02 | 마이크론 테크놀로지, 인크 | 고효율 열 경로 및 몰딩된 언더필을 구비한 적층형 반도체 다이 조립체 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656765B1 (en) * | 2000-02-02 | 2003-12-02 | Amkor Technology, Inc. | Fabricating very thin chip size semiconductor packages |
| US20090166844A1 (en) * | 2007-12-26 | 2009-07-02 | Xuejiao Hu | Metal cover on flip-chip matrix-array (fcmx) substrate for low cost cpu assembly |
| JP5259336B2 (ja) * | 2008-10-23 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2011187659A (ja) * | 2010-03-08 | 2011-09-22 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US20130082407A1 (en) * | 2011-10-04 | 2013-04-04 | Texas Instruments Incorporated | Integrated Circuit Package And Method |
| WO2014106879A1 (ja) | 2013-01-07 | 2014-07-10 | パナソニック株式会社 | 放熱部材を備えた半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373559A (ja) * | 1989-08-15 | 1991-03-28 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| AU2554192A (en) * | 1992-09-14 | 1994-04-12 | Pierre Badehi | Methods and apparatus for producing integrated circuit devices |
| JP3541491B2 (ja) | 1994-06-22 | 2004-07-14 | セイコーエプソン株式会社 | 電子部品 |
| US5977629A (en) * | 1996-01-24 | 1999-11-02 | Micron Technology, Inc. | Condensed memory matrix |
-
1998
- 1998-01-28 JP JP03055098A patent/JP3514101B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-22 US US09/235,237 patent/US6281045B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784022B2 (en) * | 1998-09-02 | 2004-08-31 | Texas Instruments Incorporated | Method of dicing a semiconductor wafer and heat sink into individual semiconductor integrated circuits |
| US6720650B2 (en) * | 2000-07-13 | 2004-04-13 | Nec Electronics Corporation | Semiconductor device having heat spreader attached thereto and method of manufacturing the same |
| US8067256B2 (en) * | 2007-09-28 | 2011-11-29 | Intel Corporation | Method of making microelectronic package using integrated heat spreader stiffener panel and microelectronic package formed according to the method |
| KR100922372B1 (ko) * | 2008-01-23 | 2009-10-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 |
| KR20190045374A (ko) * | 2016-10-19 | 2019-05-02 | 마이크론 테크놀로지, 인크 | 고효율 열 경로 및 몰딩된 언더필을 구비한 적층형 반도체 다이 조립체 |
| US11239095B2 (en) | 2016-10-19 | 2022-02-01 | Micron Technology, Inc. | Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill |
Also Published As
| Publication number | Publication date |
|---|---|
| US6281045B1 (en) | 2001-08-28 |
| JP3514101B2 (ja) | 2004-03-31 |
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