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JPH11203240A - クロックフォワーディング回路及びクロックフォワーディング方法 - Google Patents

クロックフォワーディング回路及びクロックフォワーディング方法

Info

Publication number
JPH11203240A
JPH11203240A JP10199051A JP19905198A JPH11203240A JP H11203240 A JPH11203240 A JP H11203240A JP 10199051 A JP10199051 A JP 10199051A JP 19905198 A JP19905198 A JP 19905198A JP H11203240 A JPH11203240 A JP H11203240A
Authority
JP
Japan
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clock
data
data line
output
transmission
Prior art date
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Application number
JP10199051A
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English (en)
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JP3581571B2 (ja
Inventor
Shokuchin Kin
金▲しょく▼鎭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Publication of JPH11203240A publication Critical patent/JPH11203240A/ja
Application granted granted Critical
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock

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  • Nonlinear Science (AREA)
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Abstract

(57)【要約】 （修正有） 【課題】データ受信端の動作タイミングマージンを増加
させ消費電力を低減する半導体集積回路のクロックフォ
ワーディング回路及び方法を提供する。 【解決手段】回路の非正常動作時にデータ送信端から伝
達される遅延送信クロックＤＳＣＬＫに基づいて、デー
タ受信端におけるデータラインによる遅延の量を捕捉
し、受信クロックＲＣＬＫを発生する。そして、回路の
正常動作時は、データ受信端で発生した受信クロックＲ
ＣＬＫに応答して受信する。したがって、データライン
の配線遅延の量をあらかじめ捕捉して発生される受信ク
ロックＲＣＬＫに応答してデータが受信されるので、デ
ータ受信端の動作タイミングマージンが増加する。ま
た、このクロックフォワーディング回路によれば、クロ
ックラインが削除され、半導体集積回路の非正常動作時
にのみ送信クロックＳＣＬＫがデータライン２０７を通
じてデータ受信端に供給されるので消費電力が低減され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に半導体集積回路のクロックフォワーディング
回路及びクロックフォワーディング方法に関する。
【０００２】
【従来の技術】半導体集積回路の内部には、多数の機能
ブロックが存在し、相互に他の機能ブロックとの間でデ
ータが送受信される。したがって、データを送受信する
ために、データを送信する機能ブロック、すなわちデー
タ送信端と、データを受信する機能ブロック、すなわち
データ受信端との間にはデータラインとクロックライン
が連結される。
【０００３】ところが、データライン及びクロックライ
ンは、配線の長さ、厚さ及び形状に依存する負荷を持
ち、この負荷のために、データ及びクロックが各々デー
タライン及びクロックラインを通じて伝達される際に配
線遅延（Interconnection Delay）が発生する。特に、
データ送信端から出力されるデータがデータラインを通
じてデータ受信端に伝達される際にデータラインで発生
する配線遅延時間が過大になることによって、配線遅延
時間がデータ送信端及びデータ受信端に入力されるクロ
ックの周期に近接したり、それより大きくなったりする
場合に、誤動作が発生することがある。
【０００４】したがって、クロックの周期を大きくする
ことなく、データを安定的にデータ送信端からデータ受
信端に伝達するために、クロックフォワーディング技術
が使用される。図１は、従来のクロックフォワーディン
グ回路の回路図である。
【０００５】図１に示すように、従来のクロックフォワ
ーディング回路は、データ送信ラッチ１０１、クロック
送信ラッチ１０３、データドライバ１０５、クロックド
ライバ１０７、データライン１０９、クロックライン１
１１、クロック発生器１１３、第１データ受信ラッチ１
１５、第２データ受信ラッチ１１７、選択器１１９、第
３データ受信ラッチ１２１、及びアンロード制御回路１
２３を具備する。
【０００６】データ送信ラッチ１０１及びクロック送信
ラッチ１０３は、データ送信端に含まれ、クロック発生
器１１３、第１、第２及び第３データ受信ラッチ１１
５、１１７及び１２１、選択器１１９、並びにアンロー
ド制御回路１２３は、データ受信端に含まれる。
【０００７】上記の従来のクロックフォワーディング回
路では、データライン１０９で発生する配線遅延時間
と、クロックライン１１１で発生する配線遅延時間とが
略同一である必要がある。すなわち、データライン１０
９の配線とクロックライン１１１の配線とが同一の負荷
を持つように設計し製造する必要がある。
【０００８】したがって、従来のクロックフォワーディ
ング回路では、配線後にデータライン１０９の負荷とク
ロックライン１１１の負荷とが相異なる場合に、データ
ライン１０９で発生する配線遅延時間とクロックライン
１１１で発生する配線遅延時間との違いにより、データ
受信端の動作タイミングマージンが減る。また、送信ク
ロック（ＳＣＬＫ）がクロックライン１１１を通してデ
ータ受信端に連続して供給されるために消費電力が大き
い。
【０００９】
【発明が解決しようとする課題】本発明は、例えば、上
記の背景に鑑みてなされたものであり、データ受信端の
動作タイミングマージンを増加させると共に消費電力を
低減することができる半導体集積回路のクロックフォワ
ーディング回路及びクロックフォワーディング方法を提
供することと目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体集積
回路のクロックフォワーディング回路は、データ送信ラ
ッチ、選択器、データライン、分配器、クロック発生
器、及びデータ受信ラッチを具備することを特徴とす
る。
【００１１】前記データ送信ラッチは、送信クロックに
応答してデータをラッチする。前記選択器は、制御信号
に応答して前記送信クロック及び前記データ送信ラッチ
の出力のいずれか１つを選択して出力する。前記データ
ラインは、前記選択器の出力を伝達する。
【００１２】前記分配器は、前記制御信号に応答して前
記データラインを通じて伝えられた遅延送信クロック及
び遅延データを分配して出力する。前記クロック発生器
は、目標クロック及び前記分配器から出力される前記遅
延送信クロックを入力として受信クロックを発生する。
前記データ受信ラッチは、前記受信クロックに応答して
前記分配器から出力される前記遅延データをラッチさせ
る。
【００１３】前記制御信号は、前記半導体集積回路の非
正常動作及び正常動作を示す信号である。前記選択器
は、前記半導体集積回路の非正常動作時には前記送信ク
ロックを選択して出力し前記半導体集積回路の正常動作
時には前記データ送信ラッチの出力を選択して出力す
る。前記分配器は、前記半導体集積回路の非正常動作時
は、前記データラインを通じて伝えられた前記遅延送信
クロックを前記クロック発生器に出力し、前記半導体集
積回路の正常動作時は、前記データラインを通じて伝え
られた前記遅延データを前記データ受信ラッチに出力す
る。
【００１４】本発明に係る半導体集積回路のクロックフ
ォワーディング方法は、送信クロックに応答してデータ
をラッチする段階、前記半導体集積回路の非正常動作時
に前記送信クロックをデータラインに出力する段階、目
標クロック及び前記データラインを通じて伝えられた遅
延送信クロックを入力として受信クロックを発生する段
階、前記半導体集積回路の正常動作時前記ラッチされた
データを前記データラインに出力する段階、及び前記デ
ータラインを通じて伝えられた遅延データを前記受信ク
ロックに応答してラッチする段階を具備することを特徴
とする。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施の形態
に係る半導体集積回路のクロックフォワーディング回路
の構成及び動作並びにその回路で実行されるクロックフ
ォワーディング方法を添付図面を参照しながら詳細に説
明する。
【００１６】図２に示すように、本発明の好適な実施の
形態に係るクロックフォワーディング回路は、データ送
信ラッチ２０１、選択器２０３、ドライバ２０５、デー
タライン２０７、分配器２０９、クロック発生器２１
１、第１データ受信ラッチ２１３、及び第２データ受信
ラッチ２１５で構成される。データ送信ラッチ２０１及
び選択器２０３は、データ送信端に含まれ、分配器２０
９、クロック発生器２１１、第１及び第２データ受信ラ
ッチ２１３及び２１５は、データ受信端に含まれる。
【００１７】データ送信ラッチ２０１は、送信クロック
（ＳＣＬＫ）に応答してデータ（ＤＡＴＡ）をラッチす
る。マルチプレクサで構成される選択器２０３は、この
半導体集積回路の非正常動作及び正常動作を示す制御信
号（ＣＮＴ）に応答して、送信クロック（ＳＣＬＫ）及
びデータ送信ラッチ２０１の出力のいずれか１つを選択
して出力する。
【００１８】データライン２０７は、選択器２０３の出
力を伝達する。必要に応じて選択器２０３とデータライ
ン２０７との間に接続されるドライバ２０５は、選択器
２０３の出力を入力としてデータライン２０７を駆動す
る。
【００１９】デマルチプレクサで構成される分配器２０
９は、制御信号（ＣＮＴ）に応答して、データライン２
０７を通して伝達された遅延送信クロック（ＤＳＣＬ
Ｋ）及び遅延データ（ＤＤＡＴＡ）を分離して出力す
る。遅延送信クロック（ＤＳＣＬＫ）は、送信クロック
（ＳＣＬＫ）がデータライン２０７で所定の時間だけ遅
延された信号であり、遅延データ（ＤＤＡＴＡ）は、デ
ータ（ＤＡＴＡ）がデータライン２０７で所定の時間だ
け遅延された信号である。
【００２０】クロック発生器２１１は、目標クロック
（ＴＣＬＫ）及び分配器２０９から出力される遅延送信
クロック（ＤＳＣＬＫ）を入力として、受信クロック
（ＲＣＬＫ）を発生する。第１データ受信ラッチ２１３
は、受信クロック（ＲＣＬＫ）に応答して、分配器２０
９から出力される遅延データ（ＤＤＡＴＡ）をラッチす
る。第２データ受信ラッチ２１５は、目標クロック（Ｔ
ＣＬＫ）に応答して、第１データ受信ラッチ２１３の出
力をラッチして、その結果を受信データ（ＲＤＡＴＡ）
として出力する。
【００２１】図３は、図２に示すクロック発生器２１１
の詳細回路図である。図３に示すように、クロック発生
器２１１は、選択器３０１、論理積手段３０３、反転論
理和手段３０５、セット・リセットフリップフロップ３
０７及び反転手段３０９で構成される。
【００２２】マルチプレクサで構成される選択器３０１
は、制御信号（ＣＮＴ）、即ち、非正常動作時であるか
正常動作時であるかに応じて、遅延送信クロック（ＤＳ
ＣＬＫ）又は受信クロック（ＲＣＬＫ）の反転のいずれ
か１つを選択して出力する。論理積手段３０３は、選択
器３０１の出力と目標クロック（ＴＣＬＫ）との論理積
を演算する。反転論理和手段３０５は、選択器３０１の
出力と目標クロック（ＴＣＬＫ）との論理和の反転を演
算する。セット・リセットフリップフロップ３０７は、
論理積手段３０３の出力及び反転論理和手段３０５の出
力を入力として、受信クロック（ＲＣＬＫ）を発生す
る。受信クロック（ＲＣＬＫ）は、連続的に生成される
信号である。反転手段３０９は、受信クロック（ＲＣＬ
Ｋ）の反転を選択器３０１の一方の入力端子に入力す
る。
【００２３】より具体的には、クロック発生器２１１
は、半導体集積回路の非正常動作時は、データライン２
０７の配線遅延の量を捕捉して受信クロック（ＲＣＬ
Ｋ）を発生する。クロック発生器２１１に遅延送信クロ
ック（ＤＳＣＬＫ）を入力する条件は、Δ（ｉｎｔ）＞
Δ（ｓｋｅｗ）である。ここで、Δ（ｉｎｔ）は、デー
タライン２０７の配線遅延の量を示し、Δ（ｓｋｅｗ）
は、送信クロック（ＳＣＬＫ）と遅延送信クロック（Ｄ
ＳＣＬＫ）間のスキュー（Ｓｋｅｗ）の量を示す。Δ
（ｉｎｔ）＜Δ（ｓｋｅｗ）である場合には遅延送信ク
ロック（ＤＳＣＬＫ）の反転信号が選択器３０１に入力
される。
【００２４】図４は、図２に示す回路における本発明の
好適な実施の形態に係るクロックフォワーディング方法
を説明するためのフローチャートである。
【００２５】このクロックフォワーディング方法は、図
４に示すように、送信クロック（ＳＣＬＫ）に応答して
データをラッチする段階（第３０１段階）と、半導体集
積回路の非正常動作時に、送信クロック（ＳＣＬＫ）を
データライン２０７に出力して、目標クロック（ＴＣＬ
Ｋ）と該データライン（２０８）を介して伝達された遅
延送信クロックとから受信クロック（ＲＣＬＫ）を発生
する段階（第３０３段階乃至第３０７段階）と、半導体
集積回路の正常動作時に、ラッチされたデータ（ＤＡＴ
Ａ）をデータライン２０７に出力して、データライン２
０７を介して伝達された遅延データ（ＤＤＡＴＡ）を受
信クロック（ＲＣＬＫ）に応答してラッチする段階（第
３０９及び第３１１段階）とを含む。
【００２６】以下、図２及び図４を参照して本発明の好
適な実施の形態に係るクロックフォワーディング回路の
動作及びクロックフォワーディング方法を更に詳細に説
明する。
【００２７】図２及び図４に示すように、まず、データ
送信ラッチ２０１は、送信クロック（ＳＣＬＫ）に応答
してデータ（ＤＡＴＡ）をラッチする（第３０１段
階）。次いで、半導体集積回路の非正常動作（例えばパ
ワーアップまたは初期化時）は、選択器２０３は、制御
信号（ＣＮＴ）に応答して送信クロック（ＳＣＬＫ）を
選択してデータライン２０７に出力する（第３０３段階
及び第３０５段階）。この時、選択器２０３とデータラ
イン２０７と間にドライバ２０５が接続されている場合
には、該ドライバ２０５は、選択器２０３の出力である
送信クロック（ＳＣＬＫ）を入力としてデータライン２
０７を駆動する。
【００２８】次いで、分配器２０９は、制御信号（ＣＮ
Ｔ）に応答してデータライン２０７を介して伝達された
遅延送信クロック（ＤＳＣＬＫ）を出力し、クロック発
生器２１１は、目標クロック（ＴＣＬＫ）及び遅延送信
クロック（ＤＳＣＬＫ）を入力として受信クロック（Ｒ
ＣＬＫ）を発生する（第３０７段階）。
【００２９】第３０７段階に次いで、半導体集積回路の
正常動作時は、選択器２０３は制御信号（ＣＮＴ）に応
答してデータ送信ラッチ２０１にラッチされたデータを
選択してデータライン２０７に出力する（第３０９段
階）。この時、選択器２０３とデータライン２０７との
間にドライバ２０５が接続されている場合は、該ドライ
バ２０５は、選択器２０３の出力であるラッチされたデ
ータを入力としてデータライン２０７を駆動する。
【００３０】次いで、分配器２０９は、データライン２
０７を介して伝達された遅延データ（ＤＤＡＴＡ）を制
御信号（ＣＮＴ）に応答して出力し、第１データ受信ラ
ッチ２１３は、受信クロック（ＲＣＬＫ）に応答して遅
延データ（ＤＤＡＴＡ）をラッチする（第３１１段
階）。
【００３１】次いで、第２データ受信ラッチ２１５は、
目標クロック（ＴＣＬＫ）に応答して第１データ受信ラ
ッチ２１３の出力をラッチし、その結果を受信データ
（ＲＤＡＴＡ）として出力する。
【００３２】以上のように、本発明の好適な実施の形態
に係るクロックフォワーディング方法を実施するクロッ
クフォワーディング回路は、半導体集積回路の非正常動
作時にデータ送信端からデータラインを介して伝達され
る遅延送信クロックに基づいて、データ受信端において
該データラインの配線遅延の量を捕捉して受信クロック
を発生し、半導体集積回路の正常動作時は、データ送信
端からデータラインを介して伝達されるデータを、デー
タ受信端において発生した受信クロックに応答して受信
する。
【００３３】以上、本発明を好適な実施の形態を挙げて
説明したが、本発明は、この実施の形態に限定されず、
本発明の技術的思想の範囲内で様々な変形をなすことが
できる。
【００３４】
【発明の効果】以上、本発明に係るクロックフォワーデ
ィング方法によれば、データラインの配線遅延の量を予
め捕捉して受信クロックを発生し、その受信クロックに
応答してデータを受信するため、データ受信端における
動作タイミングマージンを大きくすることができる。
【００３５】また、本発明に係るクロックフォワーディ
ング回路によれば、クロックラインを削除することがで
き、半導体集積回路の非正常動作時にのみ送信クロック
がデータラインを通じてデータ受信端に供給されるので
消費電力を低減することができる。
【００３６】
【図面の簡単な説明】
【図１】従来のクロックフォワーディング回路の回路図
である。
【図２】本発明の好適な実施の形態に係るクロックフォ
ワーディング回路の回路図である。
【図３】図２に示すクロック発生器の詳細回路図であ
る。
【図４】図２に示す回路で実行されるクロックフォワー
ディング方法を説明するためのフローチャートである。
【符号の説明】
２０１ データ送信ラッチ ２０３ 選択器 ２０５ ドライバ ２０７ データライン ２０９ 分配器 ２１１ クロック発生器 ２１３ 第１データ受信ラッチ ２１５ 第２データ受信ラッチ ＳＣＬＫ 送信クロック ＣＮＴ 制御信号 ＤＳＣＬＫ 遅延送信クロック ＤＤＡＴＡ 遅延データ ＴＣＬＫ 目標クロック ＲＣＬＫ 受信クロック ＤＤＡＴＡ 遅延データ ＲＤＡＴＡ 受信データ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路のクロックフォワーディ
    ング回路において、 送信クロックに応答してデータをラッチするデータ送信
    ラッチと、 制御信号に応答して前記送信クロック及び前記データ送
    信ラッチの出力のいずれか１つを選択して出力する選択
    器と、 前記選択器の出力を伝達するデータラインと、 前記制御信号に応答して、前記データラインを介して伝
    達されてくる遅延送信クロック及び遅延データを分配し
    て出力する分配器と、 目標クロック及び前記分配器から出力される前記遅延送
    信クロックを入力として受信クロックを発生するクロッ
    ク発生器と、 前記受信クロックに応答して前記分配器から出力される
    前記遅延データをラッチするデータ受信ラッチと、 を具備することを特徴とするクロックフォワーディング
    回路。
  2. 【請求項２】 前記クロックフォワーディング回路は、
    前記選択器と前記データラインとの間に接続され、前記
    選択器の出力を入力として前記データラインを駆動する
    ドライバをさらに具備することを特徴とする請求項１に
    記載のクロックフォワーディング回路。
  3. 【請求項３】 前記クロックフォワーディング回路は、
    前記目標クロックに応答して前記データ受信ラッチの出
    力をラッチする他のデータ受信ラッチを更にに具備する
    ことを特徴とする請求項１に記載のクロックフォワーデ
    ィング回路。
  4. 【請求項４】 前記制御信号は、前記半導体集積回路が
    非正常動作時であるか正常動作時であるかを示す信号で
    あることを特徴とする請求項１に記載のクロックフォワ
    ーディング回路。
  5. 【請求項５】 前記選択器は、前記半導体集積回路の非
    正常動作時は、前記送信クロックを選択して出力し、前
    記半導体集積回路の正常動作時は、前記データ送信ラッ
    チの出力を選択して出力することを特徴とする請求項１
    に記載のクロックフォワーディング回路。
  6. 【請求項６】 前記分配器は、前記半導体集積回路の非
    正常動作時は、前記データラインを介して伝達されてく
    る前記遅延送信クロックを前記クロック発生器に出力
    し、前記半導体集積回路の正常動作時は、前記データラ
    インを介して伝達されてくる前記遅延データを前記デー
    タ受信ラッチに出力することを特徴とする請求項１に記
    載のクロックフォワーディング回路。
  7. 【請求項７】 前記クロック発生器は、 前記制御信号に応答して前記遅延送信クロック及び前記
    受信クロックのいずれか１つを選択する選択器と、 前記選択器の出力と前記目標クロックとの論理積を演算
    する論理積手段と、 前記選択器の出力と前記目標クロックとの論理和の反転
    を演算する反転論理和手段と、 前記論理積手段の出力及び前記反転論理和手段の出力を
    入力として、前記受信クロックを発生するッセット・リ
    セットフリップフロップと、 を具備することを特徴とする請求項１に記載のクロック
    フォワーディング回路。
  8. 【請求項８】 半導体集積回路のクロックフォワーディ
    ング方法において、 （ａ）送信クロックに応答してデータをラッチする段階
    と、 （ｂ）前記半導体集積回路の非正常動作時に前記送信ク
    ロックをデータラインに出力する段階と、 （ｃ）目標クロック及び前記データラインを介して伝達
    されてくる遅延送信クロックとを入力として受信クロッ
    クを発生する段階と、 （ｄ）前記半導体集積回路の正常動作時に、前記ラッチ
    されたデータを前記データラインに出力する段階と、 （ｅ）前記データラインを介して伝達されてくる遅延デ
    ータを前記受信クロックに応答してラッチする段階と、 を具備することを特徴とするクロックフォワーディング
    方法。
  9. 【請求項９】 前記クロックフォワーディング方法は、 前記（ｂ）段階と（ｃ）段階との間に、前記データライ
    ンに出力された送信クロックを入力として前記データラ
    インを駆動する段階を有し、 前記（ｄ）段階と（ｅ）段階との間に、前記データライ
    ンに出力されたデータを入力として前記データラインを
    駆動する段階を有することを特徴とする請求項８に記載
    のクロックフォワーディング方法。
  10. 【請求項１０】 前記クロックフォワーディング方法
    は、 前記（ｅ）段階後に、前記受信クロックに応答してラッ
    チされたデータを前記目標クロックに応答して再びラッ
    チする段階を更に有することを特徴とする請求項８に記
    載のクロックフォワーディング方法。
JP19905198A 1997-12-29 1998-07-14 クロックフォワーディング回路及びクロックフォワーディング方法 Expired - Lifetime JP3581571B2 (ja)

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KR1019970076390A KR100255664B1 (ko) 1997-12-29 1997-12-29 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법
KR97-76390 1997-12-29

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Publication Number Publication Date
JPH11203240A true JPH11203240A (ja) 1999-07-30
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US (1) US5999023A (ja)
JP (1) JP3581571B2 (ja)
KR (1) KR100255664B1 (ja)
TW (1) TW417357B (ja)

Cited By (2)

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