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JPH11168171A - 混成集積回路装置及びその製造方法 - Google Patents

混成集積回路装置及びその製造方法

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Publication number
JPH11168171A
JPH11168171A JP9333113A JP33311397A JPH11168171A JP H11168171 A JPH11168171 A JP H11168171A JP 9333113 A JP9333113 A JP 9333113A JP 33311397 A JP33311397 A JP 33311397A JP H11168171 A JPH11168171 A JP H11168171A
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JP
Japan
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solder
bonding
chip
flip
integrated circuit
Prior art date
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Pending
Application number
JP9333113A
Other languages
English (en)
Inventor
Toru Nomura
徹 野村
Yoshiyuki Miyase
善行 宮瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP9333113A priority Critical patent/JPH11168171A/ja
Publication of JPH11168171A publication Critical patent/JPH11168171A/ja
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Abstract

(57)【要約】 【課題】ボンディング接合性を良好に保持しつつ部品接
合部とワイヤボンディング部との距離を短縮し、ひいて
は装置全体の小型化を図る。 【解決手段】アルミナ基板１上には、例えばＣｕ導体材
料からなる導体３が所定の配線パターンにて形成され、
導体３には部品搭載用の多数のランド３ａ，３ｂ，３ｃ
が形成されている。ランド３ａ上には、導電性を有し且
つ熱伝導性にも優れた導電性接着剤５により例えばチッ
プコンデンサなどの電子部品（フリップチップ以外の部
品）６が接合され、ランド３ｂ上にははんだ７によりフ
リップチップ８が接合されている。ランド３ｃとパワー
素子Ｐとはアルミワイヤ９により電気的に接続されてい
る。かかる場合、ボンディング用ランド３ｃの汚染の原
因となるはんだフラックスの量が低減され、ボンディン
グ接合性が悪化するなどの不具合が抑制できる。また、
電子部品６の接着剤接合により、はんだフラックスの洗
浄作業が削減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、混成集積回路装置
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来の混成集積回路装置において、厚膜
基板と電子部品とは主にはんだ付けにより接合される。
すなわち、厚膜基板上のはんだ付けランドにフラックス
を含有したはんだぺーストを印刷し、フリップチップＩ
Ｃ等の電子部品を組み付ける。そして、熱板等にて約２
３５℃のはんだリフローを実施し、その後、代替フロン
若しくは水系洗浄剤でフラックスを洗浄する。ここで、
はんだペーストの印刷時にははんだボールが発生し、そ
のはんだボールが基板に付着すると、多数のバンプ電極
を有するフリップチップＩＣを基板に組み付ける際にバ
ンプ電極間のショート不良が懸念される。そのため、基
板上のはんだフラックスの洗浄後においてフリップチッ
プＩＣの接合時には、再度フラックスの塗布→フリップ
チップ搭載→リフローといった工程が行われる。
【０００３】また一般に、厚膜基板上の配線導体とパワ
ー素子や外部接続用のケースなどとを電気接続するに
は、ＡｌやＡｕなどの線材を使ったワイヤボンディング
が行われる。
【０００４】
【発明が解決しようとする課題】ところが、上記従来技
術では以下の問題が生ずる。つまり、はんだ接合後、は
んだぺースト中に含まれるフラックス成分のＢｒ、Ｃｌ
やチクソ材が広がり、ワイヤをボンディングするための
配線導体（ボンディング用ランド）を汚染する。この汚
染によりボンディング接合性が悪化するといった不具合
が生じ、その不具合を回避するには、例えばＮｉメッキ
を施したＮｉ−Ｆｅ合金板等からなるボンディングパッ
ド部材を設け、そのパッド部材上にボンディングを行う
といった対策が強いられる。この場合、パッド部材など
の付加的な構成を要するためにコスト高の原因となる。
【０００５】また、上記不具合を回避するには、はんだ
付けされる各種電子部品とワイヤボンディング部との間
の距離を長くするといった対策も必要となり、必然とし
て回路装置の大型化を招く。
【０００６】また、はんだペースト中のフラックス洗浄
を行うにあたり、洗浄剤として代替フロン、水系洗浄剤
を使用するが、洗浄コストや設備費用が嵩むなど、大幅
なコスト高を招くおそれがあり、無洗浄化が非常に望ま
れている。
【０００７】本発明は上記問題に着目してなされるもの
であって、その第１の目的は、ボンディング接合性を良
好に保持しつつ部品接合部とワイヤボンディング部との
距離を短縮し、装置全体の小型化を図ることができる混
成集積回路装置及びその製造方法を提供することであ
る。また、本発明の第２の目的は、無洗浄化を図ること
である。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の混成集積回路装置では、フリップ
チップＩＣを厚膜基板上に搭載する部位では当該フリッ
プチップＩＣをはんだにて接合し、フリップチップＩＣ
以外の電子部品を厚膜基板上に搭載する部位では当該電
子部品を導電性接着剤にて接合している。
【０００９】かかる場合、フリップチップＩＣ以外の電
子部品をはんだに代えて導電性接着剤で接合し、はんだ
接合する電子部品はフリップチップに限定したことによ
り、ワイヤボンディング部（ボンディング用ランド）の
汚染の原因となるはんだフラックス等の量が低減され
る。そのため、上記導電性接着剤による電子部品の接合
部は、ワイヤボンディング部に接近した状態で配置でき
ることとなる。またこのとき、ボンディング接合性が悪
化するといった不具合が抑制でき、ボンディングパッド
部材が不要となる。その結果、ボンディング接合性を良
好に保持しつつ部品接合部とワイヤボンディング部との
距離を短縮し、ひいては装置全体の小型化を図ることが
できる。また、電子部品の接着剤接合により、はんだフ
ラックスの洗浄作業が削減できる。
【００１０】因みに、フリップチップＩＣは多数のバン
プ電極を接合させるための微細なランドを要するため、
導電性接着剤にて接合するよりもはんだ接合の方が有利
であると言える。
【００１１】請求項２に記載の発明では、フリップチッ
プＩＣはそのバンプ電極にはんだを予め具備したものと
している。この場合、回路基板の製造時における作業性
が向上する。
【００１２】請求項３に記載の発明では、フリップチッ
プＩＣをはんだ付けする導体の周辺を厚膜材料の壁で囲
っている。特に請求項４に記載の発明では、前記厚膜材
料の壁の高さを３０μｍ以上としている。この場合、は
んだフラックスのダレが厚膜材料の壁によりくい止めら
れ、ボンディング用ランドの汚染がより一層確実に回避
できる。
【００１３】また、請求項５に記載の混成集積回路装置
の製造方法は、フリップチップＩＣ以外の電子部品を導
電性接着剤にて基板に接合する工程と、予めはんだを具
備したフリップチップＩＣを用意し、該フリップチップ
ＩＣを基板にはんだ付けする工程とを有する。上記工程
により製造される混成集積回路装置は、はんだフラック
スによるボンディング用ランドの汚染が抑制できるもの
となる。その結果、ボンディング接合性を良好に保持し
つつ部品接合部とワイヤボンディング部との距離を短縮
し、ひいては装置全体の小型化を図ることができる。ま
た、電子部品の接着剤接合により、はんだフラックスの
洗浄作業が削減できる。
【００１４】上記製造工程においては、請求項６に記載
したように、マウンタヘッドのヒータを用い該ヒータの
熱によりはんだをリフローさせることとしてもよい。こ
の場合、フリップチップＩＣのマウントとはんだリフロ
ーとが連続的に実施でき、作業性が向上する。
【００１５】請求項７に記載の発明では、電子部品の接
合時における導電性接着剤の硬化と、フリップチップＩ
Ｃのはんだリフローとを同時に行うこととしている。こ
のため、工数が減り低コスト化が実現できる。
【００１６】請求項８に記載の発明では、約１５０〜１
７０℃の温度域で所定時間保持した後、はんだのリフロ
ー温度に推移させる温度プロファイルを用いる。発明者
によれば、約１５０〜１７０℃での温度保持時間を１．
５分以上とすることで、良好なる結果が得られることが
確認されている。つまり、導電性接着剤の硬化とはんだ
リフローとを同時に行う場合、通常のはんだリフロー温
度（約２３５℃）に直ぐに移行させる温度プロファイル
を用いると、導電性接着剤は硬化するものの、急激な硬
化により溶剤中のガスが放出されずその表面が膨れ上が
ってしまう。これに対し、「約１５０〜１７０℃×１．
５分以上→リフロー温度」の温度プロファイルを設定す
ることにより、硬化反応に伴い溶剤中のガスが十分に気
化放出され、膨れのない接合面が得られる。
【００１７】請求項９に記載の発明では、フリップチッ
プＩＣのはんだ付け工程時において、無洗浄フラックス
を使用する。この場合、はんだ付け後の洗浄工程が省略
でき、コスト低減が実現できる。無洗浄フラックスを使
用する場合、印刷性向上のために用いるチクソ材等がは
んだ付けしたランド間に残ってランド間の絶縁性が低下
したり、ボンディング用ランドの汚染などによりボンデ
ィング性が低下したりするおそれもあるが、はんだ接合
と導電性接着剤による接合とを使い分ける上記構成によ
れば、こうした不具合も解消される。
【００１８】
【発明の実施の形態】（第１の実施の形態）以下、この
発明の混成集積回路装置を具体化した第１の実施の形態
を図面に従って説明する。図１には、本実施の形態にお
ける厚膜基板の断面構造を示す。同図において、セラミ
ック絶縁基板としてのアルミナ基板１上には、例えばＣ
ｕ導体材料からなる導体３が所定の配線パターンにて形
成されている。導体３にはオーバーコートガラス層４が
印刷形成されており、このオーバーコートガラス層４に
より部品搭載用の多数のランド３ａ，３ｂ，３ｃが形成
されている。
【００１９】図の略中央のランド３ａ上には、導電性を
有し且つ熱伝導性にも優れた導電性接着剤５により例え
ばチップコンデンサなどの電子部品（フリップチップ以
外の部品）６が接合されている。導電性接着剤５として
は、例えば銀−フィラ入り接着剤や金−シリコン（Ｓ
ｉ）共晶接着剤などが知られている。フリップチップ用
バンプ電極に対向して形成されたランド３ｂ上には、は
んだ７によりフリップチップ８（フリップチップＩＣ）
が接合されている。
【００２０】また、アルミナ基板１上にはヒートシンク
Ｓが搭載され、ヒートシンクＳ上にはパワー素子Ｐが載
置されている。前記導体３のランド３ｃとパワー素子Ｐ
とはアルミワイヤ９により電気的に接続されている。
【００２１】次に、上記構成の厚膜基板の製造方法を説
明する。 （１）先ずは、アルミナ基板１上に導体３を形成する。
具体的には、所定の配線パターンでＣｕ導体ペーストを
印刷し、これを約１２０℃×１０分で乾燥した後、不活
性ガス（Ｎ2 ）雰囲気下において約６００℃×１０分で
焼成する。
【００２２】（２）オーバーコートガラス層４を形成す
る。具体的には、導体３上にオーバーコートガラス材を
印刷し、これを約１２０℃×１０分で乾燥した後、不活
性ガス（Ｎ2 ）雰囲気下において約５７０℃×１０分で
焼成する。
【００２３】（３）導体３のランド３ａ上に導電性接着
剤ペーストを印刷すると共に、その接着剤ペースト上に
フリップチップ以外の電子部品６を搭載する。そして、
不活性ガス（Ｎ2 ）雰囲気下において約１５０℃×１０
分で導電性接着剤ペーストを硬化させ、電子部品６を接
合する。またこのとき、予めパワー素子Ｐとヒートシン
クＳとを組み付けたものを接合する。
【００２４】（４）バンプ電極にはんだ７を付けたフリ
ップチップ８を用意し、そのはんだ７又は厚膜基板上の
ランド３ｂにフラックス（無洗浄フラックス）を塗布す
る。そして、マウンタにてフリップチップ８を基板に搭
載すると同時に約２３５℃ではんだリフローを行う。具
体的には、ヘッドに熱源（ヒータ）を有するマウンタを
用い、そのマウンタでフリップチップ８をマウントする
と同時にヘッドの熱源をＯＮにする。これにより、フリ
ップチップ８を介してはんだ７が溶融され、当該チップ
８が基板上に接合される。
【００２５】（５）そして、パワー素子Ｐと導体３のラ
ンド３ｃとをアルミワイヤ９により電気的に接続する。
このワイヤボンディングに際し、例えば超音波溶着法が
用いられる。
【００２６】上記（１）〜（５）の工程により、前記図
１の厚膜基板が製造できる。因みに、無洗浄フラックス
を使用したはんだ付け工程では、はんだが溶融し始める
温度で、単一若しくは複合材料からなるフラックスを分
解若しくは蒸発させないではんだ部に液体状で存在さ
せ、はんだ付け工程終了時に当該フラックスを残存させ
ずに蒸発させることとしている。なおその詳細は、本出
願人が先に出願した特開平９−９４６９１号公報に開示
されている。
【００２７】下記の表１は、マウンタのヘッド温度とは
んだ接合性の良否との関係を示す実験結果である。
【００２８】
【表１】 表１によれば、チップサイズが□１１の場合、ヘッド温
度を２７０℃以上にすることで良好なるはんだ接合性が
得られる。また、チップサイズが□５．８の場合、ヘッ
ド温度を２５０℃以上にすることで良好なるはんだ接合
性が得られる。
【００２９】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。フリップチップ８をはんだ７で
接合し、それ以外の電子部品６を導電性接着剤５で接合
した。かかる場合、フリップチップ以外の電子部品６を
はんだに代えて導電性接着剤５で接合し、はんだ接合す
る電子部品はフリップチップ８に限定したことにより、
ボンディング用ランド３ｃの汚染の原因となるはんだフ
ラックスの量が低減される。そのため、ボンディング接
合性が悪化するなどの不具合が抑制でき、ボンディング
パッド部材が不要となる。その結果、ボンディング接合
性を良好に保持しつつ部品接合部とワイヤボンディング
部との距離を短縮し、ひいては装置全体の小型化を図る
ことができる。また、電子部品６の接着剤接合により、
はんだフラックスの洗浄作業が削減できる。
【００３０】因みに、フリップチップ８は多数のバンプ
電極を接合させるための微細なランド３ｂを要するた
め、導電性接着剤にて接合するよりもはんだ接合の方が
有利であると言える。
【００３１】図２には、部品接合部−ワイヤボンディン
グ部間の距離と、ボンディング部におけるせん断強度と
の関係について、本実施の形態の構造と従来構造との比
較結果を示す。但し、従来構造とは全ての電子部品をは
んだ付けする構造のものを指す。同図によれば、せん断
強度を維持した状態での比較において、本実施の形態の
場合、部品接合部とワイヤボンディング部との間の距離
を従来の半分程度にまで短縮することが可能となる。
【００３２】また上記構成によれば、電子部品６の接合
部において、はんだとＣｕ導体（低温焼成導体）との合
金層形成時における応力やそれに伴うはんだ自体の疲労
といった、はんだ接合による応力がなくなる。その結
果、各種電子部品の接合強度が高められ、厚膜基板の信
頼性を向上させることができる。
【００３３】はんだ代替材料として導電性接着剤５を使
い、その導電性接着剤５により電子部品６を実装するこ
とでＰｂ量が減り、環境保護にも寄与できる。フリップ
チップ８は、そのバンプ電極にはんだ７を予め具備した
ものとした。そのため、回路基板の製造時における作業
性が向上する。
【００３４】上記基板の製造工程においては、マウンタ
ヘッドのヒータを用い該ヒータの熱によりはんだをリフ
ローさせることとした。この場合、フリップチップ８の
マウントとはんだリフローとが連続的に実施でき、作業
性が向上する。
【００３５】フリップチップ８の実装には導電性接着剤
５を使用しないため、微細なバンプ電極に合わせて導電
性接着剤５を印刷することもなく、作業の煩雑化を招く
こともない。この場合、組み付け不良が多発するフリッ
プチップにおいて、はんだのリペアも容易に実施でき
る。
【００３６】フリップチップ８のはんだ付け工程時にお
いて、無洗浄フラックスを使用した。この場合、はんだ
付け後の洗浄工程が省略でき、製造コストの低減が実現
できる。無洗浄フラックスを使用する場合、印刷性向上
のために用いるチクソ材等がボンディング用ランドを汚
染してボンディング性が低下したりするおそれもある
が、上記実施の形態によればこうした不具合も解消され
る。
【００３７】（第２の実施の形態）次に、本発明におけ
る第２の実施の形態を図３を用いて説明する。但し、以
下の実施の形態の構成において、上述した第１の実施の
形態と同等であるものについては図面に同一の記号を付
すと共にその説明を簡略化する。そして、以下には第１
の実施の形態との相違点を中心に説明する。
【００３８】本第２の実施の形態では、本発明の混成集
積回路装置を厚膜多層基板に具体化しており、その断面
構造を図３に示す。図３において、アルミナ基板１上に
は、Ａｇ系導体材料からなる内層導体１１が所定の配線
パターンにて形成され、その上には例えば結晶化ガラス
からなる絶縁層１２，１３が形成されている。絶縁層１
２，１３のビィアホール１２ａ，１３ａには、Ａｇ系導
体材料からなるビィアホール導体１４，１５が充填され
ている。
【００３９】絶縁層１３上には、ＲｕＯ系材料からなる
抵抗体１６が形成されると共に、Ｃｕ導体材料からなる
表層導体１７が所定の配線パターンにて形成されてい
る。抵抗体１６及び表層導体１７上にはオーバーコート
ガラス層１８が印刷形成されており、このオーバーコー
トガラス層１８により部品搭載用の多数のランド１７ａ
が形成されると共に抵抗体１６が保護されている。前記
内層導体１１と表層導体１７とはビィアホール導体１
４，１５を介して電気的に接続されている。
【００４０】表層導体１７のランド１７ａ上には、導電
性接着剤５により電子部品（フリップチップ以外の部
品）６が接合されている。また、図３の左端において、
導体１７にはボンディング用ランド１７ｂが形成されて
おり、このボンディング用ランド１７ｂにはアルミワイ
ヤ９が接続されている。
【００４１】内層導体１１のランド１１ａ上には、はん
だ７によりフリップチップ８が接合されている。フリッ
プチップ８の周辺は高さ３０μｍ以上の絶縁層１２，１
３で囲われ、この絶縁層１２，１３の壁によりはんだフ
ラックスの広がりが抑制されるようになっている。
【００４２】次に、上記構成の厚膜多層基板の製造方法
を説明する。 （１）先ずは、アルミナ基板１上に内層導体１１を形成
する。具体的には、アルミナ基板１上にＡｇ系導体ペー
ストを印刷し、これを約１２０℃×１０分で乾燥した
後、大気雰囲気下において約８５０℃×１０分で焼成す
る。
【００４３】（２）内層導体１１上に絶縁層１２を印刷
し、約１２０℃×１０分で乾燥した後、大気雰囲気下に
おいて約８５０℃×１０分で焼成する。このとき絶縁層
１２にはビィアホール１２ａが同時に形成される。但
し、フリップチップ８を搭載する部分は、チップ寸法に
合わせた場所を空けておく。
【００４４】（３）ビィアホール導体１４を形成する。
具体的には、ビィアホール１２ａ内を充填するようにＡ
ｇ系導体ペーストを印刷し、約１２０℃×１０分で乾燥
した後、大気雰囲気下において約８５０℃×１０分で焼
成する。上記（２），（３）の工程は、絶縁層が所望の
厚みになるまで繰り返し実施される（本実施の形態で
は、絶縁層１２，１３、ビィアホール導体１４，１５を
２層に形成する）。
【００４５】（４）絶縁層１３上にＲｕＯ系の抵抗体１
６を印刷し、約１２０℃×１０分で乾燥した後、大気雰
囲気下において約８５０℃×１０分で焼成する。 （５）表層導体１７を形成する。具体的には、抵抗体１
６の両端に掛かるようにＣｕ導体ペーストを印刷し、こ
れを約１２０℃×１０分で乾燥した後、不活性ガス（Ｎ
2 ）雰囲気下において約６００℃×１０分で焼成する。
【００４６】（６）オーバーコートガラス層１８を形成
する。具体的には、抵抗体１６及び表層導体１７上にオ
ーバーコートガラス材を印刷し、これを約１２０℃×１
０分で乾燥した後、不活性ガス（Ｎ2 ）雰囲気下におい
て約５７０℃×１０分で焼成する。
【００４７】（７）表層導体１７のランド１７ａ上に導
電性接着剤ペーストを印刷すると共に、フリップチップ
以外の電子部品６を搭載する。そして、不活性ガス（Ｎ
2 ）雰囲気下において約１５０℃×１０分で導電性接着
剤ペーストを硬化させ、電子部品６を接合する。
【００４８】（８）バンプ電極にはんだ７を付けたフリ
ップチップ８を用意し、そのはんだ７又は内層導体１１
のランド１１ａにフラックス（無洗浄フラックス）を塗
布する。そして、フリップチップ８を基板に搭載し、不
活性ガス（Ｎ2 ）雰囲気下において約２３５℃ではんだ
リフローを行う（前記第１の実施の形態と同様に、マウ
ンタヘッドによる熱圧着法を用いることも可能）。
【００４９】（９）導体１７のボンディング用ランド１
７ｂにアルミワイヤ９を接続する。上記（１）〜（９）
の工程により、前記図２の厚膜多層基板が製造できる。
以上、厚膜多層基板に具体化した本実施の形態によれ
ば、上記第１の実施の形態と同様に、ボンディング接合
性を良好に保持しつつ部品接合部とワイヤボンディング
部との距離を短縮し、ひいては装置全体の小型化を図る
ことができる。
【００５０】また本実施の形態では、フリップチップ８
をはんだ付けする導体（ランド１１ａ）の周辺を３０μ
ｍ以上の高さを持つ絶縁層１２，１３の壁で囲うように
した。この場合、はんだフラックスのダレが絶縁層１
２，１３の壁によりくい止められ、ボンディング用ラン
ド１７ｂの汚染がより一層確実に回避できる。つまり、
はんだフラックスは高温で広がり、その近傍のボンディ
ング用ランドに付着する。フラックスはランドの導体酸
化物と反応しボンディング性を劣化させる。しかし上記
構成によれば、こうした不具合が解消できる。
【００５１】なお、本発明の実施の形態は、上記以外に
次の形態にて実現できる。上記各実施の形態における混
成集積回路装置の製造方法において、電子部品６及びフ
リップチップ８を基板に搭載した状態で、導電性接着剤
５の硬化とはんだリフローとを同時に行う。このとき、
不活性ガス（Ｎ2 ）雰囲気下において１５０〜１７０℃
で１．５分以上保持した後、通常のはんだリフロー温度
（２３５℃）ではんだ付けを行う。
【００５２】かかる場合、１５０〜１７０℃で１．５分
以上温度保持せずに、はんだがリフローされる約２３５
℃（ピーク温度）に直ぐに移行させると、導電性接着剤
５は硬化するものの急激な硬化作用により溶剤中のガス
が放出されずその表面が膨れるといった不具合が発生す
る。これに対し、上記の通り１５０〜１７０℃で１．５
分以上保持することで、硬化反応に伴い溶剤中のガスが
十分に気化放出されて膨れのない接合面が得られる。本
実施の形態によれば、工数が減り低コスト化が実現でき
る。
【００５３】下記の表２は、１５０〜１７０℃での保持
時間と導電性接着剤４の膨れの有無との関係を示す実験
結果である。
【００５４】
【表２】 表２によれば、はんだリフロー温度（ピーク温度）を２
３５℃、２７０℃のいずれにした場合においても、１５
０〜１７０℃での保持時間が１．５分以上であれば、膨
れのない良好な接合面が形成されることが分かる。
【００５５】上記各実施の形態では、フリップチップＩ
Ｃにはんだを予め具備する構成としたが、これを変更す
る。例えば厚膜基板の導体上にはんだペーストを印刷
し、そのはんだ上にフリップチップＩＣを載せる構成で
あってもよい。
【００５６】上記各実施の形態では、無洗浄フラックス
を用いたが、勿論、従来通りのフラックスを用いること
も可能である。上記各実施の形態では、マウンタのヒー
タによる熱圧着法にてはんだリフローを行ったが、赤外
線リフロー法、熱板リフロー法、レーザＸ線リフロー法
などを用いることとしてもよい。
【００５７】フリップチップ８とアルミナ基板１との間
に樹脂層（アンダーレジン）を形成する。具体的には、
所定量の液状エポキシ樹脂をディスペンサにてフリップ
チップ８の１辺に塗布し、約１００℃×１０分で加熱す
る。すると、毛管作用によりフリップチップ８の下方に
液状エポキシ樹脂が充填される。その後、約１５０℃×
１２０分で硬化処理を行う。かかる場合、はんだ接合部
の応力が大幅に低減され、更なる信頼性向上が実現でき
る。
【００５８】上記第２の実施の形態（図３）では、絶縁
層１２，１３で厚膜材料の壁を作ったが、これを変更す
る。例えば導体上に３０μｍ以上のガラスコート層を形
成すると共に、このガラスコート層にて厚膜材料の壁を
作る。
【００５９】多層のアルミナ層（グリーンシート）を高
温焼成して成形される高温焼成多層基板に本発明を具体
化してもよい。この場合、アルミナ層にて高さ３０μｍ
以上の壁を作り、その壁にて区画される空間内にフリッ
プチップ用ランドを設けると共に、当該ランドにフリッ
プチップＩＣをはんだ接合させる。
【００６０】本発明は、Ａｇ系導体上にフリップチップ
以外の電子部品を接合する混成集積回路装置にも有効で
ある。つまり、５００〜７００℃焼成（低温焼成）のＣ
ｕ系導体の他に、８００〜９００℃焼成のＡｇ系導体に
おいても、高温条件下においてはんだとの合金層の成長
が比較的速いことが確認されている（１５０℃×５００
Ｈｒで、Ｃｕ系導体は約２０μｍ、Ａｇ系導体は約１５
μｍ）。因みに、Ｃｕ金属膜の場合、１５０℃×５００
Ｈｒで、約５μｍ程度である。この場合、Ａｇ系導体で
形成される厚膜基板において、はんだ接合による応力が
なくなり、各種電子部品の接合強度が高められる。
【図面の簡単な説明】
【図１】第１の実施の形態における厚膜基板の断面図。
【図２】部品接合部−ワイヤボンディング部間の距離
と、ボンディング部におけるせん断強度との関係を示す
グラフ。
【図３】第２の実施の形態における厚膜多層基板の断面
図。
【符号の説明】 １…アルミナ基板、３…導体、３ａ，３ｂ，３ｃ…ラン
ド、５…導電性接着剤、６…電子部品、７…はんだ、８
…フリップチップ（フリップチップＩＣ）、９…アルミ
ワイヤ、１１…内層導体、１１ａ…ランド、１２，１３
…絶縁層（厚膜材料）、１７…表層導体、１７ｂ…ボン
ディング用ランド。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】厚膜基板上に各種電子部品を接合する混成
    集積回路装置であって、 フリップチップＩＣを前記基板上に搭載する部位では当
    該フリップチップＩＣをはんだにて接合し、フリップチ
    ップＩＣ以外の電子部品を前記基板上に搭載する部位で
    は当該電子部品を導電性接着剤にて接合したことを特徴
    とする混成集積回路装置。
  2. 【請求項２】前記フリップチップＩＣはそのバンプ電極
    にはんだを予め具備したものである請求項１に記載の混
    成集積回路装置。
  3. 【請求項３】前記フリップチップＩＣをはんだ付けする
    導体の周辺を厚膜材料の壁で囲った請求項１又は請求項
    ２に記載の混成集積回路装置。
  4. 【請求項４】請求項３に記載の混成集積回路装置におい
    て、 前記厚膜材料の壁の高さを３０μｍ以上とした混成集積
    回路装置。
  5. 【請求項５】厚膜基板上に各種電子部品を接合する混成
    集積回路装置の製造方法であって、 フリップチップＩＣ以外の電子部品を導電性接着剤にて
    基板に接合する工程と、 予めはんだを具備したフリップチップＩＣを用意し、該
    フリップチップＩＣを基板にはんだ付けする工程とを有
    することを特徴とする混成集積回路装置の製造方法。
  6. 【請求項６】前記フリップチップＩＣのはんだ付け工程
    において、マウンタヘッドのヒータを用い該ヒータの熱
    によりはんだをリフローさせる請求項５に記載の混成集
    積回路装置の製造方法。
  7. 【請求項７】前記電子部品の接合時における導電性接着
    剤の硬化と、前記フリップチップＩＣのはんだリフロー
    とを同時に行う請求項５に記載の混成集積回路装置の製
    造方法。
  8. 【請求項８】請求項７に記載の混成集積回路装置の製造
    方法において、 約１５０〜１７０℃の温度域で所定時間保持した後、は
    んだのリフロー温度に推移させる温度プロファイルを用
    いる混成集積回路装置の製造方法。
  9. 【請求項９】前記フリップチップＩＣのはんだ付け工程
    時において、無洗浄フラックスを使用する請求項５〜請
    求項８のいずれかに記載の混成集積回路装置の製造方
    法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001037332A1 (en) * 1999-11-16 2001-05-25 Indian Space Research Organisation A high density hybrid integrated circuit package having a flip-con structure
EP1906719A1 (en) * 2006-09-26 2008-04-02 Denso Corporation Electronic controller
JP2016091709A (ja) * 2014-10-31 2016-05-23 岡谷電機産業株式会社 放電管の製造方法及び放電管
EP3780916A4 (en) * 2018-04-12 2021-04-14 Fuji Corporation PRINTED SUBSTRATE TRAINING PROCESS AND PRINTED SUBSTRATE TRAINING DEVICE

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