JPH11167529A

JPH11167529A - 高速シリアルリンクのバッファをパージする方法、及び該方法を実施する装置

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Publication number: JPH11167529A
Application number: JP10213995A
Authority: JP
Inventors: Jack Abily; ジヤツク・アビリー; Yu Jun Jean Qian; ユ・ジユン・ジヤン・シアン
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1997-07-31
Filing date: 1998-07-29
Publication date: 1999-06-22
Anticipated expiration: 2018-07-29
Also published as: EP0895159B1; FR2767001A1; EP0895159A1; US6125407A; DE69808570D1; DE69808570T2; FR2767001B1; JP2972193B2

Abstract

(57)【要約】【課題】停止した高速シリアルリンクを再起動する方
法及び装置を提供する。【解決手段】少なくとも二つのチャンネル（４００、
４０１）により移動要求とこれに続く応答の返送、又は
要求の肯定応答からなるデータ移動操作を行うムーバ回
路（ＭＯＶＥＲ）（４）と、少なくとも二つのメモリと
の間で使用される高速シリアルリンクのバッファをパー
ジする方法が提供される。応答は、肯定応答の構成され
る要求と同じシリアルチャンネルの対（４００、４０
１）を通過する。「吸収」と呼ばれる到着順と無関係に
応答を受け入れる動作モードにムーバ（４）をセットす
るステップと、要求に先行するかあるいは要求に続く制
御文字内に含まれる「バリア」マーカーと呼ばれるマー
カーを含む特定の書き込み要求と特定の読み出し要求と
を生成するステップと、受信された応答を蓄積するステ
ップと、受信された応答を生成された特定要求と比較す
るステップとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速シリアルリン
クのバッファをパージする方法、及び該方法を実施する
装置に関する。より詳細には本発明は、パラレル−シリ
アルポート及びシリアル−パラレルポートを含む、一つ
の集積回路内あるいは二つの集積回路間のシリアルリン
クのバッファをパージする方法及び装置に関する。

【０００２】

【従来の技術】本発明は、妨害の影響を受けないパラレ
ルリンクにより構成される論理ユニットの内部リンクを
形成するために、例えば１０^-15から１０^-17程度のエラ
ー率が０ではないギガビットシリアルリンクを使用する
場合に特に用いられる。このような高速シリアルリンク
は多くの利点を有するために用いられる。例えば、高速
シリアルリンクは高い密度を有し、同じ通過帯域で接続
することが容易であり、標準の内部論理リンクでは不可
能な例えば１０メートルまでの長いリンクを可能にす
る。

【０００３】シリアルリンクが１ギガボーシリアルリン
クである場合、同種の二つのポートがシリアルリンクに
より相互に通信し、メッセージの変質、キャリブレーシ
ョンの損失及び／又はプロトコルのコヒーレンスの不備
によりエラー率が１０^-17程度である装置が、これらポ
ートにより相互に通信すると仮定すると、シリアルリン
クの伝送速度とユニットのエラー率とを考慮した場合、
一見低いように思われるこのエラー率により、二日ごと
に大きなエラー及びユニットの機能異常が発生し得る。

【０００４】本発明は、エラーの検出によりシリアルリ
ンクの活動が停止し、従って再起動が必要であり、これ
によりユーザからは妨害が見えなくなる時に適用するこ
とができる。シリアルリンク上のエラーの検出に関して
は、本出願人が１９９７年６月２６日付で出願したフラ
ンス特許出願９７０７９９７号を参照することができ
る。

【０００５】パラレルバスとシリアルバスとの間にイン
タフェースを含む集積回路が知られているが、それら
は、通信はシリアルリンクに係わるエラーを含まず、ま
た、仮にシリアルリンクがエラーを含むとしても、エラ
ーの検出及びエラーの修復は、ソフトウェアのレベルに
おいてより高い層（キャリブレーションの損失）で行わ
れるという原理に基づいており、通常、集積回路は、エ
ラー検出及び修復の装置及び方法を有さない。

【０００６】

【発明が解決しようとする課題】本発明の第一の目的
は、例えば妨害によって停止したリンクを起動又は再起
動することを可能にする方法を提供することである。

【０００７】

【課題を解決するための手段】この目的は、データ移動
操作、即ち読み出し及び書き込みを行うムーバ回路（Ｍ
ＯＶＥＲ）と少なくとも二つのメモリとの間で使用され
る高速シリアルリンクのバッファをパージする方法であ
って、ムーバ（ＭＯＶＥＲ）が少なくとも二つのチャン
ネルにより各メモリに接続され、データ移動操作が、移
動要求とこれに続く応答の戻し、即ち要求の肯定応答と
から成り、ムーバが、ある同一の操作について、インタ
ーリーブにより巡回的にムーバをメモリに接続する少な
くとも二つの双方向チャンネルを使用し、各チャンネル
セクションが、同じ要求列同じ応答列の要求及び応答の
送信順序を保持し、応答が、肯定応答の構成される要求
と同じシリアルチャンネルの対を通過し、 − 応答が受け入れられる「吸収」と呼ばれる動作モー
ドにムーバをセットするステップと、 − シリアルリンクのチャンネルの全体又は一部に、特
定の書き込み要求と特定の読み出し要求とを生成するス
テップであって、該特定の要求の各々が、メモリに対し
ては影響を及ぼさず、要求に先行し、且つ／又は要求に
続く制御文字内に含まれる「バリア」と呼ばれるマーカ
ーを含み、バリアマーカーが、各特定の要求に対応する
応答に結合された制御文字内にも存在するステップと、 − バリアマーカーを含む受信された応答を蓄積するス
テップと、 − バリアマーカーを含む受信された応答を生成された
特定の要求と比較し、あるバリアマーカーに関して予期
されている応答がない場合、発生し得る故障を検出する
か、あるいはバリアマーカーを有する予期されていた応
答が受信された場合、チャンネル全体のパージが行われ
たことを認識することを可能にするステップとを含むこ
とを特徴とする方法によって達成される。

【０００８】別の特徴によれば、バリアマーカーを含む
受信された応答を生成された特定の要求と比較するステ
ップは、バリアマーカーを有する受信された応答の数を
生成された特定の要求の数と比較するステップを含む。

【０００９】別の特徴によれば、要求及び応答にそれぞ
れ結合される一つ又は複数の制御文字は、送信元、なら
びに要求及び応答が通過したパスに関する情報を含み、
バリアマーカーを含む受信された応答を生成された特定
の要求と比較するステップは、バリアマーカーを有する
応答の制御文字内に含まれる、送信元及び通過したパス
に関する情報を読み出し、シリアルリンクに発生し得る
故障の検出を可能にする。

【００１０】別の特徴によれば、ムーバを「吸収」モー
ドにするステップは、シリアルリンクの接続が切断され
ている時に行われ、ムーバを「吸収」モードにした後に
シリアルリンクが再起動される。

【００１１】別の特徴によれば、パージの際、ユニット
の状態を変えないようにするために、特定の書き込み要
求は、マスクが零である部分的書き込み要求で構成され
る。

【００１２】別の特徴によれば、ムーバは、例えば最大
で４Ｋバイトのパケットでデータ転送を行い、リンクの
故障があった点からデータ転送を再開することができる
ようにするために転送中のデータブロック及び転送すべ
き次のデータブロックに関する情報を内部レジスタに保
存する。

【００１３】別の特徴によれば、バリアマーカーを含む
受された応答を発生された特定の要求と比較するステッ
プがチャンネル全体のパージが行われたとの認識に到達
すると、ムーバは、インターリーブにより巡回的にムー
バをメモリに接続するチャンネルを使用する通常モード
に戻される。

【００１４】別の特徴によれば、高速シリアルリンクの
バッファをパージする方法は、例えば電気的妨害などの
リンクの故障があった場合、シリアルリンクの再起動又
は再初期化後、進行中のアプリケーションを直前の再起
動位置から再起動する前に、システム全体を再初期化す
ることなく使用される。

【００１５】別の特徴によれば、高速シリアルリンクの
バッファをパージする方法は、メモリをムーバに相互接
続するネットワークのサブユニットの走査によるセルフ
テストのために使用され、発生し得る故障を検出するこ
とにより、故障中の一つ又は複数のチャンネルを無視す
る低レベルモードでのリンクの再構成が可能である。

【００１６】別の特徴によれば、シリアルリンクの双方
向の各チャンネルは各々、データ伝送方向が反対の二本
の単一方向伝送ケーブルで構成される。

【００１７】本発明の別の目的は、本方法を実施するこ
とが可能な装置を提供することである。

【００１８】この目的は、高速シリアルリンクが、少な
くとも二つのメモリとの間で、データ移動操作、即ち読
み出し及び書き込みを行うムーバ回路によって使用さ
れ、ムーバが少なくとも二つの双方向チャンネルにより
各メモリに接続され、データ移動操作が、移動要求とこ
れに続く応答の返送、即ち要求の肯定応答とから成り、
ムーバが、ある同一の操作について、インターリーブに
より巡回的にムーバをメモリに接続する少なくとも二つ
の双方向チャンネルを使用し、各チャンネルセクション
が、同じ要求列及び同じ応答列の要求及び応答の送信順
序を保持し、応答が、肯定応答の構成される要求と同じ
シリアルチャンネルの対を通過する、高速シリアルリン
クのバッファをパージする方法を実施する装置であっ
て、 − チャンネルへの到着順とは無関係に応答が受け入れ
られ、ムーバによって無視される「吸収」と呼ばれる動
作モードにムーバをセットする手段と、 − シリアルリンクの各チャンネルに、メモリに対して
は影響を及ぼさない特定の書き込み要求と特定の読み出
し要求とを生成する手段と、要求に先行し、且つ／又は
要求に続く制御文字内に含まれる「バリア」と呼ばれる
マーカーをこれら要求内に生成する手段と、特定の要求
に対応する応答に結合された制御文字内にバリアマーカ
ーを生成する手段と、バリアマーカーを含む受信された
応答を蓄積する手段と、バリアマーカーを含む受信され
た応答を生成された特定の要求と比較し、あるバリアマ
ーカーを有する予期されている応答がない場合、発生し
得る故障を検出するか、あるいはバリアマーカーを有す
る予期されていた応答が受信された場合、チャンネル全
体のパージが行われたことを認識することを可能にする
手段とを含むことを特徴とする装置によって達成され
る。

【００１９】別の特徴によれば、高速シリアルリンクの
バッファのパージ装置は、バリアマーカーを有する受信
された応答の数を発生された特定の要求の数と比較する
手段を含む。

【００２０】別の特徴によれば、高速シリアルリンクの
バッファのパージ装置は、送信元、ならびに要求及び応
答が通過したパスに関する情報を、要求及び応答にそれ
ぞれ結合される一つ又は複数の制御文字に発生する手段
を含み、バリアマーカーを有する応答の制御文字内に含
まれる、送信元及び通過したパスに関する情報を読み出
す手段を含み、シリアルリンクに発生し得る故障の検出
を可能にする。

【００２１】別の特徴によれば、高速シリアルリンクの
バッファのパージ装置は、シリアルリンクの再初期化
と、これに続くムーバを「吸収」と呼ばれる運転モード
にするデータ処理手段を含む。

【００２２】別の特徴によれば、データ処理手段は特定
の書き込み及び読み出し要求の生成を行い、特定の要求
に対するバリアマーカーを有する応答は該データ処理手
段により考慮される。

【００２３】別の特徴によれば、データ処理手段は、各
ビットが特定の要求が生成されたことを示す少なくとも
一つの蓄積レジスタを含み、処理手段によって受信され
るバリアマーカーを有する各応答により、バリアマーカ
ーを有する受信された応答の数を生成された特定の要求
の数と比較することができるようにするために蓄積レジ
スタに「バリア」と呼ばれるビットが書き込まれる。

【００２４】別の特徴によれば、データ処理手段は、バ
リアマーカーを有する予期されている応答が一定時間経
過後も得られない場合に故障の検出メッセージを発生す
ることを可能にするタイマ手段を含む。

【００２５】本発明の他の特徴及び利点は、添付の図面
を参照して行う以下の説明により、より明らかになろ
う。

【００２６】

【発明の実施の形態】以下に説明する本発明方法は、実
施するのに、図３Ａに示すようなポートの利用が必要で
ある。

【００２７】シリアルリンク制御ＳＬＣブロックと呼ば
れるポート１０₀は、例えば図３Ｂに示す種類の集積回
路に内蔵される。この集積回路（１）は図３Ａと同じ種
類の複数のポート１０⁰、１０¹、１０²、１０³を含み、
これらポートは、例えば３３ＭＨｚの周波数で、入力バ
スＬ２ＣＢ（６）及び出力バスＣ２ＬＢ（７）の二つの
７２ビットデータパラレルバスと通信を行う。これらの
パラレルバスは、論理回路（３、４、５）、即ち６４ビ
ットバス（３０）を介してマイクロプロセッサとのイン
タフェース機能を実現する回路（３）と、集積回路がデ
ータ型カード内に内蔵されている時、集積回路について
移動機能（ＭＯＶＥＲ）を実現する回路（４）と、メモ
リコントローラ（スレーブ制御）機能を実現する回路
（５）と通信を行う。これらの回路（３、４、５）は、
二つの７２ビットデータバスＭ２ＣＢ（９）、Ｃ２ＭＢ
（８）により、図４に示すように、主メモリＭＭＵ（図
４の１２ａ）又は拡張メモリＥＭＵ（１２ｃ）から出て
いる３６ビットバスとの通信が可能な二つの入出力イン
タフェースＩＯＢＸ２⁰、２¹とも通信を行う。制御バス
ＣＰＢにより、集積回路（１）と通信を行うマイクロプ
ロセッサは、集積回路内にある種々の回路（３、４、
５、２、１０）の状態（Ｓｔａｔｕｓ）チェックレジス
タにアクセスすることができる。この集積回路（１）
は、主メモリ（１２ａ）、複数のシステムで共有が可能
な拡張メモリ（１２ｃ）を含む装置で使用される。本発
明による第一マスター集積回路（１ａ）は、バス（３０
ａ）により第一プロセッサ（１１ａ）と、またインタフ
ェースＩＯＢＸによりメモリ（１２ａ）と通信を行う
が、第二スレーブ集積回路（１ｃ）は、第一回路（１１
ａ）と通信を行うとともに、バス（３０ａ）により、第
二プロセッサ（１１ｃ）及び拡張メモリ（１２ｃ）とも
通信を行う。回路（１ａ）のパラレル−シリアル送信及
びシリアル−パラレル受信ポート（１０ａ）は、送信部
（図３Ａの４０）として、送信バスＣ２ＬＢに接続され
た一対の８×７２ビットデータバッファＴＤＢＵＦを含
む。マルチプレクサ（１０３）により、二つのバッファ
ＴＤＢＵＦのうちのいずれか、又はヘッダを含む制御信
号の二つのバッファＴＣＢＵＦのうちのいずれかを選択
することができる。バッファＴＣＢＵＦ及びバッファＴ
ＤＢＵＦを統合してバッファＴＢＵＦを形成することが
可能である。マルチプレクサ（１０３）から出される情
報は分離回路（１０５）に送られ、分離回路は、送信す
べき文字を構成する９ビット文字列を生成する。この分
離回路（１０５）は、巡回冗長制御文字ＣＲＣの生成回
路（１０６_T）にも接続される。第二マルチプレクサ
（１０７）により、制御ビットを９ビットバイト（none
t）で形成される通常文字に関連付け、スタートビット
及びストップビットを１２ビットに付加することによ
り、送信情報を９／１２符号化することが可能な符号器
（１０８_T）に送信された信号を選択することができ
る。マルチプレクサ（１０７）は、ユニット（１０２１
_T）から、トークンとなる各ビットが結合されたバッフ
ァの使用可能性を示す少なくとも一つの２ビットトーク
ンカウンタを含むシリアルリンクの送信状態についての
信号を受信する。マルチプレクサ（１０７）は、ユニッ
トから、置換状態についての信号（１０２２_T）を受信
し、ポートの初期化状態についての信号（１０２３_T）
を受信する。符号器（１０８_T）の出力部は直列化回路
（１０９_T）に接続され、その出力は、例えば１ギガビ
ット／秒の速度で信号を送信するシリアルライン（１２
０）を構成する。直列化回路は、再ループシリアルリン
ク（１０９０）により、受信回路、又はポート（１
０⁰）の受信部（４１）の非直列化器（１０９_R）にも接
続される。この再ループシリアルリンク（１０９０）
は、信号（Ｉｃｔ０３）により非直列化器（１０９_R）
上で有効化される。各送信バッファは、送信バッファ管
理状態ユニット（１０１_T）により制御され、ユニット
は、Ｉｓｔａｔｕｓ０：６、Ｉｓｔｒｗ０：３を受信
し、信号Ｉｎｒｄｙを送信する。受信部（４１）では、
非直列化器（１０９_R）は、送信回路の符号器（１０
８_T）と同じ原理で動作する復号器（１０８_R）に接続さ
れる。受信回路のこの復号器は、各データの９ビットを
データ結合回路（１０４）に送り、シリアル受信され一
対のデータ受信バッファ（ＲＤＢＵＦ）にロードされた
データを１×７２、３×７２、８×７２、９×７２ビッ
トのメッセージに変換する。この一対のデータ受信バッ
ファ（ＲＤＢＵＦ）は、受信バッファ管理状態ユニット
（１０１_R）により制御され、メッセージのヘッダを含
む一対の制御受信バッファ（ＲＣＢＵＦ）に結合され
る。受信回路の復号器（１０８_R）の出力は、比較のた
めの巡回制御文字ＣＲＣ（１０６_R）を生成するメッセ
ージ確認コード回路に結合される。９ビットのデータを
受信する毎に、１６ビット上で、受信データＤｉ及び前
回のＣＲＣ_Nのビットの値Ｒ_iを基にして巡回置換アルゴ
リズムによりＣＲＣを計算することにより、ＣＲＣ_N+1
が更新される。もちろん、１６ビットの代わりに１８ビ
ット上でＣＲＣを計算するようにすることも可能であ
る。この復号器（１０８_R）により送信される情報は、
履歴バッファ（１０２２_R）を構成する状態ユニット、
受信ポート（１０２１_R）の状態ユニット、、及びポー
トの初期化状態ユニット（１０２３_R）にも送信され
る。受信バッファ管理状態ユニット（１０１_R）は三つ
の信号（Ｃｏｎｎｅｃｔ、Ｏｕｔｒｄｙ、Ｓｔａｔｕｓ
０：１０）を送信し、三つのラインの入力において情報
（Ｉｓｔｒｒ０：３）を受信する。信号（Ｏｕｔｒｄ
ｙ）は、出力が準備完了であり、読み出し待機中の完全
なメッセージがあることを示す。信号Ｓｔａｔｕｓは、
割り込みの有無、分割可能な操作であるかどうか、メモ
リアクセス／アクセスレジスタへのアクセスか、ローカ
ル／リモート又はＩＳＣＯＮ／非ＩＳＣＯＮ、マイクロ
ソース／ムーバ−／スレーブ、逐次回答であるかどう
か、最終メッセージであるかどうか、データエラーであ
るかどうか、メモリ外アクセスであるかどうか、無意味
メッセージであるかどうかなどの出力の状態を示す。出
力Ｃｏｎｎｅｃｔは、この出力がＯＦＦにされた時、ポ
ートＳＬＣ（１０⁰）の接続が切断されることを示す。
入力ＩｓｔｒｒによりＦＩＦＯ（先入先出）順に受信ポ
ートを読むことが可能であり、メッセージの最新の二重
語を読む制御により、空になるバッファに結合されるス
トリーム制御文字（トークン）が生成される。このスト
リーム制御文字は、受信バッファ管理状態ユニット（１
０１_R）から送信管理状態ユニット（１０２１_T）に送信
され、また、後者を介してマルチプレクサ（１０７）に
送信され、この情報は、直前に受信バッファ（ＲＤＢＵ
Ｆ）を読んだ受信ポート（１０９_R）にシリアルリンク
で結合されたカード（１ｃ）の入力ポート（１０ｃ）に
送信される。送信バッファ管理状態ユニット（１０
１_T）は、二つの入力Ｉｓｔａｔｕｓ及びＩｓｔｒｗと
一つの出力Ｉｎｒｄｙを含む。この出力Ｉｎｒｄｙは、
書き込み待機状態の空の送信バッファ（ＴＤＢＵＦ）が
あることを示す。ラインＩｓｔａｔｕｓにより、書き込
むべきメッセージの種類を明らかにし、状態ビットの最
初の二ビットの値に応じて、例えば、００は使用しな
い、データのみが対象となっている場合０１、ヘッダが
対象となっている場合は１０、ヘッダとデータの双方が
対象となっている場合は１１というように意味を決定す
ることができる。Ｉｓｔａｔｕｓの第三ビットは、最新
メッセージであるか否かを示す。第四ビットはデータエ
ラーであるか否かを示し、第五ビットはメモリに外部ア
クセスするか否かを示す。最後に、信号Ｉｓｔｒｗによ
り、ＦＩＦＯ（先入先出）順に送信バッファ（ＴＤＢＵ
Ｆ）に書き込むことが可能である。（例えばポート１０
ｃからみて）遠隔の受信バッファ（ＲＤＢＵＦ）が、シ
リアルリンク（１２０）に接続された受信ポートにより
空であると宣言され、同一のパラレル−シリアルポート
の送信バッファから別の現在進行中の送信がある場合そ
れが終了すると、メッセージの最新の二重語を書き込む
信号Ｉｓｔｒｗはメッセージの送信を初期化する。

【００２８】集積回路のムーバ部分（４）は各側にヘッ
ダ計算回路（４０ａ、４０ｂ）を含む。第一ヘッダ計算
回路（４０ａ）は、直列化回路ＳＬＣの送信バスＣ２Ｌ
Ｂ及びポートＩＯＢＸの送信バスＣ２ＭＢに接続され
る。第二ヘッダ計算回路（４０ｂ）は、直列化回路ＳＬ
Ｃの送信バスＣ２ＬＢ及びポートＩＯＢＸの送信バスＣ
２ＭＢに接続される。受信用のこのヘッダ計算回路（４
０ａ）はレジスタＲＬＰ、ＲＰＡ、ＲＩＰＡ、ＲＡＣか
らの情報を受信し、レジスタＲＬＰはレジスタＲＮＬＰ
から情報を受信する。レジスタＲＰＡはレジスタＲＮＰ
Ａから情報を受信し、これら二つのレジスタＲＰＡ及び
ＲＮＰＡは２８ビットのレジスタである。７ビットレジ
スタＲＡＣは７ビットレジスタＲＮＡＣから情報を受信
する。レジスタＲＡＣ、ＲＮＡＣ、ＲＩＰＡ、ＲＰＡ、
ＲＬＰはバスＣＰＢのデータ部分からアクセスすること
ができ、レジスタＲＮＬＰ、ＲＮＰＡも同様である。

【００２９】レジスタスタックＦＩＦＯ（４１）は、受
信バスＬ２ＣＢ、Ｍ２ＣＢと、送信バスＣ２ＬＢ、Ｃ２
ＭＢとに接続される。この９ビット６４バイトレジスタ
スタック（４１）は、読み出し時、レジスタＤＳＲＰに
よりアドレスされ、書き込み時、レジスタＤＳＷＰによ
りアドレスされる。送信用のヘッダ計算回路（４０ｂ）
はレジスタＷＰＡ、ＷＩＰＡ、ＯＶＦＢ、ＷＭＳＫＢ、
ＯＶＦＥ、ＷＭＳＫＥから情報を受信し、これら回路の
ユニットは、割り込み管理回路（４２）、イベント管理
回路（４３）、及び制御回路（４４）により管理され
る。レジスタＲＩＰＡは６ビットに形成されるページの
内部アドレスを含み、レジスタＲＰＡは２８ビットに形
成されるページのアドレスを含むので、これにより４Ｋ
バイトの現在ページにアクセスすることが可能である。
７ビットレジスタＲＡＣにより、ページ内への６４バイ
トのアクセスをカウントすることができる。レジスタＲ
ＬＰは、現在ページが、アクセスすべき最終ページであ
るかどうかを示すマークとなる。

【００３０】２８ビットレジスタＲＮＰＡは次ページの
アドレスを示し、７ビットレジスタＲＮＡＣは次ページ
への６４バイトのアクセスのカウントを含み、レジスタ
ＲＮＬＰは、次ページが、アクセスすべき最終ページで
あるかどうかを示すマークとなる。レジスタＲＮＶは、
先の三つのレジスタが有効な内容を有するかどうかを示
すマークとなる。これらの要素は全て、移動内のソース
メモリ用にアドレスを生成することができるリソースで
ある。

【００３１】同様に、送信先メモリ用のアドレス生成リ
ソースも三部分に分割することができる。第一のリソー
スは、移動の６４バイトの最初及び最後のブロックへの
書き込みアクセスを管理するためのリソースとなる。こ
れら第一のリソースは、書き込むべき最初の移動ブロッ
クの下位ブロックの最初の８バイトを指定し、３ビット
レジスタＷＭＳＫＢに含まれる第一マスクから成る。第
二マスクは、書き込むべき最後の移動ブロック内の最後
の８バイト下位ブロックを指定し、このマスクは３ビッ
トレジスタＷＭＳＫＥに含まれる。レジスタＯＶＦＥは
移動の最初のブロック内への書き込むアクセスの表示を
含む。レジスタＯＶＦＥは移動の最後のブロック内への
書き込むアクセスの表示を含む。４Ｋバイトの現在ペー
ジにアクセスするための第二のリソースは、ページのア
ドレスを含む２８ビットの第一アドレスレジスタＷＰＡ
と、ページ内にアドレスを含む６ビットのレジスタＷＩ
ＰＡとで構成される。第三のリソースは、アクセスすべ
き次ページについての情報を提供し、２８ビットの次ペ
ージのアドレスを含むアドレスレジスタＷＮＰＡと、こ
れら先のレジスタが有効な内容を有するかどうかを示す
マークとなるレジスタＷＮＶとで構成される。

【００３２】６４バイトのＦＩＦＯスタック（４１）
は、ＭＭＵ及びＥＭＵの初期アドレスの非アラインメン
トを管理するための移動専用データバッファである。こ
のバッファ（４１）は、３ビットの読み出しポインタＤ
ＳＲＰと３ビットの書き込みポインタＤＳＷＰとを有す
るＦＩＦＯである。制御回路（４４）は、プロセッサ
（１１）が移動を停止すること、及びシリアルリンクの
致命的エラーを処理するために特別な方法でムーバを構
成することを許容する。イベントレジスタ（４３）は、
プロセッサインタフェース回路（３）のための割り込み
の発生源を記憶する。回路（１）に接続されたプロセッ
サ（１１）は、ＥＭＵからＭＭＵへの転送のために１に
置かれ、ＭＭＵからＥＭＵへの転送のために０に置かれ
るビットＥ２Ｍにより転送方向を与えることにより、ソ
ースメモリの第一ページへの読み出しアクセスのための
情報を供給する。このプロセッサはアドレスＲＰＡ、Ｒ
ＩＰＡ、アクセスレジスタＲＡＣ、及びレジスタＲＬＰ
もセットする。この初期化により、宛先メモリ内への書
き込みアクセスの送信が禁止される。

【００３３】プロセッサは、レジスタＷＰＡ、ＷＩＰＡ
内の開始アドレス、レジスタＷＭＳＫＢ及びＷＭＳＫＥ
内の最初及び最後の６４バイト用の書き込みマスク、Ｆ
ＩＦＯの書き込みポインタ、ＦＩＦＯの読み出しポイン
タ、及びレジスタＯＶＦＢ、ＯＶＦＥをセットすること
により、宛先メモリの第一ページへの書き込みアクセス
のための情報を供給する。この初期化により、宛先メモ
リ内への書き込みアクセスの送信が有効になる。同様
に、プロセッサ（１１）は、ソースメモリに関してはレ
ジスタＲＮＰＡ、ＲＮＬＰ、及びＲＮＡＣをセットする
ことにより、宛先メモリに関してはレジスタＷＮＰＡを
セットすることにより、次ページについての情報を供給
する。レジスタＲＡＣが０でない時には、この回路によ
り、ソースメモリへの読み出しアクセスを発生させるこ
とが可能である。ソースメモリが図４のメモリＥＭＵで
ある時には、ＥＭＵの読み出しアクセスは、偶数アドレ
スを有するブロックに関しては、シリアルリンク１０₀
で送信され、奇数アドレスを有するブロックに関して
は、シリアルリンク１０₁で送信される６４バイトのブ
ロックにより二つのシリアルリンク上でインターリーブ
される。

【００３４】読み出し要求が送信される毎に、アクセス
カウントレジスタＲＡＣは、要求の種類に応じて、１、
２、又は４ずつ減分され、アドレスレジスタＲＩＰＡは
１、２、又は４ずつ増分される。データ応答は、同じイ
ンタリーブ規則により６４バイトのブロックにより二つ
のシリアルリンクを介して伝送される。同様に、ＭＭＵ
への読み出しアクセスは二つのインタフェースＩＯＢＸ
を介してインターリーブされる、即ち、偶数アドレスを
有する６４バイトのブロックについては第一インタフェ
ース（２₀）であり、奇数アドレスを有する６４バイト
のブロックについては第二インタフェース（２₁）であ
る。レジスタＲＡＣ及びＲＩＰＡは、アクセス毎に前者
は１ずつ減分し後者は増分する。移動回路は、最初の６
４バイトブロックが出された送信回路ＳＬＣ又はＩＯＢ
Ｘの識別子を記憶する。

【００３５】書き込み部の動作は、レジスタＷＰＡ、Ｗ
ＩＰＡの使用については同一であり、交換はインターリ
ーブモードでも行われる。ムーバ（４）は読み出し要求
をソースメモリにアドレスし、書き込みポインタＤＳＷ
Ｐを使用して応答データをＦＩＦＯスタック（４１）に
書き込む。８ビットの下位ブロックが書き込まれる毎に
レジスタＤＳＷＰは１ずつ増分される。ムーバは、書き
込み要求を宛先メモリにアドレスする時には、読み出し
ポインタＤＳＲＰを使用してＦＩＦＯスタックのデータ
を読み出す。８バイトの下位ブロックが読み出される毎
にレジスタＤＳＲＰは１ずつ増分され、書き込み要求が
出される毎に、回路はレジスタＷＩＰＡを１ずつ増分す
る。

【００３６】図３Ｂの集積回路は、例えばメモリ（Ｍ
ｏ．．．Ｍｉ、ｍｏ．．．ｍｊ）を含む電子回路のカー
ドに内蔵され、ムーバ回路（４）により、メモリ［図１
の（Ｍｏ．．．Ｍｉ）］とメモリ［図１の（ｍｏ．．．
ｍｊ）］の間のデータ移動機能を実行する。メモリ
［（Ｍｏ．．．Ｍｉ）］及び（ｍｏ．．．ｍｊ）］は各
々、例えば図４の回路のＭＭＵ及びＥＭＵの異なる二つ
のメモリ（１２ａ、１２ｃ）に属する。ムーバ（４）は
複数の高速シリアルリンク（１０₀、１０₁、１０₂、１
０₃）を使用することができ、例えば、二つのメモリ
（１２ａ、１２ｃ）間でのデータの移動を実現するため
に、二つの双方向高速シリアルリンク（１０₀、１０₁）
を使用することができる。ムーバ（４）は例えば、主メ
モリＭＭＵ（１２ａ）と拡張メモリＥＭＵ（１２ｃ）と
の間でデータ転送を行う。各シリアルリンク（１０₀、
１０₁）は例えば、それぞれ偶数又は奇数のチャンネル
又はパス（４００、４０１）を構成する。各パス（４０
０、４０１）又はチャンネルは、データ伝送方向が反対
の二本の単一方向伝送ケーブル（図２の１４００Ａ、１
４００Ｂ）を使用する。二本の単一方向伝送ケーブル
（１４００Ａ、１４００Ｂ）は各々、同一リンク又はパ
ス（４００、４０１）の要求と応答の伝送を行う。各パ
ス（４００）は、例えば、カード又はバスを通過するた
めの一時的保存ユニットを構成する種々のバッファ（図
２の２００）を含む。シリアルリンクのチャンネル（４
００、４０１）を経由する操作は、基本的に、メモリゾ
ーン（１２ａ、１２ｃ）の読み出し及び書き込み操作で
ある。各操作（読み出し又は書き込み）は、要求と、こ
れに続く応答の戻り、即ち要求の肯定応答とで構成され
る。メモリゾーンの読み出し操作の場合、読み出し要求
が発せられ、次に戻りでは、読み出し要求の肯定応答を
意味する応答が要求発信元に戻される。同様に、書き込
み操作は各々、書き込み要求と、これに続く書き込み要
求への応答又は肯定応答とから成る。応答は、肯定応答
の構成される要求と同じチャンネル（４００、４０１）
を通る。また、所与のソースと所与のタイプの操作につ
いて、応答の順序は、肯定応答の構成される要求の順序
に一致する。即ち、各チャンネル（４００、４０１）に
ついて、ある読み出し命令に対する応答列の順序は、肯
定応答が構成される読み出し要求列の順序と同じであ
る。書き込み操作に関しても同様である。従って、パス
（４００、４０１）上では「オーバーフローあるいは追
い越し」は有りえない。しかしながら、読み出し操作と
書き込み操作との間の順序の一致は必ずしも保証されて
はいない。要求は使用可能カードに応じて処理される
が、その到着順に処理されるとは限らない。しかし、対
応する応答は要求順にその発信元に戻される。ムーバ
（４）は、その「通常」動作モードでは、インターリー
ブにより巡回的にチャンネル（４００、４０１）即ちパ
スを使用する。データは、シリアルリンクの種々のチャ
ンネル（４００、４０１）にインターリーブされる。前
述のようにシリアルリンクは、例えば、偶数のチャンネ
ル（４００）と奇数のチャンネル（４０１）の二つのチ
ャンネルを含むことができる。応答又は要求のために偶
数チャンネル（４００）を選択するか奇数チャンネルを
選択するかは、専らそのアドレスによって決まる。例え
ば２５６バイトの読み出しの場合、発信元はその要求を
偶数チャンネル（４００）で送信する。読まれた最初の
６４バイトをこの同一の偶数チャンネル（４００）で、
次の６４バイトを奇数チャンネル（４０１）で、第三の
６４バイトを偶数チャンネル（４００）で、最後の６４
バイトを奇数チャンネル（４０１）でそれぞれ受信する
ことができる。要求及び応答など、チャンネル（４０
０、４０１）を経由する各メッセージの前には、メッセ
ージの種類及び長さを示す制御文字がある。メッセージ
の後ろには第二の制御文字が続き、メッセージの状態に
ついての情報、即ち、このメッセージが、ある続きの最
終メッセージであるかどうか及び／又はメモリがエラー
メッセージを送出したかどうかの情報を含む。

【００３７】図６は、ムーバ（４）をメモリ（１２ｂ）
に接続する二チャンネル（４００、４０１）シリアル双
方向リンクと、第一チャンネル（４００）上の書き込み
要求（ｒｑｊ＋１、ｒｑｊ、ｒｑｊ−１、ｒｑｊ−２、
ｒｑｊ−３、ｒｑｊ−４．．．）及び第二チャンネル
（４０１）上の書き込み応答（．．．ｒｐｓ＋５、ｒｐ
ｓ＋４、ｒｐｓ＋３、ｒｐｓ＋２、ｒｐｓ＋１、ｒｐ
ｓ）の列とインターリーブされた第一チャンネル（４０
０）上の読み出し要求（ｒｑｔ＋１、ｒｑｔ、ｒｑｔ−
１、ｒｑｔ−２、ｒｑｔ−３、ｒｑｔ−４．．．）及び
第二チャンネル（４０１）上の読み出し応答（．．．、
ｒｐｉ＋５、ｒｐｉ＋４、ｒｐｉ＋３、ｒｐｉ＋２、ｒ
ｐｉ＋１、ｒｐｉ）の列のセクションの略図である。第
一チャンネルのリンク（４００）上に発生する妨害
（Ｐ）はリンクをブロックする。実際、リンクの片側
（４４Ａ）でエラーが検出されると、リンクの反対側
（４４Ｂ）でエラーが発生する。妨害（Ｐ）によりリン
クは分離される。エラーが検出されることにより、例え
ば本出願人により出願されている、「集積回路のシリア
ルリンク上のエラーを検出する方法、及び該方法を実施
する装置」との名称のフランス出願（第９７０７９９７
号）、「パラレル−シリアルポートを含む集積回路上の
エラーの検出装置及び方法」との名称のフランス出願
（第９７０１９４４号）、「パラレル−シリアルポート
を含む二つの集積回路間のシリアルリンクの初期化方
法、及び本方法を実施する装置」との名称のフランス出
願（第９７０２９７４号）に記載されているハード論理
回路によりリンクの自動再初期化が開始される。シリア
ルリンクコントローラによりエラーが検出されると、集
積回路（１）を管理するマイクロプロセッサ（図５の１
１）への割り込みが発生する。するとマイクロプロセッ
サ（１１）はシリアルリンクの再初期化をトリガする。
このように、リンク上でエラーが検出されると、リンク
の両端に位置する二つのシリアルリンクコントローラ
（ＳＬＣ）は外部から遮断され、マイクロプロセッサ
（１１）を介して再初期化される。リンク（４００）を
経由する読み出しメッセージ（ｒｑｊ＋１、ｒｑｊ、ｒ
ｑｊ−１、ｒｑｊ−２；ｒｐｉ＋３、ｒｐｉ＋２、ｒｐ
ｉ＋１、ｒｐｉ）及び書き込みメッセージ（ｒｑｔ＋
１、ｒｑｔ、ｒｑｔ−１、ｒｑｔ−２；ｒｐｓ＋３、ｒ
ｐｓ＋２、ｒｐｓ＋１、ｒｐｓ）は、リンクの再初期化
時に消失する。妨害の前にメモリ（１２ｂ）に送信され
ていたメッセージは、双方向リンク（４００）の再起動
を待ちながらリンクのバッファ（２００）にブロックさ
れる。例えば待機メッセージはバッファ又はＦＩＦＯレ
ジスタにブロックされる。これは、例えばメモリ（１２
ｂ）に完全に送信された読み出し時の要求（ｒｑｊ−３
及びｒｑｊ−４、．．．）及び応答（．．．、ｒｐｉ＋
５、ｒｐｉ＋４）は、書き込み時の要求（．．．、ｒｑ
ｔ−３、ｒｑｔ−４）及び応答（．．．、ｒｐｓ＋５、
ｒｐｓ＋４）と同様、リンク（４００）の再起動を待ち
ながらブロックされることを意味する。シリアルリンク
の外部から見ると、即ちユニットの残りの部分にとって
は、妨害によって誤ったメッセージは発生せず、完全か
つ有効なメッセージのみが外部に送られることになる。
故障リンク（４００）とインターリーブされるリンクも
機能が停止される。実際、ムーバ（４）は、インターリ
ーブされたリンク（４００、４０１）上で巡回的に応答
を待ち受ける。これにより、ムーバ（４）は、故障リン
ク（４００）からの応答を待ち受けながら、迅速なリン
ク（４０１）の機能を停止させる。妨害されたリンクが
再初期化後、再起動されると、バッファ内に保存されて
いる全てのメッセージ（ｒｑｊ−３、ｒｑｊ−４；ｒｐ
ｉ＋５、ｒｐｉ＋４；ｒｑｔ−３、ｒｑｔ−４；ｒｐｓ
＋５、ｒｐｓ＋４）は、再度リンクに流れ出す。従っ
て、妨害のために失敗に終わった操作の応答がリンク
（４０１）を通過することを防止するために、バッファ
にブロックされていたメッセージは全てパージ（flus
h）しなければならない。

【００３８】本発明によるリンクのパージ方法は、ムー
バ（４）が「吸収」と呼ばれる動作モードにされる第一
ステップ（７０）を含む。このモードでは、ムーバ
（４）は、要求に対する応答の種々のチャンネル（４０
０、４０１）を介しての到着順の如何にかかわらず、こ
れら要求に対する応答を受け入れる。即ち「吸収」モー
ドでは、ムーバ（４）は応答を巡回的に待ち受けない。
さらに、「吸収」モードでは、ムーバ（４）は受信した
応答を無視する。図５に示すように、ムーバを「吸収」
モードに設定することは、６４ビットバス（３０）によ
り集積回路（１）とのインタフェースを行う回路（図３
Ｂ及び図５の３）を介して該集積回路（１）を管理する
マイクロプロセッサ（１１）により行うことができる。
このようにして、集積回路（１）のムーバ（４）は、集
積回路（１）を管理するマイクロプロセッサ（１１）に
より、インタフェース回路（３）内に置かれるムーバの
管理論理部（３０）を介して「吸収」モードにすること
ができる。ムーバ（４）が「吸収」モードにある時に
は、シリアルリンクが再起動され、プロセスが一ステッ
プ（図７Ａの７１）進行する。このステップ中、特定の
書き込み要求及び特定の読み出し要求がシリアルリンク
の各チャンネル（４００、４０１）内に生成される。各
特定の要求は、チャンネルに送信されるメッセージの最
後にある制御文字に含まれる「バリア」マーカーとよば
れるフラグを含む。バリアマーカーは、メッセージの最
初即ちヘッダにある制御文字にも現われる。即ち、リン
クの各チャンネル（４００、４０１）について、各操作
の種類のバリアマーカーを有する特定の要求が生成され
る。同一操作についての要求及び応答の順序はリンクの
各チャンネル（４００、４０１）、あるいはパスに厳密
に保持されることに留意されたい。特定の要求に対する
応答も、最初の制御文字即ちヘッダ内に、対応するバリ
アマーカーを含む。また、特定の要求はユニットの状態
を変えることはないので、メモリに対しては影響を及ぼ
さない。従って、書き込み時の特定の要求は、例えば、
書き込みを一切行わない、マスクを持たない部分的書き
込み要求であり得る。メモリの状態を変えることのない
特定の読み出し要求は例えば、メモリブロックの読み出
し操作であり得る。特定の要求の生成は、インタフェー
ス回路（３）内にあり、集積回路（１）を管理するマイ
クロプロセッサ（１１）により制御される要求生成論理
部（３１）によって行われる。インタフェース回路
（３）は、各要求のヘッダ制御文字内にバリアマーカー
を配置し、特定の要求の生成を行うためにマイクロプロ
セッサ（１１）により制御される要求シーケンサを含
む。パージのプロセスは、バリアマーカーを含む受信さ
れた応答を蓄積するステップ（図７Ａの７２）で進行す
る。従って、バリアマーカーと共に、対応の要求の送信
元に戻される応答は、インタフェース回路（３）の蓄積
論理部（３２）により収集される。この論理部（３２）
は、バリアマーカーを有する応答の収集又は蓄積を行う
ものであり、各ビットが特定の要求が生成されたことを
示す蓄積レジスタｒｅｖｓｔａｔ（３３）を含む。

【００３９】特定の要求に対する各応答は、レジスタｒ
ｅｖｓｔａｔの６ビットのうちの１つのビットをセット
し、ビット０から４は、応答がシリアルリンク１０₀か
ら１０₃を介して到着したものであるかどうかを示し、
ビット４から６は、応答が（２₀）又は（２₁）のＩＯＢ
Ｘからのものであるかどうかを示すので、要求及び応答
が通過したパスが決定される。インタフェース回路
（３）の蓄積論理部（３２）によって受信されるバリア
マーカーを伴う各応答により、蓄積レジスタ（３３）内
への「バリア」と呼ばれる対応のビットの書き込みが生
じる。集積回路（１）を管理するマイクロプロセッサ
（１１）は、蓄積レジスタｒｅｖｓｔａｔ（３３）を読
み、特定の要求の全てについてのバリアマーカーを伴う
応答が戻ってきたことを確認する。マイクロプロセッサ
（１１）は、若干時間をずらして蓄積レジスタｒｅｖｓ
ｔａｔ（３３）からの読み出しを行う。このようにし
て、予期されているバリアマーカー付きの応答が受信さ
れない場合には、論理部（３）は次のステップ（７３）
で、リンクに発生し得る故障を検出することができる。
実際、要求及び応答にそれぞれ結合される制御文字は、
送信元、ならびに要求及び応答が通過したパスに関する
情報を含む。応答蓄積論理部（３２）はこのようにし
て、予期されている応答が帰って来なかったパスを決定
することにより、シリアルリンク内の一つ又は複数の故
障を検出することができる。インタフェース回路（３）
は、バリアマーカーを伴う応答の有効でないデータは無
視する。

【００４０】図７Ｂは、インタフェース論理部（３）に
よるリンクの有効パスの決定のプロセスの詳細図であ
る。有効パスのマスク（７００）は、要求の生成（７
２）及び中断を伴う蓄積（７２）のプロセスの比較によ
り生成される。ステップ（７３）に示すように、発生し
得る故障を検出することにより、故障中の一つ又は複数
のチャンネルを無視する低レベルモードでのリンクの再
構成が可能である。

【００４１】予期されていたバリアマーカー付応答が全
て受信された場合、マイクロプロセッサ（１１）はステ
ップ（７４）で、シリアルリンクのクリーニング又はパ
ージが終了したことを確認し、現在実行中のアプリケー
ションは、ムーバ（４）内に記憶されている直前の再起
動ポイントから再起動することができる。例えばムーバ
（４）の直前の再起動ポイントは、インタフェース論理
部（３）の特定のレジスタ内で再初期化が起こる毎に、
自動的に記憶することが可能であり、このレジスタはマ
イクロプロセッサ（１１）により読まれる。次にマイク
ロプロセッサはムーバ（４）を「通常」運転モードに戻
すことができるが、このモードでは、マイクロプロセッ
サは、巡回的にインターリーブによりマイクロプロセッ
サをメモリに接続するチャンネルを使用する。ムーバ
（４）は、例えば最大で４Ｋバイト毎に区切ってデータ
転送を行い、転送中のデータブロック及び転送すべき次
のデータブロックに関する情報を内部レジスタ内に保存
する。このようにしてムーバ（４）は、リンクの故障が
あったポイントからデータ転送を再開することができ
る。このためにムーバ（４）は、送信すべきデータブロ
ックの特徴を表わすこれらの情報を、再初期化毎に検索
する。図３Ｂ及び図３Ｃを参照して説明する非限定的実
施形態では、カードＥＭＡは、図５に概略を示すような
回路ＳＬＣ（１０₀から１０₃）を内蔵し、拡張メモリＥ
ＭＵ（１２ｃ）、即ち遠隔メモリのカードＥＭＣに向か
う四つのチャンネル即ちパス（ｃ０、ｃ１、ｃ２、ｃ
３）と、主メモリＭＭＵ（１２ａ）、即ち回路ＩＯＢＸ
（２₀及び２₁）を内蔵するローカルメモリに向かう二つ
のパス（ａ０、ａ１）を有する。この場合、パス全体の
パージプロセスは、バリアマーカーを有する六個の読み
出し特定要求と、バリアマーカーを有する六個の書き込
み特定要求とを発生する必要がある。従って、蓄積論理
部（３２）の対応する蓄積レジスタ（ｒｅｖｓｔａｔ）
は１２ビットを含む。この例では、シリアルリンクのパ
ージプロセスのステップは、マイクロプロセッサ（１
１）によって実行されるプログラムにより順序付けされ
るハードウェア論理回路により実施される。もちろん、
本発明の趣旨から逸脱することなく、完全なハードウェ
ア論理回路装置によりシリアルリンクのパージプロセス
のステップを実施することが可能である。

【００４２】これにより、例えば電気的妨害などのリン
クの故障があった場合、簡単に実施することの可能なシ
リアルリンクのバッファをパージする方法及び装置が得
られることが分る。このリンクのパージプロセスは、シ
リアルリンクの再起動又は再初期化後、進行中のアプリ
ケーションを直前の再起動位置から再起動する前に実施
することが可能であり、システム全体を再初期化する必
要はない。

【００４３】もちろん、このパージ装置は、例えば図８
に概略を示す相互接続ネットワークのムーバ（４Ｂ）の
ようなムーバを有するメモリを相互接続するネットワー
クのサブユニットの走査によるセルフテストのためにも
使用することができる。図８の相互接続ネットワークは
四つのムーバ（４Ａ、４Ｂ、４Ｃ及び４Ｄ）を含む。例
えば、四つのムーバ（４Ａ、４Ｂ、４Ｃ及び４Ｄ）は、
四つの拡張メモリゾーン（ｍ０、ｍ１、ｍ２、ｍ３）と
二つの主メモリ（Ｍ０、Ｍ１）とのリンクをインターリ
ーブ方式で行う。最初の二つのムーバ（４Ａ、４Ｂ）
は、二つの拡張メモリゾーン（ｍ０、ｍ１）と、二つの
主メモリゾーン（Ｍ０、Ｍ１）とに各々接続される。他
の二つのムーバ（４Ｃ、４Ｄ）は二つの第二の拡張メモ
リゾーン（ｍ２、ｍ３）と、上と同じ二つの主メモリゾ
ーン（Ｍ０、Ｍ１）とに各々接続される。ムーバ（４
Ｂ）から見える相互接続ネットワークのサブユニットの
四つのチャンネル内での特定要求の発生プロセスと受信
した対応の応答の処理とにより、パージ装置による故障
の検出が可能であり、従って、故障が検出された一つ又
は複数のチャンネルを無視する低レベルモードでのリン
クの再構成が可能である。

【００４４】当業者にとって自明な他の変更も本発明に
含まれる。

【図面の簡単な説明】

【図１】本発明によるパージのプロセスが行われるデー
タ転送装置を介して二つのメモリを接続するシリアルリ
ンクシステムの略図である。

【図２】図１のシリアルパス又はリンクチェーンの詳細
部分を示す図である。

【図３Ａ】本発明による平行なシリアルインタフェース
ポートを構成する集積回路を示す図である。

【図３Ｂ】インタフェースポートを内蔵する集積回路の
全体略図である。

【図３Ｃ】移動回路（ムーバ）を構成する回路の部分の
略図である。

【図４】図３Ｂの集積回路を使用するユニットのアーキ
テクチャの略図である。

【図５】本発明によるシリアルリンクのバッファのパー
ジ装置を構成する図３Ｂの構造が使用する機能の略図で
ある。

【図６】データ転送装置をメモリに接続しているリンク
チェーンの一部分の略図である。

【図７Ａ】本発明によるシリアルリンクのパージプロセ
スのステップを示す簡略ブロック図である。

【図７Ｂ】図７Ａに示すプロセスのステップの一部分を
詳細に示す簡略ブロック図である。

【図８】本発明によるシリアルリンクのパージ方法が適
用される相互接続ネットワークの略図である。

【符号の説明】

１集積回路１ａ第一集積回路１ｃ第二集積回路３、４、５論理回路４ムーバ回路４Ａ、４Ｂ、４Ｃ、４Ｄムーバ７出力バス１０ａシリアル−パラレル受信ポート１０ｃ入力ポート１０⁰、１０¹、１０²、１０³ ポート１１マイクロプロセッサ１１ａ第一プロセッサ１１ｃ第二プロセッサ１２ａ、１２ｂ、１２ｃメモリ２０、２１ヘッダ計算回路３０６４ビットバス３０ａバス３１要求生成論理部３２蓄積論理部３３蓄積レジスタ４０送信部４０ｂヘッダ計算回路４１受信部４２割り込み管理回路４３イベント管理回路４４制御回路１０１_T 送信バッファ管理状態ユニット１０３マルチプレクサ１０４データ結合回路１０５分離回路１０６_T 巡回冗長制御文字の生成回路１０７第二マルチプレクサ１０８_R 復号器１０８_T 符号器１０９_R 非直列化器１０９_T 直列化回路２００バッファ４００、４０１チャンネル１０９０再ループシリアルリンク１０２１_T 送信管理状態ユニットＣＰＢ制御バスＣ２ＬＢ、Ｃ２ＭＢ送信バスＥＭＡ、ＥＭＣカードＥＭＵ拡張メモリＩＯＢＸ入出力インタフェースＬ２ＣＢ、Ｍ２ＣＢ受信バスＭｉメモリＭＭＵ、Ｍ０、Ｍ１主メモリｍ０．．．ｍｊ拡張メモリＯＶＦＢ、ＯＶＦＥ、ＲＮＡＣ、ＲＮＬＰ、ＲＮＰＡ、
ＲＮＶ、ＷＭＳＫＢ、ＷＭＳＫＥ、ＷＮＶ、ＷＰＡレ
ジスタＲＣＢＵＦ、ＲＤＢＵＦ、ＴＣＢＵＦ、ＴＤＢＵＦバ
ッファＳＬＣ直列化回路１４００Ａ、１４００Ｂ単一方向伝送ケーブル

Claims

【特許請求の範囲】

【請求項１】データ移動操作、即ち読み出し及び書き
込みを行うムーバ回路（ＭＯＶＥＲ）（４）と少なくと
も二つのメモリ（１２ａ、１２ｃ）との間で使用される
高速シリアルリンクのバッファをパージする方法であっ
て、ムーバ（ＭＯＶＥＲ）が少なくとも二つのチャンネ
ル（４００、４０１）により各メモリ（１２ａ、１２
ｃ）に接続され、データ移動操作が、移動要求とこれに
続く応答の戻し、即ち要求の肯定応答とから成り、ムー
バが、ある同一の操作について、インターリーブにより
巡回的にムーバをメモリ（１２ａ、１２ｃ）に接続する
少なくとも二つの双方向チャンネル（４００、４０１）
を使用し、各チャンネルセクション（４００、４０１）
が、同じ要求列及び同じ応答列の要求及び応答の送信順
序を保持し、応答が、肯定応答の構成される要求と同じ
シリアルチャンネル（４００、４０１）の対を通過し、ムーバ（４）によりチャンネル（４００、４０１）への
到着順とは無関係に応答が受け入れられ無視される「吸
収」と呼ばれる動作モードにムーバ（４）をセットする
ステップと、シリアルリンクのチャンネル（４００、４０１）の全体
又は一部に、特定の書き込み要求と特定の読み出し要求
とを生成するステップであって、該特定の要求の各々
が、メモリ（１２ａ、１２ｃ）に対しては影響を及ぼさ
ず、要求に先行し、且つ／又は要求に続く制御文字内に
含まれる「バリア」マーカーを含み、バリアマーカー
が、各特定の要求に対応する応答に結合された制御文字
内にも存在するステップと、バリアマーカーを含む受信された応答を蓄積するステッ
プと、バリアマーカーを含む受信された応答を生成された特定
の要求と比較し、あるバリアマーカーについての予期さ
れている応答がない場合、発生し得る故障を検出する
か、あるいはバリアマーカーを有する予期されていた応
答が受信された場合、チャンネル（４００、４０１）全
体のパージが行われたことを認識することを可能にする
ステップとを含むことを特徴とする高速シリアルリンク
のバッファをパージする方法。
【請求項２】バリアマーカーを含む受信された応答を
生成された特定の要求と比較するステップが、バリアマ
ーカーを有する受信された応答の数を生成された特定の
要求の数と比較するステップを含むことを特徴とする請
求項１に記載の方法。
【請求項３】要求及び応答にそれぞれ結合される一つ
又は複数の制御文字が、送信元、ならびに要求及び応答
が通過したパス（４００、４０１）に関する情報を含
み、バリアマーカーを含む受信された応答を生成された
特定の要求と比較するステップが、バリアマーカーを有
する応答の制御文字内に含まれる、送信元及び通過した
パス（４００、４０１）に関する情報を読み出し、シリ
アルリンクに発生し得る故障の検出を可能にすることを
特徴とする請求項１又は２に記載の方法。
【請求項４】ムーバ（４）を「吸収」モードにするス
テップが、シリアルリンクの接続が切断されている時に
行われ、ムーバ（４）を「吸収」モードにした後にシリ
アルリンクが再起動されることを特徴とする請求項１か
ら３のいずれか一項に記載の方法。
【請求項５】パージの間、ユニットの状態を変えない
ようにするために、特定の書き込み要求が、マスクが零
である部分的書き込み要求から構成されることを特徴と
する請求項１から４のいずれか一項に記載の方法。
【請求項６】ムーバ（４）が、最大で４Ｋバイトのパ
ケットでデータ転送を行い、リンクの故障があった点か
らデータ転送を再開することを可能にするために転送中
のデータブロック及び転送すべき次のデータブロックに
関する情報を内部レジスタ内に保存することを特徴とす
る請求項１から５のいずれか一項に記載の方法。
【請求項７】バリアマーカーを含む受信された応答を
発生された特定の要求と比較するステップが、チャンネ
ル（４００、４０１）全体のパージが行われたとの認識
に到達すると、ムーバが、インターリーブにより巡回的
にムーバをメモリ（１２ａ、１２ｃ）に接続するチャン
ネル（４００、４０１）を使用する通常モードに戻され
ることを特徴とする請求項１から６のいずれか一項に記
載の方法。
【請求項８】電気的妨害などのリンクの故障があった
場合、シリアルリンクの再起動又は再初期化後、進行中
のアプリケーションを直前の再起動位置から再起動する
前に、システム全体を再初期化することなく使用される
ことを特徴とする請求項１から７のいずれか一項に記載
の方法。
【請求項９】メモリをムーバ（４）に相互接続するネ
ットワークのサブユニットの走査によるセルフテストの
ために使用され、発生し得る故障を検出することによ
り、故障中の一つ又は複数のチャンネル（４００、４０
１）を無視する低レベルモードでのリンクの再構成が可
能になることを特徴とする請求項１から７のいずれか一
項に記載の方法。
【請求項１０】シリアルリンクの双方向の各チャンネ
ル（４００、４０１）が、データ伝送方向が反対の二本
の単一方向伝送ケーブル（１４００Ａ、１４００Ｂ）で
構成されることを特徴とする請求項１から９のいずれか
一項に記載の方法。
【請求項１１】高速シリアルリンクが、少なくとも二
つのメモリ（１２ａ、１２ｃ）との間で、データ移動操
作、即ち、読み出し及び書き込みを行うムーバ回路（Ｍ
ＯＶＥＲ）（４）によって使用され、ムーバ（ＭＯＶＥ
Ｒ）が少なくとも二つの双方向チャンネル（４００、４
０１）により各メモリに接続され、データ移動操作が、
移動要求とこれに続く応答の返送、即ち要求の肯定応答
とから成り、ムーバが、ある同一の操作について、イン
ターリーブにより巡回的にムーバをメモリ（１２ａ、１
２ｃ）に接続する少なくとも二つの双方向チャンネル
（４００、４０１）を使用し、各チャンネルセクション
が、同じ要求列及び同じ応答列の要求及び応答の送信順
序を保持し、応答が、肯定応答の構成される要求と同じ
シリアルチャンネル（４００、４０１）の対を通過す
る、請求項１から７のいずれか一項に記載の高速シリア
ルリンクのバッファをパージする方法を実施する装置で
あって、ムーバ（４）によりチャンネル（４００、４０１）への
到着順とは無関係に応答が受け入れられ無視される「吸
収」と呼ばれる動作モードにムーバ（４）をセットする
手段と、シリアルリンクの各チャンネルに、メモリに対しては影
響を及ぼさない特定の書き込み要求と特定の読み出し要
求とを生成する手段と、要求に先行し、且つ／又は要求
に続く制御文字内に含まれる「バリア」と呼ばれるマー
カーをこれら要求内に生成する手段と、各特定の要求に
対応する応答に結合された制御文字内にバリアマーカー
を生成する手段と、バリアマーカーを含む受信された応答を蓄積する手段
と、バリアマーカーを含む受信された応答を生成された特定
の要求と比較し、あるバリアマーカーを有する予期され
ている応答がない場合、発生し得る故障を検出するかあ
るいは、バリアマーカーを有する予期されていた応答が
受信された場合、チャンネル全体のパージが行われたこ
とを認識することを可能にする手段とを含むことを特徴
とする高速シリアルリンクのバッファのパージ装置。
【請求項１２】バリアマーカーを有する受信された応
答の数を発生された特定の要求の数と比較する手段（１
１）を含むことを特徴とする請求項１１に記載の装置。
【請求項１３】送信元、ならびに要求及び応答が通過
したパスに関する情報を、要求及び応答にそれぞれ結合
される一つ又は複数の制御文字内に発生する手段と、シ
リアルリンクに発生し得る故障の検出を可能にするため
にバリアマーカーを有する応答の制御文字内に含まれ
る、送信元及び通過したパスに関する情報を読み出す手
段とを含むことを特徴とする請求項１１又は１２に記載
の装置。
【請求項１４】シリアルリンクの再初期化後、ムーバ
（１）を「吸収」と呼ばれる運転モードにするデータ処
理手段（１１）を含むことを特徴とする請求項１１から
１３のいずれか一項に記載の装置。
【請求項１５】データ処理手段（１１）が特定の書き
込み及び読み出し要求の生成を行い、特定の要求に対す
るバリアマーカーを有する応答が該データ処理手段（１
１）により考慮されることを特徴とする請求項１４に記
載の高速シリアルリンクのバッファのパージ装置。
【請求項１６】データ処理手段（１１）が、各ビット
が特定の要求が生成されたことを示す少なくとも一つの
蓄積レジスタを含み、処理装置（１１）によって受信さ
れたバリアマーカーを有する各応答により、バリアマー
カーを有する受信された応答の数を生成された特定の要
求の数と比較することを可能にするために蓄積レジスタ
に「バリア」と呼ばれるビットが書き込まれることを特
徴とする請求項１５に記載の装置。
【請求項１７】データ処理手段（１１）が、バリアマ
ーカーを有する予期されている応答が一定時間経過後も
得られない場合に故障の検出メッセージを発生すること
を可能にするタイマ手段を含むことを特徴とする請求項
１５又は１６に記載の装置。