JPH086854A - アウトボードファイルキャッシュ外部処理コンプレックス - Google Patents
アウトボードファイルキャッシュ外部処理コンプレックスInfo
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- JPH086854A JPH086854A JP6317873A JP31787394A JPH086854A JP H086854 A JPH086854 A JP H086854A JP 6317873 A JP6317873 A JP 6317873A JP 31787394 A JP31787394 A JP 31787394A JP H086854 A JPH086854 A JP H086854A
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Links
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 密接に結合されたファイルキャッシュ能力を
提供する、ホストデータ処理システムとともに使用する
アウトボードファイルキャッシュ拡張処理コンプレック
スを提供する。 【構成】 ホスト（１０）側のデータムーバはアウトボ
ードファイルキャッシュへのハードウェアインタフェー
スを行ない、ファイルデータおよびコマンドのフォーマ
ット化を行ない、かつ拡張処理コンプレックスからのデ
ータの読出および書込を制御する。ホストインタフェー
スアダプタはデータムーバから送られるファイルアクセ
スコマンドを受けて、キャッシュアクセス制御を行な
う。直接的に結合された光ファイバリンクはデータムー
バの各々をホストインタフェースアダプタの関連するも
のおよび不揮発性メモリ（２２０）に結合する。
提供する、ホストデータ処理システムとともに使用する
アウトボードファイルキャッシュ拡張処理コンプレック
スを提供する。 【構成】 ホスト（１０）側のデータムーバはアウトボ
ードファイルキャッシュへのハードウェアインタフェー
スを行ない、ファイルデータおよびコマンドのフォーマ
ット化を行ない、かつ拡張処理コンプレックスからのデ
ータの読出および書込を制御する。ホストインタフェー
スアダプタはデータムーバから送られるファイルアクセ
スコマンドを受けて、キャッシュアクセス制御を行な
う。直接的に結合された光ファイバリンクはデータムー
バの各々をホストインタフェースアダプタの関連するも
のおよび不揮発性メモリ（２２０）に結合する。
Description
【０００１】
【発明の分野】本発明はファイルキャッシング能力を有
するデータ処理システムに関し、より特定的には、ファ
イルキャッシングを管理するためのホストプロセッサシ
ステムに結合された拡張処理コンプレックスに関する。
より特定的には、本発明は関連したホスト処理システム
の外部にあるが密接に結合されている拡張処理コンプレ
ックスに関し、この拡張処理コンプレックスはこのコン
プレックスを非常に信頼度の高いものにする冗長特性を
含んでいる。
するデータ処理システムに関し、より特定的には、ファ
イルキャッシングを管理するためのホストプロセッサシ
ステムに結合された拡張処理コンプレックスに関する。
より特定的には、本発明は関連したホスト処理システム
の外部にあるが密接に結合されている拡張処理コンプレ
ックスに関し、この拡張処理コンプレックスはこのコン
プレックスを非常に信頼度の高いものにする冗長特性を
含んでいる。
【０００２】
【一般的背景】データ処理システムの性能は年を経るご
とに劇的に向上してきている。新しい技術によってデー
タ処理システムのすべての機能上の分野で性能が向上し
ているが、その進展の度合いは領域によって異なる。た
とえば、コンピュータの命令が実行される速度の改善は
データが記憶装置から取出され命令プロセッサに供給さ
れる速度の改善をはるかに上回っている。このため、取
引処理方式などの入力／出力に集中したアプリケーショ
ンの性能の向上は、データの取出および記憶の性能によ
って制限されている。
とに劇的に向上してきている。新しい技術によってデー
タ処理システムのすべての機能上の分野で性能が向上し
ているが、その進展の度合いは領域によって異なる。た
とえば、コンピュータの命令が実行される速度の改善は
データが記憶装置から取出され命令プロセッサに供給さ
れる速度の改善をはるかに上回っている。このため、取
引処理方式などの入力／出力に集中したアプリケーショ
ンの性能の向上は、データの取出および記憶の性能によ
って制限されている。
【０００３】データ処理システムのスループットレート
と、入出力（Ｉ／Ｏ）強度と、データ記憶技術との間の
関係はＩＢＭ・システムズ・ジャーナル（IBM Systems
Journal ）28 No.1 （1989）中のイー・アイ・コーエン
（E. I. Cohen ）らによる「記憶ハイアラーキー（Stor
age hierarchies ）」で議論されている。この論文で議
論されているような記憶ハイアラーキーの概念は、ここ
では先行技術の議論において用いられる。一般的には、
記憶ハイアラーキーはデータ処理システム内のデータ記
憶コンポーネントからなり、ハイアラーキーのレベルは
上は中央処理装置のキャッシュから下は直接アクセス記
憶装置に及ぶ。記憶ハイアラーキーの最下位レベルに記
憶されたデータにアクセスするためにはＩ／Ｏ動作が必
要である。
と、入出力（Ｉ／Ｏ）強度と、データ記憶技術との間の
関係はＩＢＭ・システムズ・ジャーナル（IBM Systems
Journal ）28 No.1 （1989）中のイー・アイ・コーエン
（E. I. Cohen ）らによる「記憶ハイアラーキー（Stor
age hierarchies ）」で議論されている。この論文で議
論されているような記憶ハイアラーキーの概念は、ここ
では先行技術の議論において用いられる。一般的には、
記憶ハイアラーキーはデータ処理システム内のデータ記
憶コンポーネントからなり、ハイアラーキーのレベルは
上は中央処理装置のキャッシュから下は直接アクセス記
憶装置に及ぶ。記憶ハイアラーキーの最下位レベルに記
憶されたデータにアクセスするためにはＩ／Ｏ動作が必
要である。
【０００４】スループットの入出力制限を軽減するため
に、初期のシステムではプロセッサシステム内部にある
高速記憶システムが開発され、ここではアドレス指定さ
れたワードを包括するワードのグループはプロセッサに
よって参照用に記憶つまり「キャッシュされ」、参照毎
にＩ／Ｏプロセッサを用いる必要はなかった。このキャ
ッシュ方式概念によりスループットは改善されたが、キ
ャッシュ機能を実現するために必要なプロセッサオーバ
ヘッドは犠牲となった。Ｉ／Ｏ集中アプリケーションの
性能を制約するＩ／Ｏの欠点を緩和するために多様な試
みがなされ、一方で、関連する命令プロセッサに対する
オーバヘッドのインパクトを低減する試みがなされてき
た。Ｉ／Ｏの欠点に対処する３つの方法には、固体ディ
スク、キャッシュディスク、およびファイルキャッシュ
の３つがある。
に、初期のシステムではプロセッサシステム内部にある
高速記憶システムが開発され、ここではアドレス指定さ
れたワードを包括するワードのグループはプロセッサに
よって参照用に記憶つまり「キャッシュされ」、参照毎
にＩ／Ｏプロセッサを用いる必要はなかった。このキャ
ッシュ方式概念によりスループットは改善されたが、キ
ャッシュ機能を実現するために必要なプロセッサオーバ
ヘッドは犠牲となった。Ｉ／Ｏ集中アプリケーションの
性能を制約するＩ／Ｏの欠点を緩和するために多様な試
みがなされ、一方で、関連する命令プロセッサに対する
オーバヘッドのインパクトを低減する試みがなされてき
た。Ｉ／Ｏの欠点に対処する３つの方法には、固体ディ
スク、キャッシュディスク、およびファイルキャッシュ
の３つがある。
【０００５】固体ディスク（ＳＳＤ）は、磁気ディスク
または他の大容量記憶装置に記憶されたデータが読出さ
れるかまたは書込まれる電気機械速度が相対的に遅いこ
とに対処するために開発された。ＳＳＤはダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）技術を用いて実現
される。ＤＲＡＭの論理編成は、ＳＳＤがエミュレート
している特定の磁気ディスクに対応する。これにより、
ソフトウェアアプリケーションが磁気ディスク上に記憶
されたファイルにアクセスするのと同じ態様でＳＳＤ上
に記憶されたファイルにアクセスすることが可能とな
る。ファイルとは関連したデータ記録を記録したもので
あると理解される。
または他の大容量記憶装置に記憶されたデータが読出さ
れるかまたは書込まれる電気機械速度が相対的に遅いこ
とに対処するために開発された。ＳＳＤはダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）技術を用いて実現
される。ＤＲＡＭの論理編成は、ＳＳＤがエミュレート
している特定の磁気ディスクに対応する。これにより、
ソフトウェアアプリケーションが磁気ディスク上に記憶
されたファイルにアクセスするのと同じ態様でＳＳＤ上
に記憶されたファイルにアクセスすることが可能とな
る。ファイルとは関連したデータ記録を記録したもので
あると理解される。
【０００６】ＳＳＤの磁気ディスクに対する主たる利点
は、磁気ディスクでは電気機械速度でデータの読出また
は書込が行なわれるのに対して、ＳＳＤでは電子速度で
行なわれることである。もしアプリケーションが磁気デ
ィスクではなくてＳＳＤに対してかなりの数のディスク
要求を行なう場合は、アプリケーションのスループット
は大幅に改善されるかもしれない。ＳＳＤには少なくと
も３つの問題点が存在する。第１に、ＳＳＤに対して要
求を行なうデータ経路長は磁気ディスクのデータ経路長
と同じままであること。第２は、ＳＳＤ記憶装置中の正
しい位置をアドレス指定することに関連するオーバヘッ
ドは、なお命令プロセッサまたは中央処理装置に割当て
られること。第３に、フォールトトレラントなＳＳＤ構
成はデータ保全のために２つの書込動作が必要であるこ
と。これら３つの問題点により、処理時間が増大しシス
テムスループットが減少する。
は、磁気ディスクでは電気機械速度でデータの読出また
は書込が行なわれるのに対して、ＳＳＤでは電子速度で
行なわれることである。もしアプリケーションが磁気デ
ィスクではなくてＳＳＤに対してかなりの数のディスク
要求を行なう場合は、アプリケーションのスループット
は大幅に改善されるかもしれない。ＳＳＤには少なくと
も３つの問題点が存在する。第１に、ＳＳＤに対して要
求を行なうデータ経路長は磁気ディスクのデータ経路長
と同じままであること。第２は、ＳＳＤ記憶装置中の正
しい位置をアドレス指定することに関連するオーバヘッ
ドは、なお命令プロセッサまたは中央処理装置に割当て
られること。第３に、フォールトトレラントなＳＳＤ構
成はデータ保全のために２つの書込動作が必要であるこ
と。これら３つの問題点により、処理時間が増大しシス
テムスループットが減少する。
【０００７】ＳＳＤはデータ記憶ハイアラーキーにおい
て磁気ディスクまたは他のアドレス指定可能な大容量記
憶装置と同じレベルにあるために、ＳＳＤに関連した第
１の欠点は解決されていない。参照地点から「ずれてい
る」と考えられ得る、所与のファイル中の特定の場所に
アクセスするためには、ファイルおよびずれは記憶ハイ
アラーキー中に位置しなければならない。そして、ファ
イルがその上に記憶されるＳＳＤ、ＳＳＤへのアクセス
を与えるディスクコントローラ、ディスクコントローラ
が結合される入出力チャネル、および入出力チャネルを
制御する入出力プロセッサが識別されなければならな
い。これらの処理はすべて命令プロセッサによって実行
される。命令プロセッサがこれらのタスクを実行してい
る間、他のプロセッサは待機しており、このため全体的
なデータ処理スループットレートは減少する。さらに、
ファイルデータへのアクセスを探しているアプリケーシ
ョンソフトウェアは、入出力要求がＩ／Ｏチャネルを介
してＩ／Ｏプロセッサへ、かつディスクコントローラを
介して所望のディスクへ到達し、アプリケーションソフ
トウェアへのデータ経路をバックアップして命令プロセ
ッサによって実行されるまで待機しなければならない。
て磁気ディスクまたは他のアドレス指定可能な大容量記
憶装置と同じレベルにあるために、ＳＳＤに関連した第
１の欠点は解決されていない。参照地点から「ずれてい
る」と考えられ得る、所与のファイル中の特定の場所に
アクセスするためには、ファイルおよびずれは記憶ハイ
アラーキー中に位置しなければならない。そして、ファ
イルがその上に記憶されるＳＳＤ、ＳＳＤへのアクセス
を与えるディスクコントローラ、ディスクコントローラ
が結合される入出力チャネル、および入出力チャネルを
制御する入出力プロセッサが識別されなければならな
い。これらの処理はすべて命令プロセッサによって実行
される。命令プロセッサがこれらのタスクを実行してい
る間、他のプロセッサは待機しており、このため全体的
なデータ処理スループットレートは減少する。さらに、
ファイルデータへのアクセスを探しているアプリケーシ
ョンソフトウェアは、入出力要求がＩ／Ｏチャネルを介
してＩ／Ｏプロセッサへ、かつディスクコントローラを
介して所望のディスクへ到達し、アプリケーションソフ
トウェアへのデータ経路をバックアップして命令プロセ
ッサによって実行されるまで待機しなければならない。
【０００８】ＳＳＤの第２の欠点は、物理ディスクアド
レスに対するファイルアドレスをマッピングし、ＳＳＤ
スペースの割当を管理するために命令プロセッサが必要
なことである。ファイル要求をマッピングしディスクス
ペースを管理している間、命令プロセッサは他のタスク
を実行することができないため、データ処理システムの
スループットレートが劣化する。もしフォールトトレラ
ント能力が必要ならば２つのＳＳＤが必要なため、ＳＳ
Ｄに関連した第３の欠点は解決されていない。ＳＳＤの
フォールトトレランスは、２つのＳＳＤを２つの異なる
データ経路を介してデータ処理システムに結合すること
を含む。バックアップＳＳＤは主ＳＳＤ上のデータを写
し、主ＳＳＤの故障時に使用することができる。バック
アップＳＳＤを主ＳＳＤと同期させておくために、命令
プロセッサはファイルの更新時に２つの書込動作、つま
り、主ＳＳＤを更新する第１の書込動作とバックアップ
ＳＳＤを更新する第２の書込動作とを実行しなければな
らない。このためデータ処理システムのオーバヘッドが
さらに増大され、システムスループットレートが悪くな
る。
レスに対するファイルアドレスをマッピングし、ＳＳＤ
スペースの割当を管理するために命令プロセッサが必要
なことである。ファイル要求をマッピングしディスクス
ペースを管理している間、命令プロセッサは他のタスク
を実行することができないため、データ処理システムの
スループットレートが劣化する。もしフォールトトレラ
ント能力が必要ならば２つのＳＳＤが必要なため、ＳＳ
Ｄに関連した第３の欠点は解決されていない。ＳＳＤの
フォールトトレランスは、２つのＳＳＤを２つの異なる
データ経路を介してデータ処理システムに結合すること
を含む。バックアップＳＳＤは主ＳＳＤ上のデータを写
し、主ＳＳＤの故障時に使用することができる。バック
アップＳＳＤを主ＳＳＤと同期させておくために、命令
プロセッサはファイルの更新時に２つの書込動作、つま
り、主ＳＳＤを更新する第１の書込動作とバックアップ
ＳＳＤを更新する第２の書込動作とを実行しなければな
らない。このためデータ処理システムのオーバヘッドが
さらに増大され、システムスループットレートが悪くな
る。
【０００９】本発明の拡張処理コンプレックスは命令プ
ロセッサの外側にあり、かつ命令プロセッサに密接に結
合されるため、ＳＳＤシステムに付随するシステムオー
バヘッドおよび動作の欠点が克服される。キャッシュデ
ィスクサブシステムはディスク上に記憶されたデータの
キャッシングについてのＩ／Ｏ欠点に対処するためにな
された発明である。本発明と同一譲受人に譲渡されたロ
バート・スウェンソン（Robert Swenson）に付与された
米国特許第4,394,733 号は、キャッシュディスクサブシ
ステムを開示している。キャッシュディスクサブシステ
ムは、磁気ディスクへ書込まれるかまたはそこから読出
されるべきデータワードの選択可能なグルーピングをバ
ッファするためにＤＲＡＭ記憶装置を用い、複数個の磁
気ディスクに関連したデータワードのグルーピングがキ
ャッシュされるようにデータ記憶ハイアラーキーのディ
スクコントローラレベルに位置する。
ロセッサの外側にあり、かつ命令プロセッサに密接に結
合されるため、ＳＳＤシステムに付随するシステムオー
バヘッドおよび動作の欠点が克服される。キャッシュデ
ィスクサブシステムはディスク上に記憶されたデータの
キャッシングについてのＩ／Ｏ欠点に対処するためにな
された発明である。本発明と同一譲受人に譲渡されたロ
バート・スウェンソン（Robert Swenson）に付与された
米国特許第4,394,733 号は、キャッシュディスクサブシ
ステムを開示している。キャッシュディスクサブシステ
ムは、磁気ディスクへ書込まれるかまたはそこから読出
されるべきデータワードの選択可能なグルーピングをバ
ッファするためにＤＲＡＭ記憶装置を用い、複数個の磁
気ディスクに関連したデータワードのグルーピングがキ
ャッシュされるようにデータ記憶ハイアラーキーのディ
スクコントローラレベルに位置する。
【００１０】キャッシュディスクサブシステムの主たる
利点は、キャッシュされるディスクの部分をアドレス指
定するＩ／Ｏ要求は、ディスクの電気機械速度ではなく
て電子速度で処理されることができる。この利点は重要
であるが、データ記憶ハイアラーキーにおけるキャッシ
ュディスクサブシステムの位置はＩ／Ｏ要求の流れを制
限する。キャッシュディスクサブシステムによって得ら
れたＩ／Ｏの性能は、データ経路長と限られたキャッシ
ュ記憶スペースを手に入れようとする多数のファイルと
によって限定される。ディスク記憶装置のキャッシュ動
作はデータ記憶ハイアラーキーのディスクコントローラ
レベルで発生するため、オペレーティングシステムはＳ
ＳＤについて説明したのと同じ態様で適当なデータ経路
を決定しなければならない。上述のように、長々とした
データ経路はシステム全体のスループットを減少させ
る。
利点は、キャッシュされるディスクの部分をアドレス指
定するＩ／Ｏ要求は、ディスクの電気機械速度ではなく
て電子速度で処理されることができる。この利点は重要
であるが、データ記憶ハイアラーキーにおけるキャッシ
ュディスクサブシステムの位置はＩ／Ｏ要求の流れを制
限する。キャッシュディスクサブシステムによって得ら
れたＩ／Ｏの性能は、データ経路長と限られたキャッシ
ュ記憶スペースを手に入れようとする多数のファイルと
によって限定される。ディスク記憶装置のキャッシュ動
作はデータ記憶ハイアラーキーのディスクコントローラ
レベルで発生するため、オペレーティングシステムはＳ
ＳＤについて説明したのと同じ態様で適当なデータ経路
を決定しなければならない。上述のように、長々とした
データ経路はシステム全体のスループットを減少させ
る。
【００１１】多数のファイルがキャッシュディスクサブ
システムのキャッシュスペースを手に入れようとしてい
る場合、Ｉ／Ｏの性能利得は過剰なオーバヘッド処理に
よって厳しく制限されるかもしれない。もし２つ以上の
ファイルのＩ／Ｏ要求速度が早く、共通のディスクコン
トローラ下で同一のまたは異なるディスクに記憶される
とすれば、キャッシュディスクサブシステムによって実
行されるかなりの量の処理はオーバヘッドであるかもし
れない。このオーバヘッドは、大半のまたはすべてのキ
ャッシュ記憶装置が使用されており、かつキャッシュデ
ィスクサブシステムのミスの発生率が高い場合に引起こ
される。ミスとは、現在キャッシュ記憶装置に存在しな
いディスクの部分を参照するＩ／Ｏ要求と定義される。
ミスが発生すると、キャッシュディスクサブシステムは
一番最近のＩ／Ｏ要求を割当てるようにキャッシュ記憶
装置のあるセグメントを選択しなければならず（選択さ
れたセグメントは現時点では異なるディスクの異なる部
分を保持しているかもしれない）、かつディスクの参照
された部分を読出し、その読出したものをキャッシュセ
グメントに記憶しなければならない。Ｉ／Ｏ要求の大半
についてこの処理が必要な場合は、キャッシュディスク
記憶装置の利点はオーバヘッド処理によって失われる。
システムのキャッシュスペースを手に入れようとしてい
る場合、Ｉ／Ｏの性能利得は過剰なオーバヘッド処理に
よって厳しく制限されるかもしれない。もし２つ以上の
ファイルのＩ／Ｏ要求速度が早く、共通のディスクコン
トローラ下で同一のまたは異なるディスクに記憶される
とすれば、キャッシュディスクサブシステムによって実
行されるかなりの量の処理はオーバヘッドであるかもし
れない。このオーバヘッドは、大半のまたはすべてのキ
ャッシュ記憶装置が使用されており、かつキャッシュデ
ィスクサブシステムのミスの発生率が高い場合に引起こ
される。ミスとは、現在キャッシュ記憶装置に存在しな
いディスクの部分を参照するＩ／Ｏ要求と定義される。
ミスが発生すると、キャッシュディスクサブシステムは
一番最近のＩ／Ｏ要求を割当てるようにキャッシュ記憶
装置のあるセグメントを選択しなければならず（選択さ
れたセグメントは現時点では異なるディスクの異なる部
分を保持しているかもしれない）、かつディスクの参照
された部分を読出し、その読出したものをキャッシュセ
グメントに記憶しなければならない。Ｉ／Ｏ要求の大半
についてこの処理が必要な場合は、キャッシュディスク
記憶装置の利点はオーバヘッド処理によって失われる。
【００１２】上述の問題に対処する一方法としては、高
いアクセス速度を有するファイルを異なる記憶装置コン
トローラの下で別個のディスクに記憶することによって
これらのファイルを分離することである。この解決法は
２つの点で費用がかかる。第１に、物理的にファイルを
分離し、オペレーティングシステムが正しい構成情報を
持つにはマンパワーが必要である。ファイルの位置がい
つＩ／Ｏ速度を妨害するかを検出し、その後、必要に応
じてファイルを再分配するために継続的にモニタが行な
われなければならない。第２に、ファイルを物理的に分
離するためには別のディスク、ディスクコントローラ、
およびキャッシュディスクサブシステムが必要なため、
ハードウェアのコストが莫大なものになる。
いアクセス速度を有するファイルを異なる記憶装置コン
トローラの下で別個のディスクに記憶することによって
これらのファイルを分離することである。この解決法は
２つの点で費用がかかる。第１に、物理的にファイルを
分離し、オペレーティングシステムが正しい構成情報を
持つにはマンパワーが必要である。ファイルの位置がい
つＩ／Ｏ速度を妨害するかを検出し、その後、必要に応
じてファイルを再分配するために継続的にモニタが行な
われなければならない。第２に、ファイルを物理的に分
離するためには別のディスク、ディスクコントローラ、
およびキャッシュディスクサブシステムが必要なため、
ハードウェアのコストが莫大なものになる。
【００１３】Ｉ／Ｏの欠点を緩和する第３の対策は、フ
ァイルキャッシュ方式である。ファイルキャッシュ方式
は、ファイルデータがデータ処理システムの主ＤＲＡＭ
記憶装置中でバッファされ、かつファイル管理ソフトウ
ェアがファイルバッファについての主記憶装置の割当を
管理するという点で、キャッシュディスクサブシステム
とは異なる。以下の文献においてファイルキャッシュ方
式に関する３つの異なるアプローチが議論されている。
（１）「分散型ファイルシステムにおけるスケールおよ
び性能（Scale and Performance in a Distributed Fil
e System）」ジョン・ハワードら（John Howard et a
l.）著、コンピュータシステムに関するＡＣＭ会報（AC
M Transactions on Computer Systems）、6 、No.1、
（1988）、51−81、（２）「スプライトネットワークフ
ァイルシステムのキャッシュ方式（Caching in the Spr
ite Network File System ）」マイケル・ネルソンら
（Michael Nelson et al. ）、コンピュータシステムに
関するＡＣＭ会報、6 、No.1、（1988）、134 −154 、
（３）「パラレルＩ／Ｏネットワーク・ファイルサーバ
・アーキテクチャ（Parallel I/O Network File Server
Architechture）」米国特許第5,163,131 号、発明者エ
ドワード・ロウら（Edward Row et al. ）。
ァイルキャッシュ方式である。ファイルキャッシュ方式
は、ファイルデータがデータ処理システムの主ＤＲＡＭ
記憶装置中でバッファされ、かつファイル管理ソフトウ
ェアがファイルバッファについての主記憶装置の割当を
管理するという点で、キャッシュディスクサブシステム
とは異なる。以下の文献においてファイルキャッシュ方
式に関する３つの異なるアプローチが議論されている。
（１）「分散型ファイルシステムにおけるスケールおよ
び性能（Scale and Performance in a Distributed Fil
e System）」ジョン・ハワードら（John Howard et a
l.）著、コンピュータシステムに関するＡＣＭ会報（AC
M Transactions on Computer Systems）、6 、No.1、
（1988）、51−81、（２）「スプライトネットワークフ
ァイルシステムのキャッシュ方式（Caching in the Spr
ite Network File System ）」マイケル・ネルソンら
（Michael Nelson et al. ）、コンピュータシステムに
関するＡＣＭ会報、6 、No.1、（1988）、134 −154 、
（３）「パラレルＩ／Ｏネットワーク・ファイルサーバ
・アーキテクチャ（Parallel I/O Network File Server
Architechture）」米国特許第5,163,131 号、発明者エ
ドワード・ロウら（Edward Row et al. ）。
【００１４】「分散型ファイルシステムにおけるスケー
ルおよび性能」に記載されているファイルキャッシング
は、ワークステーションのネットワークに分散されるフ
ァイルに関する。各ワークステーションは、ワークステ
ーションが管理する各ファイルへのアクセスを与えるた
めにサーバソフトウェアを含む。選択されたファイルへ
のアクセスを探しているワークステーション上のファイ
ルキャッシュソフトウェアは、ファイルへのアクセスを
制御するサーバを位置づけし、サーバソフトウェアから
ファイルデータを要求する。ファイルキャッシュソフト
ウェアは、クライエントのワークステーションのローカ
ルディスク記憶装置上でソフトウェアが受信するファイ
ルデータを記憶する。反対に、「スプライトネットワー
クファイルシステムにおけるキャッシング」に記載され
るファイルキャッシュシステムは、ファイルデータをク
ライエントのワークステーションの主メモリにキャッシ
ュする。各アプローチに関する欠点は容易に明らかとな
る。
ルおよび性能」に記載されているファイルキャッシング
は、ワークステーションのネットワークに分散されるフ
ァイルに関する。各ワークステーションは、ワークステ
ーションが管理する各ファイルへのアクセスを与えるた
めにサーバソフトウェアを含む。選択されたファイルへ
のアクセスを探しているワークステーション上のファイ
ルキャッシュソフトウェアは、ファイルへのアクセスを
制御するサーバを位置づけし、サーバソフトウェアから
ファイルデータを要求する。ファイルキャッシュソフト
ウェアは、クライエントのワークステーションのローカ
ルディスク記憶装置上でソフトウェアが受信するファイ
ルデータを記憶する。反対に、「スプライトネットワー
クファイルシステムにおけるキャッシング」に記載され
るファイルキャッシュシステムは、ファイルデータをク
ライエントのワークステーションの主メモリにキャッシ
ュする。各アプローチに関する欠点は容易に明らかとな
る。
【００１５】ハワードらのファイルキャッシングに対す
るアプローチを用いると、「キャッシュされた」ファイ
ルデータは、クライエントのワークステーションによっ
て制御されるディスク上に記憶される。つまり、ファイ
ルデータがアクセスされる速度はローカルディスクのア
クセス速度になお依存するということである。さらに、
局所的にキャッシュされたファイルのいかなる更新も、
別のクライエントがファイルにアクセスできるようにな
る前にサーバのバージョンに書込まれなければならな
い。
るアプローチを用いると、「キャッシュされた」ファイ
ルデータは、クライエントのワークステーションによっ
て制御されるディスク上に記憶される。つまり、ファイ
ルデータがアクセスされる速度はローカルディスクのア
クセス速度になお依存するということである。さらに、
局所的にキャッシュされたファイルのいかなる更新も、
別のクライエントがファイルにアクセスできるようにな
る前にサーバのバージョンに書込まれなければならな
い。
【００１６】ハワードらのアプローチは主メモリアクセ
ス速度でファイルデータへアクセスできるが、このアプ
ローチはなお、ファイルのサーバのバージョンをクライ
エントのキャッシュされたバージョンに合わせておくと
いうオーバヘッドの欠点をなお被る。さらに、クライエ
ントワークステーション上の主メモリの故障時には、フ
ァイルデータが失われることもある。特に、キャッシュ
されたファイルが更新され、クランエントのワークステ
ーションが更新がサーバに送られる前に故障した場合
は、ファイル更新は失われ得る。したがって、動作が完
了することができるようになる前に、クライエントのワ
ークステーション上で発生するファイル更新にファイル
データの整合性を与えるためには、ファイル更新はサー
バワークステーションに伝送され、そのディスク上に記
憶されなければならない。
ス速度でファイルデータへアクセスできるが、このアプ
ローチはなお、ファイルのサーバのバージョンをクライ
エントのキャッシュされたバージョンに合わせておくと
いうオーバヘッドの欠点をなお被る。さらに、クライエ
ントワークステーション上の主メモリの故障時には、フ
ァイルデータが失われることもある。特に、キャッシュ
されたファイルが更新され、クランエントのワークステ
ーションが更新がサーバに送られる前に故障した場合
は、ファイル更新は失われ得る。したがって、動作が完
了することができるようになる前に、クライエントのワ
ークステーション上で発生するファイル更新にファイル
データの整合性を与えるためには、ファイル更新はサー
バワークステーションに伝送され、そのディスク上に記
憶されなければならない。
【００１７】米国特許第5,163,131 号はまた、ネットワ
ーク化されたワークステーション環境に適用可能なファ
イルキャッシュアーキテクチャを議論している。この特
許では、ファイルデータはサーバワークステーションの
主メモリ中でキャッシュされる。ネットワーク上の他の
ワークステーションについては、サーバ上でキャッシュ
されたファイルデータにアクセスするためには、ファイ
ルデータの転送用にネットワーク通信が開始されなけれ
ばならない。このため、ネットワーク上のトラヒックの
量およびネットワーク帯域幅によってファイルキャッシ
ングの利点が制限される。
ーク化されたワークステーション環境に適用可能なファ
イルキャッシュアーキテクチャを議論している。この特
許では、ファイルデータはサーバワークステーションの
主メモリ中でキャッシュされる。ネットワーク上の他の
ワークステーションについては、サーバ上でキャッシュ
されたファイルデータにアクセスするためには、ファイ
ルデータの転送用にネットワーク通信が開始されなけれ
ばならない。このため、ネットワーク上のトラヒックの
量およびネットワーク帯域幅によってファイルキャッシ
ングの利点が制限される。
【００１８】ファイルキャッシングスキームの現在の状
況には、ディスク上のファイルデータの記憶の安全性
と、主メモリに記憶されたファイルデータを記憶するこ
とによるアクセス速度の増大との間のトレードオフが含
まれる。代替的に、ファイルデータは記憶ハイアラーキ
ー中でディスクにより近い電子メモリに記憶されること
もできるが、アクセス速度は電子メモリまでのアプリケ
ーションからのデータ経路長によって制約される。した
がって、ディスク記憶装置に匹敵するデータの安全性を
なお維持しながら、ファイルキャッシュが高速のＩ／Ｏ
速度を与えることが望ましい。
況には、ディスク上のファイルデータの記憶の安全性
と、主メモリに記憶されたファイルデータを記憶するこ
とによるアクセス速度の増大との間のトレードオフが含
まれる。代替的に、ファイルデータは記憶ハイアラーキ
ー中でディスクにより近い電子メモリに記憶されること
もできるが、アクセス速度は電子メモリまでのアプリケ
ーションからのデータ経路長によって制約される。した
がって、ディスク記憶装置に匹敵するデータの安全性を
なお維持しながら、ファイルキャッシュが高速のＩ／Ｏ
速度を与えることが望ましい。
【００１９】本発明の拡張処理コンプレックスは、ファ
イルキャッシングの制御および操作の大半を、ホスト処
理システムの外部だが、同時に、通常のＩ／Ｏシステム
から独立した専用の高速通信媒体を介してホスト処理シ
ステムに密接に結合されるように設けることによって、
先行技術のシステムの命令プロセッサオーバヘッドに対
処するものである。先に指摘したように、高い信頼度が
要求される先行技術のキャッシングシステムでは、命令
プロセッサ内部での冗長な処理か、または冗長なＩ／Ｏ
配列が必ず要求される。本発明の拡張処理コンプレック
スは、キャッシュメモリに不揮発性記憶装置を使用し、
かつ冗長キャッシュ管理回路とともに冗長パワークロッ
キング能力を与えて、拡張処理コンプレックス内部の個
々のエレメントのどれが故障してもこの動作を妨げず、
正確なデータファイルが維持されるようにキャッシュを
並列に管理することによって、ファイルキャッシングシ
ステムの信頼度を大幅に向上する。
イルキャッシングの制御および操作の大半を、ホスト処
理システムの外部だが、同時に、通常のＩ／Ｏシステム
から独立した専用の高速通信媒体を介してホスト処理シ
ステムに密接に結合されるように設けることによって、
先行技術のシステムの命令プロセッサオーバヘッドに対
処するものである。先に指摘したように、高い信頼度が
要求される先行技術のキャッシングシステムでは、命令
プロセッサ内部での冗長な処理か、または冗長なＩ／Ｏ
配列が必ず要求される。本発明の拡張処理コンプレック
スは、キャッシュメモリに不揮発性記憶装置を使用し、
かつ冗長キャッシュ管理回路とともに冗長パワークロッ
キング能力を与えて、拡張処理コンプレックス内部の個
々のエレメントのどれが故障してもこの動作を妨げず、
正確なデータファイルが維持されるようにキャッシュを
並列に管理することによって、ファイルキャッシングシ
ステムの信頼度を大幅に向上する。
【００２０】
【発明の概要】本発明の目的は、ファイルデータがホス
ト処理システムの主メモリ中に存在しない場合に、ファ
イルデータへのアクセスが行なわれる速度を増大するこ
とである。他の目的は、ホスト処理システムに対して不
揮発性である記憶装置中のファイルデータをキャッシュ
することである。本発明のさらに他の目的は、関連した
ホスト処理システムによって命令されるようにデータフ
ァイルのキャッシングを管理するための拡張処理コンプ
レックスを提供することである。
ト処理システムの主メモリ中に存在しない場合に、ファ
イルデータへのアクセスが行なわれる速度を増大するこ
とである。他の目的は、ホスト処理システムに対して不
揮発性である記憶装置中のファイルデータをキャッシュ
することである。本発明のさらに他の目的は、関連した
ホスト処理システムによって命令されるようにデータフ
ァイルのキャッシングを管理するための拡張処理コンプ
レックスを提供することである。
【００２１】本発明のさらに他の目的は、専用の高速伝
送システムによってホスト処理システムを介して密接に
結合される拡張処理コンプレックスを提供することであ
る。本発明のさらに他の目的は、関連したホスト処理シ
ステムの外部にあるフォールトおよびフェールトレラン
トな拡張処理コンプレックスを提供することである。本
発明のさらに他の目的は、改良された拡張処理コンプレ
ックスを提供することであり、冗長な不揮発性記憶装置
を使用してファイルキャッシュを管理し、各ファイルキ
ャッシュ動作の同一のコピーを与える。
送システムによってホスト処理システムを介して密接に
結合される拡張処理コンプレックスを提供することであ
る。本発明のさらに他の目的は、関連したホスト処理シ
ステムの外部にあるフォールトおよびフェールトレラン
トな拡張処理コンプレックスを提供することである。本
発明のさらに他の目的は、改良された拡張処理コンプレ
ックスを提供することであり、冗長な不揮発性記憶装置
を使用してファイルキャッシュを管理し、各ファイルキ
ャッシュ動作の同一のコピーを与える。
【００２２】本発明のさらに他の目的は、別個のパワー
ドメインを使用する、フォールトおよびフェールトレラ
ントな拡張処理コンプレックスまたはアウトボードファ
イルキャッシングを提供することである。本発明のさら
に他の目的は、同期され、かつ独立した電源から電力を
個々に与えられる複数の独立したクロックソースを用い
る、改良された拡張処理コンプレックスを提供すること
である。本発明のさらに他の目的は、冗長処理経路およ
び冗長伝送経路を用いてファイルキャッシュ操作を並列
に実行し、冗長不揮発性ファイルキャッシュメモリシス
テムの関連した部分に記憶する、拡張処理コンプレック
スを提供することである。
ドメインを使用する、フォールトおよびフェールトレラ
ントな拡張処理コンプレックスまたはアウトボードファ
イルキャッシングを提供することである。本発明のさら
に他の目的は、同期され、かつ独立した電源から電力を
個々に与えられる複数の独立したクロックソースを用い
る、改良された拡張処理コンプレックスを提供すること
である。本発明のさらに他の目的は、冗長処理経路およ
び冗長伝送経路を用いてファイルキャッシュ操作を並列
に実行し、冗長不揮発性ファイルキャッシュメモリシス
テムの関連した部分に記憶する、拡張処理コンプレック
スを提供することである。
【００２３】本発明のさらに他の目的は、コマンドおよ
びファイルデータの伝送が処理システムに密接に結合さ
れるように、関連したホスト処理システムに光ファイバ
リンクで結合される、拡張処理コンプレックスを提供す
ることである。本発明のさらに他の目的は、１つ以上の
関連ホスト処理システムから受信したコマンドによって
駆動される関連したマイクロシーケンサの制御下で、フ
ァイルを冗長不揮発性メモリシステムへ、かつそこか
ら、経路指定することができる、拡張処理コンプレック
ス内部のＨＵＢおよびストリートアーキテクチャを提供
することである。
びファイルデータの伝送が処理システムに密接に結合さ
れるように、関連したホスト処理システムに光ファイバ
リンクで結合される、拡張処理コンプレックスを提供す
ることである。本発明のさらに他の目的は、１つ以上の
関連ホスト処理システムから受信したコマンドによって
駆動される関連したマイクロシーケンサの制御下で、フ
ァイルを冗長不揮発性メモリシステムへ、かつそこか
ら、経路指定することができる、拡張処理コンプレック
ス内部のＨＵＢおよびストリートアーキテクチャを提供
することである。
【００２４】本発明のさらに他の目的は、ファイルデー
タをキャッシュ記憶装置からファイルデータが存在する
記憶装置へとライトバック、つまりデステージするのに
必要な処理を最小にすることである。さらに他の目的
は、共有キャッシュ記憶装置中の複数個のホスト処理シ
ステムからファイルデータをキャッシュすることであ
る。さらに他の目的は、複数個のホスト処理システム間
で共有されるファイルデータをキャッシュすることであ
る。
タをキャッシュ記憶装置からファイルデータが存在する
記憶装置へとライトバック、つまりデステージするのに
必要な処理を最小にすることである。さらに他の目的
は、共有キャッシュ記憶装置中の複数個のホスト処理シ
ステムからファイルデータをキャッシュすることであ
る。さらに他の目的は、複数個のホスト処理システム間
で共有されるファイルデータをキャッシュすることであ
る。
【００２５】本発明に従えば、上述した目的および利点
ならびに他の目的および利点は、アウトボード（outboa
rd）ファイルキャッシュをホストファイルデータ処理シ
ステムに結合することによって達成される。ホストは、
論理ファイル識別子および論理オフセットを含むファイ
ルアクセスコマンドを発行する。アウトボードファイル
キャッシュは、ファイルディスクリプタテーブルおよび
キャッシュされたファイルの電子ランダムアクセス記憶
装置のためのキャッシュメモリを含む。ファイルディス
クリプタテーブルは、キャッシュ記憶装置中のファイル
の一部の論理ファイル識別子とオフセットとを記憶す
る。キャッシュ検出論理はファイルディスクリプタテー
ブルとインタフェースされ、ホストからファイルアクセ
スコマンドを受信する。ファイルディスクリプタテーブ
ルは、ファイルアクセスコマンドによって参照されたフ
ァイルの部分がキャッシュメモリ中に存在するかどうか
を判別するために使用される。キャッシュアクセス制御
はキャッシュ検出論理に応答して、もしキャッシュアク
セスコマンド中で参照されたファイルの部分がキャッシ
ュメモリ中に存在すれば、所望のアクセスが与えられ
る。アウトボードファイルキャッシュは別個に電力を与
えられる記憶システムであるため、ホストの主メモリに
対して不揮発性である。参照されたデータがキャッシュ
記憶装置中に存在する場合は、ファイルアクセスコマン
ド中で参照されたファイルデータを物理記憶装置および
ファイルデータが記憶されるバッキングストアの物理ア
ドレスにマッピングするには、ホストもアウトボードフ
ァイルキャッシュも不要である。
ならびに他の目的および利点は、アウトボード（outboa
rd）ファイルキャッシュをホストファイルデータ処理シ
ステムに結合することによって達成される。ホストは、
論理ファイル識別子および論理オフセットを含むファイ
ルアクセスコマンドを発行する。アウトボードファイル
キャッシュは、ファイルディスクリプタテーブルおよび
キャッシュされたファイルの電子ランダムアクセス記憶
装置のためのキャッシュメモリを含む。ファイルディス
クリプタテーブルは、キャッシュ記憶装置中のファイル
の一部の論理ファイル識別子とオフセットとを記憶す
る。キャッシュ検出論理はファイルディスクリプタテー
ブルとインタフェースされ、ホストからファイルアクセ
スコマンドを受信する。ファイルディスクリプタテーブ
ルは、ファイルアクセスコマンドによって参照されたフ
ァイルの部分がキャッシュメモリ中に存在するかどうか
を判別するために使用される。キャッシュアクセス制御
はキャッシュ検出論理に応答して、もしキャッシュアク
セスコマンド中で参照されたファイルの部分がキャッシ
ュメモリ中に存在すれば、所望のアクセスが与えられ
る。アウトボードファイルキャッシュは別個に電力を与
えられる記憶システムであるため、ホストの主メモリに
対して不揮発性である。参照されたデータがキャッシュ
記憶装置中に存在する場合は、ファイルアクセスコマン
ド中で参照されたファイルデータを物理記憶装置および
ファイルデータが記憶されるバッキングストアの物理ア
ドレスにマッピングするには、ホストもアウトボードフ
ァイルキャッシュも不要である。
【００２６】アウトボードファイルキャッシュ拡張処理
システムは、関連したホストファイルデータ処理システ
ムに密接に結合される。「密接に結合される」というの
は、ホストの入出力セクションからアウトボードファイ
ルキャッシュ拡張処理コンプレックスへと伸びるダイレ
クトな２地点間の伝送経路を意味する。ホストデータ処
理システムがそのメモリセクションのアドレス指定アー
キテクチャ中にアウトボードファイルキャッシュを直接
含んでいないという意味では直接的には結合されていな
いが、ホスト処理データシステムでは、キャッシュされ
るべきファイルデータ信号が適切にパケットにアセンブ
ルされ、そのファイル自体を参照してアドレス指定され
なければならない。データムーバ回路は、キャッシュさ
れるべきファイルデータ信号を伝送し、かつキャッシュ
され取出されたファイルデータ信号を読出すための制御
コマンドをフォーマット化し確立する。データムーバ回
路はまた、関連したデータリンクを介して信号を駆動し
かつ受信するように制御する。
システムは、関連したホストファイルデータ処理システ
ムに密接に結合される。「密接に結合される」というの
は、ホストの入出力セクションからアウトボードファイ
ルキャッシュ拡張処理コンプレックスへと伸びるダイレ
クトな２地点間の伝送経路を意味する。ホストデータ処
理システムがそのメモリセクションのアドレス指定アー
キテクチャ中にアウトボードファイルキャッシュを直接
含んでいないという意味では直接的には結合されていな
いが、ホスト処理データシステムでは、キャッシュされ
るべきファイルデータ信号が適切にパケットにアセンブ
ルされ、そのファイル自体を参照してアドレス指定され
なければならない。データムーバ回路は、キャッシュさ
れるべきファイルデータ信号を伝送し、かつキャッシュ
され取出されたファイルデータ信号を読出すための制御
コマンドをフォーマット化し確立する。データムーバ回
路はまた、関連したデータリンクを介して信号を駆動し
かつ受信するように制御する。
【００２７】光ファイバデータリンクは、アウトボード
ファイルキャッシュ拡張処理コンプレックスへ、かつそ
こからデータファイル信号およびコマンド信号を伝送す
るために使用される。本発明のアウトボードファイルキ
ャッシュ拡張処理コンプレックスは、２重のキャッシュ
されたファイル信号を記憶しかつ取出すために、冗長不
揮発性ファイルキャッシュ記憶装置を用いる。冗長不揮
発性ファイルキャッシュ記憶装置に結合されるファイル
キャッシュ記憶装置インタフェースは、ホストファイル
データ処理システムから受信した制御コマンドに従って
２重のキャッシュされたファイル信号のキャッシュ動作
および取出動作を制御する。インデックスプロセッサ手
段は、ファイルキャッシュ記憶装置インタフェース手段
に結合され、かつ双方向ＨＵＢおよびストリートバス構
造を介してファイルデータ信号およびコマンド信号の伝
送を制御するように動作する。ホストインタフェースア
ダプタ手段は、リンクを介してデータムーバ手段へ送ら
れるべき信号を確立し、かつデータムーバ手段からリン
クを介して受信した信号を拡張処理コンプレックスで使
用可能な信号レベルに変換するための制御回路を含む。
ホストインタフェースアダプタ手段は、第１のレベルの
選択を行ない、アウトボードファイルキャッシュ中に記
憶されたファイルデータ信号のキャッシュ動作および取
出動作を制御する。インデックスプロセッサ手段はファ
イルキャッシュ記憶装置インタフェース手段に結合さ
れ、かつ冗長不揮発性ファイルキャッシュ記憶手段へ
の、およびそこからのファイルデータ信号およびコマン
ド信号の伝送を制御する。
ファイルキャッシュ拡張処理コンプレックスへ、かつそ
こからデータファイル信号およびコマンド信号を伝送す
るために使用される。本発明のアウトボードファイルキ
ャッシュ拡張処理コンプレックスは、２重のキャッシュ
されたファイル信号を記憶しかつ取出すために、冗長不
揮発性ファイルキャッシュ記憶装置を用いる。冗長不揮
発性ファイルキャッシュ記憶装置に結合されるファイル
キャッシュ記憶装置インタフェースは、ホストファイル
データ処理システムから受信した制御コマンドに従って
２重のキャッシュされたファイル信号のキャッシュ動作
および取出動作を制御する。インデックスプロセッサ手
段は、ファイルキャッシュ記憶装置インタフェース手段
に結合され、かつ双方向ＨＵＢおよびストリートバス構
造を介してファイルデータ信号およびコマンド信号の伝
送を制御するように動作する。ホストインタフェースア
ダプタ手段は、リンクを介してデータムーバ手段へ送ら
れるべき信号を確立し、かつデータムーバ手段からリン
クを介して受信した信号を拡張処理コンプレックスで使
用可能な信号レベルに変換するための制御回路を含む。
ホストインタフェースアダプタ手段は、第１のレベルの
選択を行ない、アウトボードファイルキャッシュ中に記
憶されたファイルデータ信号のキャッシュ動作および取
出動作を制御する。インデックスプロセッサ手段はファ
イルキャッシュ記憶装置インタフェース手段に結合さ
れ、かつ冗長不揮発性ファイルキャッシュ記憶手段へ
の、およびそこからのファイルデータ信号およびコマン
ド信号の伝送を制御する。
【００２８】キャッシュされるべきファイルデータ信号
は、エラーに対する冗長性および弾力性を与えるため
に、冗長不揮発性ファイルキャッシュ装置の別個の部分
の２重ファイルに記憶される。制御およびアクセス回路
はすべて、完全なセットが冗長不揮発性ファイルキャッ
シュ記憶装置の各半分に適用できるように複製にされ
る。キャッシュされたファイル信号の冗長なコピーを与
えることにより、どの制御回路またはアクセス回路が故
障してもシステムの故障は発生せず、アクセスが維持さ
れている冗長不揮発性ファイルキャッシュ記憶装置の部
分から、キャッシュされたファイルデータ信号を回復す
るように対処する。
は、エラーに対する冗長性および弾力性を与えるため
に、冗長不揮発性ファイルキャッシュ装置の別個の部分
の２重ファイルに記憶される。制御およびアクセス回路
はすべて、完全なセットが冗長不揮発性ファイルキャッ
シュ記憶装置の各半分に適用できるように複製にされ
る。キャッシュされたファイル信号の冗長なコピーを与
えることにより、どの制御回路またはアクセス回路が故
障してもシステムの故障は発生せず、アクセスが維持さ
れている冗長不揮発性ファイルキャッシュ記憶装置の部
分から、キャッシュされたファイルデータ信号を回復す
るように対処する。
【００２９】拡張処理コンプレックスシステムの弾力性
の他の局面は、冗長不揮発性ファイルキャッシュ記憶装
置および２つの別個の独立した電力源から駆動される複
製制御回路によって確立される。もしシステムの一方の
半分に電力異常が発生しても、システムのバランスは他
方の独立したパワードメインソースによって機能を続け
る。冗長不揮発性ファイルキャッシュ記憶装置と冗長制
御およびアクセス回路ならびにパワードメインとを使用
することにより、冗長クロック信号分布システムを与え
ることもまた有利であるということが発見されている。
クロック分布システムの一方は冗長不揮発性ファイルキ
ャッシュ記憶装置および関連した制御回路の一部分をク
ロックし、一方、クロック分布システムの他方は冗長不
揮発性ファイルキャッシュ記憶装置ならびにそれに関連
した制御およびアクセス回路の他方部分をクロックす
る。冗長なファイルキャッシュを並列に進めるために、
冗長クロック分布システムはファイルデータ信号のキャ
ッシュが常に調和した状態にとどまるように互いに同期
する。
の他の局面は、冗長不揮発性ファイルキャッシュ記憶装
置および２つの別個の独立した電力源から駆動される複
製制御回路によって確立される。もしシステムの一方の
半分に電力異常が発生しても、システムのバランスは他
方の独立したパワードメインソースによって機能を続け
る。冗長不揮発性ファイルキャッシュ記憶装置と冗長制
御およびアクセス回路ならびにパワードメインとを使用
することにより、冗長クロック信号分布システムを与え
ることもまた有利であるということが発見されている。
クロック分布システムの一方は冗長不揮発性ファイルキ
ャッシュ記憶装置および関連した制御回路の一部分をク
ロックし、一方、クロック分布システムの他方は冗長不
揮発性ファイルキャッシュ記憶装置ならびにそれに関連
した制御およびアクセス回路の他方部分をクロックす
る。冗長なファイルキャッシュを並列に進めるために、
冗長クロック分布システムはファイルデータ信号のキャ
ッシュが常に調和した状態にとどまるように互いに同期
する。
【００３０】本発明はまた、複数ホストデータ処理シス
テムによるアウトボードファイルキャッシュ拡張処理コ
ンプレックスの使用を企図する。概して、各ホストがア
ウトボードファイルキャッシュ拡張処理コンプレックス
に結合された少なくとも２つの相互接続リンクおよび２
つのデータムーバ回路を持つことは有利であり、このた
め、いかなるデータムーバまたはリンクの故障によって
もキャッシュされたファイルデータ信号の利用可能性が
絶たれることはない。本発明の他の局面では、第１およ
び第２のホストがアウトボードファイルキャッシュに結
合される。アウトボードファイルキャッシュ拡張処理シ
ステム中のキャッシュメモリは、第１のホストのファイ
ルと第２のホストのファイルとの間で共有される。アウ
トボードファイルキャッシュは２重のキャッシュ検出論
理セクションを含む。キャッシュ検出論理セクションの
各々は第１のホストまたは第２のホストのどちらからの
ファイルアクセスコマンドも処理することができ、各セ
クションは他方のセクションと同時に動作する。アウト
ボードファイルキャッシュは第１のキャッシュアクセス
制御セクションと第２のキャッシュアクセス制御セクシ
ョンとを含む。第１のキャッシュアクセス制御セクショ
ンは第１のホストのためのキャッシュ記憶装置へアクセ
スを与えるためのものであり、かつ第２のキャッシュア
クセス制御セクションは第２のホストのためのキャッシ
ュ記憶装置へアクセスを与えるためのものである。
テムによるアウトボードファイルキャッシュ拡張処理コ
ンプレックスの使用を企図する。概して、各ホストがア
ウトボードファイルキャッシュ拡張処理コンプレックス
に結合された少なくとも２つの相互接続リンクおよび２
つのデータムーバ回路を持つことは有利であり、このた
め、いかなるデータムーバまたはリンクの故障によって
もキャッシュされたファイルデータ信号の利用可能性が
絶たれることはない。本発明の他の局面では、第１およ
び第２のホストがアウトボードファイルキャッシュに結
合される。アウトボードファイルキャッシュ拡張処理シ
ステム中のキャッシュメモリは、第１のホストのファイ
ルと第２のホストのファイルとの間で共有される。アウ
トボードファイルキャッシュは２重のキャッシュ検出論
理セクションを含む。キャッシュ検出論理セクションの
各々は第１のホストまたは第２のホストのどちらからの
ファイルアクセスコマンドも処理することができ、各セ
クションは他方のセクションと同時に動作する。アウト
ボードファイルキャッシュは第１のキャッシュアクセス
制御セクションと第２のキャッシュアクセス制御セクシ
ョンとを含む。第１のキャッシュアクセス制御セクショ
ンは第１のホストのためのキャッシュ記憶装置へアクセ
スを与えるためのものであり、かつ第２のキャッシュア
クセス制御セクションは第２のホストのためのキャッシ
ュ記憶装置へアクセスを与えるためのものである。
【００３１】本発明のさらに他の目的および利点は、添
付の図面および以下の好ましい実施例の詳細な説明から
当業者には容易に明らかとなるであろう。以下の説明で
は、本発明を実行するために企図されるベストモードを
示すことによって好ましい実施例が示される。もちろん
本発明には他の異なる実施例が可能であり、本発明の精
神および範囲を逸脱することなく様々な明白な点につい
て細部をいくつか修正することができる。したがって、
添付の図面および以下の好ましい実施例の詳細な説明は
本来例示的であるとみなされ、公告によって保護される
べきものは前掲の特許請求の範囲で規定される。
付の図面および以下の好ましい実施例の詳細な説明から
当業者には容易に明らかとなるであろう。以下の説明で
は、本発明を実行するために企図されるベストモードを
示すことによって好ましい実施例が示される。もちろん
本発明には他の異なる実施例が可能であり、本発明の精
神および範囲を逸脱することなく様々な明白な点につい
て細部をいくつか修正することができる。したがって、
添付の図面および以下の好ましい実施例の詳細な説明は
本来例示的であるとみなされ、公告によって保護される
べきものは前掲の特許請求の範囲で規定される。
【００３２】ホストデータ処理システムの外部にあるキ
ャッシュされたデータ信号のキャッシュおよび取出の制
御により、キャッシュされたファイル信号を確立し、維
持し、かつ使用するために必要な制御および処理の大半
が免除されたホストを介して、データ処理システム全体
のスループットが大幅に増大する。
ャッシュされたデータ信号のキャッシュおよび取出の制
御により、キャッシュされたファイル信号を確立し、維
持し、かつ使用するために必要な制御および処理の大半
が免除されたホストを介して、データ処理システム全体
のスループットが大幅に増大する。
【００３３】
Ａ．ホストデータ処理システム 図１は例示的なデータ処理システム、つまり「ホスト」
または「ホスト処理システム」を示し、本発明はこのシ
ステムとともに用いられる。示されるホスト１０アーキ
テクチャは、ユニシス・コーポレイション（Unisys Cor
poration）から購入可能な２２００／９００シリーズデ
ータ処理システムのものであり、メインフレームシステ
ムからワークステーションシステムに至る他の命令プロ
セッサ、入出力処理装置、および主メモリシステムは、
本発明で用いられるようにホストとして機能することが
できると理解されたい。
または「ホスト処理システム」を示し、本発明はこのシ
ステムとともに用いられる。示されるホスト１０アーキ
テクチャは、ユニシス・コーポレイション（Unisys Cor
poration）から購入可能な２２００／９００シリーズデ
ータ処理システムのものであり、メインフレームシステ
ムからワークステーションシステムに至る他の命令プロ
セッサ、入出力処理装置、および主メモリシステムは、
本発明で用いられるようにホストとして機能することが
できると理解されたい。
【００３４】命令プロセッサ（ＩＰ）１２は、システム
の基本命令実行ユニットである。この構成では、１２−
１ないし１２−８と符号を付けられた８つのＩＰが存在
し、システムは１つ以上の係るＩＰを含み得る。各ＩＰ
は、命令用のセクションとオペランド用のセクションと
を有する第１レベルのキャッシュ（図示せず）を含む。
ＩＰ１２は、メモリから命令を呼出し、メモリからデー
タを読出し、命令を実行し、その結果を記憶し、かつ一
般にはデータ操作を行なうように機能する。ＩＰ１２の
各々は、１３−１ないし１３−８とそれぞれ符号を付さ
れたケーブル１３を介して１４−１ないし１４−４とそ
れぞれ符号を付された記憶コントローラ（ＳＣ）１４へ
直接結合される。ＳＣ構成の動作は、本発明の譲受人に
譲渡され、本出願と同時係属中である、１９９１年９月
１９日出願の米国特許出願連続番号第07/762,276号の
「マルチレベルのキャッシュされた高性能マルチプロセ
ッサシステム用データコヒーレンシープロトコル（DATA
COHERENCY PROTOCOL FOR MULTILEVEL CACHED HIGH PER
FORMANCE MULTIPROCESSOR SYSTEM）」発明者ケンイチ・
ツチダ、トーマス・アデルマイヤ、グレン・アール・ク
レグネス、ゲイリー・ジェイ・ルーカス、ハイジ・ガッ
ク、およびフェリス・プライス（死亡）（Kenichi Tsuc
hiya, Thomas Adelmeyer, Glen R. Kregness, Gary J.
Lucas, Heidi Guck, and Ferris Price ）に記載され
る。この出願では、ＳＣはＳＣ間の通信、および関連し
たＭＳＵＳとＩＰとＩＯＣとの間の通信の制御を行なう
と考えればよい。２２００／９００データ処理システム
のある構成は、各々が２つの直接結合されたＩＰ１２を
有する４つのＳＣ１４を含む。各ＳＣ１４は１６−１な
いし１６−８と符号を付された関連した主記憶装置ユニ
ット（ＭＳＵ）１６へのアクセスを与える論理および相
互接続を提供する。ＭＳＵはホスト１０の高速主ランダ
ムアクセスメモリを含む。各ＳＣ１４は、２つの関連し
た直接結合されたＭＳＵ１６、２つの関連した直接結合
されたＩＰ１２、および２つの関連した直接結合された
ＩＯＣ３２へのアクセスをコントロールする。１８−１
ないし１８−８と符号を付されたケーブル１８はＭＳＵ
をそれぞれのＳＣ１４へ結合する。
の基本命令実行ユニットである。この構成では、１２−
１ないし１２−８と符号を付けられた８つのＩＰが存在
し、システムは１つ以上の係るＩＰを含み得る。各ＩＰ
は、命令用のセクションとオペランド用のセクションと
を有する第１レベルのキャッシュ（図示せず）を含む。
ＩＰ１２は、メモリから命令を呼出し、メモリからデー
タを読出し、命令を実行し、その結果を記憶し、かつ一
般にはデータ操作を行なうように機能する。ＩＰ１２の
各々は、１３−１ないし１３−８とそれぞれ符号を付さ
れたケーブル１３を介して１４−１ないし１４−４とそ
れぞれ符号を付された記憶コントローラ（ＳＣ）１４へ
直接結合される。ＳＣ構成の動作は、本発明の譲受人に
譲渡され、本出願と同時係属中である、１９９１年９月
１９日出願の米国特許出願連続番号第07/762,276号の
「マルチレベルのキャッシュされた高性能マルチプロセ
ッサシステム用データコヒーレンシープロトコル（DATA
COHERENCY PROTOCOL FOR MULTILEVEL CACHED HIGH PER
FORMANCE MULTIPROCESSOR SYSTEM）」発明者ケンイチ・
ツチダ、トーマス・アデルマイヤ、グレン・アール・ク
レグネス、ゲイリー・ジェイ・ルーカス、ハイジ・ガッ
ク、およびフェリス・プライス（死亡）（Kenichi Tsuc
hiya, Thomas Adelmeyer, Glen R. Kregness, Gary J.
Lucas, Heidi Guck, and Ferris Price ）に記載され
る。この出願では、ＳＣはＳＣ間の通信、および関連し
たＭＳＵＳとＩＰとＩＯＣとの間の通信の制御を行なう
と考えればよい。２２００／９００データ処理システム
のある構成は、各々が２つの直接結合されたＩＰ１２を
有する４つのＳＣ１４を含む。各ＳＣ１４は１６−１な
いし１６−８と符号を付された関連した主記憶装置ユニ
ット（ＭＳＵ）１６へのアクセスを与える論理および相
互接続を提供する。ＭＳＵはホスト１０の高速主ランダ
ムアクセスメモリを含む。各ＳＣ１４は、２つの関連し
た直接結合されたＭＳＵ１６、２つの関連した直接結合
されたＩＰ１２、および２つの関連した直接結合された
ＩＯＣ３２へのアクセスをコントロールする。１８−１
ないし１８−８と符号を付されたケーブル１８はＭＳＵ
をそれぞれのＳＣ１４へ結合する。
【００３５】ＳＣ１４は、すべてのＩＰ１２を緊密に結
合されたシステム中で結び付ける相互接続論理を含む。
ＳＣ１はケーブル２０を介してＳＣ２に結合され、ＳＣ
１はケーブル２２を介してＳＣ３に結合され、ＳＣ１は
ケーブル２４を介してＳＣ４に結合され、ＳＣ２はケー
ブル２６を介してＳＣ３に結合され、ＳＣ２はケーブル
２８を介してＳＣ４に結合され、かつＳＣ３はケーブル
３０を介してＳＣ４に結合される。各ＩＰ１２はＳＣを
介してホスト１０の各ＭＳＵ１６にアドレス指定でき
る。たとえば、ＳＣの相互接続により、ＩＰ６がＭＳＵ
８のアドレス指定可能なメモリへのアクセスを持つこと
ができる。ＩＰ６で発生するメモリ要求は、まず１４−
３と符号を付されたＳＣ３へ送られ、ＳＣ３はメモリ要
求を１４−４と符号を付されたＳＣ４へ送り、ＳＣ４は
アドレス指定可能なメモリの部分へアクセスし、かつ所
望によりＳＣ４ １４−４はＳＣ３ １４−３へデータ
を戻し、ＳＣ３ １４−３はこれによりデータをＩＰ６
へ送る。
合されたシステム中で結び付ける相互接続論理を含む。
ＳＣ１はケーブル２０を介してＳＣ２に結合され、ＳＣ
１はケーブル２２を介してＳＣ３に結合され、ＳＣ１は
ケーブル２４を介してＳＣ４に結合され、ＳＣ２はケー
ブル２６を介してＳＣ３に結合され、ＳＣ２はケーブル
２８を介してＳＣ４に結合され、かつＳＣ３はケーブル
３０を介してＳＣ４に結合される。各ＩＰ１２はＳＣを
介してホスト１０の各ＭＳＵ１６にアドレス指定でき
る。たとえば、ＳＣの相互接続により、ＩＰ６がＭＳＵ
８のアドレス指定可能なメモリへのアクセスを持つこと
ができる。ＩＰ６で発生するメモリ要求は、まず１４−
３と符号を付されたＳＣ３へ送られ、ＳＣ３はメモリ要
求を１４−４と符号を付されたＳＣ４へ送り、ＳＣ４は
アドレス指定可能なメモリの部分へアクセスし、かつ所
望によりＳＣ４ １４−４はＳＣ３ １４−３へデータ
を戻し、ＳＣ３ １４−３はこれによりデータをＩＰ６
へ送る。
【００３６】各ＳＣ１４はまた、３２−１ないし３２−
８と符号を付された２つの入出力コンプレックス（ＩＯ
Ｃ）３２のためにインタフェースを与える。３４−１な
いし３４−８と符号を付されたケーブル３４は、ＩＯＣ
３２の各々をそれぞれのＳＣ１４に結合する。ＩＯＣ３
２の各々は複数の入出力プロセッサ（ＩＯＰ、図示せ
ず）を含んでもよい。ＩＯＰは周辺装置へ書込むために
ＭＳＵ１６からデータを読出し、かつＭＳＵ１６へ書込
むために周辺装置からデータを読出す。周辺装置は、プ
リンタ、テープドライブ、ディスクドライブ、ネットワ
ーク通信プロセッサ等を含み得る。
８と符号を付された２つの入出力コンプレックス（ＩＯ
Ｃ）３２のためにインタフェースを与える。３４−１な
いし３４−８と符号を付されたケーブル３４は、ＩＯＣ
３２の各々をそれぞれのＳＣ１４に結合する。ＩＯＣ３
２の各々は複数の入出力プロセッサ（ＩＯＰ、図示せ
ず）を含んでもよい。ＩＯＰは周辺装置へ書込むために
ＭＳＵ１６からデータを読出し、かつＭＳＵ１６へ書込
むために周辺装置からデータを読出す。周辺装置は、プ
リンタ、テープドライブ、ディスクドライブ、ネットワ
ーク通信プロセッサ等を含み得る。
【００３７】２２００シリーズデータ処理アーキテクチ
ャは、ホスト１０が１つ以上の独立した動作環境に論理
的に区分されることを可能にする。各独立した動作環境
はパーティションと称される。１つのパーティションは
それ自身のオペレーティングシステムソフトウェアを有
し、このソフトウェアはパーティション内の資源の割当
を管理する。パーティションは独自のオペレーティング
システムを持っているため、これはまたホストと称すこ
ともできる。たとえば、ホスト１０を用いると、４つの
ホストに区分することができ、第１のホストはＳＣ１に
伴う資源を有し、第２のホストはＳＣ２に伴う資源を有
し、第３のホストはＳＣ３に伴う資源を有し、かつ第４
のホストはＳＣ４に伴う資源を有する。
ャは、ホスト１０が１つ以上の独立した動作環境に論理
的に区分されることを可能にする。各独立した動作環境
はパーティションと称される。１つのパーティションは
それ自身のオペレーティングシステムソフトウェアを有
し、このソフトウェアはパーティション内の資源の割当
を管理する。パーティションは独自のオペレーティング
システムを持っているため、これはまたホストと称すこ
ともできる。たとえば、ホスト１０を用いると、４つの
ホストに区分することができ、第１のホストはＳＣ１に
伴う資源を有し、第２のホストはＳＣ２に伴う資源を有
し、第３のホストはＳＣ３に伴う資源を有し、かつ第４
のホストはＳＣ４に伴う資源を有する。
【００３８】図２は例示的ホストの入出力コンプレック
ス３２のアーキテクチャを示す。入出力リモートアダプ
タ（ＩＲＡ）３６は非インテリジェントアダプタであ
り、これはケーブル３４上の関連したＳＣ１４と、３８
−１ないし３８−１２と符号を付された関連したＩＯＰ
３８との間で入出力バス４０を介してデータおよびメッ
セージを転送する。ＩＲＡ３６は入出力バス４０上で利
用可能な１３の物理的ドロップアウトのうちの１つの物
理的ドロップアウトを占有し、入出力バス４０に接続さ
れるどのユニットよりも高い優先順位を有する。ＩＲＡ
３６はいかなる回転優先動作にも参加せず、入出力バス
に結合された他のユニットが回転優先モードで動作して
いるときでも通常の要求プロセスを介して入出力バス２
６へのアクセスを獲得することができる。
ス３２のアーキテクチャを示す。入出力リモートアダプ
タ（ＩＲＡ）３６は非インテリジェントアダプタであ
り、これはケーブル３４上の関連したＳＣ１４と、３８
−１ないし３８−１２と符号を付された関連したＩＯＰ
３８との間で入出力バス４０を介してデータおよびメッ
セージを転送する。ＩＲＡ３６は入出力バス４０上で利
用可能な１３の物理的ドロップアウトのうちの１つの物
理的ドロップアウトを占有し、入出力バス４０に接続さ
れるどのユニットよりも高い優先順位を有する。ＩＲＡ
３６はいかなる回転優先動作にも参加せず、入出力バス
に結合された他のユニットが回転優先モードで動作して
いるときでも通常の要求プロセスを介して入出力バス２
６へのアクセスを獲得することができる。
【００３９】入出力バス４０は、取付けられたユニット
間でデータを転送するための通信経路およびプロトコル
を与える。入出力バス４０は１２の入出力プロセッサ３
８を収容できる。バスアーキテクチャは当該技術分野で
は周知であり、本発明用には示された入出力バスをこれ
以上議論することは不必要であると理解されたい。ＩＯ
Ｐ３８は、ソフトウェア発生Ｉ／Ｏチャネルプログラム
に関連した、起動、データ転送、および終了シーケンス
を制御するマイクロプロセッサ制御されたユニットであ
る。起動および終了シーケンスはマイクロプロセッサ
（図示せず）によって実行され、かつデータ転送はハー
ドワイヤードロジック（図示せず）によって制御され
る。各ＩＯＰ３８はデータバス４２に結合され、データ
バス４２は、最大４つまでの４４−１ないし４４−４と
符号を付されたブロックマルチプレクサチャネルアダプ
タ４４、およびワードチャネルアダプタ４６のための利
用可能なスロットを有する。チャネルアダプタ４４およ
び４６は、４８−１ないし４８−４と符号を付されたケ
ーブル４８およびケーブル４９を介して各周辺サブシス
テムに結合される。ＩＯＰ２、ＩＯＰ３、…およびＩＯ
Ｐ１２の各々は関連したデータバス（図示せず）に結合
されることに留意されたい。図示されない他の１１のデ
ータバスは、他のチャネルアダプタ用の接続を与える。
５０−１ないし５０−１２と符号を付されたライン５０
は、ＩＯＰ１、ＩＯＰ２、ＩＯＰ３、…およびＩＯＰ１
２と関連したデータバスとの間の結合を表わす。
間でデータを転送するための通信経路およびプロトコル
を与える。入出力バス４０は１２の入出力プロセッサ３
８を収容できる。バスアーキテクチャは当該技術分野で
は周知であり、本発明用には示された入出力バスをこれ
以上議論することは不必要であると理解されたい。ＩＯ
Ｐ３８は、ソフトウェア発生Ｉ／Ｏチャネルプログラム
に関連した、起動、データ転送、および終了シーケンス
を制御するマイクロプロセッサ制御されたユニットであ
る。起動および終了シーケンスはマイクロプロセッサ
（図示せず）によって実行され、かつデータ転送はハー
ドワイヤードロジック（図示せず）によって制御され
る。各ＩＯＰ３８はデータバス４２に結合され、データ
バス４２は、最大４つまでの４４−１ないし４４−４と
符号を付されたブロックマルチプレクサチャネルアダプ
タ４４、およびワードチャネルアダプタ４６のための利
用可能なスロットを有する。チャネルアダプタ４４およ
び４６は、４８−１ないし４８−４と符号を付されたケ
ーブル４８およびケーブル４９を介して各周辺サブシス
テムに結合される。ＩＯＰ２、ＩＯＰ３、…およびＩＯ
Ｐ１２の各々は関連したデータバス（図示せず）に結合
されることに留意されたい。図示されない他の１１のデ
ータバスは、他のチャネルアダプタ用の接続を与える。
５０−１ないし５０−１２と符号を付されたライン５０
は、ＩＯＰ１、ＩＯＰ２、ＩＯＰ３、…およびＩＯＰ１
２と関連したデータバスとの間の結合を表わす。
【００４０】Ｂ．先行技術のデータ記憶ハイアラーキー 図３はさまざまな先行技術のディスクサブシステム構成
に結合された複数個のホストのブロック図である。図３
は構成と構成との間のハイアラーキー的関係を示す。１
０−１ないし１０−Ｎと符号を付された各ホスト１０
は、４８−１ないし４８−Ｎと符号を付されたケーブル
４８によって１つ以上の制御ユニット８０、８２、８８
または９２に結合される。ホスト−１は制御ユニット８
０および８２に結合される。制御ユニット８０は、８４
−１ないし８４−Ｐと符号を付された磁気ディスク８４
へのアクセスを与え、かつ制御ユニット８２は８６−１
ないし８６−Ｑと符号を付された磁気ディスク８６への
アクセスを与える。ホスト−１上のアプリケーションソ
フトウェアが磁気ディスク８４または８６のいずれか上
に記憶されたファイルへのアクセスを要求すれば、オペ
レーティングシステムソフトウェアは次のものを見つけ
ることが要求される。（１）ファイルが記憶されるディ
スク８４または８６、（２）制御ユニット８０または８
２のどちらが識別された磁気ディスクへのアクセスを与
えるか、（３）選択された制御ユニットが結合されるＩ
ＯＰ３８（図２参照）、および（４）ＩＯＰ３８が結合
される入出力バス４０。必要な情報が決定されると、制
御プログラムが構築され、特定されたデータ経路に沿っ
て送られ、ファイルへのアクセスを与える。ファイルデ
ータはファイルデータの取出速度を向上させるようにホ
スト−１の主記憶装置１６中でバッファされ得るが、フ
ァイルデータはデータ損失を防ぐために適切なディスク
８４または８６にライトバック（デステージ）されなけ
ればならない。
に結合された複数個のホストのブロック図である。図３
は構成と構成との間のハイアラーキー的関係を示す。１
０−１ないし１０−Ｎと符号を付された各ホスト１０
は、４８−１ないし４８−Ｎと符号を付されたケーブル
４８によって１つ以上の制御ユニット８０、８２、８８
または９２に結合される。ホスト−１は制御ユニット８
０および８２に結合される。制御ユニット８０は、８４
−１ないし８４−Ｐと符号を付された磁気ディスク８４
へのアクセスを与え、かつ制御ユニット８２は８６−１
ないし８６−Ｑと符号を付された磁気ディスク８６への
アクセスを与える。ホスト−１上のアプリケーションソ
フトウェアが磁気ディスク８４または８６のいずれか上
に記憶されたファイルへのアクセスを要求すれば、オペ
レーティングシステムソフトウェアは次のものを見つけ
ることが要求される。（１）ファイルが記憶されるディ
スク８４または８６、（２）制御ユニット８０または８
２のどちらが識別された磁気ディスクへのアクセスを与
えるか、（３）選択された制御ユニットが結合されるＩ
ＯＰ３８（図２参照）、および（４）ＩＯＰ３８が結合
される入出力バス４０。必要な情報が決定されると、制
御プログラムが構築され、特定されたデータ経路に沿っ
て送られ、ファイルへのアクセスを与える。ファイルデ
ータはファイルデータの取出速度を向上させるようにホ
スト−１の主記憶装置１６中でバッファされ得るが、フ
ァイルデータはデータ損失を防ぐために適切なディスク
８４または８６にライトバック（デステージ）されなけ
ればならない。
【００４１】制御ユニット８２はホスト−１、ホスト−
２およびホスト−３に結合され、かつこれらのホストに
よって共有される。結合されたホストの各々はディスク
８６−１ないし８６−Ｑ上に記憶されるデータへのアク
セスを獲得できる。ユニシス・コーポレイションから購
入可能なマルチホストファイル共有（ＭＨＦＳ）システ
ム（図示せず）により、ホスト−１、ホスト−２、およ
びホスト−３上のアプリケーションソフトウェアがディ
スク８６に記憶されたファイルデータを共有し、かつロ
ッキングファイルまたはその一部を調整することが可能
となる。
２およびホスト−３に結合され、かつこれらのホストに
よって共有される。結合されたホストの各々はディスク
８６−１ないし８６−Ｑ上に記憶されるデータへのアク
セスを獲得できる。ユニシス・コーポレイションから購
入可能なマルチホストファイル共有（ＭＨＦＳ）システ
ム（図示せず）により、ホスト−１、ホスト−２、およ
びホスト−３上のアプリケーションソフトウェアがディ
スク８６に記憶されたファイルデータを共有し、かつロ
ッキングファイルまたはその一部を調整することが可能
となる。
【００４２】ホスト−３はキャッシュディスクコントロ
ーラ８８に結合される。キャッシュディスクコントロー
ラ８８は、９０−１ないし９０−Ｒと符号を付されたデ
ィスク９０へのアクセスを与え、ディスク９０の一部分
をバッファする。キャッシュディスクコントローラ８８
がディスク９０をバッファするために用いるキャッシュ
記憶装置（図示せず）は、キャッシュディスクコントロ
ーラ８８の内部に存在する。この構成は上記の米国特許
第4,394,733 号に記載されているキャッシュディスクサ
ブシステムの一例であり、係る構成はなお例示的構成中
ではＩＯＣのデータ経路にあることがわかるが、ＩＰの
キャッシングオーバヘッドおよび負担を取除こうとする
先行技術の試みである。キャッシュディスクコントロー
ラ８８の動作はホスト−３上のアプリケーションおよび
システムソフトウェアには見えない。キャッシュ記憶装
置は、ディスク９０に記憶されたファイルへのアクセス
を有するすべてのアプリケーションおよびシステムソフ
トウェアに対して先入れ先出し方式で割当てられる。
ーラ８８に結合される。キャッシュディスクコントロー
ラ８８は、９０−１ないし９０−Ｒと符号を付されたデ
ィスク９０へのアクセスを与え、ディスク９０の一部分
をバッファする。キャッシュディスクコントローラ８８
がディスク９０をバッファするために用いるキャッシュ
記憶装置（図示せず）は、キャッシュディスクコントロ
ーラ８８の内部に存在する。この構成は上記の米国特許
第4,394,733 号に記載されているキャッシュディスクサ
ブシステムの一例であり、係る構成はなお例示的構成中
ではＩＯＣのデータ経路にあることがわかるが、ＩＰの
キャッシングオーバヘッドおよび負担を取除こうとする
先行技術の試みである。キャッシュディスクコントロー
ラ８８の動作はホスト−３上のアプリケーションおよび
システムソフトウェアには見えない。キャッシュ記憶装
置は、ディスク９０に記憶されたファイルへのアクセス
を有するすべてのアプリケーションおよびシステムソフ
トウェアに対して先入れ先出し方式で割当てられる。
【００４３】制御ユニット９２はホスト−Ｎに結合さ
れ、９４−１ないし９４−Ｓと符号を付されたディスク
９４および固体ディスク９６へのアクセスをコントロー
ルする。固体ディスク９６はデータ記憶ハイアラーキー
のディスク９４のレベルにあり、ディスク９４の電気機
械速度ではなく電子速度で、その中に記憶されたデータ
へアクセスする。固体ディスク９６に記憶されたデータ
へのアクセスを得るためには、ディスクが存在するデー
タ経路はディスク８４に関して上に議論したのと同じ態
様で構成されなければならない。
れ、９４−１ないし９４−Ｓと符号を付されたディスク
９４および固体ディスク９６へのアクセスをコントロー
ルする。固体ディスク９６はデータ記憶ハイアラーキー
のディスク９４のレベルにあり、ディスク９４の電気機
械速度ではなく電子速度で、その中に記憶されたデータ
へアクセスする。固体ディスク９６に記憶されたデータ
へのアクセスを得るためには、ディスクが存在するデー
タ経路はディスク８４に関して上に議論したのと同じ態
様で構成されなければならない。
【００４４】Ｃ．ファイルキャッシュシステムの概要 図４はデータ記憶ハイアラーキー中のアウトボードファ
イルキャッシュを示す。１０４−１…１０４−Ｎと符号
を付された複数個の制御ユニット１０４は、ディスク１
０６−１、１０６−２、…、１０６−Ｐおよび１０６−
Ｎ１、１０６−Ｎ２、…１０６−ＮＱへのアクセスを与
えるために、ＩＯＰ３８−１および３８−２を介してホ
スト１０に結合される。ホスト１０上で実行するアプリ
ケーションおよびシステムソフトウェアは、ファイル１
０８ａ−ｈからデータを読出し、かつそこへデータを書
込む。ファイル１０８ａ−ｈはブロックで表わされる
が、データは必ずしもディスク１０６上に隣接して記憶
される必要はないと理解されたい。これらのディスクは
ファイルを保持するためにバッキングストアを与える。
記憶ハイアラーキーにおいては、これらのディスクは２
次記憶装置のカテゴリに入り、１次記憶装置はホストの
主メモリである。
イルキャッシュを示す。１０４−１…１０４−Ｎと符号
を付された複数個の制御ユニット１０４は、ディスク１
０６−１、１０６−２、…、１０６−Ｐおよび１０６−
Ｎ１、１０６−Ｎ２、…１０６−ＮＱへのアクセスを与
えるために、ＩＯＰ３８−１および３８−２を介してホ
スト１０に結合される。ホスト１０上で実行するアプリ
ケーションおよびシステムソフトウェアは、ファイル１
０８ａ−ｈからデータを読出し、かつそこへデータを書
込む。ファイル１０８ａ−ｈはブロックで表わされる
が、データは必ずしもディスク１０６上に隣接して記憶
される必要はないと理解されたい。これらのディスクは
ファイルを保持するためにバッキングストアを与える。
記憶ハイアラーキーにおいては、これらのディスクは２
次記憶装置のカテゴリに入り、１次記憶装置はホストの
主メモリである。
【００４５】拡張処理コンプレックス（ＸＰＣ）１０２
は、データ損失に対する弾力性を有する、ディスク１０
８に匹敵するファイル１０８ａ−ｈのためのキャッシュ
記憶装置を与えるアウトボートファイルキャッシュであ
る。データムーバ１１０は、ホスト中で入出力バス４０
（図２参照）に結合され、かつＩＯＰ３８−１および３
８−２と同じように機能する。ホスト１０中のデータム
ーバはＸＰＣに密接に結合された直接高速通信リンク１
１２を与える。好ましい実施例では、リンク１１２は光
ファイバインタフェースを含み、これについては後ほど
詳細に説明する。ファイル１０８の全体または一部は、
アウトボードファイルキャッシュ１０２、およびキャッ
シュされるべく選択されたファイル１０８のサイズおよ
び数に依存してＸＰＣ１０２に記憶され得る。
は、データ損失に対する弾力性を有する、ディスク１０
８に匹敵するファイル１０８ａ−ｈのためのキャッシュ
記憶装置を与えるアウトボートファイルキャッシュであ
る。データムーバ１１０は、ホスト中で入出力バス４０
（図２参照）に結合され、かつＩＯＰ３８−１および３
８−２と同じように機能する。ホスト１０中のデータム
ーバはＸＰＣに密接に結合された直接高速通信リンク１
１２を与える。好ましい実施例では、リンク１１２は光
ファイバインタフェースを含み、これについては後ほど
詳細に説明する。ファイル１０８の全体または一部は、
アウトボードファイルキャッシュ１０２、およびキャッ
シュされるべく選択されたファイル１０８のサイズおよ
び数に依存してＸＰＣ１０２に記憶され得る。
【００４６】ＸＰＣ１０２のアウトボードファイルキャ
ッシュに記憶されるファイル１０８ａ−ｈの部分は、ブ
ロック１１４ａ−ｈとして示される。各ファイル１０８
のキャッシュされた部分は説明用としてファイル−
Ａ′、ファイル−Ｂ′、…ファイル−Ｈ′と符号を付さ
れる。ファイル−Ａ′１１４ａは、アウトボードファイ
ルキャッシュ１０２に記憶されたファイルＡの全体また
は一部であり、ファイル−Ｂ′１１４ｂはＸＰＣ１０２
のアウトボートファイルキャッシュに記憶されたファイ
ル−Ｂのすべてまたは一部であり、以下ファイルＣない
しＨについてもそれぞれ同様である。アウトボードファ
イルキャッシュが記憶ハイアラーキーのこのレベルに存
在することで、キャッシュされたファイルへの参照がア
ウトボードファイルキャッシュＸＰＣ１０２へ即座に送
られて処理されることが可能となり、反対に、キャッシ
ュされないファイルでは、Ｉ／Ｏチャネルプログラムは
正しいディスクへアクセスするように構成されなければ
ならず、かつ要求およびデータはおそらくは長々とした
データ経路を介して流れなければならない。
ッシュに記憶されるファイル１０８ａ−ｈの部分は、ブ
ロック１１４ａ−ｈとして示される。各ファイル１０８
のキャッシュされた部分は説明用としてファイル−
Ａ′、ファイル−Ｂ′、…ファイル−Ｈ′と符号を付さ
れる。ファイル−Ａ′１１４ａは、アウトボードファイ
ルキャッシュ１０２に記憶されたファイルＡの全体また
は一部であり、ファイル−Ｂ′１１４ｂはＸＰＣ１０２
のアウトボートファイルキャッシュに記憶されたファイ
ル−Ｂのすべてまたは一部であり、以下ファイルＣない
しＨについてもそれぞれ同様である。アウトボードファ
イルキャッシュが記憶ハイアラーキーのこのレベルに存
在することで、キャッシュされたファイルへの参照がア
ウトボードファイルキャッシュＸＰＣ１０２へ即座に送
られて処理されることが可能となり、反対に、キャッシ
ュされないファイルでは、Ｉ／Ｏチャネルプログラムは
正しいディスクへアクセスするように構成されなければ
ならず、かつ要求およびデータはおそらくは長々とした
データ経路を介して流れなければならない。
【００４７】図５は図４に示したデータ記憶ハイアラー
キー内のファイル処理全体を示す。処理はステップ１２
２で始まり、ここではホスト１０上で実行するソフトウ
ェアアプリケーションが、選択されたファイルへのアク
セスを要求する。アクセス要求は選択されたファイルか
らのデータの読出またはそこへのデータの書込のいずれ
かを含み得る。ステップ１２４ではファイルアクセスコ
マンドがアウトボードファイルキャッシュＸＰＣ１０２
へ送られる。ファイルアクセスコマンドに含まれるの
は、動作がその上で実行されるべきファイルを特定する
ファイル識別子と、ファイル中のどこで動作を開始すべ
きかを正確に特定するファイルの始まりからのオフセッ
トと、ファイルから読出されるか、またはファイルへ書
込まれるべきデータの量である。判別ステップ１２６で
は、アウトボードファイルキャッシュＸＰＣは、ファイ
ル識別子、オフセット、および量に基づいて、参照され
たデータがアウトボードファイルキャッシュ中に存在す
るかどうかを判別する。もし参照されたデータがアウト
ボードファイルキャッシュ１０２中にはなければ、制御
経路１２８はステップ１３０へ進む。
キー内のファイル処理全体を示す。処理はステップ１２
２で始まり、ここではホスト１０上で実行するソフトウ
ェアアプリケーションが、選択されたファイルへのアク
セスを要求する。アクセス要求は選択されたファイルか
らのデータの読出またはそこへのデータの書込のいずれ
かを含み得る。ステップ１２４ではファイルアクセスコ
マンドがアウトボードファイルキャッシュＸＰＣ１０２
へ送られる。ファイルアクセスコマンドに含まれるの
は、動作がその上で実行されるべきファイルを特定する
ファイル識別子と、ファイル中のどこで動作を開始すべ
きかを正確に特定するファイルの始まりからのオフセッ
トと、ファイルから読出されるか、またはファイルへ書
込まれるべきデータの量である。判別ステップ１２６で
は、アウトボードファイルキャッシュＸＰＣは、ファイ
ル識別子、オフセット、および量に基づいて、参照され
たデータがアウトボードファイルキャッシュ中に存在す
るかどうかを判別する。もし参照されたデータがアウト
ボードファイルキャッシュ１０２中にはなければ、制御
経路１２８はステップ１３０へ進む。
【００４８】ステップ１３０は、データを適切なディス
ク１０６（図４参照）からアウトボードファイルキャッ
シュＸＰＣ１０２へステージングすることを含む。デー
タをステージングすることは、必要なデータを選択され
たディスクから読出し、その後、そのデータをアウトボ
ードファイルキャッシュに記憶することを含む。ステー
ジングされたデータへのそれに続く参照は、通常はミス
を生じず、このためデータはアウトボードファイルキャ
ッシュ中でアクセスされることができる。もし判別ステ
ップ１２６が参照されたデータがアウトボードファイル
キャッシュ１０２中にあると判定すれば、制御経路１３
２はステップ１３４に進み、そこで参照されたデータに
対してアクセスが与えられる。
ク１０６（図４参照）からアウトボードファイルキャッ
シュＸＰＣ１０２へステージングすることを含む。デー
タをステージングすることは、必要なデータを選択され
たディスクから読出し、その後、そのデータをアウトボ
ードファイルキャッシュに記憶することを含む。ステー
ジングされたデータへのそれに続く参照は、通常はミス
を生じず、このためデータはアウトボードファイルキャ
ッシュ中でアクセスされることができる。もし判別ステ
ップ１２６が参照されたデータがアウトボードファイル
キャッシュ１０２中にあると判定すれば、制御経路１３
２はステップ１３４に進み、そこで参照されたデータに
対してアクセスが与えられる。
【００４９】１．機能的ブロック図 図６はアウトボードファイルキャッシュシステムの好ま
しい実施例のハードウェアおよびソフトウェアコンポー
ネントの機能的ブロック図である。システム全体は、ホ
スト１０およびアウトボードファイルキャッシュＸＰＣ
１０２の両方中のハードウェアおよびソフトウェアエレ
メントからなる。ホスト１０上のソフトウェアはブロッ
ク２０２、２０４、２０６、および２０８で示される。
これらのブロックは結合されてソフトウェアエレメント
間の相関関係およびソフトウェアインタフェースを示
す。ソフトウェアエレメントまたはプログラムは実行用
に主記憶ユニット１６（図１参照）に記憶される。プロ
グラムはディスク１０６（図４参照）からロードされ得
る。ソフトウェアプログラムはＩＰによって実行され
る。オペレーティングシステムソフトウェア（図示せ
ず）は、さまざまなソフトウェアエレメントの実行を命
令しかつ制御する。
しい実施例のハードウェアおよびソフトウェアコンポー
ネントの機能的ブロック図である。システム全体は、ホ
スト１０およびアウトボードファイルキャッシュＸＰＣ
１０２の両方中のハードウェアおよびソフトウェアエレ
メントからなる。ホスト１０上のソフトウェアはブロッ
ク２０２、２０４、２０６、および２０８で示される。
これらのブロックは結合されてソフトウェアエレメント
間の相関関係およびソフトウェアインタフェースを示
す。ソフトウェアエレメントまたはプログラムは実行用
に主記憶ユニット１６（図１参照）に記憶される。プロ
グラムはディスク１０６（図４参照）からロードされ得
る。ソフトウェアプログラムはＩＰによって実行され
る。オペレーティングシステムソフトウェア（図示せ
ず）は、さまざまなソフトウェアエレメントの実行を命
令しかつ制御する。
【００５０】アプリケーションソフトウェア２０２はエ
ンドユーザに対してデータ処理機能を与え、かつ銀行取
引処理や航空会社の予約システム等のアプリケーション
を含む。アプリケーションソフトウェア２０２によって
保たれるデータベースは、図４に示されるように１つ以
上の例示的ファイル１０８に記憶され得る。ファイル管
理ソフトウェア２０４、入出力ソフトウェア２０６、お
よびファイルキャッシュハンドラソフトウェア２０８
は、すべてオペレーティングシステム（図示せず）の一
部である。一般に、ファイル管理ソフトウェア２０４は
ファイル制御構造全体を管理し、特に、ファイルの生
成、削除、開放、および閉鎖を処理する。
ンドユーザに対してデータ処理機能を与え、かつ銀行取
引処理や航空会社の予約システム等のアプリケーション
を含む。アプリケーションソフトウェア２０２によって
保たれるデータベースは、図４に示されるように１つ以
上の例示的ファイル１０８に記憶され得る。ファイル管
理ソフトウェア２０４、入出力ソフトウェア２０６、お
よびファイルキャッシュハンドラソフトウェア２０８
は、すべてオペレーティングシステム（図示せず）の一
部である。一般に、ファイル管理ソフトウェア２０４は
ファイル制御構造全体を管理し、特に、ファイルの生
成、削除、開放、および閉鎖を処理する。
【００５１】入出力ソフトウェア２０６は、ホスト１０
に結合されたさまざまなＩ／Ｏ装置の各々に対してソフ
トウェアインタフェースを与える。図中では特に示さな
いが、Ｉ／Ｏ装置はネットワーク通信プロセッサ、磁気
ディスク、プリンタ、磁気テープ、および光ディスクを
含み得る。入出力ソフトウェア２０６はチャネルプログ
ラムを構築し、このチャネルプログラムを選択された適
切なＩＯＰ３８へ与え、かつ適切な時間に制御を要求プ
ログラムへ戻す。ファイルキャッシュハンドラソフトウ
ェア２０８はキャッシュされたファイルのための処理全
体を調整する。一般に、ファイルキャッシュハンドラソ
フトウェア２０８はアウトボードファイルキャッシュＸ
ＰＣ１０２に対してオペレーティングシステムレベルの
インタフェースを与え、ディスク１０６からのファイル
データをアウトボードファイルキャッシュＸＰＣ１０２
へステージングし、かつアウトボードファイルキャッシ
ュＸＰＣ１０２からのファイルデータをディスク１０６
へデステージングする。ファイルキャッシュハンドラソ
フトウェア２０８はファイルデータおよびファイルアク
セスコマンドをアウトボードファイルキャッシュへのハ
ードウェアインタフェースへ主記憶装置１６を介して与
える。主記憶装置１６はライン２１０によって入出力バ
ス４０に結合される。ライン２１０は、論理的には図１
および図２の記憶コントローラ１４および入出力リモー
トアダプタ３６を表わす。
に結合されたさまざまなＩ／Ｏ装置の各々に対してソフ
トウェアインタフェースを与える。図中では特に示さな
いが、Ｉ／Ｏ装置はネットワーク通信プロセッサ、磁気
ディスク、プリンタ、磁気テープ、および光ディスクを
含み得る。入出力ソフトウェア２０６はチャネルプログ
ラムを構築し、このチャネルプログラムを選択された適
切なＩＯＰ３８へ与え、かつ適切な時間に制御を要求プ
ログラムへ戻す。ファイルキャッシュハンドラソフトウ
ェア２０８はキャッシュされたファイルのための処理全
体を調整する。一般に、ファイルキャッシュハンドラソ
フトウェア２０８はアウトボードファイルキャッシュＸ
ＰＣ１０２に対してオペレーティングシステムレベルの
インタフェースを与え、ディスク１０６からのファイル
データをアウトボードファイルキャッシュＸＰＣ１０２
へステージングし、かつアウトボードファイルキャッシ
ュＸＰＣ１０２からのファイルデータをディスク１０６
へデステージングする。ファイルキャッシュハンドラソ
フトウェア２０８はファイルデータおよびファイルアク
セスコマンドをアウトボードファイルキャッシュへのハ
ードウェアインタフェースへ主記憶装置１６を介して与
える。主記憶装置１６はライン２１０によって入出力バ
ス４０に結合される。ライン２１０は、論理的には図１
および図２の記憶コントローラ１４および入出力リモー
トアダプタ３６を表わす。
【００５２】データムーバ（ＤＭ）１１０ａは、アウト
ボードファイルキャッシュＸＰＣ１０２へハードウェア
インタフェースを与える。２つのＤＭ１１０ａおよび１
１０ｂが示されるが、このシステムは通常動作には２つ
のＤＭは必要としない。同一のキャッシュ機能を処理す
る２つのＤＭを有する構成は、フォールトトレラントな
動作を与え、つまり、もしＤＭ１１０ａが故障すれば、
ＤＭ１１０ｂがファイル要求の処理が可能となる。各Ｄ
Ｍはホスト１０の入出力バス４０に結合される。ファイ
ルキャッシュハンドラソフトウェア２０８は、入出力バ
ス４０に結合された各ＤＭ中でファイルアクセスコマン
ドを分散する。もしＤＭ１１０ａが故障すれば、ＤＭ１
１０ａの待ち行列に入れられたファイルアクセスコマン
ドはＤＭ１１０ｂに再分配される。
ボードファイルキャッシュＸＰＣ１０２へハードウェア
インタフェースを与える。２つのＤＭ１１０ａおよび１
１０ｂが示されるが、このシステムは通常動作には２つ
のＤＭは必要としない。同一のキャッシュ機能を処理す
る２つのＤＭを有する構成は、フォールトトレラントな
動作を与え、つまり、もしＤＭ１１０ａが故障すれば、
ＤＭ１１０ｂがファイル要求の処理が可能となる。各Ｄ
Ｍはホスト１０の入出力バス４０に結合される。ファイ
ルキャッシュハンドラソフトウェア２０８は、入出力バ
ス４０に結合された各ＤＭ中でファイルアクセスコマン
ドを分散する。もしＤＭ１１０ａが故障すれば、ＤＭ１
１０ａの待ち行列に入れられたファイルアクセスコマン
ドはＤＭ１１０ｂに再分配される。
【００５３】ＤＭ１１０ａおよび１１０ｂはＩＯＰ３８
（図２参照）と同じ働きをし、つまり、周辺装置からデ
ータを読出しかつ周辺装置へデータを書込む。ＤＭはＩ
Ｐ１２の助けを借りずに主記憶装置１６からデータを読
出し、かつそこへデータを書込むことができる。ＤＭは
ファイルキャッシュハンドラソフトウェア２０８とアウ
トボードファイルキャッシュＸＰＣ１０２との間でファ
イルアクセスコマンドの処理を調整し、かつ主記憶装置
１６とアウトボードファイルキャッシュとの間でファイ
ルデータを移動させる。各ＤＭは、アウトボードファイ
ルキャッシュＸＰＣ１０２内の関連したホストインタフ
ェースアダプタ（ＨＩＡ）２１４論理セクションに結合
される。ＤＭ１１０ａは、ライン１１２ａとして示され
る一対の光ファイバケーブルによってＨＩＡ２１４ａに
結合され、かつＤＭ１１０ｂはライン１１２ｂとして示
される第２の一対の光ファイバケーブルによってＨＩＡ
２１４ｂに結合される。光ファイバの相互接続について
は後により詳しく説明する。
（図２参照）と同じ働きをし、つまり、周辺装置からデ
ータを読出しかつ周辺装置へデータを書込む。ＤＭはＩ
Ｐ１２の助けを借りずに主記憶装置１６からデータを読
出し、かつそこへデータを書込むことができる。ＤＭは
ファイルキャッシュハンドラソフトウェア２０８とアウ
トボードファイルキャッシュＸＰＣ１０２との間でファ
イルアクセスコマンドの処理を調整し、かつ主記憶装置
１６とアウトボードファイルキャッシュとの間でファイ
ルデータを移動させる。各ＤＭは、アウトボードファイ
ルキャッシュＸＰＣ１０２内の関連したホストインタフ
ェースアダプタ（ＨＩＡ）２１４論理セクションに結合
される。ＤＭ１１０ａは、ライン１１２ａとして示され
る一対の光ファイバケーブルによってＨＩＡ２１４ａに
結合され、かつＤＭ１１０ｂはライン１１２ｂとして示
される第２の一対の光ファイバケーブルによってＨＩＡ
２１４ｂに結合される。光ファイバの相互接続について
は後により詳しく説明する。
【００５４】アウトボードファイルキャッシュＸＰＣ１
０２は、ファイルアクセスコマンドを処理するために冗
長パワー、冗長クロック、冗長記憶装置、冗長記憶アク
セス経路、および冗長プロセッサから構成され、これら
はすべてファイルデータを記憶し操作するためにフォー
ルトトレラントなアーキテクチャを協働して与える。ア
ウトボードファイルキャッシュＸＰＣ１０２は２つの電
源２２２ａおよび２２２ｂによって電力を与えられ、こ
れらの電源はＸＰＣ内部に独立したパワードメインを与
える。点線２２４の左側のＸＰＣの部分は電源２２２ａ
によって電力を与えられパワードメインＡと称され、か
つ点線２２４の右側のＸＰＣの部分は電源２２２ｂによ
って電力を与えられパワードメインＢと称される。各電
源２２２ａおよび２２２ｂは入力電源の損失を防止する
ために専用のバッテリおよびジェネレータバックアップ
（図示せず）を有する。
０２は、ファイルアクセスコマンドを処理するために冗
長パワー、冗長クロック、冗長記憶装置、冗長記憶アク
セス経路、および冗長プロセッサから構成され、これら
はすべてファイルデータを記憶し操作するためにフォー
ルトトレラントなアーキテクチャを協働して与える。ア
ウトボードファイルキャッシュＸＰＣ１０２は２つの電
源２２２ａおよび２２２ｂによって電力を与えられ、こ
れらの電源はＸＰＣ内部に独立したパワードメインを与
える。点線２２４の左側のＸＰＣの部分は電源２２２ａ
によって電力を与えられパワードメインＡと称され、か
つ点線２２４の右側のＸＰＣの部分は電源２２２ｂによ
って電力を与えられパワードメインＢと称される。各電
源２２２ａおよび２２２ｂは入力電源の損失を防止する
ために専用のバッテリおよびジェネレータバックアップ
（図示せず）を有する。
【００５５】２つの別個に電力を与えられるクロックソ
ース２２６ａおよび２２６ｂは、アウトボードファイル
キャッシュＸＰＣ１０２のすべての論理セクションへタ
イミング信号を与える。クロックソース２２６ａはパワ
ードメインＡ内の論理セクションへタイミングを与え、
かつクロックソース２２６ｂはパワードメインＢ内の論
理セクションへタイミングを与える。各クロックソース
内の冗長発振器は、一方が故障することに対する保護策
を与え、かつクロックソースＡおよびＢはパワードメイ
ンＡおよびＢのタイミングが一致するように同期され
る。クロック分散システムについては以下により詳細に
説明する。
ース２２６ａおよび２２６ｂは、アウトボードファイル
キャッシュＸＰＣ１０２のすべての論理セクションへタ
イミング信号を与える。クロックソース２２６ａはパワ
ードメインＡ内の論理セクションへタイミングを与え、
かつクロックソース２２６ｂはパワードメインＢ内の論
理セクションへタイミングを与える。各クロックソース
内の冗長発振器は、一方が故障することに対する保護策
を与え、かつクロックソースＡおよびＢはパワードメイ
ンＡおよびＢのタイミングが一致するように同期され
る。クロック分散システムについては以下により詳細に
説明する。
【００５６】不揮発性記憶装置（ＮＶＳ）セクション２
２０は、複数のＤＲＡＭ記憶モジュールを含み、かつフ
ァイルキャッシュメモリを与える。記憶モジュールの半
分はパワードメインＡ内にあり、他方の半分はパワード
メインＢ内にある。パワードメインＢ内の記憶モジュー
ル内に記憶されたデータはパワードメインＡ内の記憶モ
ジュールに記憶されたデータを反映する。このため、Ｎ
ＶＳ２２０はキャッシュされたファイルデータの冗長な
記憶装置およびアウトボードファイルキャッシュＸＰＣ
１０２で使用される制御構造を与える。冗長な記憶装置
構成は、先行技術で公知の技術に従って単一ビットと複
数ビットとの両方のエラーを検出しかつ訂正する。
２０は、複数のＤＲＡＭ記憶モジュールを含み、かつフ
ァイルキャッシュメモリを与える。記憶モジュールの半
分はパワードメインＡ内にあり、他方の半分はパワード
メインＢ内にある。パワードメインＢ内の記憶モジュー
ル内に記憶されたデータはパワードメインＡ内の記憶モ
ジュールに記憶されたデータを反映する。このため、Ｎ
ＶＳ２２０はキャッシュされたファイルデータの冗長な
記憶装置およびアウトボードファイルキャッシュＸＰＣ
１０２で使用される制御構造を与える。冗長な記憶装置
構成は、先行技術で公知の技術に従って単一ビットと複
数ビットとの両方のエラーを検出しかつ訂正する。
【００５７】パワードメインＡおよびＢの各々内のＮＶ
Ｓ２１０の部分は、２つの記憶インタフェースコントロ
ーラ（ＳＩＣＴ）２２８ａおよび２２８ｂのそれぞれに
結合される。図６には２つのＳＩＣＴだけが示される
が、ＮＶＳ２２０の各半分は最大４つまでのＳＩＣＴに
よってアドレス指定可能である。ライン２３０は、パワ
ードメインＡおよびＢの各々内のＮＶＳ２２０の部分と
ＳＩＣＴ２２８ａとの間の結合を表わす。同様に、ライ
ン２３２はＳＩＣＴ２２８ｂとＮＶＳ２２０との間の結
合を表わす。
Ｓ２１０の部分は、２つの記憶インタフェースコントロ
ーラ（ＳＩＣＴ）２２８ａおよび２２８ｂのそれぞれに
結合される。図６には２つのＳＩＣＴだけが示される
が、ＮＶＳ２２０の各半分は最大４つまでのＳＩＣＴに
よってアドレス指定可能である。ライン２３０は、パワ
ードメインＡおよびＢの各々内のＮＶＳ２２０の部分と
ＳＩＣＴ２２８ａとの間の結合を表わす。同様に、ライ
ン２３２はＳＩＣＴ２２８ｂとＮＶＳ２２０との間の結
合を表わす。
【００５８】ＮＶＳ２２０に対する読出および書込要求
は、ストリートネットワーク２３４ａおよび２３４ｂを
介してＳＩＣＴ２２８ａおよび２２８ｂに送られる。ス
トリートネットワークはアウトボードファイルキャッシ
ュＸＰＣ１０２内部の主な論理セクション間でデータを
転送し、かつプロセッサ間通信を行なう。ストリートネ
ットワークは、ＮＶＳ２２０への帯域幅の広いアクセス
を有する複数のリクエスタ（ＨＩＡ２１４ａおよび２１
４ｂ、またはインデックスプロセッサ２３６ａおよび２
３６ｂ）、ならびに冗長アクセスのための複数の経路を
与えるために設けられる。クロスオーバ２３８は経路を
与えるため、ＮＶＳ２２０の要求は、もしＳＩＣＴが使
用できなければストリート２３４ａからストリート２３
４ｂへ、またはその逆に送られるかもしれない。たとえ
ば、もしＳＩＣＴ２２８ａが故障すれば、リクエスタ
（ＨＩＡおよびＩＸＰ）から送られたＮＶＳ要求はクロ
スオーバ２３８を介してストリート２３４ｂへ送られ、
これによりＮＶＳ２２０のアクセスはＳＩＣＴ２２８ｂ
によって与えられる。ストリートネットワークについて
は後ほどより詳しく説明する。
は、ストリートネットワーク２３４ａおよび２３４ｂを
介してＳＩＣＴ２２８ａおよび２２８ｂに送られる。ス
トリートネットワークはアウトボードファイルキャッシ
ュＸＰＣ１０２内部の主な論理セクション間でデータを
転送し、かつプロセッサ間通信を行なう。ストリートネ
ットワークは、ＮＶＳ２２０への帯域幅の広いアクセス
を有する複数のリクエスタ（ＨＩＡ２１４ａおよび２１
４ｂ、またはインデックスプロセッサ２３６ａおよび２
３６ｂ）、ならびに冗長アクセスのための複数の経路を
与えるために設けられる。クロスオーバ２３８は経路を
与えるため、ＮＶＳ２２０の要求は、もしＳＩＣＴが使
用できなければストリート２３４ａからストリート２３
４ｂへ、またはその逆に送られるかもしれない。たとえ
ば、もしＳＩＣＴ２２８ａが故障すれば、リクエスタ
（ＨＩＡおよびＩＸＰ）から送られたＮＶＳ要求はクロ
スオーバ２３８を介してストリート２３４ｂへ送られ、
これによりＮＶＳ２２０のアクセスはＳＩＣＴ２２８ｂ
によって与えられる。ストリートネットワークについて
は後ほどより詳しく説明する。
【００５９】ＨＩＡ２１４ａおよび２１４ｂ（ホストイ
ンタフェースアダプタ）は、ホスト１０上のＤＭ１１０
ａおよび１１０ｂ（データムーバ）によって与えられる
機能と同じ機能をアウトボードファイルキャッシュＸＰ
Ｃ１０２中に与える。特に、ＨＩＡはＤＭから送られた
ファイルアクセスコマンドを受信し、ホストから不揮発
性記憶装置（ＮＶＳ）２２０へ送られたファイルデータ
の書込、ＮＶＳからのファイルデータの読出、およびそ
のデータのホストへの送信などの一般的なキャッシュア
クセス制御を行なう。ＨＩＡはまた、光ファイバライン
１１２ａおよび１１２ｂを介してデータを送受信するた
めの論理を含む。
ンタフェースアダプタ）は、ホスト１０上のＤＭ１１０
ａおよび１１０ｂ（データムーバ）によって与えられる
機能と同じ機能をアウトボードファイルキャッシュＸＰ
Ｃ１０２中に与える。特に、ＨＩＡはＤＭから送られた
ファイルアクセスコマンドを受信し、ホストから不揮発
性記憶装置（ＮＶＳ）２２０へ送られたファイルデータ
の書込、ＮＶＳからのファイルデータの読出、およびそ
のデータのホストへの送信などの一般的なキャッシュア
クセス制御を行なう。ＨＩＡはまた、光ファイバライン
１１２ａおよび１１２ｂを介してデータを送受信するた
めの論理を含む。
【００６０】インデックスプロセッサ（ＩＸＰ）２３６
ａおよび２３６ｂは、ＮＶＳ２２０中で利用可能な記憶
スペースの割当およびキャッシュ交換を管理し、ホスト
１０から送られたファイルデータアクセスコマンドを処
理し、かつ一般には全体的なファイルキャッシュ管理を
行なう。ＩＸＰは、ファイルデータアクセスコマンド中
で参照されたファイルデータがキャッシュメモリ中に存
在するかどうかを検出し、かつキャッシュメモリへのア
クセスを管理調整するためのマイクロコード制御を含
む。ＩＸＰが行なう機能については後ほどより詳しく説
明する。
ａおよび２３６ｂは、ＮＶＳ２２０中で利用可能な記憶
スペースの割当およびキャッシュ交換を管理し、ホスト
１０から送られたファイルデータアクセスコマンドを処
理し、かつ一般には全体的なファイルキャッシュ管理を
行なう。ＩＸＰは、ファイルデータアクセスコマンド中
で参照されたファイルデータがキャッシュメモリ中に存
在するかどうかを検出し、かつキャッシュメモリへのア
クセスを管理調整するためのマイクロコード制御を含
む。ＩＸＰが行なう機能については後ほどより詳しく説
明する。
【００６１】２．データフロー 図７ないし図１０はデータフロー図であり、ファイルキ
ャッシュシステムの主要な機能コンポーネント間のデー
タフローを示す。ブロックの各々はファイルキャッシュ
システムの主要論理セクション、ソフトウェアコンポー
ネント、または記憶セクションを表わす。ブロックの各
々の内部にはデータ構造があり、これらのデータ構造は
コンポーネントが実行する処理を表わすオンライン記憶
記号および円が付される。円は実行される処理を表わす
が、制御の流れを示すものではない。矢印は処理サーク
ルとデータ構造との間のデータフローを表わし、転送さ
れているデータに従って符号が付される。図１１ないし
図１８は図７ないし図１０で参照されたデータ構造内に
含まれる情報を示す。図１１ないし図１８の各々につい
ては図７ないし図１０に関する議論において出てきた場
合に議論する。
ャッシュシステムの主要な機能コンポーネント間のデー
タフローを示す。ブロックの各々はファイルキャッシュ
システムの主要論理セクション、ソフトウェアコンポー
ネント、または記憶セクションを表わす。ブロックの各
々の内部にはデータ構造があり、これらのデータ構造は
コンポーネントが実行する処理を表わすオンライン記憶
記号および円が付される。円は実行される処理を表わす
が、制御の流れを示すものではない。矢印は処理サーク
ルとデータ構造との間のデータフローを表わし、転送さ
れているデータに従って符号が付される。図１１ないし
図１８は図７ないし図１０で参照されたデータ構造内に
含まれる情報を示す。図１１ないし図１８の各々につい
ては図７ないし図１０に関する議論において出てきた場
合に議論する。
【００６２】ファイルアクセスコマンドは選択されたフ
ァイルについての入力または出力処理（Ｉ／Ｏ）を要求
するホスト１０（図７−図１０では図示せず）上のアプ
リケーションソフトウェアを用いて始まる。キャッシュ
されたファイルに対するＩ／Ｏ要求はファイルキャッシ
ュハンドラソフトウェア２０８によって処理される。デ
ータフローライン３００はＩ／Ｏ要求のファイルキャッ
シュハンドラソフトウェア２０８への入力を示す。Ｉ／
Ｏ要求はコマンドパケット中でホスト１０からアウトボ
ードファイルキャッシュＸＰＣ１０２へ送られる。処理
ノード３０２において、ファイルキャッシュハンドラソ
フトウェア２０８は特定のＩ／Ｏ要求についてコマンド
パケット（ＣＰ）を構築し、このコマンドパケットをコ
マンドパケットデータ構造３０４中に格納する。ライン
３０６はＩ／Ｏ要求情報をコマンドパケットデータ構造
３０４に記憶することを表わす。
ァイルについての入力または出力処理（Ｉ／Ｏ）を要求
するホスト１０（図７−図１０では図示せず）上のアプ
リケーションソフトウェアを用いて始まる。キャッシュ
されたファイルに対するＩ／Ｏ要求はファイルキャッシ
ュハンドラソフトウェア２０８によって処理される。デ
ータフローライン３００はＩ／Ｏ要求のファイルキャッ
シュハンドラソフトウェア２０８への入力を示す。Ｉ／
Ｏ要求はコマンドパケット中でホスト１０からアウトボ
ードファイルキャッシュＸＰＣ１０２へ送られる。処理
ノード３０２において、ファイルキャッシュハンドラソ
フトウェア２０８は特定のＩ／Ｏ要求についてコマンド
パケット（ＣＰ）を構築し、このコマンドパケットをコ
マンドパケットデータ構造３０４中に格納する。ライン
３０６はＩ／Ｏ要求情報をコマンドパケットデータ構造
３０４に記憶することを表わす。
【００６３】ａ．コマンドパケット 図１１はコマンドパケットの一般的なレイアウトおよび
その中に含まれる情報を示す。コマンドパケット４５２
は利用可能なアウトボードファイルキャッシュコマンド
（読出、書込、ステージング、デステージング等）のう
ちの１つを表わす情報を含む。各コマンドについては後
ほど特定し議論する。図１１はさまざまなコマンドタイ
プについてすべてのコマンドパケットに共通なコマンド
情報だけを示す。
その中に含まれる情報を示す。コマンドパケット４５２
は利用可能なアウトボードファイルキャッシュコマンド
（読出、書込、ステージング、デステージング等）のう
ちの１つを表わす情報を含む。各コマンドについては後
ほど特定し議論する。図１１はさまざまなコマンドタイ
プについてすべてのコマンドパケットに共通なコマンド
情報だけを示す。
【００６４】コマンドパケットはコマンドタイプによっ
て４から６７の３６ビットワードを持つことができる。
４５２ａ、４５２ｂ、および４５２ｃでそれぞれ示され
るコマンドパケットのワード０および１、ワード３のビ
ット１２ないしビット２３、およびワード４ないしワー
ドｎは、コマンドタイプに依存する。ファイルキャッシ
ュシステムはコマンドパケットを繋ぐことを可能にす
る。つまり、第１のコマンドパケット４５２は第２のコ
マンドパケットを指し、第２のコマンドパケットは第３
のコマンドパケットを指し、以下同様にすることができ
る。ＮＥＸＴ＿ＣＯＭＭＡＮＤ＿ＰＡＣＫＥＴ４５２ｄ
はコマンドパケットを繋ぐために用いられる。これはコ
マンドチェーン中の次のコマンドパケットのアドレスを
含む。もしＣＣＦ（コマンドチェーンフラグ）４５２ｅ
がセットされれば、ＮＥＸＴ＿ＣＯＭＭＡＮＤ＿ＰＡＣ
ＫＥＴはコマンドチェーン中の次のコマンドパケットの
アドレスを含む。コマンドチェーンはまた「プログラ
ム」と称することもできる。ＣＣＦがクリアならば、コ
マンドチェーン中のコマンドパケットに続くコマンドパ
ケットはない。ＣＣＦはコマンドパケット中のワード３
のビット５に記憶される。
て４から６７の３６ビットワードを持つことができる。
４５２ａ、４５２ｂ、および４５２ｃでそれぞれ示され
るコマンドパケットのワード０および１、ワード３のビ
ット１２ないしビット２３、およびワード４ないしワー
ドｎは、コマンドタイプに依存する。ファイルキャッシ
ュシステムはコマンドパケットを繋ぐことを可能にす
る。つまり、第１のコマンドパケット４５２は第２のコ
マンドパケットを指し、第２のコマンドパケットは第３
のコマンドパケットを指し、以下同様にすることができ
る。ＮＥＸＴ＿ＣＯＭＭＡＮＤ＿ＰＡＣＫＥＴ４５２ｄ
はコマンドパケットを繋ぐために用いられる。これはコ
マンドチェーン中の次のコマンドパケットのアドレスを
含む。もしＣＣＦ（コマンドチェーンフラグ）４５２ｅ
がセットされれば、ＮＥＸＴ＿ＣＯＭＭＡＮＤ＿ＰＡＣ
ＫＥＴはコマンドチェーン中の次のコマンドパケットの
アドレスを含む。コマンドチェーンはまた「プログラ
ム」と称することもできる。ＣＣＦがクリアならば、コ
マンドチェーン中のコマンドパケットに続くコマンドパ
ケットはない。ＣＣＦはコマンドパケット中のワード３
のビット５に記憶される。
【００６５】ワード３に続くコマンドパケット中のワー
ドの数である、コマンドパケットのＬＥＮＧＴＨ４５２
ｆは、ワード３のビット６ないしビット１１に記憶され
る。ワード３のビット２４ないしビット３５は、アウト
ボードファイルキャッシュによって動作が実行されるこ
とを示すＣＯＭＭＡＮＤ＿ＣＯＤＥ４５２ｆを含む。４
５２ｇで示されるワード３のビット０ないし４はリザー
ブされる。図７ないし図１１の処理ノード３０８はプロ
グラム開始パケットＰＩＰ（３１０）をプログラム開始
キュー（ＰＩＱ）の待ち行列に入れる。ライン３１２は
プログラム開始パケット情報のプログラム開始キュー３
１０への流れを表わす。ノード３０２からのコマンドパ
ケット（ＣＰ）アドレスはＰＩＰを待ち行列に入れる際
に使用される。ノード３０８に与えられるＣＰアドレス
はライン３０９で示される。
ドの数である、コマンドパケットのＬＥＮＧＴＨ４５２
ｆは、ワード３のビット６ないしビット１１に記憶され
る。ワード３のビット２４ないしビット３５は、アウト
ボードファイルキャッシュによって動作が実行されるこ
とを示すＣＯＭＭＡＮＤ＿ＣＯＤＥ４５２ｆを含む。４
５２ｇで示されるワード３のビット０ないし４はリザー
ブされる。図７ないし図１１の処理ノード３０８はプロ
グラム開始パケットＰＩＰ（３１０）をプログラム開始
キュー（ＰＩＱ）の待ち行列に入れる。ライン３１２は
プログラム開始パケット情報のプログラム開始キュー３
１０への流れを表わす。ノード３０２からのコマンドパ
ケット（ＣＰ）アドレスはＰＩＰを待ち行列に入れる際
に使用される。ノード３０８に与えられるＣＰアドレス
はライン３０９で示される。
【００６６】ｂ．プログラム開始キュー 図１２はプログラム開始キューを示す。プログラム開始
キュー３１０は、４５６−１、４５６−２、４５６−
３、…４５６−３２でそれぞれ示される最大３２までの
プログラム開始パケット（ＰＩＰ）を含み得る。プログ
ラム開始キューは選択される実施例に依存してより大き
くてもよいしまた小さくてもよい。プログラム開始キュ
ーがプログラム開始パケットで満たされると、オーバフ
ローを処理するためにさらなるキューイングが行なわれ
る。
キュー３１０は、４５６−１、４５６−２、４５６−
３、…４５６−３２でそれぞれ示される最大３２までの
プログラム開始パケット（ＰＩＰ）を含み得る。プログ
ラム開始キューは選択される実施例に依存してより大き
くてもよいしまた小さくてもよい。プログラム開始キュ
ーがプログラム開始パケットで満たされると、オーバフ
ローを処理するためにさらなるキューイングが行なわれ
る。
【００６７】図１３はプログラム開始パケットに含まれ
る情報およびプログラム開始パケットのフォーマットを
示す。ＶＦ（有効フラグ）４５６ａはプログラム開始パ
ケット４５６のワード０のビット０に記憶される。ＶＦ
はプログラム開始キュー３１０エントリ中の情報が有効
であるかどうかを示す。ワード０のビット１ないしビッ
ト３５およびワード１のビット０ないしビット３は、将
来の使用に備えてリザーブされ、図１３中でそれぞれ４
５６ｂおよび４５６ｃとして示される。ＰＲＯＧＲＡＭ
＿ＩＤ４５６ｄはワード１のビット４ないし３５に記憶
される。ＰＲＯＧＲＡＭ＿ＩＤは、アウトボードファイ
ルキャッシュＸＰＣ１０２へ送られているプログラムを
独自に識別する。ＰＲＯＧＲＡＭ＿ＩＤは、アウトボー
ドファイルキャッシュから戻された状態を適用するプロ
グラムと関連づけるために使用される。
る情報およびプログラム開始パケットのフォーマットを
示す。ＶＦ（有効フラグ）４５６ａはプログラム開始パ
ケット４５６のワード０のビット０に記憶される。ＶＦ
はプログラム開始キュー３１０エントリ中の情報が有効
であるかどうかを示す。ワード０のビット１ないしビッ
ト３５およびワード１のビット０ないしビット３は、将
来の使用に備えてリザーブされ、図１３中でそれぞれ４
５６ｂおよび４５６ｃとして示される。ＰＲＯＧＲＡＭ
＿ＩＤ４５６ｄはワード１のビット４ないし３５に記憶
される。ＰＲＯＧＲＡＭ＿ＩＤは、アウトボードファイ
ルキャッシュＸＰＣ１０２へ送られているプログラムを
独自に識別する。ＰＲＯＧＲＡＭ＿ＩＤは、アウトボー
ドファイルキャッシュから戻された状態を適用するプロ
グラムと関連づけるために使用される。
【００６８】プログラム開始パケット４５６のワード２
は、ＣＯＭＭＡＮＤ＿ＰＡＣＫＥＴ＿ＡＤＤＲＥＳＳ４
５６ｅを含み、これはコマンドチェーン中の第１のコマ
ンドパケット４５２または単一のコマンドパケットの実
アドレスである。ワード３はＮＥＸＴ＿ＳＰ＿ＡＤＤＲ
ＥＳＳ４５６ｆを含む。ＮＥＸＴ＿ＳＰ＿ＡＤＤＲＥＳ
Ｓは、アウトボードファイルキャッシュＸＰＣ１０２が
ステータス情報を書込むことができる領域の主記憶装置
１６中の実アドレスである。ＸＰＣ１０２がコマンドを
処理した後、コマンドのステータスはプログラムステー
タスパケット（ＰＳＰ）中のホスト１０へレポートして
戻される。ライン３１４はデータムーバ（ＤＭ）１１０
からステータスパケットキュー（ＳＰＱ）３１６中への
エントリへのプログラムステータスパケットの流れを示
す。ステータスパケットキュー３１６のフォーマットお
よびプログラムステータスパケットについては次に説明
し、その後、コマンドパケット処理についてさらに議論
する。
は、ＣＯＭＭＡＮＤ＿ＰＡＣＫＥＴ＿ＡＤＤＲＥＳＳ４
５６ｅを含み、これはコマンドチェーン中の第１のコマ
ンドパケット４５２または単一のコマンドパケットの実
アドレスである。ワード３はＮＥＸＴ＿ＳＰ＿ＡＤＤＲ
ＥＳＳ４５６ｆを含む。ＮＥＸＴ＿ＳＰ＿ＡＤＤＲＥＳ
Ｓは、アウトボードファイルキャッシュＸＰＣ１０２が
ステータス情報を書込むことができる領域の主記憶装置
１６中の実アドレスである。ＸＰＣ１０２がコマンドを
処理した後、コマンドのステータスはプログラムステー
タスパケット（ＰＳＰ）中のホスト１０へレポートして
戻される。ライン３１４はデータムーバ（ＤＭ）１１０
からステータスパケットキュー（ＳＰＱ）３１６中への
エントリへのプログラムステータスパケットの流れを示
す。ステータスパケットキュー３１６のフォーマットお
よびプログラムステータスパケットについては次に説明
し、その後、コマンドパケット処理についてさらに議論
する。
【００６９】ｃ．ステータスパケットキューおよびプロ
グラムステータスパケット 図１４はステータスパケットキューを示し、図１５はプ
ログラムステータスパケットに含まれるフォーマットお
よび情報をそれぞれ示す。ステータスパケットキュー３
１６中のプログラムステータスパケット４６０の数はプ
ログラム開始キュー中で待ち行列に入れられたプログラ
ムの数に等しく、それぞれ４６０−１、４６０−２，４
６０−３、…、４６０−ｎで示される。一般に、プログ
ラムステータスパケットの内容およびフォーマットは以
下のとおりである。
グラムステータスパケット 図１４はステータスパケットキューを示し、図１５はプ
ログラムステータスパケットに含まれるフォーマットお
よび情報をそれぞれ示す。ステータスパケットキュー３
１６中のプログラムステータスパケット４６０の数はプ
ログラム開始キュー中で待ち行列に入れられたプログラ
ムの数に等しく、それぞれ４６０−１、４６０−２，４
６０−３、…、４６０−ｎで示される。一般に、プログ
ラムステータスパケットの内容およびフォーマットは以
下のとおりである。
【００７０】
【表１】
【００７１】
【表２】
【００７２】
【表３】
【００７３】
【表４】
【００７４】次に図７ないし図１０に示されるコマンド
パケット処理に戻って議論する。エンキュー処理ノード
３０８はプログラム開始キュー３１０にエントリを書込
む前に、まず、ライン３１８で示されるようにステータ
スパケットキュー３１６から利用可能なプログラムステ
ータスパケット４６０のアドレスを入手する。もしプロ
グラムステータスパケット中の有効フラグ４６０ａが０
ならば、プログラムステータスパケットはステータスの
報告に用いることができる。プログラムステータスパケ
ットのアドレスは、プログラム開始キュー３１０のプロ
グラム開始パケット４５６中のＮＥＸＴ＿ＳＰ＿ＡＤＤ
ＲＥＳＳ４５６ｅに記憶される。
パケット処理に戻って議論する。エンキュー処理ノード
３０８はプログラム開始キュー３１０にエントリを書込
む前に、まず、ライン３１８で示されるようにステータ
スパケットキュー３１６から利用可能なプログラムステ
ータスパケット４６０のアドレスを入手する。もしプロ
グラムステータスパケット中の有効フラグ４６０ａが０
ならば、プログラムステータスパケットはステータスの
報告に用いることができる。プログラムステータスパケ
ットのアドレスは、プログラム開始キュー３１０のプロ
グラム開始パケット４５６中のＮＥＸＴ＿ＳＰ＿ＡＤＤ
ＲＥＳＳ４５６ｅに記憶される。
【００７５】データムーバ１１０は、コマンドパケット
４５２が存在するかどうかを判断するためにプログラム
開始キュー３１０を継続的にモニタして、モニタおよび
取出処理ノード３２０によって示されるように処理を行
なう。プログラム開始キュー３１０中のエントリへのポ
インタは、プログラム開始キューをモニタするために使
用される。もしポインタによって示されるプログラム開
始パケット４５６のためのＶＦ４５６ａが１であれば、
プログラム開始パケットは有効であり、かつコマンドパ
ケットが利用可能である。もしＶＦが０であれば、プロ
グラム開始パケットは無効であり、つまり処理に利用で
きるコマンドパケットがないことを意味し、同じプログ
ラム開始パケットがＶＦがセットされるまでモニタされ
る。ライン３２２はプログラム開始キューからのプログ
ラム開始パケットの読出を表わす。
４５２が存在するかどうかを判断するためにプログラム
開始キュー３１０を継続的にモニタして、モニタおよび
取出処理ノード３２０によって示されるように処理を行
なう。プログラム開始キュー３１０中のエントリへのポ
インタは、プログラム開始キューをモニタするために使
用される。もしポインタによって示されるプログラム開
始パケット４５６のためのＶＦ４５６ａが１であれば、
プログラム開始パケットは有効であり、かつコマンドパ
ケットが利用可能である。もしＶＦが０であれば、プロ
グラム開始パケットは無効であり、つまり処理に利用で
きるコマンドパケットがないことを意味し、同じプログ
ラム開始パケットがＶＦがセットされるまでモニタされ
る。ライン３２２はプログラム開始キューからのプログ
ラム開始パケットの読出を表わす。
【００７６】ＰＩＰ中にＶＦ４５６ａがセットされる場
合、プログラム開始キュー３１０のポインタはキュー中
の次のエントリに進み、その後、次のエントリがモニタ
される。ＶＦがセットされた状態のプログラム開始パケ
ット４５６は、その後、コマンドパケット４５２を取出
すために使用される。プログラム開始パケット中のＣＯ
ＭＭＡＮＤ＿ＰＡＣＫＥＴ＿ＡＤＤＲＥＳＳ４５６ｅ
は、コマンドパケットをライン３２４で示されるように
コマンドパケットデータ構造３０４から読出すために用
いられる。
合、プログラム開始キュー３１０のポインタはキュー中
の次のエントリに進み、その後、次のエントリがモニタ
される。ＶＦがセットされた状態のプログラム開始パケ
ット４５６は、その後、コマンドパケット４５２を取出
すために使用される。プログラム開始パケット中のＣＯ
ＭＭＡＮＤ＿ＰＡＣＫＥＴ＿ＡＤＤＲＥＳＳ４５６ｅ
は、コマンドパケットをライン３２４で示されるように
コマンドパケットデータ構造３０４から読出すために用
いられる。
【００７７】その後、コマンドパケット４５６中の情報
は、データフローライン３２８で示されるように、デー
タムーバ１１０に対して局所的である動作制御ブロック
（ＡＣＢ）バッファ３２６のうちの１つに書込まれる。
コマンドパケットを管理するために３つのバッファがデ
ータムーバ１１０によって使用される。各ＡＣＢバッフ
ァはデータムーバについての議論でより詳細に説明す
る。バッファは１６のエントリには十分な大きさであ
り、このため最大１６のコマンドパケットが「アクティ
ブ」となることができる。１６のアクティブコマンドが
存在する場合、データムーバ１１０は、１６のコマンド
のうちの１つが完了するまでプログラム開始キュー３１
０をモニタすることを停止する。一般に、ＡＣＢバッフ
ァは、データムーバ１１０と主記憶装置１６との間でデ
ータを転送するためにコマンドパケットおよびアソート
された制御コードを保持する。
は、データフローライン３２８で示されるように、デー
タムーバ１１０に対して局所的である動作制御ブロック
（ＡＣＢ）バッファ３２６のうちの１つに書込まれる。
コマンドパケットを管理するために３つのバッファがデ
ータムーバ１１０によって使用される。各ＡＣＢバッフ
ァはデータムーバについての議論でより詳細に説明す
る。バッファは１６のエントリには十分な大きさであ
り、このため最大１６のコマンドパケットが「アクティ
ブ」となることができる。１６のアクティブコマンドが
存在する場合、データムーバ１１０は、１６のコマンド
のうちの１つが完了するまでプログラム開始キュー３１
０をモニタすることを停止する。一般に、ＡＣＢバッフ
ァは、データムーバ１１０と主記憶装置１６との間でデ
ータを転送するためにコマンドパケットおよびアソート
された制御コードを保持する。
【００７８】コマンドパケットがＡＣＢバッファ３２６
に書込まれた後、送信処理ノード３３２は、データフロ
ーライン３３２で示されるようにコマンドパケット４５
２を適切なＡＣＢバッファから読出す。その後、コマン
ドパケットはデータフローライン３３４で示されるよう
に光ファイバケーブル２１６を介してホストインタフェ
ースアダプタ２１４へ送られる。受信処理ノードはコマ
ンドパケットを受取り、このコマンドパケットをデータ
フローライン３４０で示されるようにＨＩＡＡＣＢバッ
ファ３３８へ入れる。
に書込まれた後、送信処理ノード３３２は、データフロ
ーライン３３２で示されるようにコマンドパケット４５
２を適切なＡＣＢバッファから読出す。その後、コマン
ドパケットはデータフローライン３３４で示されるよう
に光ファイバケーブル２１６を介してホストインタフェ
ースアダプタ２１４へ送られる。受信処理ノードはコマ
ンドパケットを受取り、このコマンドパケットをデータ
フローライン３４０で示されるようにＨＩＡＡＣＢバッ
ファ３３８へ入れる。
【００７９】図１６はＨＩＡ ＡＣＢバッファを示す。
ＨＩＡ ＡＣＢバッファ３３８は、動作を管理するため
に、それぞれ３３８−１ないし３３８−１６と示された
１６のエントリを有する。ＨＩＡ ＡＣＢバッファ中の
各エントリはコマンドパケットおよびコマンドパケット
に関連したステータス情報を含む。ＨＩＡ ＡＣＢバッ
ファ中の各エントリに関連づけられるのはＡＣＢナンバ
である。ＡＣＢナンバ１はＨＩＡ ＡＣＢバッファ中の
第１のエントリ３３８−１を示し、ＡＣＢナンバ２は第
２のエントリ３３８−２を示し、…、かつＡＣＢナンバ
１６は第１６番目のエントリ３３８−１６を示す。
ＨＩＡ ＡＣＢバッファ３３８は、動作を管理するため
に、それぞれ３３８−１ないし３３８−１６と示された
１６のエントリを有する。ＨＩＡ ＡＣＢバッファ中の
各エントリはコマンドパケットおよびコマンドパケット
に関連したステータス情報を含む。ＨＩＡ ＡＣＢバッ
ファ中の各エントリに関連づけられるのはＡＣＢナンバ
である。ＡＣＢナンバ１はＨＩＡ ＡＣＢバッファ中の
第１のエントリ３３８−１を示し、ＡＣＢナンバ２は第
２のエントリ３３８−２を示し、…、かつＡＣＢナンバ
１６は第１６番目のエントリ３３８−１６を示す。
【００８０】モニタおよびプット処理ノード３４２は、
コマンドパケットの到着を判断するためにＨＩＡ ＡＣ
Ｂバッファ３３８をモニタする。コマンドパケットがＨ
ＩＡＡＣＢバッファ３３８に到着すると、ＨＩＡ ＡＣ
Ｂバッファエントリに関連したＡＣＢナンバはデータフ
ローライン３４４で示されるように読出される。その
後、処理ノード３４２はデータフローライン３４８で示
されるようにアクティビティキュー（ＡＱ）エントリを
アクティビティキュー中に置く。アクティビティキュー
３４６中のエントリは、処理用に利用可能なコマンドパ
ケットが存在することをインデックスプロセッサ２３６
に知らせる。
コマンドパケットの到着を判断するためにＨＩＡ ＡＣ
Ｂバッファ３３８をモニタする。コマンドパケットがＨ
ＩＡＡＣＢバッファ３３８に到着すると、ＨＩＡ ＡＣ
Ｂバッファエントリに関連したＡＣＢナンバはデータフ
ローライン３４４で示されるように読出される。その
後、処理ノード３４２はデータフローライン３４８で示
されるようにアクティビティキュー（ＡＱ）エントリを
アクティビティキュー中に置く。アクティビティキュー
３４６中のエントリは、処理用に利用可能なコマンドパ
ケットが存在することをインデックスプロセッサ２３６
に知らせる。
【００８１】図１７はアクティビティキューを示し、図
１８は各アクティビティキューエントリに含まれる情報
を示す。アクティビティキュー３４６は、図１７中で３
４７−１、３４７−２、３４７−３、…、３４７−ｎで
示される最大ｎ個までのアクティビティキューエントリ
を含み得る。図１８に示されるように、アクティビティ
キューエントリのワード０はＭＥＳＳＡＧＥ ＣＯＤＥ
３４７ａと、ＡＣＢＩＤ３４７ｂと、ＨＩＡ ＵＩＤ３
４７ｃと、ＨＩＡ ＢＰＩＤ３４７ｄとを含む。アクテ
ィビティキューエントリのワード１はＭＥＳＳＡＧＥ３
４７ｅを含む。これらのフィールドの各々についてはホ
ストインタフェースアダプタおよびインデックスプロセ
ッサに関する議論においてより詳細に説明する。簡単に
言えば、ＭＥＳＳＡＧＥ ＣＯＤＥは、インデックスプ
ロセッサ２３６によって実行される動作のタイプを示
す。ＨＩＡ ＡＣＢバッファ３３８中で新しいエントリ
が作られたことを示す動作タイプに対しては、ＡＣＢＩ
Ｄはコマンドパケット情報が存在するＨＩＡ ＡＣＢバ
ッファ中のエントリのＡＣＢナンバを示す。ＨＩＡ識別
子フィールドは、アクティビティキューエントリをアク
ティビティキュー３４６に置いた特定のホストインタフ
ェースアダプタ２１４を示す。わかりやすさのために、
ＨＩＡ ＢＰＩＤおよびＭＥＳＳＡＧＥフィールドの説
明は後ほど行なう。
１８は各アクティビティキューエントリに含まれる情報
を示す。アクティビティキュー３４６は、図１７中で３
４７−１、３４７−２、３４７−３、…、３４７−ｎで
示される最大ｎ個までのアクティビティキューエントリ
を含み得る。図１８に示されるように、アクティビティ
キューエントリのワード０はＭＥＳＳＡＧＥ ＣＯＤＥ
３４７ａと、ＡＣＢＩＤ３４７ｂと、ＨＩＡ ＵＩＤ３
４７ｃと、ＨＩＡ ＢＰＩＤ３４７ｄとを含む。アクテ
ィビティキューエントリのワード１はＭＥＳＳＡＧＥ３
４７ｅを含む。これらのフィールドの各々についてはホ
ストインタフェースアダプタおよびインデックスプロセ
ッサに関する議論においてより詳細に説明する。簡単に
言えば、ＭＥＳＳＡＧＥ ＣＯＤＥは、インデックスプ
ロセッサ２３６によって実行される動作のタイプを示
す。ＨＩＡ ＡＣＢバッファ３３８中で新しいエントリ
が作られたことを示す動作タイプに対しては、ＡＣＢＩ
Ｄはコマンドパケット情報が存在するＨＩＡ ＡＣＢバ
ッファ中のエントリのＡＣＢナンバを示す。ＨＩＡ識別
子フィールドは、アクティビティキューエントリをアク
ティビティキュー３４６に置いた特定のホストインタフ
ェースアダプタ２１４を示す。わかりやすさのために、
ＨＩＡ ＢＰＩＤおよびＭＥＳＳＡＧＥフィールドの説
明は後ほど行なう。
【００８２】インデックスプロセッサ２３６中のモニタ
および取出処理ノード３５０は、アクティビティキュー
エントリを判別するためにアクティビティキュー３４６
をモニタする。アクティビティキューにエントリが加え
られると、処理ノード３５０はデータフローライン３５
２で示されるようにアクティビティキュー３４６からＡ
ＣＢエントリを読出す。アクティビティキューエントリ
中の情報に基づいて、処理ノード３５０はデータフロー
ライン３５４で示されるようにＡＣＢ要求をＨＩＡ２１
４へ送る。ＡＣＢ要求はアクティビティキューエントリ
からのＡＣＢナンバを含む。
および取出処理ノード３５０は、アクティビティキュー
エントリを判別するためにアクティビティキュー３４６
をモニタする。アクティビティキューにエントリが加え
られると、処理ノード３５０はデータフローライン３５
２で示されるようにアクティビティキュー３４６からＡ
ＣＢエントリを読出す。アクティビティキューエントリ
中の情報に基づいて、処理ノード３５０はデータフロー
ライン３５４で示されるようにＡＣＢ要求をＨＩＡ２１
４へ送る。ＡＣＢ要求はアクティビティキューエントリ
からのＡＣＢナンバを含む。
【００８３】処理送信ノード３５６は、ＡＣＢ要求中で
特定されたＡＣＢナンバに関連するＨＩＡ ＡＣＢバッ
ファ３３８中のエントリからコマンドパケットを取出
し、そのコマンドパケットをインデックスプロセッサ２
３６の処理ノード３５８へ送る。データフローライン３
６０および３６２はＨＩＡ ＡＣＢバッファ３３８から
処理ノード３５８へのコマンドパケットの流れを示す。
処理ノード３５８はコマンドパケット中に含まれるコマ
ンドをデコードし、ＮＶＳ２２０中の利用可能な記憶ス
ペースを管理し、かつそこに記憶されるキャッシュされ
たファイル３６６を参照するための情報を含む制御構造
３６４を参照する。ファイルアクセスコマンドについて
は、ファイル情報はデータフローライン３６８で示され
るように制御構造３６４から読出される。ファイル情報
およびデコードされたコマンドに基づいて、処理ノード
３５８は適切な処理を開始する。図７ないし図１０の議
論の残りの部分については、読出または書込要求のいず
れかがコマンドパケット中に含まれ、かつキャッシュさ
れたファイル３６６中に参照されたファイルデータが存
在すると仮定する。
特定されたＡＣＢナンバに関連するＨＩＡ ＡＣＢバッ
ファ３３８中のエントリからコマンドパケットを取出
し、そのコマンドパケットをインデックスプロセッサ２
３６の処理ノード３５８へ送る。データフローライン３
６０および３６２はＨＩＡ ＡＣＢバッファ３３８から
処理ノード３５８へのコマンドパケットの流れを示す。
処理ノード３５８はコマンドパケット中に含まれるコマ
ンドをデコードし、ＮＶＳ２２０中の利用可能な記憶ス
ペースを管理し、かつそこに記憶されるキャッシュされ
たファイル３６６を参照するための情報を含む制御構造
３６４を参照する。ファイルアクセスコマンドについて
は、ファイル情報はデータフローライン３６８で示され
るように制御構造３６４から読出される。ファイル情報
およびデコードされたコマンドに基づいて、処理ノード
３５８は適切な処理を開始する。図７ないし図１０の議
論の残りの部分については、読出または書込要求のいず
れかがコマンドパケット中に含まれ、かつキャッシュさ
れたファイル３６６中に参照されたファイルデータが存
在すると仮定する。
【００８４】データフローライン３７０および３７２で
示されるステータスおよびアドレスの２つの情報が処理
ノード３５８からＨＩＡ２１４に戻される。これらの情
報は両方とも、ステータスおよびアドレス情報がＨＩＡ
ＡＣＢバッファ３３８中の適切なエントリに記憶され
るようにＡＣＢナンバと結びつけられる。処理読出およ
び送信ノード３７４ならびに処理受信および書込ノード
３７６は、データムーバ１１０とＮＶＳ２２０との間の
データフローを制御する。処理ノード３７４は、キャッ
シュされたファイル３３６からファイルデータが読出さ
れるときにアクティブであり、かつ処理ノード３７６
は、キャッシュされたファイル３６６へファイルデータ
が書込まれるときにアクティブである。処理ノード３７
４および３７６の両方について、データフローライン３
７８および３８０の各々で示されるようにＨＩＡ ＡＣ
Ｂバッファ３３８中のエントリからデータ転送パラメー
タが読出される。データ転送パラメータは、動作が開始
されワードの数が転送されるＮＶＳ２２０内のアドレス
を示す。
示されるステータスおよびアドレスの２つの情報が処理
ノード３５８からＨＩＡ２１４に戻される。これらの情
報は両方とも、ステータスおよびアドレス情報がＨＩＡ
ＡＣＢバッファ３３８中の適切なエントリに記憶され
るようにＡＣＢナンバと結びつけられる。処理読出およ
び送信ノード３７４ならびに処理受信および書込ノード
３７６は、データムーバ１１０とＮＶＳ２２０との間の
データフローを制御する。処理ノード３７４は、キャッ
シュされたファイル３３６からファイルデータが読出さ
れるときにアクティブであり、かつ処理ノード３７６
は、キャッシュされたファイル３６６へファイルデータ
が書込まれるときにアクティブである。処理ノード３７
４および３７６の両方について、データフローライン３
７８および３８０の各々で示されるようにＨＩＡ ＡＣ
Ｂバッファ３３８中のエントリからデータ転送パラメー
タが読出される。データ転送パラメータは、動作が開始
されワードの数が転送されるＮＶＳ２２０内のアドレス
を示す。
【００８５】処理読出および送信ノード３７４はデータ
フローライン３８２で示されるように、再接続メッセー
ジをデータムーバ１１０に送る。データムーバ１１０上
の再接続処理ノード３８４は再接続メッセージを受取
り、再接続メッセージ中のＡＣＢナンバを受信および処
理書込ノード３８６へ与える。データフローライン３８
８は、ＡＣＢナンバが処理ノード３８４から処理受信お
よび書込ノード３８６へ流れることを示す。処理受信お
よび書込ノード３８６は、ＡＣＢナンバによって示され
る適切なＡＣＢバッファ３２６からデータ転送パラメー
タを受信する。データフローライン３９０は、ＡＣＢバ
ッファ３２６から処理ノード３８６によって受取られた
データ転送パラメータを示す。データ転送パラメータ
は、ファイルデータが書込まれるべきアプリケーション
記憶装置３９２中の場所を示す。データフローライン３
９４で示されるようにファイルデータが処理ノード３８
６によって受取られると、これはアプリケーション記憶
装置３９２へ書込まれる。データフローライン３９６は
ファイルデータがアプリケーション記憶装置３９２へ流
れることを示す。ホストインタフェースアダプタ２１４
では、処理読出および送信ノード３７４は、データフロ
ーライン３９８で示されるようにキャッシュされたファ
イル３６６から参照されたファイルデータを読出す。
フローライン３８２で示されるように、再接続メッセー
ジをデータムーバ１１０に送る。データムーバ１１０上
の再接続処理ノード３８４は再接続メッセージを受取
り、再接続メッセージ中のＡＣＢナンバを受信および処
理書込ノード３８６へ与える。データフローライン３８
８は、ＡＣＢナンバが処理ノード３８４から処理受信お
よび書込ノード３８６へ流れることを示す。処理受信お
よび書込ノード３８６は、ＡＣＢナンバによって示され
る適切なＡＣＢバッファ３２６からデータ転送パラメー
タを受信する。データフローライン３９０は、ＡＣＢバ
ッファ３２６から処理ノード３８６によって受取られた
データ転送パラメータを示す。データ転送パラメータ
は、ファイルデータが書込まれるべきアプリケーション
記憶装置３９２中の場所を示す。データフローライン３
９４で示されるようにファイルデータが処理ノード３８
６によって受取られると、これはアプリケーション記憶
装置３９２へ書込まれる。データフローライン３９６は
ファイルデータがアプリケーション記憶装置３９２へ流
れることを示す。ホストインタフェースアダプタ２１４
では、処理読出および送信ノード３７４は、データフロ
ーライン３９８で示されるようにキャッシュされたファ
イル３６６から参照されたファイルデータを読出す。
【００８６】上述のように、処理受信および書込ノード
３７６は、キャッシュされたファイル３６６へファイル
データを書込む。ファイルデータはデータフローライン
４００で示されるようにキャッシュされたファイル３６
６へ書込まれている。データムーバ１１０からホストイ
ンタフェースアダプタ２１４へのファイルデータの転送
は、再接続メッセージを送ることによって処理受信およ
び書込ノード３７６によって開始される。データフロー
ライン４０２は再接続メッセージを示す。再接続メッセ
ージはＡＣＢナンバを含み、このＡＣＢナンバは処理読
出および送信ノード４０４へ送られる。ＡＣＢナンバは
ライン４０６で示される。処理読出および送信ノード４
０４は、ＡＣＢナンバによって参照される適切なＡＣＢ
バッファ３２６からデータ転送パラメータを入手する。
データフローライン４０８はデータ転送パラメータを示
す。データ転送パラメータは、転送するファイルデータ
が存在する主記憶装置１６中の実アドレスを示す。処理
ノード４０４はデータフローライン４１０で示されるよ
うに参照されたファイルデータをアプリケーション記憶
装置３９２から読出す。データフローライン４１２は、
ファイルデータがデータムーバ１１０中の処理ノード４
０４によってホストインタフェースアダプタ２１４中の
処理受信および書込ノード３７６へ送られることを示
す。その後、ファイルデータはキャッシュされたファイ
ル３６６へ書込まれる。
３７６は、キャッシュされたファイル３６６へファイル
データを書込む。ファイルデータはデータフローライン
４００で示されるようにキャッシュされたファイル３６
６へ書込まれている。データムーバ１１０からホストイ
ンタフェースアダプタ２１４へのファイルデータの転送
は、再接続メッセージを送ることによって処理受信およ
び書込ノード３７６によって開始される。データフロー
ライン４０２は再接続メッセージを示す。再接続メッセ
ージはＡＣＢナンバを含み、このＡＣＢナンバは処理読
出および送信ノード４０４へ送られる。ＡＣＢナンバは
ライン４０６で示される。処理読出および送信ノード４
０４は、ＡＣＢナンバによって参照される適切なＡＣＢ
バッファ３２６からデータ転送パラメータを入手する。
データフローライン４０８はデータ転送パラメータを示
す。データ転送パラメータは、転送するファイルデータ
が存在する主記憶装置１６中の実アドレスを示す。処理
ノード４０４はデータフローライン４１０で示されるよ
うに参照されたファイルデータをアプリケーション記憶
装置３９２から読出す。データフローライン４１２は、
ファイルデータがデータムーバ１１０中の処理ノード４
０４によってホストインタフェースアダプタ２１４中の
処理受信および書込ノード３７６へ送られることを示
す。その後、ファイルデータはキャッシュされたファイ
ル３６６へ書込まれる。
【００８７】各処理ノード３７４および３７６について
は、各々のデータ転送タスクが完了すると、ＨＩＡ Ａ
ＣＢバッファ３３８中の適切なエントリへステータスが
書込まれる。データフローライン４１４および４１６の
それぞれは、処理ノード３７４および３７６についての
ステータスの書込みを示す。リターンステータス処理ノ
ード４１８は、アクティビティが完了するとＨＩＡＡＣ
Ｂバッファ３３８からプログラムステータスパケットを
読出し、かつプログラムステータスパケットをデータム
ーバ１１０上の書込ステータス処理ノード４２０へ送
る。処理ノード４２０はＡＣＢバッファ３２６のうちの
１つ中の適切なエントリへプログラムステータスパケッ
トを書込む。データフローライン４２２、４２４、およ
び４２６は、ＨＩＡ ＡＣＢバッファ３３８からデータ
ムーバ１１０上のＡＣＢバッファ３２６へのプログラム
ステータスパケットの流れを示す。
は、各々のデータ転送タスクが完了すると、ＨＩＡ Ａ
ＣＢバッファ３３８中の適切なエントリへステータスが
書込まれる。データフローライン４１４および４１６の
それぞれは、処理ノード３７４および３７６についての
ステータスの書込みを示す。リターンステータス処理ノ
ード４１８は、アクティビティが完了するとＨＩＡＡＣ
Ｂバッファ３３８からプログラムステータスパケットを
読出し、かつプログラムステータスパケットをデータム
ーバ１１０上の書込ステータス処理ノード４２０へ送
る。処理ノード４２０はＡＣＢバッファ３２６のうちの
１つ中の適切なエントリへプログラムステータスパケッ
トを書込む。データフローライン４２２、４２４、およ
び４２６は、ＨＩＡ ＡＣＢバッファ３３８からデータ
ムーバ１１０上のＡＣＢバッファ３２６へのプログラム
ステータスパケットの流れを示す。
【００８８】データムーバ１１０がそのＡＣＢバッファ
３２６中にプログラムステータスパケットを受信する
と、プログラムステータスパケットはファイルキャッシ
ュハンドラソフトウェア２０８へ戻すことができる。リ
ターンステータス処理ノード４２８は、プログラムステ
ータスパケットをＡＣＢバッファ３２６から読出す。そ
の後、プログラムステータスパケットはステータスパケ
ットキュー３１６中の利用可能なエントリへ書込まれ
る。プログラムステータスパケットが書込まれるステー
タスパケットキューのエントリは、ステータスパケット
キュー３１６中の利用可能なエントリに対するポインタ
のキューから選択される。ファイルキャッシュハンドラ
ソフトウェアは、ステータスパケットキュー３１６中の
エントリからステータスを読出し、Ｉ／Ｏ要求が発生す
るアプリケーションソフトウェアに対して適切なステー
タスを戻す。処理ノード４３０ならびにデータフローラ
イン４３２および４３４はステータスレポートを示す。
３２６中にプログラムステータスパケットを受信する
と、プログラムステータスパケットはファイルキャッシ
ュハンドラソフトウェア２０８へ戻すことができる。リ
ターンステータス処理ノード４２８は、プログラムステ
ータスパケットをＡＣＢバッファ３２６から読出す。そ
の後、プログラムステータスパケットはステータスパケ
ットキュー３１６中の利用可能なエントリへ書込まれ
る。プログラムステータスパケットが書込まれるステー
タスパケットキューのエントリは、ステータスパケット
キュー３１６中の利用可能なエントリに対するポインタ
のキューから選択される。ファイルキャッシュハンドラ
ソフトウェアは、ステータスパケットキュー３１６中の
エントリからステータスを読出し、Ｉ／Ｏ要求が発生す
るアプリケーションソフトウェアに対して適切なステー
タスを戻す。処理ノード４３０ならびにデータフローラ
イン４３２および４３４はステータスレポートを示す。
【００８９】３．ファイルスペース管理 このセクションでは、アウトボードファイルキャッシュ
ＸＰＣ１０２中の記憶スペースの論理構成および維持に
ついての概要を説明する。本発明の好ましい実施例は、
ユニシス・コーポレイションより入手可能なＯＳ１１０
０およびＯＳ２２００オペレーティングシステム（図示
せず）に関連したファイル管理および入出力システム
（図示せず）とともに動作可能である。本発明は、本発
明の精神を逸脱することなく他のオペレーティングシス
テムに関連したファイル管理システムにも適用可能であ
ることが当業者には明らかとなるであろう。
ＸＰＣ１０２中の記憶スペースの論理構成および維持に
ついての概要を説明する。本発明の好ましい実施例は、
ユニシス・コーポレイションより入手可能なＯＳ１１０
０およびＯＳ２２００オペレーティングシステム（図示
せず）に関連したファイル管理および入出力システム
（図示せず）とともに動作可能である。本発明は、本発
明の精神を逸脱することなく他のオペレーティングシス
テムに関連したファイル管理システムにも適用可能であ
ることが当業者には明らかとなるであろう。
【００９０】図１９はアウトボードファイルキャッシュ
で利用可能なファイルスペースを示す。ファイルスペー
ス５０２は論理的にセグメント５０３−０、５０３−
１、５０３−２、…、５０３−（ｎ−１）として構成さ
れ、本実施例では各セグメントは１７９２ワードを含
む。利用可能なセグメントの数はＸＰＣ１０２中に構成
されたＲＡＭ記憶装置の量によって変化する。各セグメ
ントは論理トラックとしての同じ論理フォーマットを有
し、これは１１００／２２００ファイルシステム中の記
憶装置の割当の基本単位である。
で利用可能なファイルスペースを示す。ファイルスペー
ス５０２は論理的にセグメント５０３−０、５０３−
１、５０３−２、…、５０３−（ｎ−１）として構成さ
れ、本実施例では各セグメントは１７９２ワードを含
む。利用可能なセグメントの数はＸＰＣ１０２中に構成
されたＲＡＭ記憶装置の量によって変化する。各セグメ
ントは論理トラックとしての同じ論理フォーマットを有
し、これは１１００／２２００ファイルシステム中の記
憶装置の割当の基本単位である。
【００９１】図２０は１セグメントの論理構成を示す。
各セグメント５０３は、それぞれ５０４−０、５０４−
１、５０４−２、…、５０４−６３と符号を付された０
から６３までの連続した６４のブロックを含み、各ブロ
ックは２８ワードを含む。図２１はブロックの論理の組
立を示す。各ブロックは、それぞれ５０６−０、５０６
−１、５０６−２、…、５０６−２７と符号を付された
連続した０から２７までの２８のワードからなる。セグ
メント５０３は割当てられているかもしれないし、割当
てられていないかもしれない。割当てられている、とは
セグメントがディスク１０６上の特定のトラックに直接
関連していることを意味し、このディスク１０６は特定
のファイルに属し、かつそのファイルに属するデータを
含む。割当てられていないセグメントはいかなるトラッ
クまたはファイルにも関連していない。アウトボードフ
ァイルキャッシュＸＰＣ１０２が最初に起動されると
き、ファイルスペース５０２中のセグメントはどれも割
当てられていない。割当てられていない状態から割当て
られている状態へのセグメントの遷移はホスト１０ソフ
トウェアによって行なわれ、これは適切なコマンドがア
ウトボードファイルキャッシュＸＰＣ１０２に送られる
ときに発生する。割当てられた状態から割当てられてい
ない状態への遷移（今後「デサインメント（designmen
t）」と称する）は、ホスト１０およびＸＰＣ１０２に
よって共働して制御さる。以下の３つの場合のいずれに
おいてもセグメントはデサインされ得る。
各セグメント５０３は、それぞれ５０４−０、５０４−
１、５０４−２、…、５０４−６３と符号を付された０
から６３までの連続した６４のブロックを含み、各ブロ
ックは２８ワードを含む。図２１はブロックの論理の組
立を示す。各ブロックは、それぞれ５０６−０、５０６
−１、５０６−２、…、５０６−２７と符号を付された
連続した０から２７までの２８のワードからなる。セグ
メント５０３は割当てられているかもしれないし、割当
てられていないかもしれない。割当てられている、とは
セグメントがディスク１０６上の特定のトラックに直接
関連していることを意味し、このディスク１０６は特定
のファイルに属し、かつそのファイルに属するデータを
含む。割当てられていないセグメントはいかなるトラッ
クまたはファイルにも関連していない。アウトボードフ
ァイルキャッシュＸＰＣ１０２が最初に起動されると
き、ファイルスペース５０２中のセグメントはどれも割
当てられていない。割当てられていない状態から割当て
られている状態へのセグメントの遷移はホスト１０ソフ
トウェアによって行なわれ、これは適切なコマンドがア
ウトボードファイルキャッシュＸＰＣ１０２に送られる
ときに発生する。割当てられた状態から割当てられてい
ない状態への遷移（今後「デサインメント（designmen
t）」と称する）は、ホスト１０およびＸＰＣ１０２に
よって共働して制御さる。以下の３つの場合のいずれに
おいてもセグメントはデサインされ得る。
【００９２】第１に、ホスト１０はアウトボードファイ
ルキャッシュＸＰＣ１０２へコマンドを送るかもしれ
ず、ＸＰＣ１０２は識別されたセグメント５０３がパー
ジされるべきであるということを表わす。パージされ
る、とは識別されたセグメント５０３がこれ以上、識別
されたファイルに関連づけられるべきではないことを意
味する。その後、セグメントは他のファイルのセグメン
トを記憶するために使用され得る。第２に、アウトボー
ドファイルキャッシュＸＰＣ１０２中のファイルスペー
ス５０２が不足するかもしれない。セグメントは異なる
ファイルへアサインされる、つまり「割当てられる」た
めに必要かもしれない。選ばれた特定のセグメント５０
３は、アウトボードファイルキャッシュＸＰＣ１０２中
で実現されるキャッシュセグメント交換アルゴリズムに
依存する。
ルキャッシュＸＰＣ１０２へコマンドを送るかもしれ
ず、ＸＰＣ１０２は識別されたセグメント５０３がパー
ジされるべきであるということを表わす。パージされ
る、とは識別されたセグメント５０３がこれ以上、識別
されたファイルに関連づけられるべきではないことを意
味する。その後、セグメントは他のファイルのセグメン
トを記憶するために使用され得る。第２に、アウトボー
ドファイルキャッシュＸＰＣ１０２中のファイルスペー
ス５０２が不足するかもしれない。セグメントは異なる
ファイルへアサインされる、つまり「割当てられる」た
めに必要かもしれない。選ばれた特定のセグメント５０
３は、アウトボードファイルキャッシュＸＰＣ１０２中
で実現されるキャッシュセグメント交換アルゴリズムに
依存する。
【００９３】第３に、アウトボードファイルキャッシュ
ＸＰＣ１０２は、あるハードウェア状態のためにＲＡＭ
スペースが利用できないセグメントで占有されているこ
とを検出するかもしれない。このセグメントはデサイン
され、その後、将来の割当には利用できない。セグメン
トのデサインメントは、セグメントに含まれるデータ
が、ディスク１０６および関連するトラックへコピーさ
れることが必要である。たとえば、もしデサインされる
べきセグメントがセグメントが直接関連づけられるトラ
ックにも存在しないデータを含む場合、このトラックは
セグメント中に含まれるデータを用いて最新のものにす
る必要があるかもしれない。データ転送はデステージン
グと呼ばれる。
ＸＰＣ１０２は、あるハードウェア状態のためにＲＡＭ
スペースが利用できないセグメントで占有されているこ
とを検出するかもしれない。このセグメントはデサイン
され、その後、将来の割当には利用できない。セグメン
トのデサインメントは、セグメントに含まれるデータ
が、ディスク１０６および関連するトラックへコピーさ
れることが必要である。たとえば、もしデサインされる
べきセグメントがセグメントが直接関連づけられるトラ
ックにも存在しないデータを含む場合、このトラックは
セグメント中に含まれるデータを用いて最新のものにす
る必要があるかもしれない。データ転送はデステージン
グと呼ばれる。
【００９４】もしセグメントのデサインの必要性がホス
ト１０ソフトウェアによって検出されかつ始動されれ
ば、セグメントのデステージの必要性もまたホスト１０
ソフトウェアによって決定される。アウトボードファイ
ルキャッシュＸＰＣ１０２もまたセグメントのデサイン
を開始することができ、かつセグメントはまたデステー
ジされなければならないかどうかの判断が以下のルール
に従ってなされる。そのルールとは、もし関連したトラ
ック中に存在しないデータをセグメントが含む場合、こ
のセグメントはデサインされる前にデステージされなけ
ればならない、というものである。これはアウトボード
ファイルキャッシュＸＰＣ１０２からホスト１０へデス
テージ要求を送ることによって開始される。ホスト１０
はアウトボードファイルキャッシュＸＰＣ１０２からデ
ィスク１０６へ識別されたセグメント中のデータを転送
することによって応じる。ホスト１０がセグメントのデ
ステージを完了すると、アウトボードファイルキャッシ
ュ１０２はセグメントをデサインできる。もしセグメン
トおよびセグメントの関連したトラックが同じデータを
含めば、デステージングは要求されず、アウトボードフ
ァイルキャッシュ１０２は単一方向にセグメントをデサ
インし得る。
ト１０ソフトウェアによって検出されかつ始動されれ
ば、セグメントのデステージの必要性もまたホスト１０
ソフトウェアによって決定される。アウトボードファイ
ルキャッシュＸＰＣ１０２もまたセグメントのデサイン
を開始することができ、かつセグメントはまたデステー
ジされなければならないかどうかの判断が以下のルール
に従ってなされる。そのルールとは、もし関連したトラ
ック中に存在しないデータをセグメントが含む場合、こ
のセグメントはデサインされる前にデステージされなけ
ればならない、というものである。これはアウトボード
ファイルキャッシュＸＰＣ１０２からホスト１０へデス
テージ要求を送ることによって開始される。ホスト１０
はアウトボードファイルキャッシュＸＰＣ１０２からデ
ィスク１０６へ識別されたセグメント中のデータを転送
することによって応じる。ホスト１０がセグメントのデ
ステージを完了すると、アウトボードファイルキャッシ
ュ１０２はセグメントをデサインできる。もしセグメン
トおよびセグメントの関連したトラックが同じデータを
含めば、デステージングは要求されず、アウトボードフ
ァイルキャッシュ１０２は単一方向にセグメントをデサ
インし得る。
【００９５】図２２は、アウトボードファイルキャッシ
ュのファイルスペース中のキャッシュファイルスペース
と、ネイルスペースと、レジデントファイルスペースと
の間の論理区分を示す。キャッシュファイルスペース５
２２とネイルスペース５２３とレジデントファイルスペ
ース５２４間で割当てられるセグメントの割合は、動作
時間要求に応じて変化する。キャッシュファイルスペー
スはセグメント毎にファイルに割当てられる。キャッシ
ュファイルスペースに対する要求が増大するにつれて、
セグメントの割当はキャッシュ交換アルゴリズムに従っ
て管理される。レジデントファイルスペース中のセグメ
ントは、長期間の間ファイルスペース中に留まるファイ
ルのトラックに割当てられる。たとえば、レジデントフ
ァイルスペースは頻繁にアクセスされるファイル、およ
び回復が重要なデータのために使用され得る。レジデン
トファイルスペース中のセグメントはキャッシュファイ
ルスペースのためのキャッシュ交換アルゴリズムでは使
用できない。キャッシュファイルスペース管理およびレ
ジデントファイルスペース管理の概要は以下の段落中で
説明する。
ュのファイルスペース中のキャッシュファイルスペース
と、ネイルスペースと、レジデントファイルスペースと
の間の論理区分を示す。キャッシュファイルスペース５
２２とネイルスペース５２３とレジデントファイルスペ
ース５２４間で割当てられるセグメントの割合は、動作
時間要求に応じて変化する。キャッシュファイルスペー
スはセグメント毎にファイルに割当てられる。キャッシ
ュファイルスペースに対する要求が増大するにつれて、
セグメントの割当はキャッシュ交換アルゴリズムに従っ
て管理される。レジデントファイルスペース中のセグメ
ントは、長期間の間ファイルスペース中に留まるファイ
ルのトラックに割当てられる。たとえば、レジデントフ
ァイルスペースは頻繁にアクセスされるファイル、およ
び回復が重要なデータのために使用され得る。レジデン
トファイルスペース中のセグメントはキャッシュファイ
ルスペースのためのキャッシュ交換アルゴリズムでは使
用できない。キャッシュファイルスペース管理およびレ
ジデントファイルスペース管理の概要は以下の段落中で
説明する。
【００９６】キャッシュファイルスペース５２２中のセ
グメントは、「ネイルされる」または「ネイルされな
い」のいずれかであり得る。ネイルされたセグメントは
アウトボードファイルキャッシュ１０２に永久に記憶さ
れるものである。ネイルされたセグメントはホスト１０
によってパージされるまでキャッシュファイルスペース
に留まる。アウトボードファイルキャッシュＸＰＣ１０
２は、ネイルされたセグメントをバックアップするディ
スクスペースが存在しないため、ネイルされたセグメン
トのデサインメントおよびデステージングを開始するこ
とはない。ネイルされたセグメントは、あるセグメント
はアクセスされるときにキャッシュ中になければなら
ず、かつ回復ファイルのようにキャッシュ交換には用い
られてはならないことをホストソフトウェアが決定する
場合に用いられる。ネイルされたセグメントはキャッシ
ュファイルスペースにのみ存在することができるが、キ
ャッシュファイルスペースのすべてを消費することはで
きない。ネイルされたセグメントの所望される最大数は
１０００である。
グメントは、「ネイルされる」または「ネイルされな
い」のいずれかであり得る。ネイルされたセグメントは
アウトボードファイルキャッシュ１０２に永久に記憶さ
れるものである。ネイルされたセグメントはホスト１０
によってパージされるまでキャッシュファイルスペース
に留まる。アウトボードファイルキャッシュＸＰＣ１０
２は、ネイルされたセグメントをバックアップするディ
スクスペースが存在しないため、ネイルされたセグメン
トのデサインメントおよびデステージングを開始するこ
とはない。ネイルされたセグメントは、あるセグメント
はアクセスされるときにキャッシュ中になければなら
ず、かつ回復ファイルのようにキャッシュ交換には用い
られてはならないことをホストソフトウェアが決定する
場合に用いられる。ネイルされたセグメントはキャッシ
ュファイルスペースにのみ存在することができるが、キ
ャッシュファイルスペースのすべてを消費することはで
きない。ネイルされたセグメントの所望される最大数は
１０００である。
【００９７】ネイルされないセグメントは以下のうちの
いずれか１つが発生するまでキャッシュファイルスペー
ス５２２中に留まる。 １．ネイルされないセグメントがホスト１０ソフトウェ
アよってパージされる。 ２．アウトボードファイルキャッシュＸＰＣ１０２が、
セグメントによって占有されたＲＡＭが使用不可である
ことを検出する。 ３．キャッシュファイルスペース交換アルゴリズムが、
セグメントが別のトラックに割当てられるべきであると
判断する。
いずれか１つが発生するまでキャッシュファイルスペー
ス５２２中に留まる。 １．ネイルされないセグメントがホスト１０ソフトウェ
アよってパージされる。 ２．アウトボードファイルキャッシュＸＰＣ１０２が、
セグメントによって占有されたＲＡＭが使用不可である
ことを検出する。 ３．キャッシュファイルスペース交換アルゴリズムが、
セグメントが別のトラックに割当てられるべきであると
判断する。
【００９８】４．アウトボードファイルキャッシュＸＰ
Ｃが、セグメントがキャッシュファイルスペースから取
除かれ、かつレジデントファイルスペース５２４の一部
とされるべきであると判断する。 レジデントファイルスペース５２４はファイルのトラッ
クに関連したセグメントからなる。レジデントファイル
スペース中のセグメントが一旦トラックに割当てられる
と、これは以下のいずれか１つが発生するまで割当てら
れたままである。
Ｃが、セグメントがキャッシュファイルスペースから取
除かれ、かつレジデントファイルスペース５２４の一部
とされるべきであると判断する。 レジデントファイルスペース５２４はファイルのトラッ
クに関連したセグメントからなる。レジデントファイル
スペース中のセグメントが一旦トラックに割当てられる
と、これは以下のいずれか１つが発生するまで割当てら
れたままである。
【００９９】１．セグメントがホスト１０によってパー
ジされる。 ２．アウトボードファイルキャッシュＸＰＣ１０２が、
セグメントによって占有されたＲＡＭが使用不可である
と検出する。 ３．キャッシュファイルスペース５２２への要求に対す
るレジデントファイルスペースへの要求が、セグメント
がキャッシュファイルスペースに再割当されるように設
計されるべき要求であると、アウトボートファイルキャ
ッシュＸＰＣ２が判断する。
ジされる。 ２．アウトボードファイルキャッシュＸＰＣ１０２が、
セグメントによって占有されたＲＡＭが使用不可である
と検出する。 ３．キャッシュファイルスペース５２２への要求に対す
るレジデントファイルスペースへの要求が、セグメント
がキャッシュファイルスペースに再割当されるように設
計されるべき要求であると、アウトボートファイルキャ
ッシュＸＰＣ２が判断する。
【０１００】レジデントファイルスペース５２４中のセ
グメントの割当は、先入れ先出し方式で行なわれる。す
べてのレジデントファイルスペースセグメントが一旦割
当てられると、キャッシュファイルスペース５２２中の
セグメントが割当てられる。レジデントファイルスペー
ス中に他のセグメントを有するファイルに割当てられた
キャッシュファイルスペース中のセグメントは、キャッ
シュファイルスペースキャッシュ交換アルゴリズムに従
う。このため、レジデントファイルスペースを要求する
ホスト１０ソフトウェアはレジデントファイルスペース
が利用できるかどうかおよびその使用をモニタしなけれ
ばならない。
グメントの割当は、先入れ先出し方式で行なわれる。す
べてのレジデントファイルスペースセグメントが一旦割
当てられると、キャッシュファイルスペース５２２中の
セグメントが割当てられる。レジデントファイルスペー
ス中に他のセグメントを有するファイルに割当てられた
キャッシュファイルスペース中のセグメントは、キャッ
シュファイルスペースキャッシュ交換アルゴリズムに従
う。このため、レジデントファイルスペースを要求する
ホスト１０ソフトウェアはレジデントファイルスペース
が利用できるかどうかおよびその使用をモニタしなけれ
ばならない。
【０１０１】図２３はファイルディスクリプタテーブル
を示す。ファイルディスクリプタテーブル５０６はアウ
トボードファイルキャッシュＸＰＣ１０２によって記憶
されかつ維持され、さらに、ファイルスペース５０２中
の各セグメントの割当および参照用の情報を含む。ファ
イルディスクリプタテーブル中には、各々５０８−０、
５０８−１、５０８−２、…、５０８−（ｎ−１）と符
号を付された０からｎ−１までの連続した数のｎ個のフ
ァイルディスクリプタが存在する。図２４はファイルデ
ィスクリプタに含まれる情報を示す。各ファイルディス
クリプタ５０８は１６の３２ビットワードを有する。フ
ァイルディスクリプタの内容およびフォーマットは以下
のとおりである。
を示す。ファイルディスクリプタテーブル５０６はアウ
トボードファイルキャッシュＸＰＣ１０２によって記憶
されかつ維持され、さらに、ファイルスペース５０２中
の各セグメントの割当および参照用の情報を含む。ファ
イルディスクリプタテーブル中には、各々５０８−０、
５０８−１、５０８−２、…、５０８−（ｎ−１）と符
号を付された０からｎ−１までの連続した数のｎ個のフ
ァイルディスクリプタが存在する。図２４はファイルデ
ィスクリプタに含まれる情報を示す。各ファイルディス
クリプタ５０８は１６の３２ビットワードを有する。フ
ァイルディスクリプタの内容およびフォーマットは以下
のとおりである。
【０１０２】
【表５】
【０１０３】
【表６】
【０１０４】
【表７】
【０１０５】
【表８】
【０１０６】
【表９】
【０１０７】４．主要コンポーネントの概要 このセクションでは、ファイルキャッシュシステムの主
要機能コンポーネントの各々の概要を説明する。各コン
ポーネントの一般的アーキテクチャおよび処理、ならび
にコンポーネント間のインタフェースの概要について議
論する。 ａ．ホストソフトウェア ファイルキャッシュシステムの２つの主ソフトウェアコ
ンポーネントは、入出力ソフトウェア２０６とファイル
キャッシュハンドラソフトウェア２０８である。入出力
（Ｉ／Ｏ）ソフトウェアは、アプリケーションソフトウ
ェア２０２と、ホスト１０に結合された各周辺装置に特
定のソフトウェアとの間にインタフェースを設ける。
要機能コンポーネントの各々の概要を説明する。各コン
ポーネントの一般的アーキテクチャおよび処理、ならび
にコンポーネント間のインタフェースの概要について議
論する。 ａ．ホストソフトウェア ファイルキャッシュシステムの２つの主ソフトウェアコ
ンポーネントは、入出力ソフトウェア２０６とファイル
キャッシュハンドラソフトウェア２０８である。入出力
（Ｉ／Ｏ）ソフトウェアは、アプリケーションソフトウ
ェア２０２と、ホスト１０に結合された各周辺装置に特
定のソフトウェアとの間にインタフェースを設ける。
【０１０８】（１） 入出力ソフトウェア 図２５は、アプリケーションソフトウェアからのファイ
ル要求についてＩ／Ｏソフトウェアが実行する一般的処
理のフローチャートである。Ｉ／Ｏソフトウェアは、さ
まざまなＩ／Ｏ要求パラメータを含むオペレーティング
システムコールで引起こされる。ステップ６０２は入力
Ｉ／Ｏ要求パラメータを処理する。Ｉ／Ｏ要求パラメー
タに含まれるのは、アクセスが要求されるファイルの部
分を参照するファイル識別名およびファイル部分インジ
ケータである。ステップ６０４は、特定のファイル識別
名を有するファイルについてエントリをシステムファイ
ルディスクリプタテーブルに配置する。ファイルディス
クリプタテーブルは、タイプと、ファイルが記憶される
装置と、オペレーティングシステムに公知の各ファイル
についてのさまざまな他の情報等を含む。
ル要求についてＩ／Ｏソフトウェアが実行する一般的処
理のフローチャートである。Ｉ／Ｏソフトウェアは、さ
まざまなＩ／Ｏ要求パラメータを含むオペレーティング
システムコールで引起こされる。ステップ６０２は入力
Ｉ／Ｏ要求パラメータを処理する。Ｉ／Ｏ要求パラメー
タに含まれるのは、アクセスが要求されるファイルの部
分を参照するファイル識別名およびファイル部分インジ
ケータである。ステップ６０４は、特定のファイル識別
名を有するファイルについてエントリをシステムファイ
ルディスクリプタテーブルに配置する。ファイルディス
クリプタテーブルは、タイプと、ファイルが記憶される
装置と、オペレーティングシステムに公知の各ファイル
についてのさまざまな他の情報等を含む。
【０１０９】ファイルディスクリプタテーブル中のキャ
ッシュインジケータフラグは、ファイルがいつファイル
キャッシュシステムによってキャッシュされるかを識別
するために使用される。もしキャッシュインジケータフ
ラグがセットされれば、決定ステップ６０６は制御経路
６０８をステップ６１０へ強制する。ステップ６１０は
さらなる処理のためにファイルキャッシュハンドラソフ
トウェア２０８へのＩ／Ｏ要求パラメータおよび制御を
通過させる。もしキャッシュインジケータフラグがセッ
トされていなければ、決定ステップ６０６は制御経路６
１２を決定ステップ６１４へと強制する。決定ステップ
６１４は、Ｉ／Ｏ要求パラメータがファイルがキャッシ
ュされるべきであると特定しているかどうかをチェック
する。もし決定ステップ６１４が正しければ、制御経路
６１２はステップ６１８へ続き、そこでファイルディス
クリプタテーブル中のキャッシュインジケータフラグが
セットされる。その後、処理は上に説明したステップ６
１０へ進む。もしＩ／Ｏ要求パラメータが、ファイルは
キャッシュされるべきであると表示しなければ、制御経
路６２０はステップ６２２へ続く。ステップ６２２はキ
ャッシュされないファイルに必要なＩ／Ｏ処理を実行す
る。
ッシュインジケータフラグは、ファイルがいつファイル
キャッシュシステムによってキャッシュされるかを識別
するために使用される。もしキャッシュインジケータフ
ラグがセットされれば、決定ステップ６０６は制御経路
６０８をステップ６１０へ強制する。ステップ６１０は
さらなる処理のためにファイルキャッシュハンドラソフ
トウェア２０８へのＩ／Ｏ要求パラメータおよび制御を
通過させる。もしキャッシュインジケータフラグがセッ
トされていなければ、決定ステップ６０６は制御経路６
１２を決定ステップ６１４へと強制する。決定ステップ
６１４は、Ｉ／Ｏ要求パラメータがファイルがキャッシ
ュされるべきであると特定しているかどうかをチェック
する。もし決定ステップ６１４が正しければ、制御経路
６１２はステップ６１８へ続き、そこでファイルディス
クリプタテーブル中のキャッシュインジケータフラグが
セットされる。その後、処理は上に説明したステップ６
１０へ進む。もしＩ／Ｏ要求パラメータが、ファイルは
キャッシュされるべきであると表示しなければ、制御経
路６２０はステップ６２２へ続く。ステップ６２２はキ
ャッシュされないファイルに必要なＩ／Ｏ処理を実行す
る。
【０１１０】（２） ファイルキャッシュハンドラソフ
トウェア 図２６はファイルキャッシュハンドラソフトウェアによ
って実行されるファイルキャッシュインタフェース処理
のフローチャートである。決定ステップ６５０は、Ｉ／
Ｏ要求が、ディスク１０６から大量のデータの読出しが
必要な読出動作を要求するかどうかをテストする。読出
が長い場合、アウトボードファイルキャッシュＸＰＣ１
０２へのデータのステージングは効果がないかもしれ
ず、この場合、ステップ６５１でキャッシュバイパス処
理が引起こされる。キャッシュバイパス処理は、アウト
ボードファイルキャッシュＸＰＣがデータ処理システム
の一部ではない場合と同じ処理を含む。
トウェア 図２６はファイルキャッシュハンドラソフトウェアによ
って実行されるファイルキャッシュインタフェース処理
のフローチャートである。決定ステップ６５０は、Ｉ／
Ｏ要求が、ディスク１０６から大量のデータの読出しが
必要な読出動作を要求するかどうかをテストする。読出
が長い場合、アウトボードファイルキャッシュＸＰＣ１
０２へのデータのステージングは効果がないかもしれ
ず、この場合、ステップ６５１でキャッシュバイパス処
理が引起こされる。キャッシュバイパス処理は、アウト
ボードファイルキャッシュＸＰＣがデータ処理システム
の一部ではない場合と同じ処理を含む。
【０１１１】ステップ６５２は、Ｉ／Ｏソフトウェア２
０６から通過したＩ／Ｏ要求パラメータに従ってコマン
ドパケットを構築する。さまざまなタイプのコマンドパ
ケットについては援用する同時継続中の出願においてよ
り詳細に議論している。ステップ６５４は、プログラム
開始パケット（ＰＩＰ）４５０が待ち行列に入れられる
べきプログラム開始キュー（ＰＩＱ）を選択する。図６
に示されるように、１つ以上のデータムーバ１１０をホ
スト１０の入出力バス４０に結合することができる。各
データムーバ（または「ファイルキャッシュユニットイ
ンタフェース」）毎に、別個のＰＩＱが維持される。こ
の態様では、コマンドパケットをアウトボードファイル
キャッシュＸＰＣ１０２へ送るための処理ロードは複数
のデータムーバ１１０間で分配される。ＰＩＱの選択は
ＰＩＱ中のＰＩＰの数に基づく。アクティブＰＩＰが最
小のＰＩＱがＰＩＰを受取るために選択される。もし選
択されたプログラム開始キューがフル（つまり満杯であ
る）ならば、決定ステップ６５６は制御経路６５８をス
テップ６６０へ強制する。ステップ６６０では、特定さ
れたコマンドパケットについてエントリがオーバフロー
キュー中で行なわれる。ＰＩＱがフルではなくなると、
処理はＰＩＰを作るためにステップ６６２へ進む。同様
に、もし決定ステップ６５６がＰＩＱがフルではないと
判断すれば、制御経路６６４はステップ６６２へ進む。
０６から通過したＩ／Ｏ要求パラメータに従ってコマン
ドパケットを構築する。さまざまなタイプのコマンドパ
ケットについては援用する同時継続中の出願においてよ
り詳細に議論している。ステップ６５４は、プログラム
開始パケット（ＰＩＰ）４５０が待ち行列に入れられる
べきプログラム開始キュー（ＰＩＱ）を選択する。図６
に示されるように、１つ以上のデータムーバ１１０をホ
スト１０の入出力バス４０に結合することができる。各
データムーバ（または「ファイルキャッシュユニットイ
ンタフェース」）毎に、別個のＰＩＱが維持される。こ
の態様では、コマンドパケットをアウトボードファイル
キャッシュＸＰＣ１０２へ送るための処理ロードは複数
のデータムーバ１１０間で分配される。ＰＩＱの選択は
ＰＩＱ中のＰＩＰの数に基づく。アクティブＰＩＰが最
小のＰＩＱがＰＩＰを受取るために選択される。もし選
択されたプログラム開始キューがフル（つまり満杯であ
る）ならば、決定ステップ６５６は制御経路６５８をス
テップ６６０へ強制する。ステップ６６０では、特定さ
れたコマンドパケットについてエントリがオーバフロー
キュー中で行なわれる。ＰＩＱがフルではなくなると、
処理はＰＩＰを作るためにステップ６６２へ進む。同様
に、もし決定ステップ６５６がＰＩＱがフルではないと
判断すれば、制御経路６６４はステップ６６２へ進む。
【０１１２】ステップ６６２は、ステップ６５２で構築
されたＣＰのアドレスを用いてＰＩＰをイニシャライズ
する。次に、ステップ６６６はステータスパケットキュ
ー（ＳＰＱ）からステータスパケット（ＳＰ）を取出
し、かつステップ６６８はＳＰのアドレスでＰＩＰをイ
ニシャライズする。このアドレスは、コマンドが完了す
ると、ＳＰ情報を戻すためにデータムーバ１１０によっ
て用いられる。ＰＩＰで与えられたＳＰアドレスは、Ｐ
ＩＰに関連したコマンドパケット上にステータスをレポ
ートして戻す際に必ずしも使用される必要はない。ＳＰ
アドレスは、ステータスがレポートされることができる
利用可能なＳＰに対する単なるポインタである。プログ
ラムステータスパケット中のＣＯＭＭＡＮＤ＿ＰＡＣＫ
ＥＴ＿ＡＤＤＲＥＳＳは、ステータスパケットを適当な
コマンドパケットと関連づけるために用いられる。必要
な情報がＰＩＰに入れられた後、エントリについての有
効フラグが設定されて、処理の準備ができているコマン
ドパケットをＰＩＰが参照することを示す。
されたＣＰのアドレスを用いてＰＩＰをイニシャライズ
する。次に、ステップ６６６はステータスパケットキュ
ー（ＳＰＱ）からステータスパケット（ＳＰ）を取出
し、かつステップ６６８はＳＰのアドレスでＰＩＰをイ
ニシャライズする。このアドレスは、コマンドが完了す
ると、ＳＰ情報を戻すためにデータムーバ１１０によっ
て用いられる。ＰＩＰで与えられたＳＰアドレスは、Ｐ
ＩＰに関連したコマンドパケット上にステータスをレポ
ートして戻す際に必ずしも使用される必要はない。ＳＰ
アドレスは、ステータスがレポートされることができる
利用可能なＳＰに対する単なるポインタである。プログ
ラムステータスパケット中のＣＯＭＭＡＮＤ＿ＰＡＣＫ
ＥＴ＿ＡＤＤＲＥＳＳは、ステータスパケットを適当な
コマンドパケットと関連づけるために用いられる。必要
な情報がＰＩＰに入れられた後、エントリについての有
効フラグが設定されて、処理の準備ができているコマン
ドパケットをＰＩＰが参照することを示す。
【０１１３】ステップ６７０は継続する前にステータス
パケットが戻るまで待機する。ステータスパケットが戻
ると、ステータス情報はステップ６７２で示されるよう
にＩ／Ｏソフトウェア２０６に戻り、その後、制御はＩ
／Ｏソフトウェアに戻る。図２７は１つのコマンドパケ
ット（またはチェーン）の処理がいつ完了するかを検出
するための一般的処理のフローチャートを示す。プログ
ラムステータスパケットがホスト主記憶装置１６に書込
まれた後、グローバル完了フラグおよびローカル完了フ
ラグがデータムーバ１１０によってセットされる。１つ
のローカル完了フラグは各プログラム開始キューおよび
ステータスパケットキューと関連づけられる。ファイル
キャッシュハンドラソフトウェア２０８がグローバル完
了フラグがセットされたことを検出すると、ローカル完
了フラグがテストされる。もしいずれかのローカル完了
フラグがセットされれば、関連したステータスパケット
キュー中の第１のプログラムステータスパケットが取出
され、そのステータスが処理される。完了フラグはステ
ータスの処理のために継続してモニタされる。
パケットが戻るまで待機する。ステータスパケットが戻
ると、ステータス情報はステップ６７２で示されるよう
にＩ／Ｏソフトウェア２０６に戻り、その後、制御はＩ
／Ｏソフトウェアに戻る。図２７は１つのコマンドパケ
ット（またはチェーン）の処理がいつ完了するかを検出
するための一般的処理のフローチャートを示す。プログ
ラムステータスパケットがホスト主記憶装置１６に書込
まれた後、グローバル完了フラグおよびローカル完了フ
ラグがデータムーバ１１０によってセットされる。１つ
のローカル完了フラグは各プログラム開始キューおよび
ステータスパケットキューと関連づけられる。ファイル
キャッシュハンドラソフトウェア２０８がグローバル完
了フラグがセットされたことを検出すると、ローカル完
了フラグがテストされる。もしいずれかのローカル完了
フラグがセットされれば、関連したステータスパケット
キュー中の第１のプログラムステータスパケットが取出
され、そのステータスが処理される。完了フラグはステ
ータスの処理のために継続してモニタされる。
【０１１４】決定ステップ７０２はグローバル完了フラ
グがセットされたかどうかをチェックする。グローバル
完了フラグがセットされるまで、アウトボートファイル
キャッシュのステータス情報の処理は行なわれない。グ
ローバル完了フラグがセットされた後は、処理はグロー
バル完了フラグがクリアされるステップ７０４へ進む。
これによりデータムーバはそれが戻る次のプログラムス
テータスパケットについてグローバル完了フラグをセッ
トすることができる。ステップ７０６は第１のローカル
完了フラグを入手する。
グがセットされたかどうかをチェックする。グローバル
完了フラグがセットされるまで、アウトボートファイル
キャッシュのステータス情報の処理は行なわれない。グ
ローバル完了フラグがセットされた後は、処理はグロー
バル完了フラグがクリアされるステップ７０４へ進む。
これによりデータムーバはそれが戻る次のプログラムス
テータスパケットについてグローバル完了フラグをセッ
トすることができる。ステップ７０６は第１のローカル
完了フラグを入手する。
【０１１５】ローカル完了フラグがセットされていなけ
れば、決定ステップ７０８は制御を決定ステップ７１０
へと進ませる。決定ステップ７１０は、チェックするロ
ーカル完了フラグがこれ以上あるかどうかをチェックす
る。もしあれば、決定ステップ７１０は次のローカル完
了フラグを入手するステップ７１２へ制御を進める。ス
テップ７１２の後は、ローカル完了フラグは決定ステッ
プ７０８でチェックされる。もしすべてのローカル完了
フラグがチェックさされば、決定ステップ７１０は決定
ステップ７０２へ制御を戻してグローバル完了フラグを
モニタする。
れば、決定ステップ７０８は制御を決定ステップ７１０
へと進ませる。決定ステップ７１０は、チェックするロ
ーカル完了フラグがこれ以上あるかどうかをチェックす
る。もしあれば、決定ステップ７１０は次のローカル完
了フラグを入手するステップ７１２へ制御を進める。ス
テップ７１２の後は、ローカル完了フラグは決定ステッ
プ７０８でチェックされる。もしすべてのローカル完了
フラグがチェックさされば、決定ステップ７１０は決定
ステップ７０２へ制御を戻してグローバル完了フラグを
モニタする。
【０１１６】もしローカル完了フラグがセットされれ
ば、プログラムステータスパケットは、ローカル完了フ
ラグに関連したプロセスグラム開始キューで参照された
コマンドのうちの１つについて戻される。決定ステップ
７０８はローカル完了フラグがセットされるステップ７
１４へ制御を進める。ステップ７１４はローカル完了フ
ラグをクリアし、ステップ７１６へ進む。ステップ７１
６は、ローカル完了フラグに関連したステータスパケッ
トキューから第１のプログラムステータスパケットを取
出す。決定ステップ７１８は、プログラムステータスパ
ケット内に含まれる有効フラグがセットされることをチ
ェックする。もし有効フラグがセットされなければ、参
照されたプログラムステータスパケットは有効データを
含まないため、制御は決定ステップ７１０へ進む。もし
有効フラグがセットされれば、制御はステータス処理の
ためにステップ７２０へ進む。行なわれる特定のステー
タス処理は、プログラムステータスパケットに関連した
特定のコマンド、およびプログラムステータスパケット
中のＲＥＣＯＭＭＥＮＤＥＤ＿ＡＣＴＩＯＮコードに依
存する。ステータス処理が完了すると、ステップ７２２
はステータスパケットキューから次のプログラムステー
タスパケットを取出し、制御を決定ステップ７１８へ戻
す。
ば、プログラムステータスパケットは、ローカル完了フ
ラグに関連したプロセスグラム開始キューで参照された
コマンドのうちの１つについて戻される。決定ステップ
７０８はローカル完了フラグがセットされるステップ７
１４へ制御を進める。ステップ７１４はローカル完了フ
ラグをクリアし、ステップ７１６へ進む。ステップ７１
６は、ローカル完了フラグに関連したステータスパケッ
トキューから第１のプログラムステータスパケットを取
出す。決定ステップ７１８は、プログラムステータスパ
ケット内に含まれる有効フラグがセットされることをチ
ェックする。もし有効フラグがセットされなければ、参
照されたプログラムステータスパケットは有効データを
含まないため、制御は決定ステップ７１０へ進む。もし
有効フラグがセットされれば、制御はステータス処理の
ためにステップ７２０へ進む。行なわれる特定のステー
タス処理は、プログラムステータスパケットに関連した
特定のコマンド、およびプログラムステータスパケット
中のＲＥＣＯＭＭＥＮＤＥＤ＿ＡＣＴＩＯＮコードに依
存する。ステータス処理が完了すると、ステップ７２２
はステータスパケットキューから次のプログラムステー
タスパケットを取出し、制御を決定ステップ７１８へ戻
す。
【０１１７】ｂ．データムーバ（ＤＭ）およびホストイ
ンタフェースアダプタ（ＨＩＡ） 図２８ないし図３０はそれぞれ、データムーバ（ＤＭ）
およびホストインタフェースアダプタ（ＨＩＡ）のコン
ポーネントを示す。図２９はデータムーバ１１０のコン
ポーネントを示す。マイクロシーケンサバスコントロー
ラシステムの一例としてのＤＭのアーキテクチャは、ラ
イン５００８、５０１０を介して制御記憶装置（ＣＳ）
５００６に接続された２つのマイクロシーケンサバスコ
ントローラ（ｕＳＢＣ）５００２、５００４が存在する
ことを示す。ｕＳＢＣ ０ ５００２およびｕＳＢＣ
１ ５００４は、圧縮命令セット（ＲＩＳＣ）マイクロ
プロセッサであり、ステーションと呼ばれる本実施例中
のさまざまな特殊用途の回路およびゲートアレイをマイ
クロバス５０１２を介して制御する。マイクロバス５０
１２は双方向通信バスである。ｕＳＢＣは７つのベーシ
ック命令を有する命令セットをサポートする。これらの
命令の長さは固定されており、１つまたは２つのオペラ
ンドだけを特定する。ｕＳＢＣの内部回路は「ハードワ
イヤード」、つまりマイクロプログラムされておらず、
プログラムされたマイクロプロセッサを用いることがで
きる。ｕＳＢＣ １ ５００４によって行なわれる動作
の結果は、ライン５０１４を介してエラー検出のために
ｕＳＢＣ ０ ５００２へ転送される。７つのスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）からなる制御
記憶装置５００６は、ｕＳＢＣが並列に実行する命令ス
トリームを記憶するために用いられる。
ンタフェースアダプタ（ＨＩＡ） 図２８ないし図３０はそれぞれ、データムーバ（ＤＭ）
およびホストインタフェースアダプタ（ＨＩＡ）のコン
ポーネントを示す。図２９はデータムーバ１１０のコン
ポーネントを示す。マイクロシーケンサバスコントロー
ラシステムの一例としてのＤＭのアーキテクチャは、ラ
イン５００８、５０１０を介して制御記憶装置（ＣＳ）
５００６に接続された２つのマイクロシーケンサバスコ
ントローラ（ｕＳＢＣ）５００２、５００４が存在する
ことを示す。ｕＳＢＣ ０ ５００２およびｕＳＢＣ
１ ５００４は、圧縮命令セット（ＲＩＳＣ）マイクロ
プロセッサであり、ステーションと呼ばれる本実施例中
のさまざまな特殊用途の回路およびゲートアレイをマイ
クロバス５０１２を介して制御する。マイクロバス５０
１２は双方向通信バスである。ｕＳＢＣは７つのベーシ
ック命令を有する命令セットをサポートする。これらの
命令の長さは固定されており、１つまたは２つのオペラ
ンドだけを特定する。ｕＳＢＣの内部回路は「ハードワ
イヤード」、つまりマイクロプログラムされておらず、
プログラムされたマイクロプロセッサを用いることがで
きる。ｕＳＢＣ １ ５００４によって行なわれる動作
の結果は、ライン５０１４を介してエラー検出のために
ｕＳＢＣ ０ ５００２へ転送される。７つのスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）からなる制御
記憶装置５００６は、ｕＳＢＣが並列に実行する命令ス
トリームを記憶するために用いられる。
【０１１８】Ｉ／Ｏバスコントローラ（Ｉ／ＯＢＣＴ）
ステーション５０１６は、Ｉ／Ｏバス４０の調停を処理
し、かつ他のＤＭステーションとＩ／Ｏバス４０との間
のデータ転送を制御する。Ｉ／Ｏバス４０へデータを転
送するために２つのＤＭステーションがあり、Ｉ／Ｏバ
スからデータを転送するために２つのＤＭステーション
がある。Ｉ／Ｏバス書込（Ｉ／ＯＢＷＲ）０ ５０１８
およびＩ／ＯＢＷＲ１５０２０ステーションは、それぞ
れライン５０２２および５０２４を介してＩ／Ｏバス４
０からデータを受取る。Ｉ／Ｏバス読出（Ｉ／ＯＢＲ
Ｄ）０ ５０２６ステーションおよびＩ／ＯＢＲＤ１
５０２８ステーションは、それぞれライン５０３０およ
び５０３２を介してＩ／Ｏバス４０にデータを送る。Ｉ
／ＯＢＣＴ５０１６は、Ｉ／Ｏバス４０へのこれらのＤ
Ｍステーションによるアクセスをマイクロバスから離れ
たインタフェース（図示せず）を介して制御する。デー
タはライン５０３４および５０３６を介してＩ／ＯＢＷ
Ｒ０ ５０１８およびＩ／ＯＢＷＲ１ ５０２０からフ
レーム転送ファシリティ送信（ＳＥＮＤ ＦＸＦＡ）ゲ
ートアレイ５０３８へ送る。ＳＥＮＤ ＦＸＦＡ５０３
８は、データをフレームと呼ばれる伝送パケットにパッ
ケージングし、これらのフレームはライン５０４０を介
して光パイプフレーム制御（ＬＰＦＣ）ゲートアレイ５
０４２へ送られる。ＬＰＦＣ５０４２は、このフレーム
をナショナル・セミコンダクタ・コーポレイション（Na
tional Semiconductor Corporation）から入手可能なＰ
ＬＡＹＥＲ＋０ ５０４８およびＰＬＡＹＥＲ＋１ ５
０５０からなる２つのＰＬＡＹＥＲ＋物理レイヤーコン
トローラへライン５０４４および５０４６を介して送
る。ＰＬＡＹＥＲ＋０ ５０４８およびＰＬＡＹＥＲ＋
１ ５０５０は、リンク１１２の一部である光ファイバ
リンク５０５２および５０５４を介してＨＩＡ２１４に
これらのフレームを伝送する。
ステーション５０１６は、Ｉ／Ｏバス４０の調停を処理
し、かつ他のＤＭステーションとＩ／Ｏバス４０との間
のデータ転送を制御する。Ｉ／Ｏバス４０へデータを転
送するために２つのＤＭステーションがあり、Ｉ／Ｏバ
スからデータを転送するために２つのＤＭステーション
がある。Ｉ／Ｏバス書込（Ｉ／ＯＢＷＲ）０ ５０１８
およびＩ／ＯＢＷＲ１５０２０ステーションは、それぞ
れライン５０２２および５０２４を介してＩ／Ｏバス４
０からデータを受取る。Ｉ／Ｏバス読出（Ｉ／ＯＢＲ
Ｄ）０ ５０２６ステーションおよびＩ／ＯＢＲＤ１
５０２８ステーションは、それぞれライン５０３０およ
び５０３２を介してＩ／Ｏバス４０にデータを送る。Ｉ
／ＯＢＣＴ５０１６は、Ｉ／Ｏバス４０へのこれらのＤ
Ｍステーションによるアクセスをマイクロバスから離れ
たインタフェース（図示せず）を介して制御する。デー
タはライン５０３４および５０３６を介してＩ／ＯＢＷ
Ｒ０ ５０１８およびＩ／ＯＢＷＲ１ ５０２０からフ
レーム転送ファシリティ送信（ＳＥＮＤ ＦＸＦＡ）ゲ
ートアレイ５０３８へ送る。ＳＥＮＤ ＦＸＦＡ５０３
８は、データをフレームと呼ばれる伝送パケットにパッ
ケージングし、これらのフレームはライン５０４０を介
して光パイプフレーム制御（ＬＰＦＣ）ゲートアレイ５
０４２へ送られる。ＬＰＦＣ５０４２は、このフレーム
をナショナル・セミコンダクタ・コーポレイション（Na
tional Semiconductor Corporation）から入手可能なＰ
ＬＡＹＥＲ＋０ ５０４８およびＰＬＡＹＥＲ＋１ ５
０５０からなる２つのＰＬＡＹＥＲ＋物理レイヤーコン
トローラへライン５０４４および５０４６を介して送
る。ＰＬＡＹＥＲ＋０ ５０４８およびＰＬＡＹＥＲ＋
１ ５０５０は、リンク１１２の一部である光ファイバ
リンク５０５２および５０５４を介してＨＩＡ２１４に
これらのフレームを伝送する。
【０１１９】ＨＩＡ２１４がフレームをＤＭ１１０へ送
るとき、ＰＬＡＹＥＲ＋０ ５０４８およびＰＬＡＹＥ
Ｒ＋１ ５０５０は、リンク１１２の一部である光ファ
イバリンク５０５６および５０５８を介してフレームを
受取る。ＰＬＡＹＥＲ＋０５０４８コンポーネントは、
そのフレームをライン５０６０を介してＬＰＦＣ５０４
２に送る。同様に、ＰＬＡＹＥＲ＋１ ５０５０コンポ
ーネントは、そのフレームをライン５０６２を介してＬ
ＰＦＣに送る。ＬＰＦＣは、フレームをライン５０６４
を介してフレーム転送ファシリティ受信（ＲＥＣ ＦＸ
ＦＡ）ゲートアレイ５０６６に送り、このアレイ５０６
６はデータをほどき、ライン５０６８を介してＩ／ＯＢ
ＲＤ０ ５０２６およびＩ／ＯＢＲＤ１ ５０２８に記
憶する。ＲＥＣ ＦＸＦＡ５０６６は、ライン５０７２
を介してデータ転送についての肯定応答をＳＥＮＤ Ｆ
ＸＦＤ５０３８に送る。
るとき、ＰＬＡＹＥＲ＋０ ５０４８およびＰＬＡＹＥ
Ｒ＋１ ５０５０は、リンク１１２の一部である光ファ
イバリンク５０５６および５０５８を介してフレームを
受取る。ＰＬＡＹＥＲ＋０５０４８コンポーネントは、
そのフレームをライン５０６０を介してＬＰＦＣ５０４
２に送る。同様に、ＰＬＡＹＥＲ＋１ ５０５０コンポ
ーネントは、そのフレームをライン５０６２を介してＬ
ＰＦＣに送る。ＬＰＦＣは、フレームをライン５０６４
を介してフレーム転送ファシリティ受信（ＲＥＣ ＦＸ
ＦＡ）ゲートアレイ５０６６に送り、このアレイ５０６
６はデータをほどき、ライン５０６８を介してＩ／ＯＢ
ＲＤ０ ５０２６およびＩ／ＯＢＲＤ１ ５０２８に記
憶する。ＲＥＣ ＦＸＦＡ５０６６は、ライン５０７２
を介してデータ転送についての肯定応答をＳＥＮＤ Ｆ
ＸＦＤ５０３８に送る。
【０１２０】図３０はホストインタフェースアダプタの
コンポーネントを示す。マイクロシーケンサバスコント
ローラシステムの一例としてのＨＩＡ２１４のアーキテ
クチャは、ライン５０８０、５０８２を介して制御記憶
装置５０７８に接続される２つのｕＳＢＣ５０７４、５
０７６が存在することを示す。ｕＳＢＣ５０７４、５０
７６はマイクロバス５０８４を介してＨＩＡステーショ
ンにアクセスする。ＰＬＡＹＥＲ＋０ ５０８６コンポ
ーネントおよびＰＬＡＹＥＲ＋１ ５０８８コンポーネ
ントは、フレームをそれぞれ光ファイバリンク５０５２
および５０５４を介して受取る。ＰＬＡＹＥＲ＋０ ５
０８６はそのフレームをライン５０９２を介してＬＰＦ
Ｃ５０９０に送る。同様に、ＰＬＡＹＥＲ＋１ ５０８
８はそのフレームをライン５０９４を介してＬＰＦＣ５
０９０に送る。ＬＰＦＣ５０９０はライン５０９８を介
してフレーム転送ファシリティ受信（ＲＥＣ ＦＸＦ
Ａ）５０９６にフレームを転送する。ＲＥＣ ＦＸＦＡ
５０９６は、フレームをほどき、かつ制御情報をライン
５１０４を介して要求ステータス制御テーブル０（ＲＳ
ＣＴ）５１００ステーションおよびＲＳＣＴ１ ５１０
２ステーションに記憶する。ＲＳＣＴ０およびＲＳＣＴ
１ステーションは、ＤＭ１１０から受取ったデータをモ
ニタする。ＲＥＣ ＦＸＦＡ５０９６が受取ったフレー
ムに含まれたデータはライン５１０４を介してデータベ
ースインタフェース（ＤＢＩＦ）ステーション５１０６
に送られる。ＤＢＩＦ５１０６はデータをライン５１０
８を介してストリート２３４に送る。
コンポーネントを示す。マイクロシーケンサバスコント
ローラシステムの一例としてのＨＩＡ２１４のアーキテ
クチャは、ライン５０８０、５０８２を介して制御記憶
装置５０７８に接続される２つのｕＳＢＣ５０７４、５
０７６が存在することを示す。ｕＳＢＣ５０７４、５０
７６はマイクロバス５０８４を介してＨＩＡステーショ
ンにアクセスする。ＰＬＡＹＥＲ＋０ ５０８６コンポ
ーネントおよびＰＬＡＹＥＲ＋１ ５０８８コンポーネ
ントは、フレームをそれぞれ光ファイバリンク５０５２
および５０５４を介して受取る。ＰＬＡＹＥＲ＋０ ５
０８６はそのフレームをライン５０９２を介してＬＰＦ
Ｃ５０９０に送る。同様に、ＰＬＡＹＥＲ＋１ ５０８
８はそのフレームをライン５０９４を介してＬＰＦＣ５
０９０に送る。ＬＰＦＣ５０９０はライン５０９８を介
してフレーム転送ファシリティ受信（ＲＥＣ ＦＸＦ
Ａ）５０９６にフレームを転送する。ＲＥＣ ＦＸＦＡ
５０９６は、フレームをほどき、かつ制御情報をライン
５１０４を介して要求ステータス制御テーブル０（ＲＳ
ＣＴ）５１００ステーションおよびＲＳＣＴ１ ５１０
２ステーションに記憶する。ＲＳＣＴ０およびＲＳＣＴ
１ステーションは、ＤＭ１１０から受取ったデータをモ
ニタする。ＲＥＣ ＦＸＦＡ５０９６が受取ったフレー
ムに含まれたデータはライン５１０４を介してデータベ
ースインタフェース（ＤＢＩＦ）ステーション５１０６
に送られる。ＤＢＩＦ５１０６はデータをライン５１０
８を介してストリート２３４に送る。
【０１２１】ストリート２３４からライン５１１０を介
してＤＢＩＦ５１０６によって受取られたデータは、ラ
イン５１１４を介してフレーム転送ファシリティ送信
（ＳＥＮＤ ＦＸＦＡ）５１１２へ送られる。ストリー
トからライン５１１０を介して受取られた制御情報は、
ライン５１１６を介してＲＳＣＴ０ ５１００およびＲ
ＳＣＴ１ ５１０２へ送られる。ＳＥＮＤ ＦＸＦＡ５
１１２は、このデータおよび制御情報をライン５１１８
を介してＲＳＣＴ０ ５１００およびＲＳＣＴ１５１０
２から受取り、かつＬＰＦＣ５０９０によって送信する
ためにフレームをフォーマット化する。ＲＥＣ ＦＸＦ
Ａ５０９６からの肯定応答は、ライン５１２０を介して
ＳＥＮＤ ＦＸＦＡ５１１２が受取る。このフレームは
ライン５１２２を介してＬＰＦＣ５０９０に送られる。
ＬＰＦＣ５０９０は受取ったフレームから２つのフレー
ムを作出し、そのうちの一方のフレームをライン５１２
４を介してＰＬＡＹＥＲ＋０ ５０８６へ送り、かつ他
方のフレームをライン５１２６を介してＰＬＡＹＥＲ＋
１ ５０８８へ送る。その後、これらのフレームは光フ
ァイバリンク５０５６および５０５８を介してＤＭ１１
０へ送られる。
してＤＢＩＦ５１０６によって受取られたデータは、ラ
イン５１１４を介してフレーム転送ファシリティ送信
（ＳＥＮＤ ＦＸＦＡ）５１１２へ送られる。ストリー
トからライン５１１０を介して受取られた制御情報は、
ライン５１１６を介してＲＳＣＴ０ ５１００およびＲ
ＳＣＴ１ ５１０２へ送られる。ＳＥＮＤ ＦＸＦＡ５
１１２は、このデータおよび制御情報をライン５１１８
を介してＲＳＣＴ０ ５１００およびＲＳＣＴ１５１０
２から受取り、かつＬＰＦＣ５０９０によって送信する
ためにフレームをフォーマット化する。ＲＥＣ ＦＸＦ
Ａ５０９６からの肯定応答は、ライン５１２０を介して
ＳＥＮＤ ＦＸＦＡ５１１２が受取る。このフレームは
ライン５１２２を介してＬＰＦＣ５０９０に送られる。
ＬＰＦＣ５０９０は受取ったフレームから２つのフレー
ムを作出し、そのうちの一方のフレームをライン５１２
４を介してＰＬＡＹＥＲ＋０ ５０８６へ送り、かつ他
方のフレームをライン５１２６を介してＰＬＡＹＥＲ＋
１ ５０８８へ送る。その後、これらのフレームは光フ
ァイバリンク５０５６および５０５８を介してＤＭ１１
０へ送られる。
【０１２２】ｕＳＢＣ５００２、５００４、５０７４、
５０７６およびマイクロバス（図２９参照）５０１２、
５０８４は、ハードウェアモードのピン設定に従ってシ
ステム中でデータを走査する。モードピンがセットされ
る場合、マイクロシーケンサバスコントローラシステム
の一例は、そのステーションと通信する３６ビットデー
タワード上で動作するＤＭ１１０である。モードピンが
クリアな場合、マイクロプロセッサバスコントローラシ
ステムはそのステーションと通信する３２ビットデータ
ワード上で動作するＨＩＡ２１４である。
５０７６およびマイクロバス（図２９参照）５０１２、
５０８４は、ハードウェアモードのピン設定に従ってシ
ステム中でデータを走査する。モードピンがセットされ
る場合、マイクロシーケンサバスコントローラシステム
の一例は、そのステーションと通信する３６ビットデー
タワード上で動作するＤＭ１１０である。モードピンが
クリアな場合、マイクロプロセッサバスコントローラシ
ステムはそのステーションと通信する３２ビットデータ
ワード上で動作するＨＩＡ２１４である。
【０１２３】ｃ．インデックスプロセッサ（ＩＸＰ） インデックスプロセッサ（ＩＸＰ）２３６は、アウトボ
ードファイルキャッシュＸＰＣ１０２のファイルスペー
ス５０２を管理する。ＩＸＰは全体的なキャッシュ制御
機能を与えるとともに、ファイルアクセスコマンドにつ
いての論理アドレスから物理へのアドレスマッピングを
行なう。キャッシュ制御機能にはどのファイルセグメン
トがファイルキャッシュ中に存在するかをトラッキング
することと、ファイルに割当てられるセグメントを選択
することとが含まれる。ＩＸＰは選択されたセグメント
のデステージングを開始し、かつ同じセグメントへのア
クセスの争いを管理する。ＩＸＰ２３６ａまたは２３６
ｂのどちらか一方が故障した場合の回復メカニズムとと
もに、１つのファイルがキャッシュを独占することを防
止する対策が設けられる。ＩＸＰはＮＶＳ２２０からホ
スト１０への実際のデータ転送は行なわないが、データ
転送動作の設定および制御を行なう。
ードファイルキャッシュＸＰＣ１０２のファイルスペー
ス５０２を管理する。ＩＸＰは全体的なキャッシュ制御
機能を与えるとともに、ファイルアクセスコマンドにつ
いての論理アドレスから物理へのアドレスマッピングを
行なう。キャッシュ制御機能にはどのファイルセグメン
トがファイルキャッシュ中に存在するかをトラッキング
することと、ファイルに割当てられるセグメントを選択
することとが含まれる。ＩＸＰは選択されたセグメント
のデステージングを開始し、かつ同じセグメントへのア
クセスの争いを管理する。ＩＸＰ２３６ａまたは２３６
ｂのどちらか一方が故障した場合の回復メカニズムとと
もに、１つのファイルがキャッシュを独占することを防
止する対策が設けられる。ＩＸＰはＮＶＳ２２０からホ
スト１０への実際のデータ転送は行なわないが、データ
転送動作の設定および制御を行なう。
【０１２４】図３１はインデックスプロセッサ（ＩＸ
Ｐ）の機能的ブロック図である。ＩＸＰ２３６はストリ
ート２３４を介してアウトボードファイルキャッシュＸ
ＰＣ１０２の他のコンポーネントと通信する。インタフ
ェースライン５８０２はマスタマイクロエンジン５８０
４をストリートに接続する。インタフェースライン５８
０２は２０本の実信号線からなる。これらの２０本の実
信号線は、１６本のデータ線と、１本のパリティ線と、
１本の要求線と、１本の利用可能線と、１本の肯定応答
線とからなる。同様に、インタフェースライン５８０６
は２０本の書込信号線からなる。これらの書込信号線
は、１６本のデータ線と、１本のパリティ線と、１本の
要求線と、１本の利用可能線と、１本の肯定応答線とを
含む。
Ｐ）の機能的ブロック図である。ＩＸＰ２３６はストリ
ート２３４を介してアウトボードファイルキャッシュＸ
ＰＣ１０２の他のコンポーネントと通信する。インタフ
ェースライン５８０２はマスタマイクロエンジン５８０
４をストリートに接続する。インタフェースライン５８
０２は２０本の実信号線からなる。これらの２０本の実
信号線は、１６本のデータ線と、１本のパリティ線と、
１本の要求線と、１本の利用可能線と、１本の肯定応答
線とからなる。同様に、インタフェースライン５８０６
は２０本の書込信号線からなる。これらの書込信号線
は、１６本のデータ線と、１本のパリティ線と、１本の
要求線と、１本の利用可能線と、１本の肯定応答線とを
含む。
【０１２５】ＩＸＰ２３６は２つのマイクロエンジン５
８０４および５８０８を含む。各マイクロエンジンは１
０ＭＩＰ速度で動作し、かつ算術機能および論理機能を
行なうために３２機能ＡＬＵを含む。各マイクロ命令
は、各ローカル記憶装置５８１０または５８１２からの
読出、ＡＬＵサイクルの実行、および各ローカル記憶装
置中への結果の記憶ができる。マイクロエンジン５８０
４および５８０８は、５８１４と符号を付されるライン
５８０２および５８０６を介してストリート２３４とイ
ンタフェースする専用ＲＩＳＣマイクロプロセッサであ
る。マイクロエンジンは、高速スタティックランダムア
クセスメモリ（ＳＲＡＭ）である制御記憶装置５８１６
に記憶された命令ストリームを実行する。この命令スト
リームはシステムの初期化時に制御記憶装置中に書込ま
れる。命令ストリームはライン５８１８を介して制御記
憶装置からマスタマイクロエンジン５８０４によって取
出される。同じ命令ストリームはライン５８２０を介し
て制御記憶装置からスレーブマイクロエンジン５８０８
を介して取出される。マスタおよびスレーブマイクロエ
ンジンは、同時に同じ命令を実行するが、マスタマイク
ロエンジンだけがライン５８０２を介してストリートに
データを書込む。スレーブマイクロエンジンによって行
なわれる動作の結果は、ライン５８２２を介してマスタ
マイクロエンジンに送られ、ここでその結果はマスタマ
イクロエンジンによって行なわれた動作の結果と比較さ
れ、プログラム制御にエラーや損失の可能性がないかど
うかを検出する。
８０４および５８０８を含む。各マイクロエンジンは１
０ＭＩＰ速度で動作し、かつ算術機能および論理機能を
行なうために３２機能ＡＬＵを含む。各マイクロ命令
は、各ローカル記憶装置５８１０または５８１２からの
読出、ＡＬＵサイクルの実行、および各ローカル記憶装
置中への結果の記憶ができる。マイクロエンジン５８０
４および５８０８は、５８１４と符号を付されるライン
５８０２および５８０６を介してストリート２３４とイ
ンタフェースする専用ＲＩＳＣマイクロプロセッサであ
る。マイクロエンジンは、高速スタティックランダムア
クセスメモリ（ＳＲＡＭ）である制御記憶装置５８１６
に記憶された命令ストリームを実行する。この命令スト
リームはシステムの初期化時に制御記憶装置中に書込ま
れる。命令ストリームはライン５８１８を介して制御記
憶装置からマスタマイクロエンジン５８０４によって取
出される。同じ命令ストリームはライン５８２０を介し
て制御記憶装置からスレーブマイクロエンジン５８０８
を介して取出される。マスタおよびスレーブマイクロエ
ンジンは、同時に同じ命令を実行するが、マスタマイク
ロエンジンだけがライン５８０２を介してストリートに
データを書込む。スレーブマイクロエンジンによって行
なわれる動作の結果は、ライン５８２２を介してマスタ
マイクロエンジンに送られ、ここでその結果はマスタマ
イクロエンジンによって行なわれた動作の結果と比較さ
れ、プログラム制御にエラーや損失の可能性がないかど
うかを検出する。
【０１２６】図３２はＩＸＰ２３６の主処理ループのフ
ローチャートである。各ＩＸＰには個々のＩＸＰナンバ
が割当てられる。決定ステップ５８５２は、決定ステッ
プ５８５２を行なうＩＸＰ２３６が最低のＩＸＰナンバ
に割当てられるかどうかを検査する。現時点で最低のＩ
ＸＰナンバを有するＩＸＰだけがファイルスペース５０
２の再区分のためにネイルスペース５２３およびレジデ
ントファイルスペース５２４をモニタする。ＩＸＰ２３
６が最低ナンバのＩＸＰならば、制御は決定ステップ５
８５４に向けられる。ファイルスペース５０２は、たと
えば５日毎などの予め定められたスケジュールで必要に
応じて再区分される。決定ステップ５８５４は５日間タ
イマが終了したかどうかをテストする。５日間タイマが
切れると、ＬＥＳＳ−ＮＡＩＬ処理を行なうようにステ
ップ５８５６へ制御が進む。ＬＥＳＳ−ＮＡＩＬ処理
は、ネイルスペースからキャッシュファイルスペース５
２２へセグメントを変換する。同様に、ステップ５８５
８はＬＥＳＳ−ＸＲＦ処理を行ない、セグメントをレジ
デントファイルスペース５２４からキャッシュファイル
スペースへ変換する。
ローチャートである。各ＩＸＰには個々のＩＸＰナンバ
が割当てられる。決定ステップ５８５２は、決定ステッ
プ５８５２を行なうＩＸＰ２３６が最低のＩＸＰナンバ
に割当てられるかどうかを検査する。現時点で最低のＩ
ＸＰナンバを有するＩＸＰだけがファイルスペース５０
２の再区分のためにネイルスペース５２３およびレジデ
ントファイルスペース５２４をモニタする。ＩＸＰ２３
６が最低ナンバのＩＸＰならば、制御は決定ステップ５
８５４に向けられる。ファイルスペース５０２は、たと
えば５日毎などの予め定められたスケジュールで必要に
応じて再区分される。決定ステップ５８５４は５日間タ
イマが終了したかどうかをテストする。５日間タイマが
切れると、ＬＥＳＳ−ＮＡＩＬ処理を行なうようにステ
ップ５８５６へ制御が進む。ＬＥＳＳ−ＮＡＩＬ処理
は、ネイルスペースからキャッシュファイルスペース５
２２へセグメントを変換する。同様に、ステップ５８５
８はＬＥＳＳ−ＸＲＦ処理を行ない、セグメントをレジ
デントファイルスペース５２４からキャッシュファイル
スペースへ変換する。
【０１２７】ステップ５８６０では、ＩＸＰはアクティ
ビティキュー３４６からエントリを入手する。アクティ
ビティキューからエントリを受け取るＩＸＰは、アクテ
ィビティキューはすべてのＩＸＰ間で共用されているた
め、アウトボードファイルキャッシュ１０２の一部であ
る他のいずれのＩＸＰとも協調しなければならない。も
しアクティビティキューからのエントリが主処理ループ
の先の反復から要求されたものであれば、ステップ５８
６０は他のアクティビティキューのエントリは読出そう
としない。
ビティキュー３４６からエントリを入手する。アクティ
ビティキューからエントリを受け取るＩＸＰは、アクテ
ィビティキューはすべてのＩＸＰ間で共用されているた
め、アウトボードファイルキャッシュ１０２の一部であ
る他のいずれのＩＸＰとも協調しなければならない。も
しアクティビティキューからのエントリが主処理ループ
の先の反復から要求されたものであれば、ステップ５８
６０は他のアクティビティキューのエントリは読出そう
としない。
【０１２８】ステップ５８６２は、ＨＩＡ２１４が、ア
クティビティキュー３４６から入手したエントリに対応
するコマンドパケット４５２をＩＸＰ２３６に送ること
を要求する。取出されたエントリはコマンドパケットが
そこから要求されるべき特定のＨＩＡ２１４を示す。Ｉ
ＸＰの主処理ループは、ＨＩＡからのコマンドパケット
を待機している間はアイドルのままではない。したがっ
て、ステップ５８６２でＨＩＡからコマンドパケットが
要求された後、決定ステップ５８６４で処理が継続す
る。ここでステップ５８６２は、もしＨＩＡに対する未
処理の要求があれば、他のコマンドパケットは要求しな
い。
クティビティキュー３４６から入手したエントリに対応
するコマンドパケット４５２をＩＸＰ２３６に送ること
を要求する。取出されたエントリはコマンドパケットが
そこから要求されるべき特定のＨＩＡ２１４を示す。Ｉ
ＸＰの主処理ループは、ＨＩＡからのコマンドパケット
を待機している間はアイドルのままではない。したがっ
て、ステップ５８６２でＨＩＡからコマンドパケットが
要求された後、決定ステップ５８６４で処理が継続す
る。ここでステップ５８６２は、もしＨＩＡに対する未
処理の要求があれば、他のコマンドパケットは要求しな
い。
【０１２９】決定ステップ５８６４は、コマンド処理の
間にミス状態が検出された場合に使用する８つのセグメ
ントがＩＸＰ２３６によってリザーブされているかどう
かをテストする。各ＩＸＰは、ミスが発生してから割当
用のセグメントを選ぶのではなく、ミス状態が検出され
た場合にリザーブされたセグメントの１つ以上のセグメ
ントをすぐに割当てられるように、８つのセグメントを
リザーブしておこうとする。これはファイルアクセスコ
マンドが与えられる速度を向上させる。もし８つのセグ
メントがすべてリザーブされていれば、決定ステップ５
８６４は制御をステップ５８６６へ向ける。ステップ５
８６６はセグメントを将来の使用に備えてリザーブする
ためにＰＲＥ−ＵＳＥ処理を引起こす。
間にミス状態が検出された場合に使用する８つのセグメ
ントがＩＸＰ２３６によってリザーブされているかどう
かをテストする。各ＩＸＰは、ミスが発生してから割当
用のセグメントを選ぶのではなく、ミス状態が検出され
た場合にリザーブされたセグメントの１つ以上のセグメ
ントをすぐに割当てられるように、８つのセグメントを
リザーブしておこうとする。これはファイルアクセスコ
マンドが与えられる速度を向上させる。もし８つのセグ
メントがすべてリザーブされていれば、決定ステップ５
８６４は制御をステップ５８６６へ向ける。ステップ５
８６６はセグメントを将来の使用に備えてリザーブする
ためにＰＲＥ−ＵＳＥ処理を引起こす。
【０１３０】決定ステップ５８６８は、コマンドパケッ
ト４５２がＨＩＡ２１４から受取られたかどうかをテス
トする。もし処理するコマンドパケットが全くなけれ
ば、制御はステップ５８６０へ戻って必要に応じてアク
ティビティキューからエントリを入手する。同様に、ス
テップ５８６２はコマンドパケットがまだ要求されてい
ない場合にのみＨＩＡからコマンドパケットを要求す
る。決定ステップ５８６８が処理するコマンドパケット
が存在することを発見すれば、制御は決定ステップ５８
７０へ向けられる。
ト４５２がＨＩＡ２１４から受取られたかどうかをテス
トする。もし処理するコマンドパケットが全くなけれ
ば、制御はステップ５８６０へ戻って必要に応じてアク
ティビティキューからエントリを入手する。同様に、ス
テップ５８６２はコマンドパケットがまだ要求されてい
ない場合にのみＨＩＡからコマンドパケットを要求す
る。決定ステップ５８６８が処理するコマンドパケット
が存在することを発見すれば、制御は決定ステップ５８
７０へ向けられる。
【０１３１】もしコマンドパケット４５２中のコマンド
が、参照されたセグメントについてファイルスペース５
０２をサーチすることを要求するタイプのものであれ
ば、決定ステップ５８７０は制御をステップ５８７２へ
向ける。ステップ５８７２はコマンドによってアドレス
指定されるセグメントについてハッシュテーブル６００
０中のインデックスを見つけるために、ＨＡＳＨ処理を
引起こす。ステップ５８７２で見つけられたハッシュテ
ーブルエントリを用いて、決定ステップ５８７４は、コ
マンドによって参照された第１のセグメントを参照する
８つのハッシュテーブルエントリからなるグループにロ
ックが与えられたかどうかをテストする。もしロックが
与えられていなければ、制御はステップ５８７６へ進
み、そこでしばらく後にロックが要求される。ロックが
与えられると、ステップ５８７８はファイルディスクリ
プタテーブル５０６からファイルディスクリプタ５０８
を読出す。ステップ５８８０は、コマンドパケット中の
コマンドをデコードし、かつ要求される動作を実行する
ために必要な処理を引起こすようにＣＯＭＭＡＮＤ＿Ｂ
ＲＡＮＣＨ処理を引起こす。
が、参照されたセグメントについてファイルスペース５
０２をサーチすることを要求するタイプのものであれ
ば、決定ステップ５８７０は制御をステップ５８７２へ
向ける。ステップ５８７２はコマンドによってアドレス
指定されるセグメントについてハッシュテーブル６００
０中のインデックスを見つけるために、ＨＡＳＨ処理を
引起こす。ステップ５８７２で見つけられたハッシュテ
ーブルエントリを用いて、決定ステップ５８７４は、コ
マンドによって参照された第１のセグメントを参照する
８つのハッシュテーブルエントリからなるグループにロ
ックが与えられたかどうかをテストする。もしロックが
与えられていなければ、制御はステップ５８７６へ進
み、そこでしばらく後にロックが要求される。ロックが
与えられると、ステップ５８７８はファイルディスクリ
プタテーブル５０６からファイルディスクリプタ５０８
を読出す。ステップ５８８０は、コマンドパケット中の
コマンドをデコードし、かつ要求される動作を実行する
ために必要な処理を引起こすようにＣＯＭＭＡＮＤ＿Ｂ
ＲＡＮＣＨ処理を引起こす。
【０１３２】ｄ．記憶装置インタフェースコントローラ
（ＳＩＣＴ） 記憶装置インタフェースコントローラ（ＳＩＣＴ）２２
８（図６参照）は、ストリート２３４と不揮発性記憶装
置（ＮＶＳ）２２０との間のインタフェースコントロー
ルである。ＳＩＣＴは、４つのベーシックインタフェー
スと、ストリートからのレシーバインタフェースと、パ
ワードメインＡおよびＢ中のＮＶＳへの送信インタフェ
ースと、各パワードメイン中のＮＶＳからのレシーバイ
ンタフェースと、ストリートへの送信インタフェース
と、クロックおよびスキャン／セットインタフェースと
を含む。
（ＳＩＣＴ） 記憶装置インタフェースコントローラ（ＳＩＣＴ）２２
８（図６参照）は、ストリート２３４と不揮発性記憶装
置（ＮＶＳ）２２０との間のインタフェースコントロー
ルである。ＳＩＣＴは、４つのベーシックインタフェー
スと、ストリートからのレシーバインタフェースと、パ
ワードメインＡおよびＢ中のＮＶＳへの送信インタフェ
ースと、各パワードメイン中のＮＶＳからのレシーバイ
ンタフェースと、ストリートへの送信インタフェース
と、クロックおよびスキャン／セットインタフェースと
を含む。
【０１３３】ＳＩＣＴの第１の基本的機能は、ストリー
ト２３４から要求を受取り、その有効性を証明し、それ
らをＮＶＳ２２０へ渡すことである。また、機能上の差
異が検出され、かつステータスおよびデータが正しいリ
クエスタ（ＩＸＰ２３６またはＨＩＡ２１４のいずれ
か）に経路指定されて戻ることができるようにパケット
情報をセーブしなければならない。第２の基本的機能
は、ＮＶＳ２２０からデータを受取り、そのデータをパ
ケットに再び組立て、要求されたデータをストリート２
３４を介してリクエスタに送信して戻すことである。Ｎ
ＶＳアレイからデータを受信する工程で、ＳＩＣＴはＮ
ＶＳの複数ビットエラーとカード故障とを訂正し、エラ
ーステータス情報を検出およびレポートし、パケットヘ
ッダおよびチェックサムを作らなければならない。
ト２３４から要求を受取り、その有効性を証明し、それ
らをＮＶＳ２２０へ渡すことである。また、機能上の差
異が検出され、かつステータスおよびデータが正しいリ
クエスタ（ＩＸＰ２３６またはＨＩＡ２１４のいずれ
か）に経路指定されて戻ることができるようにパケット
情報をセーブしなければならない。第２の基本的機能
は、ＮＶＳ２２０からデータを受取り、そのデータをパ
ケットに再び組立て、要求されたデータをストリート２
３４を介してリクエスタに送信して戻すことである。Ｎ
ＶＳアレイからデータを受信する工程で、ＳＩＣＴはＮ
ＶＳの複数ビットエラーとカード故障とを訂正し、エラ
ーステータス情報を検出およびレポートし、パケットヘ
ッダおよびチェックサムを作らなければならない。
【０１３４】第３のかつ最後の基本的機能は、記憶装置
へのメインテナンス要求のためにＮＶＳ２２０へインタ
フェースを設けることである。これには初期化、再格
納、およびデータの一般的読出／書込が含まれる。スト
リート２３４を介して受信された書込要求は、インタフ
ェースのタイミングが許せばＮＶＳ２２０へ送られる。
ＳＩＣＴ２２８は、もしＮＶＳインタフェースがすぐに
利用できなければ最大８つまでの要求をバッファする。
要求がＮＶＳに送信されている時、リクエスタの識別お
よび場所はデータがリクエスタに戻ることができるよう
に後で使用するためにセーブされる。書込要求は通常は
各パワードメイン２５０中のＮＶＳに送られる。ＳＩＣ
Ｔは、次の書込要求に進む前に各パワードメイン中のＮ
ＶＳからの肯定応答を待つ。
へのメインテナンス要求のためにＮＶＳ２２０へインタ
フェースを設けることである。これには初期化、再格
納、およびデータの一般的読出／書込が含まれる。スト
リート２３４を介して受信された書込要求は、インタフ
ェースのタイミングが許せばＮＶＳ２２０へ送られる。
ＳＩＣＴ２２８は、もしＮＶＳインタフェースがすぐに
利用できなければ最大８つまでの要求をバッファする。
要求がＮＶＳに送信されている時、リクエスタの識別お
よび場所はデータがリクエスタに戻ることができるよう
に後で使用するためにセーブされる。書込要求は通常は
各パワードメイン２５０中のＮＶＳに送られる。ＳＩＣ
Ｔは、次の書込要求に進む前に各パワードメイン中のＮ
ＶＳからの肯定応答を待つ。
【０１３５】ストリート２３４を介して受信した読出要
求は書込要求とほぼ同じ態様で処理される。相違点は、
ＮＶＳ２２０から読出されたデータはストリード２３４
を介してリクエスタに戻されることである。 ｅ．不揮発性記憶装置（ＮＶＳ） 不揮発性記憶装置２２０は各パワードメインＡおよびＢ
内の５つのＮＶＳアレイカード（図示せず）のうちの１
つから作られる。２つのパワードメインは常に同じ数の
ＮＶＳアレイカードを含む。その構造は詳細には示さな
いが、以下の機能を行なうことが可能なさまざまなメモ
リ構造を用いることができると理解されたい。データは
１番目から４番目までのＮＶＳアレイカードを介して記
憶されることができ、第５番目のアレイカードは他のア
レイカード中のデータのチェックサムを記憶する。
求は書込要求とほぼ同じ態様で処理される。相違点は、
ＮＶＳ２２０から読出されたデータはストリード２３４
を介してリクエスタに戻されることである。 ｅ．不揮発性記憶装置（ＮＶＳ） 不揮発性記憶装置２２０は各パワードメインＡおよびＢ
内の５つのＮＶＳアレイカード（図示せず）のうちの１
つから作られる。２つのパワードメインは常に同じ数の
ＮＶＳアレイカードを含む。その構造は詳細には示さな
いが、以下の機能を行なうことが可能なさまざまなメモ
リ構造を用いることができると理解されたい。データは
１番目から４番目までのＮＶＳアレイカードを介して記
憶されることができ、第５番目のアレイカードは他のア
レイカード中のデータのチェックサムを記憶する。
【０１３６】各ＮＶＳアレイカードは、４ポートの４０
ビット記憶装置アレイに加えて、１ビットエラー訂正、
２ビットエラー検出、データバッファ、インタフェー
ス、優先順位、クロック、およびメインテナンス論理を
含む。この論理は、１００ｎｓ毎に１ワードの最大帯域
通過を維持しながら、各ポートからの同時要求を解決す
る。４ポートインタフェースの各々は、１９ビットのパ
リティ保護シリアル入力バスと、４ビットのパリティ保
護シリアル読出データバスと、エラーラインと、有効ラ
インとからなる。エラー訂正コードは書込要求について
はＮＶＳゲートアレイによってデータおよびアドレス上
で発生し、かつ読出動作の間にＮＶＳゲートアレイによ
ってチェックされおよび／または訂正される。各ＮＶＳ
アレイカードは３２０のＤＲＡＭ記憶装置を含み、これ
らの記憶装置の容量は４ＭＢ、１６ＭＢ、または６４Ｍ
Ｂのいずれかである。
ビット記憶装置アレイに加えて、１ビットエラー訂正、
２ビットエラー検出、データバッファ、インタフェー
ス、優先順位、クロック、およびメインテナンス論理を
含む。この論理は、１００ｎｓ毎に１ワードの最大帯域
通過を維持しながら、各ポートからの同時要求を解決す
る。４ポートインタフェースの各々は、１９ビットのパ
リティ保護シリアル入力バスと、４ビットのパリティ保
護シリアル読出データバスと、エラーラインと、有効ラ
インとからなる。エラー訂正コードは書込要求について
はＮＶＳゲートアレイによってデータおよびアドレス上
で発生し、かつ読出動作の間にＮＶＳゲートアレイによ
ってチェックされおよび／または訂正される。各ＮＶＳ
アレイカードは３２０のＤＲＡＭ記憶装置を含み、これ
らの記憶装置の容量は４ＭＢ、１６ＭＢ、または６４Ｍ
Ｂのいずれかである。
【０１３７】ｆ．ストリートプロセッサ間ネットワーク 図３３は、アウトボートファイルキャッシュ内部のスト
リートプロセッサ間通信および記憶装置アクセスネット
ワークの機能的コンポーネントをさらに示すブロック図
である。図３３は４つのＩＸＰおよびＨＩＡを有する構
成を示すが、より大きな構成が考えられるため、示され
る構成は単に例示的なものである。ストリートはパワー
ドメインＡおよびＢにわたり、ＳＩＣＴ２２８に要求を
送ることによってＩＸＰ２３６およびＨＩＡ２１４がＮ
ＶＳ２２０からデータを読出しかつそこへデータを書込
むことが可能となる。さらに、各ＩＸＰは他のＨＩＡの
各々と通信し得る。たとえば、ＩＸＰ２３６ａはデータ
パケットをＨＩＡ２１４ａ、２１４ｂ、２１４ｃ、およ
び２１４ｄに送ることができる。同様に、ＨＩＡ２１４
ａ、２１４ｂ、２１４ｃ、および２１４ｄは、データパ
ケットをＩＸＰ２３６ａ、２３６ｂ、２３６ｃ、２３６
ｄの各々に送ることができる。
リートプロセッサ間通信および記憶装置アクセスネット
ワークの機能的コンポーネントをさらに示すブロック図
である。図３３は４つのＩＸＰおよびＨＩＡを有する構
成を示すが、より大きな構成が考えられるため、示され
る構成は単に例示的なものである。ストリートはパワー
ドメインＡおよびＢにわたり、ＳＩＣＴ２２８に要求を
送ることによってＩＸＰ２３６およびＨＩＡ２１４がＮ
ＶＳ２２０からデータを読出しかつそこへデータを書込
むことが可能となる。さらに、各ＩＸＰは他のＨＩＡの
各々と通信し得る。たとえば、ＩＸＰ２３６ａはデータ
パケットをＨＩＡ２１４ａ、２１４ｂ、２１４ｃ、およ
び２１４ｄに送ることができる。同様に、ＨＩＡ２１４
ａ、２１４ｂ、２１４ｃ、および２１４ｄは、データパ
ケットをＩＸＰ２３６ａ、２３６ｂ、２３６ｃ、２３６
ｄの各々に送ることができる。
【０１３８】ストリート２３４はＨＵＢと称されるＶＳ
ＬＩゲートアレイを用いて実現される。ＨＵＢ０ ７２
８（７２８ａ、７２８ｂ、７２８ｃ、および７２８ｄ）
は、１対のＩＸＰ２３６／ＨＩＡ２１４ごとにストリー
ト２３４にインタフェースを与える。各インタフェース
はライン５１３０および５８１４を介して与えられる。
ＩＸＰおよびＨＩＡは関連したＨＵＢ０を介してデータ
パケットを送受信する。各ＨＵＢはデータパケットを経
路指定するために５つのインタフェースを有する。ＨＵ
Ｂ０ ７２８用の５つのインタフェースは、ＩＸＰイン
タフェースと、ＨＩＡインタフェースと、アップストリ
ートインタフェースと、ダウンストリートインタフェー
スと、ＨＵＢ１ ７３０インタフェースとを含む。ＩＸ
Ｐインタフェース（明確に図示せず）は、ライン５７１
４を介してデータパケットをＩＸＰ２３６へ、かつＩＸ
Ｐ２３６から経路指定する。ＨＩＡインタフェース（明
確には図示せず）は、データパケットをライン５１３０
を介してＨＩＡ２１４へ、かつＨＩＡ２１４から経路指
定する。
ＬＩゲートアレイを用いて実現される。ＨＵＢ０ ７２
８（７２８ａ、７２８ｂ、７２８ｃ、および７２８ｄ）
は、１対のＩＸＰ２３６／ＨＩＡ２１４ごとにストリー
ト２３４にインタフェースを与える。各インタフェース
はライン５１３０および５８１４を介して与えられる。
ＩＸＰおよびＨＩＡは関連したＨＵＢ０を介してデータ
パケットを送受信する。各ＨＵＢはデータパケットを経
路指定するために５つのインタフェースを有する。ＨＵ
Ｂ０ ７２８用の５つのインタフェースは、ＩＸＰイン
タフェースと、ＨＩＡインタフェースと、アップストリ
ートインタフェースと、ダウンストリートインタフェー
スと、ＨＵＢ１ ７３０インタフェースとを含む。ＩＸ
Ｐインタフェース（明確に図示せず）は、ライン５７１
４を介してデータパケットをＩＸＰ２３６へ、かつＩＸ
Ｐ２３６から経路指定する。ＨＩＡインタフェース（明
確には図示せず）は、データパケットをライン５１３０
を介してＨＩＡ２１４へ、かつＨＩＡ２１４から経路指
定する。
【０１３９】アップストリートインタフェース（明確に
は図示せず）は、データパケットを他のＨＵＢ０から受
取り、そのデータパケットをアップストリートインタフ
ェースを介して必要に応じて別のＨＵＢ０に経路指定す
る。たとえば、ＨＵＢ０ ７２８ｃは、データパケット
をライン７４０を介してそのアップストリートインタフ
ェース上で受取る。もしデータパケットがＩＸＰ２３６
ｃまたはＨＩＡ２１４ｃのいずれかにアドレス指定され
れば、データパケットは各コンポーネントに送られる。
もしデータパケットがＨＩＡ２１４ａまたはＩＸＰ２３
６ａのいずれかにアドレス指定されれば、データパケッ
トはアップストリートインタフェースによってライン７
４２を介してＨＵＢ０ ７２８ａ用のアップストリート
インタフェースへ送られる。ダウンストリートインタフ
ェースも同じように動作する。ＨＵＢ０ ７２８中のＨ
ＵＢ１インタフェースはデータパケットをＨＵＢ１ ７
３０へ送り、かつそこから受信する。
は図示せず）は、データパケットを他のＨＵＢ０から受
取り、そのデータパケットをアップストリートインタフ
ェースを介して必要に応じて別のＨＵＢ０に経路指定す
る。たとえば、ＨＵＢ０ ７２８ｃは、データパケット
をライン７４０を介してそのアップストリートインタフ
ェース上で受取る。もしデータパケットがＩＸＰ２３６
ｃまたはＨＩＡ２１４ｃのいずれかにアドレス指定され
れば、データパケットは各コンポーネントに送られる。
もしデータパケットがＨＩＡ２１４ａまたはＩＸＰ２３
６ａのいずれかにアドレス指定されれば、データパケッ
トはアップストリートインタフェースによってライン７
４２を介してＨＵＢ０ ７２８ａ用のアップストリート
インタフェースへ送られる。ダウンストリートインタフ
ェースも同じように動作する。ＨＵＢ０ ７２８中のＨ
ＵＢ１インタフェースはデータパケットをＨＵＢ１ ７
３０へ送り、かつそこから受信する。
【０１４０】ＨＵＢ１についての５つのインタフェース
は、ＨＵＢ０からデータパケットを送受信するためのＨ
ＵＢ０インタフェースと、ＳＩＣＴからデータパケット
を送受信するためのＳＩＣＴインタフェースと、アップ
ストリートインタフェースと、ダウンストリートインタ
フェースと、クロスオーバインタフェースとを含む。こ
こで、ＩＸＰまたはＨＩＡからＳＩＣＴへ送られたデー
タパケットは、ＳＩＣＴに直接結合されたＨＵＢ１ ７
３０に直接結合された特定のＨＵＢ０にデータパケット
が到達するまで、ＨＵＢ０ ７２８によって制御される
ストリートの部分に沿って送られる。ＳＩＣＴからＩＸ
ＰまたはＨＩＡのいずれかに送られるデータパケット
は、データパケットがアドレス指定されるＩＸＰまたは
ＨＩＡ用のストリートインタフェースを与えるＨＵＢ０
に直接結合された特定のＨＵＢ１にデータパケットが到
達するまで、ＨＵＢ１ ７３０によって制御されるスト
リートの部分に沿って送られる。
は、ＨＵＢ０からデータパケットを送受信するためのＨ
ＵＢ０インタフェースと、ＳＩＣＴからデータパケット
を送受信するためのＳＩＣＴインタフェースと、アップ
ストリートインタフェースと、ダウンストリートインタ
フェースと、クロスオーバインタフェースとを含む。こ
こで、ＩＸＰまたはＨＩＡからＳＩＣＴへ送られたデー
タパケットは、ＳＩＣＴに直接結合されたＨＵＢ１ ７
３０に直接結合された特定のＨＵＢ０にデータパケット
が到達するまで、ＨＵＢ０ ７２８によって制御される
ストリートの部分に沿って送られる。ＳＩＣＴからＩＸ
ＰまたはＨＩＡのいずれかに送られるデータパケット
は、データパケットがアドレス指定されるＩＸＰまたは
ＨＩＡ用のストリートインタフェースを与えるＨＵＢ０
に直接結合された特定のＨＵＢ１にデータパケットが到
達するまで、ＨＵＢ１ ７３０によって制御されるスト
リートの部分に沿って送られる。
【０１４１】ＨＵＢ１ ７３０のクロスオーバインタフ
ェースは、エラー状態によって通常通りアップストリー
トまたはダウンストリートに沿ってデータパケットを送
信することができない場合にデータパケットを再経路指
定する。ＨＵＢ１ ７３０ａとＨＵＢ１ ７３０ｂとの
クロスオーバインタフェースは、ライン２３８ａを介し
て結合され、かつＨＵＢ１ ７３０ｃとＨＵＢ１ ７３
０ｄとのクロスオーバインタフェースはライン２３８ｂ
を介して結合される。クロスオーバインタフェースによ
り、ＨＵＢ１ ７３０によって制御されるストリート２
３４の部分に沿って進むデータパケットを再経路指定
し、かつＨＵＢ０ ７２８によって制御されるストリー
トの部分に沿って進むデータパケットを再経路指定する
ことが可能となる。たとえば、ＨＵＢ０ ７２８ａに送
られるべきＨＵＢ０ ７２８ｃのアップストリートイン
タフェースにおけるデータパケットは、もしＨＵＢ０
７２８ａがそのアップストリートインタフェース上でＨ
ＵＢ０ ７２８ｃからデータパケットを受取ることがで
きなければ、ＨＵＢ１ ７３０ｃおよびＨＵＢ１ ７３
０ｄを介してＨＵＢ０ ７２８ｄのアップストリートイ
ンタフェースに再送することができる。
ェースは、エラー状態によって通常通りアップストリー
トまたはダウンストリートに沿ってデータパケットを送
信することができない場合にデータパケットを再経路指
定する。ＨＵＢ１ ７３０ａとＨＵＢ１ ７３０ｂとの
クロスオーバインタフェースは、ライン２３８ａを介し
て結合され、かつＨＵＢ１ ７３０ｃとＨＵＢ１ ７３
０ｄとのクロスオーバインタフェースはライン２３８ｂ
を介して結合される。クロスオーバインタフェースによ
り、ＨＵＢ１ ７３０によって制御されるストリート２
３４の部分に沿って進むデータパケットを再経路指定
し、かつＨＵＢ０ ７２８によって制御されるストリー
トの部分に沿って進むデータパケットを再経路指定する
ことが可能となる。たとえば、ＨＵＢ０ ７２８ａに送
られるべきＨＵＢ０ ７２８ｃのアップストリートイン
タフェースにおけるデータパケットは、もしＨＵＢ０
７２８ａがそのアップストリートインタフェース上でＨ
ＵＢ０ ７２８ｃからデータパケットを受取ることがで
きなければ、ＨＵＢ１ ７３０ｃおよびＨＵＢ１ ７３
０ｄを介してＨＵＢ０ ７２８ｄのアップストリートイ
ンタフェースに再送することができる。
【０１４２】５．マルチホスト能力 ファイルキャッシュシステムのマルチホスト能力は、ア
ウトボードファイルキャッシュＨＰＣ１０２を複数のホ
スト１０間で共有し、ファイル１１４ａ−ｈのうちの選
択されたものを複数のホスト間で共有することを含む。
アウトボードファイルキャッシュＸＰＣ１０２中で実現
される記憶装置管理およびロック制御処理によってこの
機能が与えられる。図３４はアウトボードファイルキャ
ッシュに結合された複数個のホストを含むデータ処理構
成を示すブロック図である。この例示的構成は３つのホ
スト１０ａ、１０ｂおよび１０ｃを含む。各ホストは制
御ユニット１０４に結合されるため、１つ以上のディス
ク１０６へのアクセスを与える。この例示的構成では、
ホスト１０ａおよび１０ｂは制御ユニット１０４ａを介
して、１０６ａで示される１つ以上のディスクへのアク
セスを共有する。ホスト１０ｃは制御ユニット１０４ｂ
を介して、１０６ｂで示される１つ以上のディスクへの
アクセスを有する。
ウトボードファイルキャッシュＨＰＣ１０２を複数のホ
スト１０間で共有し、ファイル１１４ａ−ｈのうちの選
択されたものを複数のホスト間で共有することを含む。
アウトボードファイルキャッシュＸＰＣ１０２中で実現
される記憶装置管理およびロック制御処理によってこの
機能が与えられる。図３４はアウトボードファイルキャ
ッシュに結合された複数個のホストを含むデータ処理構
成を示すブロック図である。この例示的構成は３つのホ
スト１０ａ、１０ｂおよび１０ｃを含む。各ホストは制
御ユニット１０４に結合されるため、１つ以上のディス
ク１０６へのアクセスを与える。この例示的構成では、
ホスト１０ａおよび１０ｂは制御ユニット１０４ａを介
して、１０６ａで示される１つ以上のディスクへのアク
セスを共有する。ホスト１０ｃは制御ユニット１０４ｂ
を介して、１０６ｂで示される１つ以上のディスクへの
アクセスを有する。
【０１４３】わずか３つのホストしか示されていない
が、アウトボードファイルキャッシュは最高６４までの
ＨＩＡ２１４を設けることができ、このため合計３２の
冗長なホスト接続を作ることができると理解されたい。
アウトボードファイルキャッシュＸＰＣ１０２は各ホス
ト毎に２つの利用可能なホストインタフェースアダプタ
（ＨＩＡ）２１４を有する。１つのホストに与えられた
第１のＨＩＡはパワードメインＡ中にあり、１つのホス
トに与えられた第２のＨＩＡはパワードメインＢ中にあ
る。ＨＩＡ２１４ａおよび２１４ｂはホスト１０ａのた
めにアウトボードファイルキャッシュへのアクセスを与
え、ここでＨＩＡ２１４ａはパワードメインＡ中にあ
り、ＨＩＡ２１４ｂはパワードメインＢ中にある。光フ
ァイバリンク１１２ａおよび１１２ｂはそれぞれＨＩＡ
２１４ａおよび２１４ｂをＩ／Ｏコンプレックス３２中
の関連したデータムーバ（ＤＭ）１１０に結合する。同
様に、ＨＩＡ２１４ｃおよび２１４ｄはホスト１０ｂの
ために設けられ、ここでは光ファイバリンク１１２ｃお
よび１１２ｄはホスト１０ｂをアウトボードファイルキ
ャッシュ１０２へ結合する。ホスト１０ｃは同様の態様
でアウトボードファイルキャッシュに結合される。
が、アウトボードファイルキャッシュは最高６４までの
ＨＩＡ２１４を設けることができ、このため合計３２の
冗長なホスト接続を作ることができると理解されたい。
アウトボードファイルキャッシュＸＰＣ１０２は各ホス
ト毎に２つの利用可能なホストインタフェースアダプタ
（ＨＩＡ）２１４を有する。１つのホストに与えられた
第１のＨＩＡはパワードメインＡ中にあり、１つのホス
トに与えられた第２のＨＩＡはパワードメインＢ中にあ
る。ＨＩＡ２１４ａおよび２１４ｂはホスト１０ａのた
めにアウトボードファイルキャッシュへのアクセスを与
え、ここでＨＩＡ２１４ａはパワードメインＡ中にあ
り、ＨＩＡ２１４ｂはパワードメインＢ中にある。光フ
ァイバリンク１１２ａおよび１１２ｂはそれぞれＨＩＡ
２１４ａおよび２１４ｂをＩ／Ｏコンプレックス３２中
の関連したデータムーバ（ＤＭ）１１０に結合する。同
様に、ＨＩＡ２１４ｃおよび２１４ｄはホスト１０ｂの
ために設けられ、ここでは光ファイバリンク１１２ｃお
よび１１２ｄはホスト１０ｂをアウトボードファイルキ
ャッシュ１０２へ結合する。ホスト１０ｃは同様の態様
でアウトボードファイルキャッシュに結合される。
【０１４４】例示的構成に含まれるＨＩＡ２１４ａ−ｆ
の各々については、インデックスプロセッサ（ＩＸＰ）
２３６が設けられる。どのインデックスプロセッサ２３
６ａ−ｆもＨＩＡ２１４ａ−ｆの任意のものを介して送
られたコマンドを処理することができると理解された
い。アウトボードファイルキャッシュＸＰＣ１０２中に
他のＨＩＡが設けられる場合、処理能力を増やすために
ＩＸＰも加えられる。こうして、ＩＸＰ２１４ａ−ｆの
どれもＨＩＡ２１４ａ−ｆの任意のものとインタラクト
し得る。たとえば、コマンドパケット４５２は光ファイ
バリンク１１２ａおよびＨＩＡ２１４ａを介してホスト
１０ａから送られ、その後、ＩＸＰ２３６ｆによって処
理されることができる。
の各々については、インデックスプロセッサ（ＩＸＰ）
２３６が設けられる。どのインデックスプロセッサ２３
６ａ−ｆもＨＩＡ２１４ａ−ｆの任意のものを介して送
られたコマンドを処理することができると理解された
い。アウトボードファイルキャッシュＸＰＣ１０２中に
他のＨＩＡが設けられる場合、処理能力を増やすために
ＩＸＰも加えられる。こうして、ＩＸＰ２１４ａ−ｆの
どれもＨＩＡ２１４ａ−ｆの任意のものとインタラクト
し得る。たとえば、コマンドパケット４５２は光ファイ
バリンク１１２ａおよびＨＩＡ２１４ａを介してホスト
１０ａから送られ、その後、ＩＸＰ２３６ｆによって処
理されることができる。
【０１４５】アウトボードファイルキャッシュＸＰＣ１
０２中のキャッシュ記憶装置は、ブロック７３２ａ、７
３２ｂ、および７３２ｃとしてそれぞれ示される記憶装
置インタフェースコントローラ（ＳＩＣＴ）および不揮
発性記憶モジュール（ＮＶＳ）に設けられる。各ブロッ
ク７３２ａ−ｃは１対のＳＩＣＴ（図６中２２８ａおよ
び２２８ｂで示す）および不揮発性記憶モジュール（図
６中２２０で示す）を表わす。ＩＸＰ２３６ａ−ｆによ
ってメモリ管理機能が与えられる。ストリート２３４ａ
および２３４ｂは、記憶装置７３２ａ−ｃとＨＩＡとＩ
ＸＰとの間にデータ転送機能を与えると同時に、ＨＩＡ
２１４ａ−ｆとＩＸＰ２３６ａ−ｆとの間にプロセッサ
間通信機能を与える。構成中の各ＨＩＡ−ＩＸＰ対につ
いては、データおよび要求の経路指定のために、関連し
たクロスオーバ２３８ａ−ｃが存在する。
０２中のキャッシュ記憶装置は、ブロック７３２ａ、７
３２ｂ、および７３２ｃとしてそれぞれ示される記憶装
置インタフェースコントローラ（ＳＩＣＴ）および不揮
発性記憶モジュール（ＮＶＳ）に設けられる。各ブロッ
ク７３２ａ−ｃは１対のＳＩＣＴ（図６中２２８ａおよ
び２２８ｂで示す）および不揮発性記憶モジュール（図
６中２２０で示す）を表わす。ＩＸＰ２３６ａ−ｆによ
ってメモリ管理機能が与えられる。ストリート２３４ａ
および２３４ｂは、記憶装置７３２ａ−ｃとＨＩＡとＩ
ＸＰとの間にデータ転送機能を与えると同時に、ＨＩＡ
２１４ａ−ｆとＩＸＰ２３６ａ−ｆとの間にプロセッサ
間通信機能を与える。構成中の各ＨＩＡ−ＩＸＰ対につ
いては、データおよび要求の経路指定のために、関連し
たクロスオーバ２３８ａ−ｃが存在する。
【０１４６】ＸＰＣ１０２を使用する際のソフトウェ
ア、データ転送、コマンド処理、ディスクリプタ、ファ
イルロックおよびアンロック、ならびに他の動作は、上
記のアウトボートファイルキャッシュシステムと題され
た同時継続中の出願で説明される。 ６．主要コンポーネントの詳細な説明 アウトボードファイルキャッシュＸＰＣ１０２に機能性
を与える、主要コンポーネントおよびその相関関係を説
明してきたが、本発明のさまざまな特徴の範囲および局
面を完全に理解するために、より詳細な説明を行なう。
可能な限り上記で使用した共通な参照符号および記号を
使用するつもりだが、処理の度合が異なるため、係る符
号を維持していくことは手間がかかり、かつ不明瞭であ
ると理解されたい。いずれにしても、参照符号について
は調整を行なう。
ア、データ転送、コマンド処理、ディスクリプタ、ファ
イルロックおよびアンロック、ならびに他の動作は、上
記のアウトボートファイルキャッシュシステムと題され
た同時継続中の出願で説明される。 ６．主要コンポーネントの詳細な説明 アウトボードファイルキャッシュＸＰＣ１０２に機能性
を与える、主要コンポーネントおよびその相関関係を説
明してきたが、本発明のさまざまな特徴の範囲および局
面を完全に理解するために、より詳細な説明を行なう。
可能な限り上記で使用した共通な参照符号および記号を
使用するつもりだが、処理の度合が異なるため、係る符
号を維持していくことは手間がかかり、かつ不明瞭であ
ると理解されたい。いずれにしても、参照符号について
は調整を行なう。
【０１４７】ａ．クロックおよび電力分配 アウトボードファイルキャッシュシステムで使用するた
めのフォールトトレラントクロック分配システムは、冗
長同期クロック信号を使用して多重回路負荷をクロック
する。冗長発振器、位相検出および同期回路、クロック
分配回路、ならびにＡＣおよびＤＣ電力源を使用するこ
とによって高いフォールトトレランスが与えられる。同
期エラーからの自動または手動回復を可能にするために
エラー検出回路が設けられ、誤ったクロック信号から動
作クロック信号へ切換えるために選択回路が使用され
る。この発明は単一位相クロック信号を発生し、多重ク
ロック位相の複雑な同期および分配を避けるために、回
路負荷で多重位相イネーブル信号を与える。これらのエ
レメントの組合せにより、非常にフォールトトレラント
で、相対的にスキューのない多重位相クロック分配シス
テムがもたらされる。
めのフォールトトレラントクロック分配システムは、冗
長同期クロック信号を使用して多重回路負荷をクロック
する。冗長発振器、位相検出および同期回路、クロック
分配回路、ならびにＡＣおよびＤＣ電力源を使用するこ
とによって高いフォールトトレランスが与えられる。同
期エラーからの自動または手動回復を可能にするために
エラー検出回路が設けられ、誤ったクロック信号から動
作クロック信号へ切換えるために選択回路が使用され
る。この発明は単一位相クロック信号を発生し、多重ク
ロック位相の複雑な同期および分配を避けるために、回
路負荷で多重位相イネーブル信号を与える。これらのエ
レメントの組合せにより、非常にフォールトトレラント
で、相対的にスキューのない多重位相クロック分配シス
テムがもたらされる。
【０１４８】クロック分配システムは多重パワードメイ
ンを使用し、これらは別々のＤＣ電力源によって給電さ
れる。クロック源回路は各パワードメインに含まれ、各
パワードメインでディジタル発振器信号を与える。この
ディジタル発振器信号はシステムの他のパワードメイン
の各々からのディジタル発振器信号の各々と同期され
る。したがって、各パワードメインはすべての他のディ
ジタル発振器信号と同期されるディジタル発振器信号を
有することになり、これらの信号は同期クロック信号と
呼ばれる。各パワードメインはまたクロック信号分配回
路を含み、そのパワードメイン内の同期クロック信号を
同じパワードメイン内の他の負荷に分配する。同期クロ
ック信号の各々は他のパワードメインからの同期クロッ
ク信号がそれぞれの回路負荷をクロックするのと同時に
そのパワードメイン内の回路負荷をクロックすることが
可能である。したがって、パワードメインの各々の回路
負荷の各々内のアクティビティは同時に発生し、１つの
パワードメインの回路負荷にストアされたどんなデータ
も他のパワードメイン上にストアされたデータと等価に
なる。
ンを使用し、これらは別々のＤＣ電力源によって給電さ
れる。クロック源回路は各パワードメインに含まれ、各
パワードメインでディジタル発振器信号を与える。この
ディジタル発振器信号はシステムの他のパワードメイン
の各々からのディジタル発振器信号の各々と同期され
る。したがって、各パワードメインはすべての他のディ
ジタル発振器信号と同期されるディジタル発振器信号を
有することになり、これらの信号は同期クロック信号と
呼ばれる。各パワードメインはまたクロック信号分配回
路を含み、そのパワードメイン内の同期クロック信号を
同じパワードメイン内の他の負荷に分配する。同期クロ
ック信号の各々は他のパワードメインからの同期クロッ
ク信号がそれぞれの回路負荷をクロックするのと同時に
そのパワードメイン内の回路負荷をクロックすることが
可能である。したがって、パワードメインの各々の回路
負荷の各々内のアクティビティは同時に発生し、１つの
パワードメインの回路負荷にストアされたどんなデータ
も他のパワードメイン上にストアされたデータと等価に
なる。
【０１４９】電源異常の場合に連続動作を確実にするた
めに、この発明では多重レベルの電力源冗長性が使用さ
れる。各パワードメインは別々のＤＣ電力源によって給
電される。パワードメインの１つと関連するＤＣ電力源
に異常があっても、他のパワードメインは各パワードメ
イン内に独立したＤＣ電力源回路が存在するために動作
し続ける。ＤＣ電力源の信頼性をさらに増すために、こ
の発明の別の局面は各ＤＣ電力源内に多重ＤＣ電源を含
む。これらのＤＣ電源の各々は並列に接続され、その関
連のパワードメインに同時に給電する。このように、Ｄ
Ｃ電源の１つの異常によりそのパワードメインと関連す
るＤＣ電力源の効力がなくなることはない。この発明の
電力冗長性は冗長ＡＣ電力源の使用によりこの発明の別
の局面でさらに高められる。各ＤＣ電力源内のＤＣ電源
の各々にＡＣ電力を与えるために別個のＡＣ電力源が使
用される。たとえば、各ＤＣ電力源内で２つのＤＣ電源
が使用されれば、２つのＡＣ電力源が使用され、各ＤＣ
電力源のＤＣ電源の一方は第１のＡＣ電力源によって駆
動され、各ＤＣ電力源の他方のＤＣ電源は第２のＡＣ電
力源によって駆動される。したがって、いずれかのＡＣ
電力源に異常があっても、他方のＡＣ電力源が各ＤＣ電
力源内の１つの電源にＡＣ電力を供給し続け、ＤＣ電力
源のいずれもがＤＣ電力を供給するのを停止することは
ない。
めに、この発明では多重レベルの電力源冗長性が使用さ
れる。各パワードメインは別々のＤＣ電力源によって給
電される。パワードメインの１つと関連するＤＣ電力源
に異常があっても、他のパワードメインは各パワードメ
イン内に独立したＤＣ電力源回路が存在するために動作
し続ける。ＤＣ電力源の信頼性をさらに増すために、こ
の発明の別の局面は各ＤＣ電力源内に多重ＤＣ電源を含
む。これらのＤＣ電源の各々は並列に接続され、その関
連のパワードメインに同時に給電する。このように、Ｄ
Ｃ電源の１つの異常によりそのパワードメインと関連す
るＤＣ電力源の効力がなくなることはない。この発明の
電力冗長性は冗長ＡＣ電力源の使用によりこの発明の別
の局面でさらに高められる。各ＤＣ電力源内のＤＣ電源
の各々にＡＣ電力を与えるために別個のＡＣ電力源が使
用される。たとえば、各ＤＣ電力源内で２つのＤＣ電源
が使用されれば、２つのＡＣ電力源が使用され、各ＤＣ
電力源のＤＣ電源の一方は第１のＡＣ電力源によって駆
動され、各ＤＣ電力源の他方のＤＣ電源は第２のＡＣ電
力源によって駆動される。したがって、いずれかのＡＣ
電力源に異常があっても、他方のＡＣ電力源が各ＤＣ電
力源内の１つの電源にＡＣ電力を供給し続け、ＤＣ電力
源のいずれもがＤＣ電力を供給するのを停止することは
ない。
【０１５０】各パワードメイン内の発振器信号はお互い
と同期され、同期クロック信号のグループを発生する。
冗長発振器が各パワードメインで使用され、各々が残り
のパワードメインの発振器の各々と同期される場合に
は、多数の回路負荷を駆動するために同時に同期された
クロック信号のグループを選択できる。回路負荷に同期
クロッキングを与えるために任意の数のこれらの同期ク
ロック信号が選択され得る。２つの冗長回路負荷がクロ
ックされるのであれば、同期クロック信号のうちの２つ
が選択回路によって選択され、冗長回路負荷の各々を同
時にクロックする。選択回路が適切な同期クロック信号
を選択するためには、冗長回路負荷を同時にクロックす
るために同期クロック信号のうちのどちらが選択される
べきかを指定する選択制御回路が必要である。この発明
の選択制御回路により、同期クロック信号の自動選択、
またはユーザインタフェースによる手動選択が可能にな
り、所望の同期クロック信号を選択して回路負荷をクロ
ックすることができる。
と同期され、同期クロック信号のグループを発生する。
冗長発振器が各パワードメインで使用され、各々が残り
のパワードメインの発振器の各々と同期される場合に
は、多数の回路負荷を駆動するために同時に同期された
クロック信号のグループを選択できる。回路負荷に同期
クロッキングを与えるために任意の数のこれらの同期ク
ロック信号が選択され得る。２つの冗長回路負荷がクロ
ックされるのであれば、同期クロック信号のうちの２つ
が選択回路によって選択され、冗長回路負荷の各々を同
時にクロックする。選択回路が適切な同期クロック信号
を選択するためには、冗長回路負荷を同時にクロックす
るために同期クロック信号のうちのどちらが選択される
べきかを指定する選択制御回路が必要である。この発明
の選択制御回路により、同期クロック信号の自動選択、
またはユーザインタフェースによる手動選択が可能にな
り、所望の同期クロック信号を選択して回路負荷をクロ
ックすることができる。
【０１５１】回路異常からの高いレベルのセキュリティ
を与えるために、多重クロック分配回路が設けられる。
各クロック分配回路は回路負荷をクロックするために選
択された同期クロック信号を受取り、その回路負荷内で
回路をクロックするのに必要なクロック駆動能力を与え
る。１つのクロック分配回路に異常があれば、他の同期
クロック信号は残りのクロック分配回路を介して分配さ
れ、これらのクロック分配回路に関連する回路負荷はク
ロックされ続ける。クロックされているすべての回路負
荷が冗長回路負荷であれば、１つのクロック分配回路の
ロスはデータロスにはならない。なぜなら、冗長回路負
荷の各々は同じデータを含み、残りのクロック分配回路
は残りの冗長回路負荷に有効クロック信号を適切に与え
続けるからである。
を与えるために、多重クロック分配回路が設けられる。
各クロック分配回路は回路負荷をクロックするために選
択された同期クロック信号を受取り、その回路負荷内で
回路をクロックするのに必要なクロック駆動能力を与え
る。１つのクロック分配回路に異常があれば、他の同期
クロック信号は残りのクロック分配回路を介して分配さ
れ、これらのクロック分配回路に関連する回路負荷はク
ロックされ続ける。クロックされているすべての回路負
荷が冗長回路負荷であれば、１つのクロック分配回路の
ロスはデータロスにはならない。なぜなら、冗長回路負
荷の各々は同じデータを含み、残りのクロック分配回路
は残りの冗長回路負荷に有効クロック信号を適切に与え
続けるからである。
【０１５２】選択回路もまた冗長性を含む。各同期クロ
ック信号は少なくとも２つの別々の選択回路によって選
択可能である。したがって、一方の選択回路に異常があ
っても、選択制御回路は残りの使用できる選択回路によ
って所望の同期クロック信号を依然として選択できる。
したがって、各クロック分配回路は多重入力が所望の同
期クロック信号を与える冗長選択回路の各々から所望の
同期クロック信号を受取ることを要求する。これらの多
重入力から、クロック分配回路はこれらの入力の１つか
らの同一の同期クロック信号のうちの１つを駆動クロッ
ク信号として選択し、残りの入力における他の同期クロ
ック信号を無視する。同期クロック信号をクロック分配
回路の選択された入力に与える選択回路に異常があれ
ば、クロック分配回路は自動的にその残りの入力の１つ
に切換え、別の冗長選択回路から同じ同期クロック信号
を受取る。この入力切換を行なうために、クロック分配
回路はその入力の各々で同期クロック信号をモニタしな
ければならず、マルチプレクサは同期クロック信号のう
ちのどれが回路負荷を駆動すべきかを選択する。
ック信号は少なくとも２つの別々の選択回路によって選
択可能である。したがって、一方の選択回路に異常があ
っても、選択制御回路は残りの使用できる選択回路によ
って所望の同期クロック信号を依然として選択できる。
したがって、各クロック分配回路は多重入力が所望の同
期クロック信号を与える冗長選択回路の各々から所望の
同期クロック信号を受取ることを要求する。これらの多
重入力から、クロック分配回路はこれらの入力の１つか
らの同一の同期クロック信号のうちの１つを駆動クロッ
ク信号として選択し、残りの入力における他の同期クロ
ック信号を無視する。同期クロック信号をクロック分配
回路の選択された入力に与える選択回路に異常があれ
ば、クロック分配回路は自動的にその残りの入力の１つ
に切換え、別の冗長選択回路から同じ同期クロック信号
を受取る。この入力切換を行なうために、クロック分配
回路はその入力の各々で同期クロック信号をモニタしな
ければならず、マルチプレクサは同期クロック信号のう
ちのどれが回路負荷を駆動すべきかを選択する。
【０１５３】この発明はスキュー検出回路を含み、同期
クロック信号の適切な同期を確実にする。スキュー検出
により２つの同期クロック信号が適切な同期を維持して
いないと判断されれば、スキュー検出回路は、選択回路
に適切な制御信号を送ることによって、選択制御回路に
異なった同期クロック信号を選択するように通知する。
これにより同期クロック信号エラーが発生したにもかか
わらず回路負荷の連続クロッキングが与えられる。この
発明の別の局面は、選択された同期クロック信号の異な
ったパルスでの回路負荷のクロッキングを与える。回路
負荷を同期クロック信号の選択されたパルス上にクロッ
クする能力を与えることが望ましいが、各パワードメイ
ンで多重発振器を使用することにより、発振器信号の多
重位相が発生され回路負荷に分配されれば、非常に複雑
な同期状況が生み出されることになる。発振器信号の多
重位相をまず発生して、その後他のパワードメインの冗
長発振器信号の対応の位相にその位相のすべてを同期さ
せるのではなく、この発明は単一位相同期クロック信号
のみを回路負荷に駆動する。回路負荷における同期クロ
ック信号の受信時には、単一位相同期クロック信号が回
路負荷を単一位相同期クロック信号の特定のパルス上に
クロックすることを「イネーブルする」多重位相イネー
ブル回路が存在する。したがって、同期クロック信号は
その関連のパワードメインのすべての回路負荷にクロッ
クトリガパルスを与え、各回路負荷はイネーブル信号を
発生して回路負荷内の各回路をイネーブルまたはディス
エーブルし、これらのクロックトリガパルスを受信また
は無視する。
クロック信号の適切な同期を確実にする。スキュー検出
により２つの同期クロック信号が適切な同期を維持して
いないと判断されれば、スキュー検出回路は、選択回路
に適切な制御信号を送ることによって、選択制御回路に
異なった同期クロック信号を選択するように通知する。
これにより同期クロック信号エラーが発生したにもかか
わらず回路負荷の連続クロッキングが与えられる。この
発明の別の局面は、選択された同期クロック信号の異な
ったパルスでの回路負荷のクロッキングを与える。回路
負荷を同期クロック信号の選択されたパルス上にクロッ
クする能力を与えることが望ましいが、各パワードメイ
ンで多重発振器を使用することにより、発振器信号の多
重位相が発生され回路負荷に分配されれば、非常に複雑
な同期状況が生み出されることになる。発振器信号の多
重位相をまず発生して、その後他のパワードメインの冗
長発振器信号の対応の位相にその位相のすべてを同期さ
せるのではなく、この発明は単一位相同期クロック信号
のみを回路負荷に駆動する。回路負荷における同期クロ
ック信号の受信時には、単一位相同期クロック信号が回
路負荷を単一位相同期クロック信号の特定のパルス上に
クロックすることを「イネーブルする」多重位相イネー
ブル回路が存在する。したがって、同期クロック信号は
その関連のパワードメインのすべての回路負荷にクロッ
クトリガパルスを与え、各回路負荷はイネーブル信号を
発生して回路負荷内の各回路をイネーブルまたはディス
エーブルし、これらのクロックトリガパルスを受信また
は無視する。
【０１５４】この非常に冗長な多重位相クロック分配シ
ステムは連続動作を必要とするシステムには非常に有益
である。パワーシステム、クロック源および同期、なら
びにクロック分配の冗長性により、システムは異常が発
生した場合でも適切に動作し続けることができる。この
フォールトトレラントなクロック分配システムはデータ
ロスが発生しないことを確実にするために冗長回路負荷
が使用されるところでは特に有利である。このシステム
は自動または手動エラー回復を与え、多重位相イネーブ
ル信号の使用によって回路負荷設計の柔軟性を与える。
ステムは連続動作を必要とするシステムには非常に有益
である。パワーシステム、クロック源および同期、なら
びにクロック分配の冗長性により、システムは異常が発
生した場合でも適切に動作し続けることができる。この
フォールトトレラントなクロック分配システムはデータ
ロスが発生しないことを確実にするために冗長回路負荷
が使用されるところでは特に有利である。このシステム
は自動または手動エラー回復を与え、多重位相イネーブ
ル信号の使用によって回路負荷設計の柔軟性を与える。
【０１５５】図３５はクロック分配システムのブロック
図であり、別々の電圧バスによって給電された複数のク
ロック源は同数の等価回路負荷を同時にクロックするた
めにパワードメイン境界を横切って同期される。このブ
ロック図はクロック分配冗長性の目的を示しており、同
一のデータのコピーをストアするｎ（ｎ＝１より大きい
任意の数）個の等価負荷は、負荷データの等価性を維持
するために別々のパワードメインのクロック源によって
同時にクロックされ、単一のＡＣまたはＤＣ電力異常が
データのロスにつながらないことを確実にする。この図
から、付加的なパワードメインには付加的なクロック源
が加えられ得ることがわかり、元のクロック信号は付加
的なクロック信号と同期され、必要なだけの数の負荷
（ｎ個の負荷）を同時にクロックし、電力異常またはク
ロック源異常がデータのロスを何も生じないという所望
される保証を得ることができる。
図であり、別々の電圧バスによって給電された複数のク
ロック源は同数の等価回路負荷を同時にクロックするた
めにパワードメイン境界を横切って同期される。このブ
ロック図はクロック分配冗長性の目的を示しており、同
一のデータのコピーをストアするｎ（ｎ＝１より大きい
任意の数）個の等価負荷は、負荷データの等価性を維持
するために別々のパワードメインのクロック源によって
同時にクロックされ、単一のＡＣまたはＤＣ電力異常が
データのロスにつながらないことを確実にする。この図
から、付加的なパワードメインには付加的なクロック源
が加えられ得ることがわかり、元のクロック信号は付加
的なクロック信号と同期され、必要なだけの数の負荷
（ｎ個の負荷）を同時にクロックし、電力異常またはク
ロック源異常がデータのロスを何も生じないという所望
される保証を得ることができる。
【０１５６】図３５においては、パワードメインＡ １
０１０、パワードメインＢ １０１２、パワードメイン
Ｃ １０１４、およびパワードメインｎ １０１６は別
々のＤＣ電力源（好ましい実施例ではＤＣ電源）によっ
て給電され、各パワードメインは完全に分離された電圧
バスを示す。ＤＣ電力源Ａ １０１８はパワードメイン
Ａの回路にＤＣ電圧を供給し、ＤＣ電力源Ｂ １０２０
はパワードメインＢの回路にＤＣ電圧を供給し、ＤＣ電
力源Ｃ １０２２はパワードメインＣの回路にＤＣ電圧
を供給し、ＤＣ電力源ｎ １０２４はパワードメインｎ
の回路にＤＣ電圧を供給する。好ましいコンポーネント
論理ファミリィに依存して、パワードメインに給電する
ためにどんな電圧でも使用できる。好ましい実施例で
は、ＤＣ電力源はそれぞれのパワードメインに＋５ボル
トＤＣを供給する。ＤＣ電力源の各々は、ＡＣ電力源Ａ
１０２６、ＡＣ電力源Ｂ １０２８、ＡＣ電力源Ｃ
１０３０、…、ＡＣ電力源ｎ １０３２と記されたＡＣ
電力源によって給電される。独立したＡＣ電力源の数を
パワードメイン当り１個から少なくとも１つのＡＣ電力
源まで減らすことは選択の自由である。これは特定のア
プリケーションに必要とされる所望のＡＣ電力源冗長性
に依存する。たとえば、３つのパワードメインが使用さ
れる場合には、僅か２つのＡＣ電力源によって３つのＤ
Ｃ電力源にＡＣ電力を供給することが可能であろう。こ
の場合には、ＤＣ電力源のうちの２つは単一のＡＣ電力
源によって給電される。
０１０、パワードメインＢ １０１２、パワードメイン
Ｃ １０１４、およびパワードメインｎ １０１６は別
々のＤＣ電力源（好ましい実施例ではＤＣ電源）によっ
て給電され、各パワードメインは完全に分離された電圧
バスを示す。ＤＣ電力源Ａ １０１８はパワードメイン
Ａの回路にＤＣ電圧を供給し、ＤＣ電力源Ｂ １０２０
はパワードメインＢの回路にＤＣ電圧を供給し、ＤＣ電
力源Ｃ １０２２はパワードメインＣの回路にＤＣ電圧
を供給し、ＤＣ電力源ｎ １０２４はパワードメインｎ
の回路にＤＣ電圧を供給する。好ましいコンポーネント
論理ファミリィに依存して、パワードメインに給電する
ためにどんな電圧でも使用できる。好ましい実施例で
は、ＤＣ電力源はそれぞれのパワードメインに＋５ボル
トＤＣを供給する。ＤＣ電力源の各々は、ＡＣ電力源Ａ
１０２６、ＡＣ電力源Ｂ １０２８、ＡＣ電力源Ｃ
１０３０、…、ＡＣ電力源ｎ １０３２と記されたＡＣ
電力源によって給電される。独立したＡＣ電力源の数を
パワードメイン当り１個から少なくとも１つのＡＣ電力
源まで減らすことは選択の自由である。これは特定のア
プリケーションに必要とされる所望のＡＣ電力源冗長性
に依存する。たとえば、３つのパワードメインが使用さ
れる場合には、僅か２つのＡＣ電力源によって３つのＤ
Ｃ電力源にＡＣ電力を供給することが可能であろう。こ
の場合には、ＤＣ電力源のうちの２つは単一のＡＣ電力
源によって給電される。
【０１５７】パワードメインＡ １０１０およびパワー
ドメインＢ １０１２はパワードメイン境界Ａ／Ｂ １
０３４によって分離され、パワードメインＢ １０１２
およびパワードメインＣ １０１４はパワードメイン境
界Ｂ／Ｃ １０３６によって分離される。パワードメイ
ンｎ １０１６はパワードメイン境界ｎ／ｎ−１ １０
３８によってパワードメインｎ−１から分離され、これ
は選択された独立のパワードメインの数に依存する。こ
れらの境界はパワードメインの電圧バスを隣接するパワ
ードメインの電圧バスから物理的に分離する。各パワー
ドメイン内には、振動性ディジタルクロック信号を与え
るクロック源回路が存在する。クロック源Ａ １０４０
はパワードメインＡにあり、クロック源Ｂ １０４２は
パワードメインＢにあり、クロック源Ｃ １０４４はパ
ワードメインＣにあり、…、クロック源ｎ １０４６は
パワードメインｎにある。各クロック源回路は分離され
た電圧バスによって給電されるので、冗長クロック源回
路は一方のクロック源に電圧を供給するＡＣ電力源また
はＤＣ電力源のいずれかに異常が発生する、または動作
不能になった場合でも動作状態のままである。たとえ
ば、ＤＣ電力源Ａを含む単数／複数の電源に異常があ
り、それによってクロック源Ａのクロック信号が動作を
停止したとしても、クロック源Ｂ、クロック源Ｃ、およ
びクロック源ｎ１０４６までのすべてのクロック源は影
響を受けず、クロック信号をその負荷に供給し続ける。
このシステムは動作を継続することが可能であり、パワ
ードメインＡの負荷Ａ １０４８で失われたデータは、
パワードメインの負荷Ｂ １０５０、パワードメインＣ
の負荷Ｃ １０５２、…、パワードメインｎの負荷ｎ
１０５４に既に保存されてしまっているであろう。なぜ
なら、ＤＣ電力源Ａの異常の前に負荷Ａで処理されてい
た同一のデータは負荷Ｂ、負荷Ｃ、…、負荷ｎでも同時
に処理されていたからである。したがって、データのｎ
個のコピーの１つがそのＤＣ電力源を失っただけである
ので、データロスは何も発生しない。
ドメインＢ １０１２はパワードメイン境界Ａ／Ｂ １
０３４によって分離され、パワードメインＢ １０１２
およびパワードメインＣ １０１４はパワードメイン境
界Ｂ／Ｃ １０３６によって分離される。パワードメイ
ンｎ １０１６はパワードメイン境界ｎ／ｎ−１ １０
３８によってパワードメインｎ−１から分離され、これ
は選択された独立のパワードメインの数に依存する。こ
れらの境界はパワードメインの電圧バスを隣接するパワ
ードメインの電圧バスから物理的に分離する。各パワー
ドメイン内には、振動性ディジタルクロック信号を与え
るクロック源回路が存在する。クロック源Ａ １０４０
はパワードメインＡにあり、クロック源Ｂ １０４２は
パワードメインＢにあり、クロック源Ｃ １０４４はパ
ワードメインＣにあり、…、クロック源ｎ １０４６は
パワードメインｎにある。各クロック源回路は分離され
た電圧バスによって給電されるので、冗長クロック源回
路は一方のクロック源に電圧を供給するＡＣ電力源また
はＤＣ電力源のいずれかに異常が発生する、または動作
不能になった場合でも動作状態のままである。たとえ
ば、ＤＣ電力源Ａを含む単数／複数の電源に異常があ
り、それによってクロック源Ａのクロック信号が動作を
停止したとしても、クロック源Ｂ、クロック源Ｃ、およ
びクロック源ｎ１０４６までのすべてのクロック源は影
響を受けず、クロック信号をその負荷に供給し続ける。
このシステムは動作を継続することが可能であり、パワ
ードメインＡの負荷Ａ １０４８で失われたデータは、
パワードメインの負荷Ｂ １０５０、パワードメインＣ
の負荷Ｃ １０５２、…、パワードメインｎの負荷ｎ
１０５４に既に保存されてしまっているであろう。なぜ
なら、ＤＣ電力源Ａの異常の前に負荷Ａで処理されてい
た同一のデータは負荷Ｂ、負荷Ｃ、…、負荷ｎでも同時
に処理されていたからである。したがって、データのｎ
個のコピーの１つがそのＤＣ電力源を失っただけである
ので、データロスは何も発生しない。
【０１５８】冗長パワードメイン、冗長回路負荷、およ
び冗長クロック分配回路の使用により、各負荷の同じ情
報は同時にクロックされることが可能である。各パワー
ドメインの各負荷が同じ情報を維持するために、各負荷
に送られる情報またはデータは正確に同時にクロックさ
れなければならない。各負荷が確実に同時にクロックさ
れるために、クロック源Ａ １０４０からのクロック信
号は、クロック源Ｂ１０４２、クロック源Ｃ １０４
４、…、クロック源ｎ １０４６からのクロック信号と
同期される。これらのクロック信号はクロック信号Ａ
１０５６、クロック信号Ｂ １０５８、クロック信号Ｃ
１０６０、…、クロック信号ｎ １０６２と呼ばれ
る。パワードメインＡ、Ｂ、Ｃおよびｎのシンクロナイ
ザ＆分配回路Ａ １０６４、Ｂ １０６６、Ｃ １０６
８およびｎ １０７０は、所与のパワードメインのクロ
ック信号の残りのパワードメインからのクロック信号と
の同期を実行する。
び冗長クロック分配回路の使用により、各負荷の同じ情
報は同時にクロックされることが可能である。各パワー
ドメインの各負荷が同じ情報を維持するために、各負荷
に送られる情報またはデータは正確に同時にクロックさ
れなければならない。各負荷が確実に同時にクロックさ
れるために、クロック源Ａ １０４０からのクロック信
号は、クロック源Ｂ１０４２、クロック源Ｃ １０４
４、…、クロック源ｎ １０４６からのクロック信号と
同期される。これらのクロック信号はクロック信号Ａ
１０５６、クロック信号Ｂ １０５８、クロック信号Ｃ
１０６０、…、クロック信号ｎ １０６２と呼ばれ
る。パワードメインＡ、Ｂ、Ｃおよびｎのシンクロナイ
ザ＆分配回路Ａ １０６４、Ｂ １０６６、Ｃ １０６
８およびｎ １０７０は、所与のパワードメインのクロ
ック信号の残りのパワードメインからのクロック信号と
の同期を実行する。
【０１５９】クロック信号の同期はパワードメイン境界
Ａ／Ｂ １０３４、Ｂ／Ｃ １０３６、…、ｎ／ｎ−１
１０３８を横切って実行される。シンクロナイザ＆分
配回路はｎ個のクロック信号間の位相差を検出し、その
クロック信号を再同期し、同期クロック信号Ａ １０７
２、Ｂ １０７４、Ｃ １０７６およびｎ １０７８を
負荷Ａ １０４８、Ｂ １０５０、Ｃ １０５２および
ｎ １０５４にそれぞれ分配する。好ましい実施例で
は、各負荷は等価のメモリおよびメモリ制御回路を含
む。１つの負荷にクロックされる情報のすべてはまた同
時に他の負荷にもクロックされている。このように、い
ずれかのパワードメインにおける電圧の損失はそのパワ
ードメインの負荷にストアされた情報にしか影響を及ぼ
さず、他の負荷は有効データをストアし続ける。各負荷
には１つのパワードメインへの電力の損失の前に同一の
情報が同時にクロックされていたので、残りのパワード
メインの負荷は以前のデータのすべて、プラスそれにク
ロックされるいかなる新しいデータをも保持することに
なる。
Ａ／Ｂ １０３４、Ｂ／Ｃ １０３６、…、ｎ／ｎ−１
１０３８を横切って実行される。シンクロナイザ＆分
配回路はｎ個のクロック信号間の位相差を検出し、その
クロック信号を再同期し、同期クロック信号Ａ １０７
２、Ｂ １０７４、Ｃ １０７６およびｎ １０７８を
負荷Ａ １０４８、Ｂ １０５０、Ｃ １０５２および
ｎ １０５４にそれぞれ分配する。好ましい実施例で
は、各負荷は等価のメモリおよびメモリ制御回路を含
む。１つの負荷にクロックされる情報のすべてはまた同
時に他の負荷にもクロックされている。このように、い
ずれかのパワードメインにおける電圧の損失はそのパワ
ードメインの負荷にストアされた情報にしか影響を及ぼ
さず、他の負荷は有効データをストアし続ける。各負荷
には１つのパワードメインへの電力の損失の前に同一の
情報が同時にクロックされていたので、残りのパワード
メインの負荷は以前のデータのすべて、プラスそれにク
ロックされるいかなる新しいデータをも保持することに
なる。
【０１６０】図３６はフォールトトレラントクロック分
配システムの好ましい実施例のブロック図である。好ま
しい実施例において、所望の信頼性を得るためには２つ
のパワードメインしか必要ではなかった。言い換えれ
ば、図３６のパワードメインの数（ｎ）は２に等しい。
それらのパワードメインはパワードメインＡ １０１０
およびパワードメインＢ １０１２と記される。パワー
ドメインＡはＡＣ電力源Ａ １０２６、および１つ以上
のＤＣ電源からなるＤＣ電力源Ａ １０１８から給電さ
れる。同様に、パワードメインＢ １０１２はＡＣ電力
源Ｂ １０２８およびＤＣ電力源Ｂ １０２０から給電
される。
配システムの好ましい実施例のブロック図である。好ま
しい実施例において、所望の信頼性を得るためには２つ
のパワードメインしか必要ではなかった。言い換えれ
ば、図３６のパワードメインの数（ｎ）は２に等しい。
それらのパワードメインはパワードメインＡ １０１０
およびパワードメインＢ １０１２と記される。パワー
ドメインＡはＡＣ電力源Ａ １０２６、および１つ以上
のＤＣ電源からなるＤＣ電力源Ａ １０１８から給電さ
れる。同様に、パワードメインＢ １０１２はＡＣ電力
源Ｂ １０２８およびＤＣ電力源Ｂ １０２０から給電
される。
【０１６１】まずパワードメインＡを見ると、クロック
源Ａ １０４０からのクロック信号Ａ １０５６および
パワードメインＢ １０１２クロック源Ｂ １０４２か
らのクロック信号Ｂ １０５８は、シンクロナイザ＆分
配回路Ａ １０６４に対する入力である。シンクロナイ
ザ＆分配回路はクロック信号ＡとＢとの間の位相差を検
出し、これら２つのクロック信号が適切に同期されてい
なければクロック信号Ａを調整し、同期クロック信号Ａ
１０７２を負荷Ａ １０４８に分配する。同期クロッ
ク信号Ａはクロック信号Ｂ １０５８と同期されるよう
に調整されたクロック信号Ａ １０５６からなる。次に
パワードメインＢを見ると、クロック源Ｂからのクロッ
ク信号Ｂ、およびパワードメインＡのクロック源Ａから
のクロック信号Ａはシンクロナイザ＆分配回路Ｂ １０
６６への入力であり、このシンクロナイザ＆分配回路は
クロック信号ＢとＡとの間の位相差を検出し、これら２
つのクロック信号が適切に同期されていなければクロッ
ク信号Ｂを調整し、クロック信号Ｂ １０７４を負荷Ｂ
１０５０に分配する。したがって、同期クロック信号
Ｂはクロック信号Ａ １０５６と同期されるように調整
されたクロック信号Ｂ １０５８である。各クロック信
号を他のクロック信号と同時に同期することによって、
負荷Ａおよび負荷Ｂは正確に同時にクロックされること
になる。
源Ａ １０４０からのクロック信号Ａ １０５６および
パワードメインＢ １０１２クロック源Ｂ １０４２か
らのクロック信号Ｂ １０５８は、シンクロナイザ＆分
配回路Ａ １０６４に対する入力である。シンクロナイ
ザ＆分配回路はクロック信号ＡとＢとの間の位相差を検
出し、これら２つのクロック信号が適切に同期されてい
なければクロック信号Ａを調整し、同期クロック信号Ａ
１０７２を負荷Ａ １０４８に分配する。同期クロッ
ク信号Ａはクロック信号Ｂ １０５８と同期されるよう
に調整されたクロック信号Ａ １０５６からなる。次に
パワードメインＢを見ると、クロック源Ｂからのクロッ
ク信号Ｂ、およびパワードメインＡのクロック源Ａから
のクロック信号Ａはシンクロナイザ＆分配回路Ｂ １０
６６への入力であり、このシンクロナイザ＆分配回路は
クロック信号ＢとＡとの間の位相差を検出し、これら２
つのクロック信号が適切に同期されていなければクロッ
ク信号Ｂを調整し、クロック信号Ｂ １０７４を負荷Ｂ
１０５０に分配する。したがって、同期クロック信号
Ｂはクロック信号Ａ １０５６と同期されるように調整
されたクロック信号Ｂ １０５８である。各クロック信
号を他のクロック信号と同時に同期することによって、
負荷Ａおよび負荷Ｂは正確に同時にクロックされること
になる。
【０１６２】好ましい実施例において、負荷Ａ １０４
８および負荷Ｂ １０５０は等価のメモリおよびメモリ
制御回路を含む。一方の負荷にクロックされる情報のす
べては同時に他方の負荷にもクロックされている。この
ように、いずれかのパワードメインにおける電圧の損失
はそのパワードメインの負荷にストアされた情報に影響
を及ぼすだけであり、他の負荷は有効データをストアし
続ける。各負荷には同一の情報が１つのパワードメイン
への電力の損失の前に同時にクロックされていたので、
残りのパワードメインの負荷は以前のデータのすべて、
プラスその後それにクロックされたいずれの新しいデー
タをも保持する。さらに、所与のパワードメイン内の何
か他の回路に異常があってその同期クロック信号がその
負荷を適切にクロックできなくなった場合には、発生し
た特定の異常およびシステムが動作している動作モード
に依存して、システムが動作し続けるまたはおだやかに
回復できるように関連のクロック源能力とともに別の完
全なパワードメインが存在する。クロック分配システム
のためのエラー検出および回復のより詳細な説明はこの
明細書の後半に与えられる。
８および負荷Ｂ １０５０は等価のメモリおよびメモリ
制御回路を含む。一方の負荷にクロックされる情報のす
べては同時に他方の負荷にもクロックされている。この
ように、いずれかのパワードメインにおける電圧の損失
はそのパワードメインの負荷にストアされた情報に影響
を及ぼすだけであり、他の負荷は有効データをストアし
続ける。各負荷には同一の情報が１つのパワードメイン
への電力の損失の前に同時にクロックされていたので、
残りのパワードメインの負荷は以前のデータのすべて、
プラスその後それにクロックされたいずれの新しいデー
タをも保持する。さらに、所与のパワードメイン内の何
か他の回路に異常があってその同期クロック信号がその
負荷を適切にクロックできなくなった場合には、発生し
た特定の異常およびシステムが動作している動作モード
に依存して、システムが動作し続けるまたはおだやかに
回復できるように関連のクロック源能力とともに別の完
全なパワードメインが存在する。クロック分配システム
のためのエラー検出および回復のより詳細な説明はこの
明細書の後半に与えられる。
【０１６３】図３７はＤＣ電力源Ｂ １０２０またはＡ
Ｃ電力源Ｂ １０２８に異常があった場合のフォールト
トレラントクロック分配システムを示す。ＤＣ電力源Ｂ
またはＡＣ電力源Ｂに異常があった場合には、パワード
メインＢ １０１２への電圧はもはやその回路に給電す
るための電圧バス上には存在しない。そのような場合に
はパワードメインＢの回路のいずれもが使用できる状態
ではない。この場合、クロック源Ａ １０４０はたとえ
パワードメインＢに異常があってもシンクロナイザ＆分
配回路Ａ １０６４を介して負荷Ａ １０４８にクロッ
ク信号を与え続ける。負荷Ｂ １０５０にストアされて
いたデータは同時に負荷Ａにもストアされていたので、
パワードメインＢへの電圧の損失の結果としてデータは
失われない。ＤＣ電力源Ａ １０１８またはＡＣ電力源
Ａ １０２６に異常がある場合にも同様の状況が生じ
る。この場合には、パワードメインＢの回路は動作状態
のままである。より程度の高い信頼性が所望され、付加
的なパワードメインおよび関連の回路が使用されていれ
ば（つまり図３５のパワードメインＣ １０１４）、２
つのパワードメインは１つのパワードメインの損失時に
動作状態であり続ける。この場合には、貴重なシステム
データまたはエラー回復能力を失うことなく２つの異な
ったパワードメインの２つの異常が発生することも可能
である。
Ｃ電力源Ｂ １０２８に異常があった場合のフォールト
トレラントクロック分配システムを示す。ＤＣ電力源Ｂ
またはＡＣ電力源Ｂに異常があった場合には、パワード
メインＢ １０１２への電圧はもはやその回路に給電す
るための電圧バス上には存在しない。そのような場合に
はパワードメインＢの回路のいずれもが使用できる状態
ではない。この場合、クロック源Ａ １０４０はたとえ
パワードメインＢに異常があってもシンクロナイザ＆分
配回路Ａ １０６４を介して負荷Ａ １０４８にクロッ
ク信号を与え続ける。負荷Ｂ １０５０にストアされて
いたデータは同時に負荷Ａにもストアされていたので、
パワードメインＢへの電圧の損失の結果としてデータは
失われない。ＤＣ電力源Ａ １０１８またはＡＣ電力源
Ａ １０２６に異常がある場合にも同様の状況が生じ
る。この場合には、パワードメインＢの回路は動作状態
のままである。より程度の高い信頼性が所望され、付加
的なパワードメインおよび関連の回路が使用されていれ
ば（つまり図３５のパワードメインＣ １０１４）、２
つのパワードメインは１つのパワードメインの損失時に
動作状態であり続ける。この場合には、貴重なシステム
データまたはエラー回復能力を失うことなく２つの異な
ったパワードメインの２つの異常が発生することも可能
である。
【０１６４】図３８は各負荷を供給する同期クロック信
号を示す波形図であり、この図はさらに所与のパワード
メインの同期クロック信号が他の同期クロック信号の損
失時にそれぞれの負荷をどのようにクロックし続けるか
を示す。前述のように、もしＤＣ電力源Ａ １０１８に
異常があれば、クロック源Ａ １０４０はクロック信号
Ａ １０５６の発生を停止し、それにより同期クロック
信号Ａ １０７２を失うことになり、負荷Ａ １０４８
はもはやクロック信号を受信しない。図３８はパルス１
０８０の立下がり縁での同期クロック信号Ａ １０７２
の損失を示すが、同期クロック信号Ｂ １０７４は負荷
Ｂ １０５０をクロックするために依然として動作状態
のままであることを示す。これは各クロック源回路が別
個のＤＣ電力源によって給電されているからである。同
期クロック信号Ｂ １０７４が機能を停止し、同期クロ
ック信号Ａ １０７２が動作し続けた場合にも同じよう
なシナリオが描かれる。
号を示す波形図であり、この図はさらに所与のパワード
メインの同期クロック信号が他の同期クロック信号の損
失時にそれぞれの負荷をどのようにクロックし続けるか
を示す。前述のように、もしＤＣ電力源Ａ １０１８に
異常があれば、クロック源Ａ １０４０はクロック信号
Ａ １０５６の発生を停止し、それにより同期クロック
信号Ａ １０７２を失うことになり、負荷Ａ １０４８
はもはやクロック信号を受信しない。図３８はパルス１
０８０の立下がり縁での同期クロック信号Ａ １０７２
の損失を示すが、同期クロック信号Ｂ １０７４は負荷
Ｂ １０５０をクロックするために依然として動作状態
のままであることを示す。これは各クロック源回路が別
個のＤＣ電力源によって給電されているからである。同
期クロック信号Ｂ １０７４が機能を停止し、同期クロ
ック信号Ａ １０７２が動作し続けた場合にも同じよう
なシナリオが描かれる。
【０１６５】図３９は好ましい実施例のＡＣ電力源およ
びＤＣ電力源冗長性を示す。電圧損失に対して格別のレ
ベルのセキュリティを与えるために、各ＤＣ電力源にお
いて冗長電源が使用される。電源Ａ１ １０８２および
電源Ａ２ １０８４はＤＣ電力源Ａ １０１８にあり、
電源Ｂ１ １０８６および電源Ｂ２ １０８８はＤＣ電
力源Ｂ １０２０にある。電源Ａ１ １０８２はＡ１＋
５Ｖ １０９０およびＡ１ ＧＮＤ １０９２を介して
パワードメインＡ １０１０に接続する。電源Ａ２ １
０８４はＡ２＋５Ｖ １０９４およびＡ２ ＧＮＤ １
０９６を介してパワードメインＡ １０１０に接続す
る。電源Ｂ１ １０８６はＢ１＋５Ｖ １０９８および
Ｂ１ ＧＮＤ １１００を介してパワードメインＢ １
０１２に接続する。電源Ｂ２ １０８８はＢ２＋５Ｖ
１１０２およびＢ２ ＧＮＤ １１０４を介してパワー
ドメインＢ １０１２に接続する。ＤＣ電力源Ａまたは
ＤＣ電力源Ｂ内でいずれかの電源に異常があっても、残
りの電源はパワードメインの回路を動作状態に保つのに
十分な電流を供給することができる。双方の電源が動作
状態である場合には、電源は電流を共用し、双方が電流
をパワードメインに与える。より高い程度のＤＣ電力信
頼性が所望される場合にはより多くの数の冗長電源を使
用することが可能である。しかしながら、各ＤＣ電力源
の二重電源は、実現された電源の低い異常発生率のため
に、好ましい実施例において必要な信頼性を与えた。
びＤＣ電力源冗長性を示す。電圧損失に対して格別のレ
ベルのセキュリティを与えるために、各ＤＣ電力源にお
いて冗長電源が使用される。電源Ａ１ １０８２および
電源Ａ２ １０８４はＤＣ電力源Ａ １０１８にあり、
電源Ｂ１ １０８６および電源Ｂ２ １０８８はＤＣ電
力源Ｂ １０２０にある。電源Ａ１ １０８２はＡ１＋
５Ｖ １０９０およびＡ１ ＧＮＤ １０９２を介して
パワードメインＡ １０１０に接続する。電源Ａ２ １
０８４はＡ２＋５Ｖ １０９４およびＡ２ ＧＮＤ １
０９６を介してパワードメインＡ １０１０に接続す
る。電源Ｂ１ １０８６はＢ１＋５Ｖ １０９８および
Ｂ１ ＧＮＤ １１００を介してパワードメインＢ １
０１２に接続する。電源Ｂ２ １０８８はＢ２＋５Ｖ
１１０２およびＢ２ ＧＮＤ １１０４を介してパワー
ドメインＢ １０１２に接続する。ＤＣ電力源Ａまたは
ＤＣ電力源Ｂ内でいずれかの電源に異常があっても、残
りの電源はパワードメインの回路を動作状態に保つのに
十分な電流を供給することができる。双方の電源が動作
状態である場合には、電源は電流を共用し、双方が電流
をパワードメインに与える。より高い程度のＤＣ電力信
頼性が所望される場合にはより多くの数の冗長電源を使
用することが可能である。しかしながら、各ＤＣ電力源
の二重電源は、実現された電源の低い異常発生率のため
に、好ましい実施例において必要な信頼性を与えた。
【０１６６】ＡＣ電力源出力の各々はＤＣ電力源Ａ １
０１８およびＢ １０２０の１つの電源に接続される。
ＡＣ電力源Ａ １０２６は電源Ａ１ １０８２および電
源Ｂ１０８６にＡＣ電力を与える。ＡＣ電力源Ｂ １０
２８は電源Ａ２ １０８４および電源Ｂ２ １０８８に
ＡＣ電力を与える。このようにして、異常のあったＡＣ
電力源は各ＤＣ電力源の１つの電源にしか影響を及ぼさ
ず、各ＤＣ電力源の他の電源は依然として動作状態のま
まである。たとえば、もしＡＣ電力源Ａ １０２６に異
常があれば、電源Ａ１および電源Ｂ１はＡＣ入力電力を
失い、＋５ボルトＤＣ出力を発生するのを停止する。し
かしながら、ＡＣ電力源Ｂ １０２８は依然としてＡＣ
電力を発生しており、電源Ａ２および電源Ｂ２は＋５ボ
ルトＤＣ電圧をパワードメインＡおよびパワードメイン
Ｂに与え続ける。同様に、もしＡＣ電力源Ｂ １０２８
に異常があれば、電源Ａ２および電源Ｂ２のみが＋５ボ
ルトを発生するのを停止し、電源Ａ１および電源Ｂ１は
依然として完全に動作状態である。好ましい実施例で使
用されるＡＣ電力源は、ユーティリティＡＣ電力または
ディーゼル発電機電力のいずれかを使用することからな
り、その１つは割込不能な電力源の使用によって選択さ
れる。しかしながら、モータ／同期発電機ＡＣ電力源な
どの他のいかなるタイプのＡＣ電力源も同様に作用し得
ることが理解されなければならない。
０１８およびＢ １０２０の１つの電源に接続される。
ＡＣ電力源Ａ １０２６は電源Ａ１ １０８２および電
源Ｂ１０８６にＡＣ電力を与える。ＡＣ電力源Ｂ １０
２８は電源Ａ２ １０８４および電源Ｂ２ １０８８に
ＡＣ電力を与える。このようにして、異常のあったＡＣ
電力源は各ＤＣ電力源の１つの電源にしか影響を及ぼさ
ず、各ＤＣ電力源の他の電源は依然として動作状態のま
まである。たとえば、もしＡＣ電力源Ａ １０２６に異
常があれば、電源Ａ１および電源Ｂ１はＡＣ入力電力を
失い、＋５ボルトＤＣ出力を発生するのを停止する。し
かしながら、ＡＣ電力源Ｂ １０２８は依然としてＡＣ
電力を発生しており、電源Ａ２および電源Ｂ２は＋５ボ
ルトＤＣ電圧をパワードメインＡおよびパワードメイン
Ｂに与え続ける。同様に、もしＡＣ電力源Ｂ １０２８
に異常があれば、電源Ａ２および電源Ｂ２のみが＋５ボ
ルトを発生するのを停止し、電源Ａ１および電源Ｂ１は
依然として完全に動作状態である。好ましい実施例で使
用されるＡＣ電力源は、ユーティリティＡＣ電力または
ディーゼル発電機電力のいずれかを使用することからな
り、その１つは割込不能な電力源の使用によって選択さ
れる。しかしながら、モータ／同期発電機ＡＣ電力源な
どの他のいかなるタイプのＡＣ電力源も同様に作用し得
ることが理解されなければならない。
【０１６７】図４０は好ましい実施例の詳細を示すブロ
ック図である。図３６が前に示したように、各パワード
メインはクロック源能力、同期および分配回路、ならび
に受信負荷回路からなる。図４０は２つのクロック信号
が各クロック源Ａ １０４０およびＢ １０４２に存在
することを示す。クロック源Ａは主クロック信号ドライ
ブＡ １１０６および冗長クロック信号ドライブＡ １
１０８からなり、クロック源Ｂは主クロック信号ドライ
ブＢ １１１０および冗長クロック信号ドライブＢ １
１１２からなる。主クロック信号ドライブはデフォール
トクロック信号を与え、冗長クロック信号ドライブは主
クロック信号ドライブの異常時に選択され得るクロック
信号を与える。
ック図である。図３６が前に示したように、各パワード
メインはクロック源能力、同期および分配回路、ならび
に受信負荷回路からなる。図４０は２つのクロック信号
が各クロック源Ａ １０４０およびＢ １０４２に存在
することを示す。クロック源Ａは主クロック信号ドライ
ブＡ １１０６および冗長クロック信号ドライブＡ １
１０８からなり、クロック源Ｂは主クロック信号ドライ
ブＢ １１１０および冗長クロック信号ドライブＢ １
１１２からなる。主クロック信号ドライブはデフォール
トクロック信号を与え、冗長クロック信号ドライブは主
クロック信号ドライブの異常時に選択され得るクロック
信号を与える。
【０１６８】図４１はパワードメインＡ １０１０のク
ロック源Ａ １０４０のブロック図である。主クロック
信号ドライブＡ １１０６は発振器Ａ１ １１１４およ
びクロック形状Ａ１ １１１６を含み、冗長クロック信
号ドライブＡ １１０８は発振器Ａ２ １１１８および
クロック形状Ａ２ １１２０を含む。各発振器はクロッ
ク形状回路に接続されるディジタルクロック信号を発生
する。クロック形状回路はより顕著なトリガ縁を生じ、
反転クロック信号が使用されることを可能にする、５０
％デューティサイクルを有する対称クロックパルスを発
生するために含まれる。クロック形状Ａ１ １１１６お
よびＡ２ １１２０のクロック信号Ａ１１１２２および
Ａ２ １１２４は、一方がパワードメインＢ １０１２
からのクロック信号と同期されるクロック信号である。
クロック信号Ａ１ １１２２およびクロック信号Ａ２
１１２４は図３５、図３６および図３８に示された総称
的なクロック信号Ａ １０５６の種類である。
ロック源Ａ １０４０のブロック図である。主クロック
信号ドライブＡ １１０６は発振器Ａ１ １１１４およ
びクロック形状Ａ１ １１１６を含み、冗長クロック信
号ドライブＡ １１０８は発振器Ａ２ １１１８および
クロック形状Ａ２ １１２０を含む。各発振器はクロッ
ク形状回路に接続されるディジタルクロック信号を発生
する。クロック形状回路はより顕著なトリガ縁を生じ、
反転クロック信号が使用されることを可能にする、５０
％デューティサイクルを有する対称クロックパルスを発
生するために含まれる。クロック形状Ａ１ １１１６お
よびＡ２ １１２０のクロック信号Ａ１１１２２および
Ａ２ １１２４は、一方がパワードメインＢ １０１２
からのクロック信号と同期されるクロック信号である。
クロック信号Ａ１ １１２２およびクロック信号Ａ２
１１２４は図３５、図３６および図３８に示された総称
的なクロック信号Ａ １０５６の種類である。
【０１６９】図４０に戻って、クロック信号Ａ１ １１
２２、Ａ２ １１２４、Ｂ１ １１３４およびＢ２ １
１３６は、シンクロナイザＡ１ １１３８、Ａ２ １１
４０、Ｂ１ １１４２、およびＢ２ １１４４にそれぞ
れ接続される。シンクロナイザはその関連のクロック信
号を、他のパワードメインの負荷をクロックする別のク
ロック信号に再同期させる。シンクロナイザは２つの所
与のクロック信号間の位相差をモニタする、位相検出器
からのリクエストに応じてクロック信号を再同期する。
４つのクロック信号、クロック信号Ａ１ １１３８、ク
ロック信号Ａ２１１２４、クロック信号Ｂ１ １１３
４、およびクロック信号Ｂ２ １１３６は様々な組合せ
の「クロック対」でお互いと同期される。クロック対は
クロック信号の同期された対であり、２つの結果として
生じる同期クロック信号の各々は２つのパワードメイン
のうちの１つの負荷をクロックする。したがって、４つ
のクロック信号のうちの２つは「アクティブ」信号とし
て選択され、各々はパワードメインの負荷のうちの１つ
をクロックする。これら２つのクロック信号は負荷が正
確に同時に機能を実行することを保証されるように、そ
のそれぞれの負荷をクロックする前にお互いと同期され
る。残りの２つのクロック信号（アクティブ信号として
選択されなかった４つのうちの２つ）はそれらが現在負
荷をクロックしていないという意味で「イナクティブ」
である。
２２、Ａ２ １１２４、Ｂ１ １１３４およびＢ２ １
１３６は、シンクロナイザＡ１ １１３８、Ａ２ １１
４０、Ｂ１ １１４２、およびＢ２ １１４４にそれぞ
れ接続される。シンクロナイザはその関連のクロック信
号を、他のパワードメインの負荷をクロックする別のク
ロック信号に再同期させる。シンクロナイザは２つの所
与のクロック信号間の位相差をモニタする、位相検出器
からのリクエストに応じてクロック信号を再同期する。
４つのクロック信号、クロック信号Ａ１ １１３８、ク
ロック信号Ａ２１１２４、クロック信号Ｂ１ １１３
４、およびクロック信号Ｂ２ １１３６は様々な組合せ
の「クロック対」でお互いと同期される。クロック対は
クロック信号の同期された対であり、２つの結果として
生じる同期クロック信号の各々は２つのパワードメイン
のうちの１つの負荷をクロックする。したがって、４つ
のクロック信号のうちの２つは「アクティブ」信号とし
て選択され、各々はパワードメインの負荷のうちの１つ
をクロックする。これら２つのクロック信号は負荷が正
確に同時に機能を実行することを保証されるように、そ
のそれぞれの負荷をクロックする前にお互いと同期され
る。残りの２つのクロック信号（アクティブ信号として
選択されなかった４つのうちの２つ）はそれらが現在負
荷をクロックしていないという意味で「イナクティブ」
である。
【０１７０】４つの異なった対のクロック信号は好まし
い実施例において同時に同期される。これらの同期クロ
ック信号は４組のクロック対、つまり１）同期クロック
信号Ａ１−Ａ２ １１４６および同期クロック信号Ａ２
−Ａ１ １１４８、２）同期クロック信号Ａ１−Ｂ１
１１５０および同期クロック信号Ｂ１−Ａ１ １１５
２、３）同期クロック信号Ａ２−Ｂ２ １１５４および
同期クロック信号Ｂ２−Ａ２ １１５６、ならびに４）
同期クロック信号Ｂ１−Ｂ２ １１５８および同期クロ
ック信号Ｂ２−Ｂ１ １１６０を含む。なお、これらの
クロック対のうちの２つは同じパワードメイン内に同期
クロック信号の対、つまり同期クロック信号Ａ１−Ａ２
および同期クロック信号Ａ２−Ａ１、ならびに同期クロ
ック信号Ｂ１−Ｂ２および同期クロック信号Ｂ２−Ｂ１
を含む。これらのクロック対を与える理由は１つのパワ
ードメイン内での回路の置換えを可能にする一方で、そ
のパワードメインと関連する回路負荷が他のパワードメ
インの回路によってクロックされ続けることを可能にす
るためである。たとえば、クロック源Ｂ １０４２内の
回路に異常があれば、同期クロック信号Ａ２−Ａ１ １
１５０は負荷Ｂ １０５０をクロックする。したがっ
て、好ましい実施例における場合のように、クロック源
Ｂ １０４２が別個のプリント基板上にあれば、この基
板は負荷Ｂ １０５０へのクロック信号を停止する必要
性を伴わずに置換えることが可能である。しかしなが
ら、パワードメインＢ １０１２が一度もパワーアップ
されなければ、同期クロック信号Ａ１−Ａ２ １１４６
は単独で負荷Ａ １０４８をクロックし、同期クロック
信号Ａ２−Ａ１ １１５０は使用されない。クロック信
号Ａ２−Ａ１は負荷Ａ １０４８のための冗長信号とし
て使用されることが可能であったかもしれないが、この
信号はそのような好ましい実施例では使用されなかっ
た。なぜなら、パワードメインＢ １０１２が常に使用
されることが決定されており、パワードメインＡ １０
１０への電力の印加の直後にパワーアップされたからで
ある。好ましい実施例では、パワードメインＡへの電力
の印加とパワードメインＢへの電力の印加との間の非常
に短い時間は、冗長性のために同期クロック信号Ａ２−
Ａ１ １１５０を副Ａ １１９８入力へ供給する必要性
を正当化するものではなかった。したがって、アクティ
ブクロック対はシステムパワーアップ時に同期クロック
信号Ａ１−Ａ２ １１４６および同期クロック信号Ａ２
−Ａ１１１５０を含むクロック対であるが、同期クロッ
ク信号Ａ１−Ａ２ １１４６のみが負荷Ａ １０４８を
クロックしている。パワードメインＢ １０１２がパワ
ーアップされると、システムは各パワードメインからク
ロック信号を選択し、それぞれの負荷をクロックする。
たとえば、パワードメインＢがパワーアップされると、
同期クロック信号Ａ１−Ａ２ １１４６および同期クロ
ック信号Ａ２−Ａ１ １１５０を含むクロック対はアボ
ートされ、同期クロック信号Ａ１−Ｂ１１１４８および
クロック信号Ｂ１−Ａ１ １１５６を含むクロック対が
選択される。この説明はパワードメインＢ １０１２が
パワードメインＡ １０１０の前にパワーアップされた
場合にも類推によって当てはまる。
い実施例において同時に同期される。これらの同期クロ
ック信号は４組のクロック対、つまり１）同期クロック
信号Ａ１−Ａ２ １１４６および同期クロック信号Ａ２
−Ａ１ １１４８、２）同期クロック信号Ａ１−Ｂ１
１１５０および同期クロック信号Ｂ１−Ａ１ １１５
２、３）同期クロック信号Ａ２−Ｂ２ １１５４および
同期クロック信号Ｂ２−Ａ２ １１５６、ならびに４）
同期クロック信号Ｂ１−Ｂ２ １１５８および同期クロ
ック信号Ｂ２−Ｂ１ １１６０を含む。なお、これらの
クロック対のうちの２つは同じパワードメイン内に同期
クロック信号の対、つまり同期クロック信号Ａ１−Ａ２
および同期クロック信号Ａ２−Ａ１、ならびに同期クロ
ック信号Ｂ１−Ｂ２および同期クロック信号Ｂ２−Ｂ１
を含む。これらのクロック対を与える理由は１つのパワ
ードメイン内での回路の置換えを可能にする一方で、そ
のパワードメインと関連する回路負荷が他のパワードメ
インの回路によってクロックされ続けることを可能にす
るためである。たとえば、クロック源Ｂ １０４２内の
回路に異常があれば、同期クロック信号Ａ２−Ａ１ １
１５０は負荷Ｂ １０５０をクロックする。したがっ
て、好ましい実施例における場合のように、クロック源
Ｂ １０４２が別個のプリント基板上にあれば、この基
板は負荷Ｂ １０５０へのクロック信号を停止する必要
性を伴わずに置換えることが可能である。しかしなが
ら、パワードメインＢ １０１２が一度もパワーアップ
されなければ、同期クロック信号Ａ１−Ａ２ １１４６
は単独で負荷Ａ １０４８をクロックし、同期クロック
信号Ａ２−Ａ１ １１５０は使用されない。クロック信
号Ａ２−Ａ１は負荷Ａ １０４８のための冗長信号とし
て使用されることが可能であったかもしれないが、この
信号はそのような好ましい実施例では使用されなかっ
た。なぜなら、パワードメインＢ １０１２が常に使用
されることが決定されており、パワードメインＡ １０
１０への電力の印加の直後にパワーアップされたからで
ある。好ましい実施例では、パワードメインＡへの電力
の印加とパワードメインＢへの電力の印加との間の非常
に短い時間は、冗長性のために同期クロック信号Ａ２−
Ａ１ １１５０を副Ａ １１９８入力へ供給する必要性
を正当化するものではなかった。したがって、アクティ
ブクロック対はシステムパワーアップ時に同期クロック
信号Ａ１−Ａ２ １１４６および同期クロック信号Ａ２
−Ａ１１１５０を含むクロック対であるが、同期クロッ
ク信号Ａ１−Ａ２ １１４６のみが負荷Ａ １０４８を
クロックしている。パワードメインＢ １０１２がパワ
ーアップされると、システムは各パワードメインからク
ロック信号を選択し、それぞれの負荷をクロックする。
たとえば、パワードメインＢがパワーアップされると、
同期クロック信号Ａ１−Ａ２ １１４６および同期クロ
ック信号Ａ２−Ａ１ １１５０を含むクロック対はアボ
ートされ、同期クロック信号Ａ１−Ｂ１１１４８および
クロック信号Ｂ１−Ａ１ １１５６を含むクロック対が
選択される。この説明はパワードメインＢ １０１２が
パワードメインＡ １０１０の前にパワーアップされた
場合にも類推によって当てはまる。
【０１７１】これらの４組のクロック信号の各々に一意
の位相検出器が割当てられる。位相検出器Ａ１−Ａ２／
Ａ２−Ａ１ １１６４はクロック信号Ａ１ １１２２と
クロック信号Ａ２ １１２４との間の位相差をモニタす
る。位相検出器Ａ１−Ａ２／Ａ２−Ａ１がクロック信号
Ａ１がクロック信号Ａ２を導いていることを証明すれ
ば、この位相検出器はシンクロナイザＡ１ １１３８に
信号を送り、短時間の間待合せ、クロック信号Ａ１をク
ロック信号Ａ２と再同期させる。位相検出器Ａ１−Ａ２
／Ａ２−Ａ１がクロック信号Ａ２がクロック信号Ａ１を
導いていると決定すれば、この位相検出器はシンクロナ
イザＡ２ １１４０に信号を送り、短時間の間待合せ、
クロック信号Ａ２をクロック信号Ａ１と再同期させる。
残りの３組のクロック信号とそれぞれの関連の位相検出
器にも同様のシナリオが発生する。位相検出器Ａ１−Ｂ
１／Ｂ１−Ａ１ １１６６はクロック信号Ａ１およびク
ロック信号Ａ２をモニタし、必要に応じて信号をシンク
ロナイザＡ１ １１３８またはシンクロナイザＢ１ １
１４２に送り、他方を導いているクロック信号を遅延さ
せる。位相検出器Ｂ１−Ｂ２／Ｂ２−Ｂ１ １１６８は
クロック信号Ｂ１およびクロック信号Ｂ２をモニタし、
必要に応じてシンクロナイザＢ１ １１４２またはシン
クロナイザＢ２ １１４４に信号を送り、他方を導いて
いるクロック信号を遅延させる。最後に、位相検出器Ａ
２−Ｂ２／Ｂ２−Ａ２ １１７０はクロック信号Ａ２お
よびクロック信号Ｂ２をモニタし、必要に応じてシンク
ロナイザＡ２ １１４０またはシンクロナイザＢ２ １
１４４に信号を送り、他方を導いているクロック信号を
遅延させる。
の位相検出器が割当てられる。位相検出器Ａ１−Ａ２／
Ａ２−Ａ１ １１６４はクロック信号Ａ１ １１２２と
クロック信号Ａ２ １１２４との間の位相差をモニタす
る。位相検出器Ａ１−Ａ２／Ａ２−Ａ１がクロック信号
Ａ１がクロック信号Ａ２を導いていることを証明すれ
ば、この位相検出器はシンクロナイザＡ１ １１３８に
信号を送り、短時間の間待合せ、クロック信号Ａ１をク
ロック信号Ａ２と再同期させる。位相検出器Ａ１−Ａ２
／Ａ２−Ａ１がクロック信号Ａ２がクロック信号Ａ１を
導いていると決定すれば、この位相検出器はシンクロナ
イザＡ２ １１４０に信号を送り、短時間の間待合せ、
クロック信号Ａ２をクロック信号Ａ１と再同期させる。
残りの３組のクロック信号とそれぞれの関連の位相検出
器にも同様のシナリオが発生する。位相検出器Ａ１−Ｂ
１／Ｂ１−Ａ１ １１６６はクロック信号Ａ１およびク
ロック信号Ａ２をモニタし、必要に応じて信号をシンク
ロナイザＡ１ １１３８またはシンクロナイザＢ１ １
１４２に送り、他方を導いているクロック信号を遅延さ
せる。位相検出器Ｂ１−Ｂ２／Ｂ２−Ｂ１ １１６８は
クロック信号Ｂ１およびクロック信号Ｂ２をモニタし、
必要に応じてシンクロナイザＢ１ １１４２またはシン
クロナイザＢ２ １１４４に信号を送り、他方を導いて
いるクロック信号を遅延させる。最後に、位相検出器Ａ
２−Ｂ２／Ｂ２−Ａ２ １１７０はクロック信号Ａ２お
よびクロック信号Ｂ２をモニタし、必要に応じてシンク
ロナイザＡ２ １１４０またはシンクロナイザＢ２ １
１４４に信号を送り、他方を導いているクロック信号を
遅延させる。
【０１７２】クロック対はお互いと同期された２つのク
ロック信号の組であり、相補同期クロック信号を発生す
る。したがって、１つのクロック対は２つの相補クロッ
ク信号からなる。たとえば、同期クロック信号Ａ１−Ｂ
１ １１４８および同期クロック信号Ｂ１−Ａ１ １１
５６を含む同期クロック信号の対はＡ１−Ｂ１／Ｂ１−
Ａ１クロック対と呼ばれる。このように、４つの同期ク
ロック信号とその補数（全部で８つの同期クロック信
号）を含む４つのクロック対が４組のクロック信号によ
って発生される。図４０はシンクロナイザの出力におけ
る４組のクロック対を示す。４組のクロック対はＡ１−
Ａ２／Ａ２−Ａ１（同期クロック信号Ａ１−Ａ２ １１
４６およびＡ２−Ａ１ １１５０を含む）、Ａ１−Ｂ１
／Ｂ１−Ａ１（同期クロック信号Ａ１−Ｂ１ １１４８
およびＢ１−Ａ１ １１５６を含む）、Ｂ１−Ｂ２／Ｂ
２−Ｂ１（同期クロック信号Ｂ１−Ｂ２ １１５４およ
びＢ２−Ｂ１ １１５８を含む）、ならびにＡ２−Ｂ２
／Ｂ２−Ａ２（同期クロック信号Ａ２−Ｂ２ １１５２
およびＢ２−Ａ２ １１６０を含む）である。
ロック信号の組であり、相補同期クロック信号を発生す
る。したがって、１つのクロック対は２つの相補クロッ
ク信号からなる。たとえば、同期クロック信号Ａ１−Ｂ
１ １１４８および同期クロック信号Ｂ１−Ａ１ １１
５６を含む同期クロック信号の対はＡ１−Ｂ１／Ｂ１−
Ａ１クロック対と呼ばれる。このように、４つの同期ク
ロック信号とその補数（全部で８つの同期クロック信
号）を含む４つのクロック対が４組のクロック信号によ
って発生される。図４０はシンクロナイザの出力におけ
る４組のクロック対を示す。４組のクロック対はＡ１−
Ａ２／Ａ２−Ａ１（同期クロック信号Ａ１−Ａ２ １１
４６およびＡ２−Ａ１ １１５０を含む）、Ａ１−Ｂ１
／Ｂ１−Ａ１（同期クロック信号Ａ１−Ｂ１ １１４８
およびＢ１−Ａ１ １１５６を含む）、Ｂ１−Ｂ２／Ｂ
２−Ｂ１（同期クロック信号Ｂ１−Ｂ２ １１５４およ
びＢ２−Ｂ１ １１５８を含む）、ならびにＡ２−Ｂ２
／Ｂ２−Ａ２（同期クロック信号Ａ２−Ｂ２ １１５２
およびＢ２−Ａ２ １１６０を含む）である。
【０１７３】クロック対４つのすべては電圧が双方のパ
ワードメインに供給される場合にはいつでもシンクロナ
イザの出力で利用可能である。したがって、クロック信
号をパワードメインの負荷に分配するためのクロック対
を選択する方法がなければならない。これはセレクト♯
１ １１７２、セレクト♯２ １１７４、セレクト♯３
１１７６、およびセレクト♯４ １１７８回路を経て
実行される。これらの回路はマルチプレクサタイプの機
能を与え、特定のクロック対がネットワークインタフェ
ースモジュール（ＮＩＭ）Ａ １１８２およびＢ １１
８４の方向にクロック分配回路Ａ １１６２およびクロ
ック分配回路Ｂ １１８０へと通っていくことを可能に
する。ＮＩＭはユーザが所望するクロック対変更のため
のユーザインタフェースを与える。エラー検出回路がＮ
ＩＭにクロック信号エラーを示す場合には自動クロック
対変更も可能である。この発明のエラー検出回路はスキ
ューフォールト検出Ａ １１８６およびＢ １１８８を
含む。このエラー検出回路についてはこの明細書で後述
する。
ワードメインに供給される場合にはいつでもシンクロナ
イザの出力で利用可能である。したがって、クロック信
号をパワードメインの負荷に分配するためのクロック対
を選択する方法がなければならない。これはセレクト♯
１ １１７２、セレクト♯２ １１７４、セレクト♯３
１１７６、およびセレクト♯４ １１７８回路を経て
実行される。これらの回路はマルチプレクサタイプの機
能を与え、特定のクロック対がネットワークインタフェ
ースモジュール（ＮＩＭ）Ａ １１８２およびＢ １１
８４の方向にクロック分配回路Ａ １１６２およびクロ
ック分配回路Ｂ １１８０へと通っていくことを可能に
する。ＮＩＭはユーザが所望するクロック対変更のため
のユーザインタフェースを与える。エラー検出回路がＮ
ＩＭにクロック信号エラーを示す場合には自動クロック
対変更も可能である。この発明のエラー検出回路はスキ
ューフォールト検出Ａ １１８６およびＢ １１８８を
含む。このエラー検出回路についてはこの明細書で後述
する。
【０１７４】ＮＩＭ Ａ １１８２およびＢ １１８４
などのＮＩＭ回路は、クロック源Ａ１０４０およびＢ
１０４２などのクロック源を収容する各パワードメイン
にある。言い換えれば、ＮＩＭは付加的な回路負荷しか
収容しないパワードメインには存在しない。クロック信
号を付加的な負荷に与えるクロック分配システムの能力
についてはこの明細書で後述する。２つのＮＩＭ回路の
一方はマスタコントローラとして作用し、他方はスレー
ブコントローラとして作用する。マスタＮＩＭからセレ
クト回路の各々へ３つの制御信号が与えられ、３つの同
期クロック信号のうちの１つをイネーブルする。ＮＩＭ
からセレクト回路の各々へ与えられる３つの信号もあ
り、３つの同期（ＳＹＮＣ）信号（図示せず）のうちの
１つをイネーブルする。ＳＹＮＣ信号は同期回路に送ら
れて２つのクロック信号が同期されているかどうかを決
定する周期的パルスである。ＳＹＮＣ信号はクロック源
Ａ１０４０の主クロック信号ドライブＡ １１０６およ
び冗長クロック信号ドライブＡ １１０８で生じる。Ｓ
ＹＮＣ信号はまたクロック源Ｂ １０４２の主クロック
信号ドライブＢ １１１０および冗長クロック信号ドラ
イブＢ １１１２でも生じる。シンクロナイザＡ１ １
１３８、Ａ２ １１４０、Ｂ１ １１４２、およびＢ２
１１４４は、これらのＳＹＮＣ信号を使用して、クロ
ック信号の同期を助ける。ＳＹＮＣ信号はまたシステム
の各負荷に送られ、クロック信号の多重位相を発生し、
これはひいては各負荷内のある回路がタイミング目的の
ためにオフセット位相を必要とするので使用される。選
択されるＳＹＮＣ信号は選択されたクロック対を含むク
ロック信号から常に派生される。言い換えれば、クロッ
ク対Ａ１−Ｂ１／Ｂ１−Ａ１（同期クロック信号Ａ１−
Ｂ１ １１４８およびＢ１−Ａ１ １１５６を含む）が
セレクト♯１ １１７２およびセレクト♯３１１７６に
よってそれぞれ選択され、負荷Ａ １０４８および負荷
Ｂ １０５０をクロックすれば、クロック源Ａ １０４
０の主クロック信号ドライブＡ １１０６から派生した
ＳＹＮＣ信号はシンクロナイザＡ１ １１３８および負
荷Ａ１０４８に送られ、クロック源Ｂ １０４２の主ク
ロック信号ドライブＢ １１１０から派生したＳＹＮＣ
信号はシンクロナイザＢ１ １１４２および負荷Ｂ１０
５０に送られる。これらのＳＹＮＣ信号は好ましい実施
例で使用される特定のシンクロナイザの結果として、か
つ負荷における多重位相クロック信号の好ましい使用の
ために必要とされるだけである。先行技術において多く
の異なったタイプのシンクロナイザが既知であり、好ま
しい実施例で使用される特定のＳＹＮＣ信号はそれらの
シンクロナイザでは必要とされない。
などのＮＩＭ回路は、クロック源Ａ１０４０およびＢ
１０４２などのクロック源を収容する各パワードメイン
にある。言い換えれば、ＮＩＭは付加的な回路負荷しか
収容しないパワードメインには存在しない。クロック信
号を付加的な負荷に与えるクロック分配システムの能力
についてはこの明細書で後述する。２つのＮＩＭ回路の
一方はマスタコントローラとして作用し、他方はスレー
ブコントローラとして作用する。マスタＮＩＭからセレ
クト回路の各々へ３つの制御信号が与えられ、３つの同
期クロック信号のうちの１つをイネーブルする。ＮＩＭ
からセレクト回路の各々へ与えられる３つの信号もあ
り、３つの同期（ＳＹＮＣ）信号（図示せず）のうちの
１つをイネーブルする。ＳＹＮＣ信号は同期回路に送ら
れて２つのクロック信号が同期されているかどうかを決
定する周期的パルスである。ＳＹＮＣ信号はクロック源
Ａ１０４０の主クロック信号ドライブＡ １１０６およ
び冗長クロック信号ドライブＡ １１０８で生じる。Ｓ
ＹＮＣ信号はまたクロック源Ｂ １０４２の主クロック
信号ドライブＢ １１１０および冗長クロック信号ドラ
イブＢ １１１２でも生じる。シンクロナイザＡ１ １
１３８、Ａ２ １１４０、Ｂ１ １１４２、およびＢ２
１１４４は、これらのＳＹＮＣ信号を使用して、クロ
ック信号の同期を助ける。ＳＹＮＣ信号はまたシステム
の各負荷に送られ、クロック信号の多重位相を発生し、
これはひいては各負荷内のある回路がタイミング目的の
ためにオフセット位相を必要とするので使用される。選
択されるＳＹＮＣ信号は選択されたクロック対を含むク
ロック信号から常に派生される。言い換えれば、クロッ
ク対Ａ１−Ｂ１／Ｂ１−Ａ１（同期クロック信号Ａ１−
Ｂ１ １１４８およびＢ１−Ａ１ １１５６を含む）が
セレクト♯１ １１７２およびセレクト♯３１１７６に
よってそれぞれ選択され、負荷Ａ １０４８および負荷
Ｂ １０５０をクロックすれば、クロック源Ａ １０４
０の主クロック信号ドライブＡ １１０６から派生した
ＳＹＮＣ信号はシンクロナイザＡ１ １１３８および負
荷Ａ１０４８に送られ、クロック源Ｂ １０４２の主ク
ロック信号ドライブＢ １１１０から派生したＳＹＮＣ
信号はシンクロナイザＢ１ １１４２および負荷Ｂ１０
５０に送られる。これらのＳＹＮＣ信号は好ましい実施
例で使用される特定のシンクロナイザの結果として、か
つ負荷における多重位相クロック信号の好ましい使用の
ために必要とされるだけである。先行技術において多く
の異なったタイプのシンクロナイザが既知であり、好ま
しい実施例で使用される特定のＳＹＮＣ信号はそれらの
シンクロナイザでは必要とされない。
【０１７５】マスタおよびスレーブＮＩＭからセレクト
回路の各々へ送られる６つの信号があり（全部で２４の
信号）、所望の同期クロック信号およびＳＹＮＣ信号が
クロック分配回路Ａ １１６２およびクロック分配回路
Ｂ １１８０へと通っていくことを可能にする。所望の
信号を選択するためにはどんなタイプの選択回路でも使
用され、好ましい実施例においては、２４の信号の各々
は２４のクロック信号またはＳＹＮＣ信号のうちの１つ
とＡＮＤをとられ、所望の信号がクロック分配回路Ａ
１１６２およびＢ １１８０へと通っていくことを可能
にする。マスタＮＩＭ Ａ １１８２またはＢ １１８
４はエラーが発生したかどうか、またはユーザインタフ
ェースＡ １１９０またはＢ １１９２によってリクエ
ストが行なわれたかどうかに依存して特定の信号を選択
し、新しいクロック対へ切換える。
回路の各々へ送られる６つの信号があり（全部で２４の
信号）、所望の同期クロック信号およびＳＹＮＣ信号が
クロック分配回路Ａ １１６２およびクロック分配回路
Ｂ １１８０へと通っていくことを可能にする。所望の
信号を選択するためにはどんなタイプの選択回路でも使
用され、好ましい実施例においては、２４の信号の各々
は２４のクロック信号またはＳＹＮＣ信号のうちの１つ
とＡＮＤをとられ、所望の信号がクロック分配回路Ａ
１１６２およびＢ １１８０へと通っていくことを可能
にする。マスタＮＩＭ Ａ １１８２またはＢ １１８
４はエラーが発生したかどうか、またはユーザインタフ
ェースＡ １１９０またはＢ １１９２によってリクエ
ストが行なわれたかどうかに依存して特定の信号を選択
し、新しいクロック対へ切換える。
【０１７６】図４０は同期クロック信号の幾つかが１つ
より多いセレクト回路に接続されていることを示す。同
期クロック信号Ａ１−Ｂ１ １１４８およびその補数で
ある同期クロック信号Ｂ１−Ａ１ １１５６、ならびに
同期クロック信号Ａ２−Ｂ２１１５２およびその補数で
ある同期クロック信号Ｂ２−Ａ２ １１６０は、各々そ
のパワードメイン内の１つのセレクト回路、および他の
パワードメイン内の１つのセレクト回路に接続される。
同期クロック信号Ａ１−Ｂ１はセレクト♯１１１７２お
よびセレクト♯４ １１７８に接続され、同期クロック
信号Ａ２−Ｂ２はセレクト♯１およびセレクト♯４に接
続され、同期クロック信号Ｂ１−Ａ１はセレクト♯２
１１７４およびセレクト♯３ １１７６に接続され、同
期クロック信号Ｂ２−Ａ２はセレクト♯２およびセレク
ト♯３に接続される。これは他のパワードメインからの
クロック信号と同期されるクロック信号のための別の経
路を与えるためである。同期クロック信号に接続された
２つの利用可能なセレクト回路のうちの１つで問題が発
生すれば、クロック分配回路Ａ １１６２またはＢ １
１８０は、その主Ａ １１９４またはＢ １１９６入力
への同期クロック信号の損失を認識し、同期クロック信
号を副Ａ １１９８または副Ｂ １２００入力に供給す
る別のセレクト回路に自動的に切換える。たとえば、セ
レクト♯１が何らかの理由のために利用できなくなるま
たは異常になれば、クロック分配回路Ａの１１６２主Ａ
１１９４入力は同期クロック信号Ａ１−Ｂ１ １１４
８入力の損失を認識し、セレクト♯４ １１７８に接続
された副Ａ １１９８入力が同期クロック信号Ａ１−Ｂ
１ １１４８を受信するように切換える。
より多いセレクト回路に接続されていることを示す。同
期クロック信号Ａ１−Ｂ１ １１４８およびその補数で
ある同期クロック信号Ｂ１−Ａ１ １１５６、ならびに
同期クロック信号Ａ２−Ｂ２１１５２およびその補数で
ある同期クロック信号Ｂ２−Ａ２ １１６０は、各々そ
のパワードメイン内の１つのセレクト回路、および他の
パワードメイン内の１つのセレクト回路に接続される。
同期クロック信号Ａ１−Ｂ１はセレクト♯１１１７２お
よびセレクト♯４ １１７８に接続され、同期クロック
信号Ａ２−Ｂ２はセレクト♯１およびセレクト♯４に接
続され、同期クロック信号Ｂ１−Ａ１はセレクト♯２
１１７４およびセレクト♯３ １１７６に接続され、同
期クロック信号Ｂ２−Ａ２はセレクト♯２およびセレク
ト♯３に接続される。これは他のパワードメインからの
クロック信号と同期されるクロック信号のための別の経
路を与えるためである。同期クロック信号に接続された
２つの利用可能なセレクト回路のうちの１つで問題が発
生すれば、クロック分配回路Ａ １１６２またはＢ １
１８０は、その主Ａ １１９４またはＢ １１９６入力
への同期クロック信号の損失を認識し、同期クロック信
号を副Ａ １１９８または副Ｂ １２００入力に供給す
る別のセレクト回路に自動的に切換える。たとえば、セ
レクト♯１が何らかの理由のために利用できなくなるま
たは異常になれば、クロック分配回路Ａの１１６２主Ａ
１１９４入力は同期クロック信号Ａ１−Ｂ１ １１４
８入力の損失を認識し、セレクト♯４ １１７８に接続
された副Ａ １１９８入力が同期クロック信号Ａ１−Ｂ
１ １１４８を受信するように切換える。
【０１７７】冗長クロック分配システムに関するさらな
る詳細については、上述の「フォールトトレラントクロ
ック分配システム（Fault Tolerant Clock Distributio
n System) 」と題された同時係属中の特許出願を参照さ
れたい。 ｂ．光ファイバインタフェース 光ファイバインタフェース１１２は光ファイバリンクを
介して二地点間のデータ伝送を行なうための専用Ｉ／Ｏ
インタフェースおよび関連プロトコルである。これは国
際標準化機構による開放型システム間相互接続のＡＮＳ
Ｉ Ｘ３Ｔ９．５（ＦＤＤＩ）物理およびデータリンク
レイヤ標準に基づく非同期全二重データ経路を与える。
る詳細については、上述の「フォールトトレラントクロ
ック分配システム（Fault Tolerant Clock Distributio
n System) 」と題された同時係属中の特許出願を参照さ
れたい。 ｂ．光ファイバインタフェース 光ファイバインタフェース１１２は光ファイバリンクを
介して二地点間のデータ伝送を行なうための専用Ｉ／Ｏ
インタフェースおよび関連プロトコルである。これは国
際標準化機構による開放型システム間相互接続のＡＮＳ
Ｉ Ｘ３Ｔ９．５（ＦＤＤＩ）物理およびデータリンク
レイヤ標準に基づく非同期全二重データ経路を与える。
【０１７８】光ファイバインタフェース１１２はＦＤＤ
Ｉ標準によって規定される物理メディア従属（ＰＭＤ）
および物理レイヤ（レイヤ１）と互換性があり、光ファ
イバリンク１４２、１４４、１４６、１４８を介してデ
ータの送受信を行なう。１対のカスケードされたＰＬＡ
ＹＥＲ＋装置を介して多重データストリームが並列に送
信される。スループットおよび帯域幅を２倍にするため
に２つの光ファイバチャネルが使用される。各ファイバ
は１秒あたり最大１２５０万バイト（ＭＢ）のデータを
処理することができる。データブロックの偶数バイトは
一方のファイバ上で転送される。データブロックの奇数
バイトは他方のファイバ上で同時に転送される。このよ
うに、カスケード動作モードを使用することによって、
スループットは１秒当り２５ＭＢ（１秒当り２億ビッ
ト）まで拡張される。この２つのファイバはお互いに対
してロックステップで動作されなければならず、双方は
転送されるべきいかなるデータに対しても動作状態でな
ければならない。このファイバは１３００ナノメートル
の波長および１億２５００万ヘルツ（１２５ＭＨｚ）の
周波数を有する６２．５ミクロンの多モードグレーデッ
ド型光ファイバケーブルである。ファイバの長さは４キ
ロメートルを超えてはならない。２つのデータ経路間の
総スキューは８０ナノ秒以下でなければならない。デー
タスループットはアウトボードファイルキャッシュＸＰ
Ｃ１０２の性能制限ファクタであるので、ホストシステ
ム１０とアウトボードファイルキャッシュシステムとの
間のインタフェースは高速二地点間光ファイバインタフ
ェースの理想的な候補である。
Ｉ標準によって規定される物理メディア従属（ＰＭＤ）
および物理レイヤ（レイヤ１）と互換性があり、光ファ
イバリンク１４２、１４４、１４６、１４８を介してデ
ータの送受信を行なう。１対のカスケードされたＰＬＡ
ＹＥＲ＋装置を介して多重データストリームが並列に送
信される。スループットおよび帯域幅を２倍にするため
に２つの光ファイバチャネルが使用される。各ファイバ
は１秒あたり最大１２５０万バイト（ＭＢ）のデータを
処理することができる。データブロックの偶数バイトは
一方のファイバ上で転送される。データブロックの奇数
バイトは他方のファイバ上で同時に転送される。このよ
うに、カスケード動作モードを使用することによって、
スループットは１秒当り２５ＭＢ（１秒当り２億ビッ
ト）まで拡張される。この２つのファイバはお互いに対
してロックステップで動作されなければならず、双方は
転送されるべきいかなるデータに対しても動作状態でな
ければならない。このファイバは１３００ナノメートル
の波長および１億２５００万ヘルツ（１２５ＭＨｚ）の
周波数を有する６２．５ミクロンの多モードグレーデッ
ド型光ファイバケーブルである。ファイバの長さは４キ
ロメートルを超えてはならない。２つのデータ経路間の
総スキューは８０ナノ秒以下でなければならない。デー
タスループットはアウトボードファイルキャッシュＸＰ
Ｃ１０２の性能制限ファクタであるので、ホストシステ
ム１０とアウトボードファイルキャッシュシステムとの
間のインタフェースは高速二地点間光ファイバインタフ
ェースの理想的な候補である。
【０１７９】（１） 機能的動作 図４３は光ファイバインタフェースのコンポーネントの
ブロック図である。ホストシステム１０においては、Ｄ
Ｍ１１０はしばしばＭ−ＢＵＳと呼ばれるＩ／Ｏバス４
０に接続されていることを思い出されたい。ホストシス
テム１０のオペレーティングシステムがデータをＸＰＣ
１０２へ送る必要が生じると、コマンドパケットは、Ｍ
−バス書込ＶＬＳＩ５０１８、５０２０を介してライン
２１２４、２１２６を経てＤＭの送出フレーム転送ファ
シリティ（ＳＥＮＤ ＦＸＦＡ）２１２８コンポーネン
トに送られ、そこでバッファされる。ＦＸＦＡはデータ
セグメンテーション、フロー制御、および光ファイバイ
ンタフェース再試行に応答する。ＦＸＦＡは４４８相補
型金属酸化物半導体（ＣＭＯＳ）ＶＬＳＩゲートアレイ
である。送出ＦＸＦＡ１２８はデータをストアするため
の８つのバッファを有する。送出ＦＸＦＡは環状的な態
様でこれらの８つのバッファを使用する。送出ＦＸＦＡ
は３６ビットワードから３２ビットワードへコマンドパ
ケットを変換する。この変換を行なうのは、ホストコン
ピュータシステム１２にストアされたデータがワード当
り３６ビットのフォーマットであるためであるが、ファ
イルキャッシュシステムのＰＬＡＹＥＲ＋コンポーネン
トおよびコンポーネントの残りによって処理されるデー
タはワード当り３２ビットのフォーマットでなければな
らない。送出ＦＸＦＡ２１２８は制御情報をコマンドパ
ケットの前方に挿入し、ライン２１３０を介してＤＭ光
パイプフレーム制御（ＬＰＦＣ）コンポーネント２１３
２へデータを転送する。このデータは３２ビットワード
プラス２つのパリティビットからなる。ＬＰＦＣ２１３
２は一方側でＦＸＦＡに接続し、他方側でＰＬＡＹＥＲ
＋コンポーネントに接続する４４８ＣＭＯＳ ＶＬＳＩ
ゲートアレイである。これはクロック同期、速度整合、
パケット形成、およびエラー検出に応答する。
ブロック図である。ホストシステム１０においては、Ｄ
Ｍ１１０はしばしばＭ−ＢＵＳと呼ばれるＩ／Ｏバス４
０に接続されていることを思い出されたい。ホストシス
テム１０のオペレーティングシステムがデータをＸＰＣ
１０２へ送る必要が生じると、コマンドパケットは、Ｍ
−バス書込ＶＬＳＩ５０１８、５０２０を介してライン
２１２４、２１２６を経てＤＭの送出フレーム転送ファ
シリティ（ＳＥＮＤ ＦＸＦＡ）２１２８コンポーネン
トに送られ、そこでバッファされる。ＦＸＦＡはデータ
セグメンテーション、フロー制御、および光ファイバイ
ンタフェース再試行に応答する。ＦＸＦＡは４４８相補
型金属酸化物半導体（ＣＭＯＳ）ＶＬＳＩゲートアレイ
である。送出ＦＸＦＡ１２８はデータをストアするため
の８つのバッファを有する。送出ＦＸＦＡは環状的な態
様でこれらの８つのバッファを使用する。送出ＦＸＦＡ
は３６ビットワードから３２ビットワードへコマンドパ
ケットを変換する。この変換を行なうのは、ホストコン
ピュータシステム１２にストアされたデータがワード当
り３６ビットのフォーマットであるためであるが、ファ
イルキャッシュシステムのＰＬＡＹＥＲ＋コンポーネン
トおよびコンポーネントの残りによって処理されるデー
タはワード当り３２ビットのフォーマットでなければな
らない。送出ＦＸＦＡ２１２８は制御情報をコマンドパ
ケットの前方に挿入し、ライン２１３０を介してＤＭ光
パイプフレーム制御（ＬＰＦＣ）コンポーネント２１３
２へデータを転送する。このデータは３２ビットワード
プラス２つのパリティビットからなる。ＬＰＦＣ２１３
２は一方側でＦＸＦＡに接続し、他方側でＰＬＡＹＥＲ
＋コンポーネントに接続する４４８ＣＭＯＳ ＶＬＳＩ
ゲートアレイである。これはクロック同期、速度整合、
パケット形成、およびエラー検出に応答する。
【０１８０】これはトークンリングではなく二地点間実
現化例であるので非ＦＤＤＩアプリケーションである
が、ＰＬＡＹＥＲ＋コンポーネントを使用するためには
ＦＤＤＩフレーミングのための規則に従わなければなら
ない。フレームは光ファイバインタフェース１１２を横
切って伝送される情報の基本単位である。フレームは制
御記号とデータ記号との多重記号対からなる。ＤＭ Ｌ
ＰＦＣ ２１３２はコマンドパケットを取出し、このデ
ータをローカルクロックに同期させ、３２ビットワード
プラス２つのパリティビットを各ワードにつき２つの１
６ビットワードプラス２つのパリティビットに分ける。
ＤＭＬＰＦＣ ２１３２はその後この１６ビットワード
プラス２つのパリティビットを２つのバイトストリーム
に分ける。このバイトストリームは各ブロックに１パリ
ティビットを有する９ビットブロックからなる。ＤＭ
ＬＰＦＣ ２１３２は各ストリームからの付加されたエ
ラーチェッキング情報を有する符号化されたフレームを
発生する。データの偶数バイトは１つのフレームに入れ
られ、データの奇数バイトは第２のフレームに入れられ
る。ＤＭ ＬＰＦＣ ２１３２は偶数バイトデータフレ
ームをライン２１３４を介してＤＭ ＰＬＡＹＥＲ＋０
２１３８へ送り、奇数バイトデータフレームをライン
２１３６を介してＤＭ ＰＬＡＹＥＲ＋１ ２１４０へ
送る。データは２つのＰＬＡＹＥＲ＋コンポーネントで
直列化され、一度に１ビットそれぞれの光伝送器（図示
せず）に送られる。２つのファイバ上のフレームは並列
に伝送される。
現化例であるので非ＦＤＤＩアプリケーションである
が、ＰＬＡＹＥＲ＋コンポーネントを使用するためには
ＦＤＤＩフレーミングのための規則に従わなければなら
ない。フレームは光ファイバインタフェース１１２を横
切って伝送される情報の基本単位である。フレームは制
御記号とデータ記号との多重記号対からなる。ＤＭ Ｌ
ＰＦＣ ２１３２はコマンドパケットを取出し、このデ
ータをローカルクロックに同期させ、３２ビットワード
プラス２つのパリティビットを各ワードにつき２つの１
６ビットワードプラス２つのパリティビットに分ける。
ＤＭＬＰＦＣ ２１３２はその後この１６ビットワード
プラス２つのパリティビットを２つのバイトストリーム
に分ける。このバイトストリームは各ブロックに１パリ
ティビットを有する９ビットブロックからなる。ＤＭ
ＬＰＦＣ ２１３２は各ストリームからの付加されたエ
ラーチェッキング情報を有する符号化されたフレームを
発生する。データの偶数バイトは１つのフレームに入れ
られ、データの奇数バイトは第２のフレームに入れられ
る。ＤＭ ＬＰＦＣ ２１３２は偶数バイトデータフレ
ームをライン２１３４を介してＤＭ ＰＬＡＹＥＲ＋０
２１３８へ送り、奇数バイトデータフレームをライン
２１３６を介してＤＭ ＰＬＡＹＥＲ＋１ ２１４０へ
送る。データは２つのＰＬＡＹＥＲ＋コンポーネントで
直列化され、一度に１ビットそれぞれの光伝送器（図示
せず）に送られる。２つのファイバ上のフレームは並列
に伝送される。
【０１８１】ＤＭ ＰＬＡＹＥＲ＋０ ２１３８および
ＤＭ ＰＬＡＹＥＲ＋１ ２１４０の機能性は、ナショ
ナル・セミコンダクタ・コーポレイション（National S
emiconductor Corporation）から入手可能な「ファイバ
分配データインタフェース（ＦＤＤＩ）データブック
（The Fiber Distributed Data Interface Databook
）」において十分に説明されている。ＤＰ８３２５１
／５５ ＰＬＡＹＥＲ＋装置は、ノンリターンツーゼロ
（ＮＲＺ）／ノンリターンツーゼロインバートオンワン
（ＮＲＺＩ）および４Ｂ／５Ｂエンコーダおよびデコー
ダ、直列化器／脱直列化器、フレーミング論理、弾力バ
ッファ、ラインステート検出器、繰返しフィルタ、平滑
器、ならびに構成スイッチを含むＦＤＤＩ物理レイヤコ
ントローラである。ＰＬＡＹＥＲ＋装置はまた以前はク
ロック回復装置（ＣＲＤ）およびクロック分配装置（Ｃ
ＤＤ）などの別個の装置にあったクロック能力をも含
み、これらの装置もやはりナショナル・セミコンダクタ
・コーポレイションから市販されている。ＰＬＡＹＥＲ
＋装置はアメリカ規格（American National Standard）
「ＦＤＤＩトークンリング物理レイヤプロトコル（ＰＨ
Ｙ）（FDDI Token Ring Physical Layer Protocol ）文
献、ＡＮＳＩ Ｘ３．１４８−１９８８によって規定さ
れるような物理レイヤプロトコルを実現する。ＰＬＡＹ
ＥＲ＋装置は１２．５ＭＢ／ｓ入力ストリームをＦＤＤ
Ｉ物理レイヤ規格で特定される１２５Ｍｂａｕｄ４Ｂ／
５Ｂ符号化ビットストリームに変換する。ＰＬＡＹＥＲ
＋装置に関する付加的なコンポーネントはトランシーバ
（図示せず）であり、これは電気から光への変換を与え
る。
ＤＭ ＰＬＡＹＥＲ＋１ ２１４０の機能性は、ナショ
ナル・セミコンダクタ・コーポレイション（National S
emiconductor Corporation）から入手可能な「ファイバ
分配データインタフェース（ＦＤＤＩ）データブック
（The Fiber Distributed Data Interface Databook
）」において十分に説明されている。ＤＰ８３２５１
／５５ ＰＬＡＹＥＲ＋装置は、ノンリターンツーゼロ
（ＮＲＺ）／ノンリターンツーゼロインバートオンワン
（ＮＲＺＩ）および４Ｂ／５Ｂエンコーダおよびデコー
ダ、直列化器／脱直列化器、フレーミング論理、弾力バ
ッファ、ラインステート検出器、繰返しフィルタ、平滑
器、ならびに構成スイッチを含むＦＤＤＩ物理レイヤコ
ントローラである。ＰＬＡＹＥＲ＋装置はまた以前はク
ロック回復装置（ＣＲＤ）およびクロック分配装置（Ｃ
ＤＤ）などの別個の装置にあったクロック能力をも含
み、これらの装置もやはりナショナル・セミコンダクタ
・コーポレイションから市販されている。ＰＬＡＹＥＲ
＋装置はアメリカ規格（American National Standard）
「ＦＤＤＩトークンリング物理レイヤプロトコル（ＰＨ
Ｙ）（FDDI Token Ring Physical Layer Protocol ）文
献、ＡＮＳＩ Ｘ３．１４８−１９８８によって規定さ
れるような物理レイヤプロトコルを実現する。ＰＬＡＹ
ＥＲ＋装置は１２．５ＭＢ／ｓ入力ストリームをＦＤＤ
Ｉ物理レイヤ規格で特定される１２５Ｍｂａｕｄ４Ｂ／
５Ｂ符号化ビットストリームに変換する。ＰＬＡＹＥＲ
＋装置に関する付加的なコンポーネントはトランシーバ
（図示せず）であり、これは電気から光への変換を与え
る。
【０１８２】ＤＭ ＰＬＡＹＥＲ＋０ ２１３８および
ＤＭ ＰＬＡＹＥＲ＋１ ２１４０は、２つの光ファイ
バリンク２１４２、２１４４を横断してＨＩＡ ＰＬＡ
ＹＥＲ＋０ ２１７４およびＨＩＡ ＰＬＡＹＥＲ＋１
２１７６へ並列にフレームを伝送する。２つのリンク
の使用はカスケードモードと呼ばれる。カスケードモー
ドでは、多重ＰＬＡＹＥＲ＋装置が共通接続され、ＦＤ
ＤＩデータ速度の倍数でデータ転送を行なう。フレーム
を伝送している間、ＤＭ ＬＰＦＣ ２１３２は各フレ
ームのすべてのデータがＤＭ ＰＬＡＹＥＲ＋０ ２１
３８およびＤＭＰＬＡＹＥＲ＋１ ２１４０に転送され
てしまうまで、各フレームに対するフレームチェックシ
ーケンス（ＦＣＳ）値を計算する。データの終端で、Ｄ
Ｍ ＬＰＦＣはＦＣＳフィールドおよび終端デリミタ
（ＥＤ）フィールドをＤＭ ＰＬＡＹＥＲ＋０ ２１３
８およびＤＭ ＰＬＡＹＥＲ＋１ ２１４０に伝送す
る。
ＤＭ ＰＬＡＹＥＲ＋１ ２１４０は、２つの光ファイ
バリンク２１４２、２１４４を横断してＨＩＡ ＰＬＡ
ＹＥＲ＋０ ２１７４およびＨＩＡ ＰＬＡＹＥＲ＋１
２１７６へ並列にフレームを伝送する。２つのリンク
の使用はカスケードモードと呼ばれる。カスケードモー
ドでは、多重ＰＬＡＹＥＲ＋装置が共通接続され、ＦＤ
ＤＩデータ速度の倍数でデータ転送を行なう。フレーム
を伝送している間、ＤＭ ＬＰＦＣ ２１３２は各フレ
ームのすべてのデータがＤＭ ＰＬＡＹＥＲ＋０ ２１
３８およびＤＭＰＬＡＹＥＲ＋１ ２１４０に転送され
てしまうまで、各フレームに対するフレームチェックシ
ーケンス（ＦＣＳ）値を計算する。データの終端で、Ｄ
Ｍ ＬＰＦＣはＦＣＳフィールドおよび終端デリミタ
（ＥＤ）フィールドをＤＭ ＰＬＡＹＥＲ＋０ ２１３
８およびＤＭ ＰＬＡＹＥＲ＋１ ２１４０に伝送す
る。
【０１８３】受信ＨＩＡ ＰＬＡＹＥＲ＋０ ２１７４
およびＨＩＡ ＰＬＡＹＥＲ＋１２１７６コンポーネン
トは、光学レシーバ（図示せず）を介して光ファイバリ
ンク２１４２、２１４４から直列にフレームを受信す
る。データはその後再同期され、脱直列化される。各Ｐ
ＬＡＹＥＲ＋装置はそれぞれのフレームから得られたバ
イトのストリームをＨＩＡ ＬＰＦＣ ２１７８にライ
ン２１８０および２１８２をそれぞれ介して送る。ＨＩ
Ａ ＬＰＦＣ ２１７８は有効データ記号が受信されて
いることを確実にするためにパケットフォーマットをベ
リファイする。ＨＩＡ ＬＰＦＣ ２１７８もまた各フ
レームが受信されたときに各フレームに含まれるデータ
に対してＦＣＳエラーチェックを行なう。２つのバイト
ストリームは合流され１６ビットワードを形成する。そ
の１６ビットワードが結合されて３２ビットワードを形
成する。ＨＩＡ ＬＰＦＣ ２１７８はその後データを
再同期させ、この再構成されたデータをライン２１８６
を介してＨＩＡ ＲＥＣＦＸＦＡ ２１８４に送り、そ
こでデータはバッファされる。ＨＩＡ ＲＥＣＦＸＦＡ
２１８４はＨＩＡ ２５２の他のＶＬＳＩを通るライ
ン２１９２および２１９６を介してストリート１または
ストリート２を経て意図される受信者にデータを伝送す
る。
およびＨＩＡ ＰＬＡＹＥＲ＋１２１７６コンポーネン
トは、光学レシーバ（図示せず）を介して光ファイバリ
ンク２１４２、２１４４から直列にフレームを受信す
る。データはその後再同期され、脱直列化される。各Ｐ
ＬＡＹＥＲ＋装置はそれぞれのフレームから得られたバ
イトのストリームをＨＩＡ ＬＰＦＣ ２１７８にライ
ン２１８０および２１８２をそれぞれ介して送る。ＨＩ
Ａ ＬＰＦＣ ２１７８は有効データ記号が受信されて
いることを確実にするためにパケットフォーマットをベ
リファイする。ＨＩＡ ＬＰＦＣ ２１７８もまた各フ
レームが受信されたときに各フレームに含まれるデータ
に対してＦＣＳエラーチェックを行なう。２つのバイト
ストリームは合流され１６ビットワードを形成する。そ
の１６ビットワードが結合されて３２ビットワードを形
成する。ＨＩＡ ＬＰＦＣ ２１７８はその後データを
再同期させ、この再構成されたデータをライン２１８６
を介してＨＩＡ ＲＥＣＦＸＦＡ ２１８４に送り、そ
こでデータはバッファされる。ＨＩＡ ＲＥＣＦＸＦＡ
２１８４はＨＩＡ ２５２の他のＶＬＳＩを通るライ
ン２１９２および２１９６を介してストリート１または
ストリート２を経て意図される受信者にデータを伝送す
る。
【０１８４】ＨＩＡ ＲＥＣ ＦＸＦＡ ２１８４は、
データ転送の状態に依存して、ライン２２１０を介して
ＨＩＡ ＳＥＮＤ ＦＸＦＡ ２２０２に肯定応答（Ａ
ＣＫ）または否定応答（ＮＡＫ）を送る。ＨＩＡ ＳＥ
ＮＤ ＦＸＦＡ ２２０２はＡＣＫまたはＮＡＫパケッ
トをバッファし、ライン２２１２を介してデータをＨＩ
Ａ ＬＰＦＣ ２１７８に送る。ＨＩＡ ＬＰＦＣ ２
１７８はそのデータを偶数および奇数部分に分けること
によってＡＣＫまたはＮＡＫを２つのフレームに変換
し、そのフレームをライン２２１４および２２１６をそ
れぞれ介してＨＩＡ ＰＬＡＹＥＲ＋０ ２１７４およ
びＨＩＡ ＰＬＡＹＥＲ＋１ ２１７６コンポーネント
に送り、その後ＤＭ ＰＬＡＹＥＲ＋０ ２１３８およ
びＤＭ ＰＬＡＹＥＲ＋１ ２１４０コンポーネントへ
伝送する。ＤＭ ＰＬＡＹＥＲ＋０２１３８およびＤＭ
ＰＬＡＹＥＲ＋１ ２１４０コンポーネントは光ファ
イバリンク２１４６および２１４８をそれぞれ介してフ
レームを受取り、それらをライン２１５０および２１５
２をそれぞれ介してＤＭ ＬＰＦＣ ２１３２へ送る。
ＤＭ ＬＰＦＣはフレームからＡＣＫまたはＮＡＫを取
出す。ＡＣＫが予期されていないもしくは以前の伝送と
一致しない、または受信されたメッセージが実際にはＮ
ＡＫであれば、ＤＭ ＳＥＮＤ ＦＸＦＡ ２１２８は
上に説明されたステップに従ってコマンドパケットを送
り直すことを要求される。ＤＭ ＬＰＦＣ ２１３２は
ＮＡＫをライン２１５４を介してＤＭ ＲＥＣ ＦＸＦ
Ａ ２１５６に送り、ＤＭ ＲＥＣ ＦＸＦＡ ２１５
６はデータを送り直すというリクエストをライン２１６
２を介してＤＭ ＳＥＮＤ ＦＸＦＡ ２１２８へ転送
する。他の態様では、データ転送プロセスは完了してい
ると考えられる。
データ転送の状態に依存して、ライン２２１０を介して
ＨＩＡ ＳＥＮＤ ＦＸＦＡ ２２０２に肯定応答（Ａ
ＣＫ）または否定応答（ＮＡＫ）を送る。ＨＩＡ ＳＥ
ＮＤ ＦＸＦＡ ２２０２はＡＣＫまたはＮＡＫパケッ
トをバッファし、ライン２２１２を介してデータをＨＩ
Ａ ＬＰＦＣ ２１７８に送る。ＨＩＡ ＬＰＦＣ ２
１７８はそのデータを偶数および奇数部分に分けること
によってＡＣＫまたはＮＡＫを２つのフレームに変換
し、そのフレームをライン２２１４および２２１６をそ
れぞれ介してＨＩＡ ＰＬＡＹＥＲ＋０ ２１７４およ
びＨＩＡ ＰＬＡＹＥＲ＋１ ２１７６コンポーネント
に送り、その後ＤＭ ＰＬＡＹＥＲ＋０ ２１３８およ
びＤＭ ＰＬＡＹＥＲ＋１ ２１４０コンポーネントへ
伝送する。ＤＭ ＰＬＡＹＥＲ＋０２１３８およびＤＭ
ＰＬＡＹＥＲ＋１ ２１４０コンポーネントは光ファ
イバリンク２１４６および２１４８をそれぞれ介してフ
レームを受取り、それらをライン２１５０および２１５
２をそれぞれ介してＤＭ ＬＰＦＣ ２１３２へ送る。
ＤＭ ＬＰＦＣはフレームからＡＣＫまたはＮＡＫを取
出す。ＡＣＫが予期されていないもしくは以前の伝送と
一致しない、または受信されたメッセージが実際にはＮ
ＡＫであれば、ＤＭ ＳＥＮＤ ＦＸＦＡ ２１２８は
上に説明されたステップに従ってコマンドパケットを送
り直すことを要求される。ＤＭ ＬＰＦＣ ２１３２は
ＮＡＫをライン２１５４を介してＤＭ ＲＥＣ ＦＸＦ
Ａ ２１５６に送り、ＤＭ ＲＥＣ ＦＸＦＡ ２１５
６はデータを送り直すというリクエストをライン２１６
２を介してＤＭ ＳＥＮＤ ＦＸＦＡ ２１２８へ転送
する。他の態様では、データ転送プロセスは完了してい
ると考えられる。
【０１８５】同様に、データまたは状態がＨＩＡ ２１
４からＤＭ １１０へ送られれば、データはライン２２
０４、２２０８を介するＨＩＡの他のＶＬＳＩを経てス
トリート１またはストリート２からＨＩＡ ＳＥＮＤ
ＦＸＦＡ ２２０２によって受信される。ＨＩＡ ＳＥ
ＮＤ ＦＸＦＡ ２２０２はそのデータをライン２２１
２を介してＨＩＡ ＬＰＦＣ ２１７８へと送り、そこ
でデータはＨＩＡ ＰＬＡＹＥＲ＋０ ２１７４および
ＨＩＡ ＰＬＡＹＥＲ＋１ ２１７６コンポーネントに
よる伝送のために２つのフレームにフォーマットされ
る。このフレームはＤＭ ＰＬＡＹＥＲ＋０ ２１３８
およびＤＭ ＰＬＡＹＥＲ＋１ ２１４０コンポーネン
トによって受信され、これらのコンポーネントはフレー
ムをＤＭＬＰＦＣ ２１３２に送る。ＤＭ ＬＰＦＣは
フレームを取出し、データをＤＭＲＥＣ ＦＸＦＡ ２
１５６に送る。その後データはＭバス（図示せず）を横
断してホストシステム１０（図示せず）のオペレーティ
ングシステムに戻される。ＡＣＫまたはＮＡＫは上述の
ＡＣＫまたはＮＡＫシーケンスに従ってＨＩＡに戻され
る。
４からＤＭ １１０へ送られれば、データはライン２２
０４、２２０８を介するＨＩＡの他のＶＬＳＩを経てス
トリート１またはストリート２からＨＩＡ ＳＥＮＤ
ＦＸＦＡ ２２０２によって受信される。ＨＩＡ ＳＥ
ＮＤ ＦＸＦＡ ２２０２はそのデータをライン２２１
２を介してＨＩＡ ＬＰＦＣ ２１７８へと送り、そこ
でデータはＨＩＡ ＰＬＡＹＥＲ＋０ ２１７４および
ＨＩＡ ＰＬＡＹＥＲ＋１ ２１７６コンポーネントに
よる伝送のために２つのフレームにフォーマットされ
る。このフレームはＤＭ ＰＬＡＹＥＲ＋０ ２１３８
およびＤＭ ＰＬＡＹＥＲ＋１ ２１４０コンポーネン
トによって受信され、これらのコンポーネントはフレー
ムをＤＭＬＰＦＣ ２１３２に送る。ＤＭ ＬＰＦＣは
フレームを取出し、データをＤＭＲＥＣ ＦＸＦＡ ２
１５６に送る。その後データはＭバス（図示せず）を横
断してホストシステム１０（図示せず）のオペレーティ
ングシステムに戻される。ＡＣＫまたはＮＡＫは上述の
ＡＣＫまたはＮＡＫシーケンスに従ってＨＩＡに戻され
る。
【０１８６】（２） クロック、クロック回復および再
同期 図４４は光ファイバインタフェースの一端に対するクロ
ックドメインのブロック図である。光ファイバインタフ
ェースの各端部は５０ＭＨｚプラスまたはマイナス５０
百万分率（ＰＰＭ）で動作する局部発振器によってクロ
ックされる。このローカルクロックドメイン２２１８は
ＬＰＦＣ２１３２の一部、およびＰＬＡＹＥＲ＋コンポ
ーネント２１３８、２１４０の大部分を含む。５０ＭＨ
ｚクロックはＰＬＡＹＥＲ＋コンポーネントに送られる
前にＬＰＦＣ２１３２で４つに分けられて１２．５ＭＨ
ｚにされる。ＰＬＡＹＥＲ＋コンポーネントの残りは回
復クロックドメイン２２２２に含まれ、入来データと同
期された回復クロックによってクロックされる。ＬＰＦ
Ｃ２１３２の残りはシステムクロックドメイン２２２４
に含まれる。システムクロックドメイン２２２４はアウ
トボードファイルキャッシュＸＰＣ１０２の残りをクロ
ックするシステムクロックによってクロックされる。シ
ステムクロック周波数は３０ＭＨｚと５０ＭＨｚとの間
でなければならない。ＤＭの１１０システムクロックは
４４ＭＨｚで動作し、ＨＩＡの２１４システムクロック
は４０ＭＨｚで動作する。
同期 図４４は光ファイバインタフェースの一端に対するクロ
ックドメインのブロック図である。光ファイバインタフ
ェースの各端部は５０ＭＨｚプラスまたはマイナス５０
百万分率（ＰＰＭ）で動作する局部発振器によってクロ
ックされる。このローカルクロックドメイン２２１８は
ＬＰＦＣ２１３２の一部、およびＰＬＡＹＥＲ＋コンポ
ーネント２１３８、２１４０の大部分を含む。５０ＭＨ
ｚクロックはＰＬＡＹＥＲ＋コンポーネントに送られる
前にＬＰＦＣ２１３２で４つに分けられて１２．５ＭＨ
ｚにされる。ＰＬＡＹＥＲ＋コンポーネントの残りは回
復クロックドメイン２２２２に含まれ、入来データと同
期された回復クロックによってクロックされる。ＬＰＦ
Ｃ２１３２の残りはシステムクロックドメイン２２２４
に含まれる。システムクロックドメイン２２２４はアウ
トボードファイルキャッシュＸＰＣ１０２の残りをクロ
ックするシステムクロックによってクロックされる。シ
ステムクロック周波数は３０ＭＨｚと５０ＭＨｚとの間
でなければならない。ＤＭの１１０システムクロックは
４４ＭＨｚで動作し、ＨＩＡの２１４システムクロック
は４０ＭＨｚで動作する。
【０１８７】光ファイバインタフェース１１２はＮＲＺ
Ｉ符号化を使用する。ＮＲＺＩはクロックおよびデータ
情報のどちらもが単一の直列経路を介して伝送されるこ
とを可能にする共通直列データ通信符号化である。２値
の１は光オンから光オフまたは光オフから光オンのいず
れかの遷移によって表わされる。０は遷移がないことに
よって表わされる。つまり、ビット時間の間光はオンの
ままであるかまたはオフのままである。光ファイバイン
タフェースの受信端では、回復クロックは位相ロックル
ープ発振器を使用して入来ＮＲＺＩ符号化データから発
展される。入来ＮＲＺＩデータにエッジが発生するとき
はいつでも、位相ロックループは発振器の位相を訂正す
る。遷移の間に、発振器はドリフトし始める。発振器が
あまりにも早くドリフトするのを防ぐために、僅か３つ
の連続０という制約が直列インタフェースに対してかけ
られる。
Ｉ符号化を使用する。ＮＲＺＩはクロックおよびデータ
情報のどちらもが単一の直列経路を介して伝送されるこ
とを可能にする共通直列データ通信符号化である。２値
の１は光オンから光オフまたは光オフから光オンのいず
れかの遷移によって表わされる。０は遷移がないことに
よって表わされる。つまり、ビット時間の間光はオンの
ままであるかまたはオフのままである。光ファイバイン
タフェースの受信端では、回復クロックは位相ロックル
ープ発振器を使用して入来ＮＲＺＩ符号化データから発
展される。入来ＮＲＺＩデータにエッジが発生するとき
はいつでも、位相ロックループは発振器の位相を訂正す
る。遷移の間に、発振器はドリフトし始める。発振器が
あまりにも早くドリフトするのを防ぐために、僅か３つ
の連続０という制約が直列インタフェースに対してかけ
られる。
【０１８８】データの再同期を実行する光ファイバイン
タフェースの２つのコンポーネントがある。ＰＬＡＹＥ
Ｒ＋コンポーネント２１３８、２１４０は回復クロック
によってクロックされている入来データを局部発振器に
再同期させる。回復クロックはインタフェースの他方の
端部で局部発振器に同期されているので、その周波数は
１２．５ＭＨｚのプラスまたはマイナス５０ＰＰＭの範
囲でなければならない。受信端の局部発振器もまたこの
範囲でなければならない。このように、２つのクロック
は１００ＰＰＭも異なる可能性があり、再同期が必要に
なる。ＰＬＡＹＥＲ＋コンポーネントは、パケットが４
５００バイトより長くない限り、周波数が１００ＰＰＭ
だけ異なるデータを再同期するのに十分深い内部直列非
同期ファーストインファーストアウト（ＦＩＦＯ）バッ
ファを有する。このバッファはパケット間でそれ自体を
再中心決めし、アンダフローまたはオーバフローを防
ぐ。
タフェースの２つのコンポーネントがある。ＰＬＡＹＥ
Ｒ＋コンポーネント２１３８、２１４０は回復クロック
によってクロックされている入来データを局部発振器に
再同期させる。回復クロックはインタフェースの他方の
端部で局部発振器に同期されているので、その周波数は
１２．５ＭＨｚのプラスまたはマイナス５０ＰＰＭの範
囲でなければならない。受信端の局部発振器もまたこの
範囲でなければならない。このように、２つのクロック
は１００ＰＰＭも異なる可能性があり、再同期が必要に
なる。ＰＬＡＹＥＲ＋コンポーネントは、パケットが４
５００バイトより長くない限り、周波数が１００ＰＰＭ
だけ異なるデータを再同期するのに十分深い内部直列非
同期ファーストインファーストアウト（ＦＩＦＯ）バッ
ファを有する。このバッファはパケット間でそれ自体を
再中心決めし、アンダフローまたはオーバフローを防
ぐ。
【０１８９】再同期に関わる他のコンポーネントはＬＰ
ＦＣ２１３２である。これはその送信および受信経路の
双方で８の深さの３２ビットワード非同期ＦＩＦＯバッ
ファを含む。これらのバッファはローカルクロックドメ
イン２２１８とシステムクロックドメイン２２２４との
間でデータを再同期させる。 （３） データリンクレイヤプロトコル 光ファイバインタフェースのデータリンクレイヤにおけ
るＩ／Ｏプロトコルはインタフェースを介する通信の方
法を規定する。これはラインステートおよびフレームと
いう２つのタイプのメッセージを含む。ラインステート
情報はインタフェースの初期設定、停止、およびクリア
などのインタフェース制御機能のためにのみ使用され
る。フレームと呼ばれる情報パケットは光ファイバリン
クを横断して転送されるべきユーザが供給した情報を含
むために使用される。ラインステート情報およびフレー
ムはどちらも記号と呼ばれるデータユニットからなる。
ＦＣ２１３２である。これはその送信および受信経路の
双方で８の深さの３２ビットワード非同期ＦＩＦＯバッ
ファを含む。これらのバッファはローカルクロックドメ
イン２２１８とシステムクロックドメイン２２２４との
間でデータを再同期させる。 （３） データリンクレイヤプロトコル 光ファイバインタフェースのデータリンクレイヤにおけ
るＩ／Ｏプロトコルはインタフェースを介する通信の方
法を規定する。これはラインステートおよびフレームと
いう２つのタイプのメッセージを含む。ラインステート
情報はインタフェースの初期設定、停止、およびクリア
などのインタフェース制御機能のためにのみ使用され
る。フレームと呼ばれる情報パケットは光ファイバリン
クを横断して転送されるべきユーザが供給した情報を含
むために使用される。ラインステート情報およびフレー
ムはどちらも記号と呼ばれるデータユニットからなる。
【０１９０】ＬＰＦＣ２１３２（図４４参照）とＰＬＡ
ＹＥＲ＋コンポーネント２１３８、２１４０との間のイ
ンタフェースは２つのビット幅経路からなり、一方はＰ
ＬＡＹＥＲ＋コンポーネント（つまりライン２１３４、
２１３６）へのデータ入力のためのものであり、もう一
方はＰＬＡＹＥＲ＋コンポーネント（つまりライン２１
５０、２１５２）からのデータ出力のためのものであ
る。各ビット幅経路はパリティビット（奇数パリテ
ィ）、制御ビット、および２つの４ビット記号からな
る。ＬＰＦＣからＰＬＡＹＥＲ＋コンポーネントに送ら
れた各４ビット記号は、光ファイバ送信器（光送信）２
２２６、２２２８の１つを経る送信のために５ビットフ
ォーマットで符号化される。光ファイバ受信器（光受
信）２２３０、２２３２の１つからの５ビット記号の受
信時に、ＰＬＡＹＥＲ＋コンポーネントはその記号を４
ビット記号にデコードし、それをＬＰＦＣに送る。１対
のバイトの最上位バイトはＰＬＡＹＥＲ＋０ ２１３８
によって送信され、最下位バイトはＰＬＡＹＥＲ＋１
２１４０によって送信される。
ＹＥＲ＋コンポーネント２１３８、２１４０との間のイ
ンタフェースは２つのビット幅経路からなり、一方はＰ
ＬＡＹＥＲ＋コンポーネント（つまりライン２１３４、
２１３６）へのデータ入力のためのものであり、もう一
方はＰＬＡＹＥＲ＋コンポーネント（つまりライン２１
５０、２１５２）からのデータ出力のためのものであ
る。各ビット幅経路はパリティビット（奇数パリテ
ィ）、制御ビット、および２つの４ビット記号からな
る。ＬＰＦＣからＰＬＡＹＥＲ＋コンポーネントに送ら
れた各４ビット記号は、光ファイバ送信器（光送信）２
２２６、２２２８の１つを経る送信のために５ビットフ
ォーマットで符号化される。光ファイバ受信器（光受
信）２２３０、２２３２の１つからの５ビット記号の受
信時に、ＰＬＡＹＥＲ＋コンポーネントはその記号を４
ビット記号にデコードし、それをＬＰＦＣに送る。１対
のバイトの最上位バイトはＰＬＡＹＥＲ＋０ ２１３８
によって送信され、最下位バイトはＰＬＡＹＥＲ＋１
２１４０によって送信される。
【０１９１】図４５は光パイプフレーム制御からＰＬＡ
ＹＥＲ＋コンポーネントへ転送される記号の表である。
記号対「ＪＫ」２２３４はフレーム境界のための出発デ
リミタ（ＳＤ）を表わす。「Ｔ」記号２２３６は終端デ
リミタ（ＥＤ）を表わす。図４６はＰＬＡＹＥＲ＋コン
ポーネントから光パイプフレーム制御へ転送される記号
の表である。「Ｉ」記号２２４２はアイドルコマンドを
表わす。「Ｈ」記号２２４４は停止コマンドを表わす。
「ＪＫ」記号対２２３４はＳＤを表わす。「Ｔ」記号２
２３６はＥＤを表わす。「Ｑ」記号２２４６は沈黙コマ
ンドを表わす。最後に、図４６に特定されていないすべ
ての他の５ビット記号は無効記号であると考えられる。
ＹＥＲ＋コンポーネントへ転送される記号の表である。
記号対「ＪＫ」２２３４はフレーム境界のための出発デ
リミタ（ＳＤ）を表わす。「Ｔ」記号２２３６は終端デ
リミタ（ＥＤ）を表わす。図４６はＰＬＡＹＥＲ＋コン
ポーネントから光パイプフレーム制御へ転送される記号
の表である。「Ｉ」記号２２４２はアイドルコマンドを
表わす。「Ｈ」記号２２４４は停止コマンドを表わす。
「ＪＫ」記号対２２３４はＳＤを表わす。「Ｔ」記号２
２３６はＥＤを表わす。「Ｑ」記号２２４６は沈黙コマ
ンドを表わす。最後に、図４６に特定されていないすべ
ての他の５ビット記号は無効記号であると考えられる。
【０１９２】送信器論理はＳＥＮＤ ＦＸＦＡからデー
タを受信し、そのデータをローカルクロックに再同期さ
せ、そのデータをパケットフォームにし、そのパケット
をＰＬＡＹＥＲ＋コンポーネントの送信セクションに送
る。図４７は光パイプフレーム制御ゲートアレイの送信
器論理のブロック図である。ＳＥＮＤ ＦＸＦＡ２１２
８に送信すべきデータがない場合、書込データ転送（図
示せず）および書込データ有効（図示せず）の信号はイ
ナクティブである。書込データ転送信号は情報パケット
のＳＥＮＤ ＦＸＦＡ２１２８からＬＰＦＣ２１３２へ
の送信の間アクティブである。ＳＥＮＤ ＦＸＦＡによ
るこの信号のイナクティブからアクティブへの遷移は新
しい情報パケットの開始を示す。この信号のアクティブ
からイナクティブへの遷移は情報パケットの終了を示
す。書込データ有効信号はＳＥＮＤ ＦＸＦＡによって
アクティブに駆動され、３２の書込データライン２５０
０の現在の内容が光ファイバリンクを横断して送信され
るべき情報パケットの次の有効ワードであることをＬＰ
ＦＣに示す。
タを受信し、そのデータをローカルクロックに再同期さ
せ、そのデータをパケットフォームにし、そのパケット
をＰＬＡＹＥＲ＋コンポーネントの送信セクションに送
る。図４７は光パイプフレーム制御ゲートアレイの送信
器論理のブロック図である。ＳＥＮＤ ＦＸＦＡ２１２
８に送信すべきデータがない場合、書込データ転送（図
示せず）および書込データ有効（図示せず）の信号はイ
ナクティブである。書込データ転送信号は情報パケット
のＳＥＮＤ ＦＸＦＡ２１２８からＬＰＦＣ２１３２へ
の送信の間アクティブである。ＳＥＮＤ ＦＸＦＡによ
るこの信号のイナクティブからアクティブへの遷移は新
しい情報パケットの開始を示す。この信号のアクティブ
からイナクティブへの遷移は情報パケットの終了を示
す。書込データ有効信号はＳＥＮＤ ＦＸＦＡによって
アクティブに駆動され、３２の書込データライン２５０
０の現在の内容が光ファイバリンクを横断して送信され
るべき情報パケットの次の有効ワードであることをＬＰ
ＦＣに示す。
【０１９３】データワードは書込データライン２５００
から取出され、入力レジスタ（ＩＮＲＥＧ）２５０２に
ストアされる。この情報は３２ビットのデータおよび２
ビットのパリティからなる。データはその後システムク
ロックの制御下で非同期ＦＩＦＯ２５０４にロードされ
る。データは非同期ＦＩＦＯ２５０４でローカルクロッ
クに再同期され、ローカルクロックの制御下でＦＩＦＯ
からレジスタ０（ＲＥＧ０）２５０６へ出力される。３
２ビットデータワードは２つの１６ビットワードに分け
られ、２つの連続する８０ナノ秒サイクルでマルチプレ
クサ（ＭＵＸ）２５０８を経て送信パイプラインにロー
ドされる。送信パイプラインは直列に接続された３つの
レジスタ（レジスタ１ ２５１０、レジスタ２ ２５１
２、およびレジスタ３ ２５１４）からなる。
から取出され、入力レジスタ（ＩＮＲＥＧ）２５０２に
ストアされる。この情報は３２ビットのデータおよび２
ビットのパリティからなる。データはその後システムク
ロックの制御下で非同期ＦＩＦＯ２５０４にロードされ
る。データは非同期ＦＩＦＯ２５０４でローカルクロッ
クに再同期され、ローカルクロックの制御下でＦＩＦＯ
からレジスタ０（ＲＥＧ０）２５０６へ出力される。３
２ビットデータワードは２つの１６ビットワードに分け
られ、２つの連続する８０ナノ秒サイクルでマルチプレ
クサ（ＭＵＸ）２５０８を経て送信パイプラインにロー
ドされる。送信パイプラインは直列に接続された３つの
レジスタ（レジスタ１ ２５１０、レジスタ２ ２５１
２、およびレジスタ３ ２５１４）からなる。
【０１９４】別々のＦＣＳ値が送信パイプラインの２つ
のバイト幅経路の各々に対して発生される。データはＭ
ＵＸ２５０８によってＦＣＳ発生器論理２５１６に送ら
れる。バイト幅経路の各々はＦＣＳ発生器論理の別々の
セクションに送られる。各ＦＣＳ発生器論理セクション
は反転されてそのデータストリームの端部に付加される
３２ビットＦＣＳ値を発生する。送信パイプラインの端
部で、記号発生器論理２５１８、データ経路、ＦＣＳ発
生器２５１６、およびＭＵＸ２５２０からの情報を使用
してフレームが形成される。記号発生器論理２５１８は
フレームのための開始デリミタ（ＳＤ）および終端デリ
ミタ（ＥＤ）を与える。フレームはその後９ビットＰＬ
ＡＹＥＲ＋コードに符号化され、レジスタ４（ＲＥＧ
４）２５２２にストアされる。フレームはその後レジス
タ５（ＲＥＧ５）２５２４から出力され、各バイトは２
つの送信光ファイバリンクのうちの１つ上での送信のた
めに８０ナノ秒ごとに２つのＰＬＡＹＥＲ＋コンポーネ
ントのうちの１つに送られる。フレームは１６の送信デ
ータライン２５２６上で送られる。
のバイト幅経路の各々に対して発生される。データはＭ
ＵＸ２５０８によってＦＣＳ発生器論理２５１６に送ら
れる。バイト幅経路の各々はＦＣＳ発生器論理の別々の
セクションに送られる。各ＦＣＳ発生器論理セクション
は反転されてそのデータストリームの端部に付加される
３２ビットＦＣＳ値を発生する。送信パイプラインの端
部で、記号発生器論理２５１８、データ経路、ＦＣＳ発
生器２５１６、およびＭＵＸ２５２０からの情報を使用
してフレームが形成される。記号発生器論理２５１８は
フレームのための開始デリミタ（ＳＤ）および終端デリ
ミタ（ＥＤ）を与える。フレームはその後９ビットＰＬ
ＡＹＥＲ＋コードに符号化され、レジスタ４（ＲＥＧ
４）２５２２にストアされる。フレームはその後レジス
タ５（ＲＥＧ５）２５２４から出力され、各バイトは２
つの送信光ファイバリンクのうちの１つ上での送信のた
めに８０ナノ秒ごとに２つのＰＬＡＹＥＲ＋コンポーネ
ントのうちの１つに送られる。フレームは１６の送信デ
ータライン２５２６上で送られる。
【０１９５】送るべきデータパケットが何もない場合に
は、記号発生器２５１８はアイドル記号対のストリーム
を出力する。送信器論理はマイクロシーケンサバスコン
トローラの制御下でディスエーブルされる。受信論理は
ＰＬＡＹＥＲ＋コンポーネントの受信セクションからデ
ータパケットを受取り、変換し、エラーがあるかどうか
チェックし、システムクロックに再同期させ、受信ＦＸ
ＦＡに送る。
は、記号発生器２５１８はアイドル記号対のストリーム
を出力する。送信器論理はマイクロシーケンサバスコン
トローラの制御下でディスエーブルされる。受信論理は
ＰＬＡＹＥＲ＋コンポーネントの受信セクションからデ
ータパケットを受取り、変換し、エラーがあるかどうか
チェックし、システムクロックに再同期させ、受信ＦＸ
ＦＡに送る。
【０１９６】図４８は光パイプフレーム制御ゲートアレ
イの受信論理のブロック図である。２つのＰＬＡＹＥＲ
＋コンポーネントの各々は制御記号を表わす９ビット符
号化情報およびデータ情報のストリームをＬＰＦＣ２１
３２に送る。このデータは１６の受信データライン２５
２８で受信され、入力レジスタ（ＩＮ ＲＥＧ）２５３
０にストアされる。２つのストリームはＩＮ ＲＥＧ２
５３０にストアされる際に連結される。データは履歴待
ち行列２５３２およびレジスタ０（ＲＥＧ０）２５３４
に送られる。データはその後二重ＦＣＳチェッカ論理セ
クション２５３６、２５３８によってチェックされ、Ｆ
ＣＳ値が正しく、光ファイバリンクを介するデータの良
好な送信を示しているかどうかを決定する。各バイトス
トリームはＦＣＳチェックのために独立して処理され
る。各入来バイトストリームごとに新しいＦＣＳが発生
され、受信されたＦＣＳ値と比較される。この冗長性に
より光ファイバインタフェースのいずれかの端部のＦＣ
Ｓ論理のいずれかの信号エラーが直ちに確実に検出され
る。ＦＣＳ値は等しくなければならず、データパケット
が有効にされる前に受信されたＦＣＳコードの逆でなけ
ればならない。
イの受信論理のブロック図である。２つのＰＬＡＹＥＲ
＋コンポーネントの各々は制御記号を表わす９ビット符
号化情報およびデータ情報のストリームをＬＰＦＣ２１
３２に送る。このデータは１６の受信データライン２５
２８で受信され、入力レジスタ（ＩＮ ＲＥＧ）２５３
０にストアされる。２つのストリームはＩＮ ＲＥＧ２
５３０にストアされる際に連結される。データは履歴待
ち行列２５３２およびレジスタ０（ＲＥＧ０）２５３４
に送られる。データはその後二重ＦＣＳチェッカ論理セ
クション２５３６、２５３８によってチェックされ、Ｆ
ＣＳ値が正しく、光ファイバリンクを介するデータの良
好な送信を示しているかどうかを決定する。各バイトス
トリームはＦＣＳチェックのために独立して処理され
る。各入来バイトストリームごとに新しいＦＣＳが発生
され、受信されたＦＣＳ値と比較される。この冗長性に
より光ファイバインタフェースのいずれかの端部のＦＣ
Ｓ論理のいずれかの信号エラーが直ちに確実に検出され
る。ＦＣＳ値は等しくなければならず、データパケット
が有効にされる前に受信されたＦＣＳコードの逆でなけ
ればならない。
【０１９７】データは７つのレジスタ２５４０、２５４
２、２５４４、２５４６、２５４８、２５５０および２
５５２からなる受信パイプラインを通される。受信パイ
プラインを通るとき、データのストリームはデコードさ
れ、プロトコルおよびデータエラーがあるかどうかチェ
ックされ、レジスタ８（ＲＥＧ８）２５５４およびレジ
スタ９（ＲＥＧ９）２５５６の記憶によって３２ビット
ワードに再フォーマットされる。次に、これらの３２ビ
ットワードはシステムクロックに再同期される。これら
のワードはＲＥＧ８ ２５５４およびＲＥＧ９ ２５５
６からのローカルクロックの制御下で非同期ＦＩＦＯ２
５５８にロードされ、システムクロックの制御下で取除
かれる。データは非同期ＦＩＦＯ２５５８から抽出さ
れ、出力レジスタ０（ＯＵＴ０）２５６０にストアされ
る。データはその後３２の読出データ転送ライン２５６
４を介するＲＥＣ ＦＸＦＡ２１５６への送信のために
出力レジスタ１（ＯＵＴ１）２５６２へと通っていく。
２、２５４４、２５４６、２５４８、２５５０および２
５５２からなる受信パイプラインを通される。受信パイ
プラインを通るとき、データのストリームはデコードさ
れ、プロトコルおよびデータエラーがあるかどうかチェ
ックされ、レジスタ８（ＲＥＧ８）２５５４およびレジ
スタ９（ＲＥＧ９）２５５６の記憶によって３２ビット
ワードに再フォーマットされる。次に、これらの３２ビ
ットワードはシステムクロックに再同期される。これら
のワードはＲＥＧ８ ２５５４およびＲＥＧ９ ２５５
６からのローカルクロックの制御下で非同期ＦＩＦＯ２
５５８にロードされ、システムクロックの制御下で取除
かれる。データは非同期ＦＩＦＯ２５５８から抽出さ
れ、出力レジスタ０（ＯＵＴ０）２５６０にストアされ
る。データはその後３２の読出データ転送ライン２５６
４を介するＲＥＣ ＦＸＦＡ２１５６への送信のために
出力レジスタ１（ＯＵＴ１）２５６２へと通っていく。
【０１９８】ＬＰＦＣ２１３２は各パケットの始めに読
出データ転送ライン（図示せず）を持ち上げることによ
ってデータパケットをＲＥＣ ＦＸＦＡに与える。この
信号はパケットのＲＥＣ ＦＸＦＡ２１５６への転送の
間ずっとハイのままである。読出データ有効ライン（図
示せず）は、読出データ転送ラインが次の有効データワ
ードを含む各サイクルごとにＬＰＦＣ２１３２によって
活性化される。転送の最後のワードが送られていると
き、読出ラストワードライン（図示せず）もまたアクテ
ィブである。ＬＰＦＣはその後読出データ転送ラインを
降下させ、その後後続のサイクルの成功ラインまたは失
敗ラインのいずれかを降下させる。もし成功ラインが活
性化されると、ＲＥＣ ＦＸＦＡはパケットを通常どお
り処理する。失敗ラインが活性化されると、ＲＥＣ Ｆ
ＸＦＡはパケットを廃棄する。ＰＬＡＹＥＲ＋コンポー
ネントのいずれかからのＳＤまたは第１の６つのデータ
バイト上でエラーが発生すると、パケットが失われる。
ＲＥＣ ＦＸＦＡへのインタフェースは失われたパケッ
トに対してアイドルの状態のままである。
出データ転送ライン（図示せず）を持ち上げることによ
ってデータパケットをＲＥＣ ＦＸＦＡに与える。この
信号はパケットのＲＥＣ ＦＸＦＡ２１５６への転送の
間ずっとハイのままである。読出データ有効ライン（図
示せず）は、読出データ転送ラインが次の有効データワ
ードを含む各サイクルごとにＬＰＦＣ２１３２によって
活性化される。転送の最後のワードが送られていると
き、読出ラストワードライン（図示せず）もまたアクテ
ィブである。ＬＰＦＣはその後読出データ転送ラインを
降下させ、その後後続のサイクルの成功ラインまたは失
敗ラインのいずれかを降下させる。もし成功ラインが活
性化されると、ＲＥＣ ＦＸＦＡはパケットを通常どお
り処理する。失敗ラインが活性化されると、ＲＥＣ Ｆ
ＸＦＡはパケットを廃棄する。ＰＬＡＹＥＲ＋コンポー
ネントのいずれかからのＳＤまたは第１の６つのデータ
バイト上でエラーが発生すると、パケットが失われる。
ＲＥＣ ＦＸＦＡへのインタフェースは失われたパケッ
トに対してアイドルの状態のままである。
【０１９９】ＬＰＦＣ２１３２は８の深さの受信履歴待
ち行列２５３２を含む。ＰＬＡＹＥＲ＋コンポーネント
から受信された各データワードは受信されたとき履歴待
ち行列２５３２に入れられる。エラーが発生すると、履
歴待ち行列はディスエーブルされ、エラーより前に受信
された最後の８つのワードをセーブする。受信器論理は
マイクロシーケンサバスコントローラの制御下でイネー
ブルされかつディスエーブルされる。ディスエーブルさ
れたときでも、受信器論理は依然として停止ラインステ
ート（ＨＬＳ）を認識し、かつそれに応答する。データ
パケットが受信されている間に受信器論理がディスエー
ブルされたときでも、そのパケットは通常どおり受信さ
れる。一旦受信器論理がディスエーブルされると、ＬＰ
ＦＣ２１３２はＨＬＳを除く入来記号ストリームを無視
する。
ち行列２５３２を含む。ＰＬＡＹＥＲ＋コンポーネント
から受信された各データワードは受信されたとき履歴待
ち行列２５３２に入れられる。エラーが発生すると、履
歴待ち行列はディスエーブルされ、エラーより前に受信
された最後の８つのワードをセーブする。受信器論理は
マイクロシーケンサバスコントローラの制御下でイネー
ブルされかつディスエーブルされる。ディスエーブルさ
れたときでも、受信器論理は依然として停止ラインステ
ート（ＨＬＳ）を認識し、かつそれに応答する。データ
パケットが受信されている間に受信器論理がディスエー
ブルされたときでも、そのパケットは通常どおり受信さ
れる。一旦受信器論理がディスエーブルされると、ＬＰ
ＦＣ２１３２はＨＬＳを除く入来記号ストリームを無視
する。
【０２００】（４） フレーム転送ファシリティ（ＦＸ
ＦＡ） ＦＸＦＡは４４８ＣＭＯＳ技術、２５６機能ピンゲート
アレイである。これはＤＭ１１０およびＨＩＡ２１４コ
ンポーネント上で使用される。データブロックのＦＸＦ
Ａバッファデータは１２７の３２ビットワードからな
る。このバッファされたデータはＬＰＦＣ２１３２を経
て光ファイバリンクを横断して送信されることになる
か、またはＬＰＦＣから受信されてしまっている。各Ｌ
ＰＦＣにつき２つのＦＸＦＡがあり、データを送信する
ために１つ、およびデータを受信するために１つであ
る。ＦＸＦＡは各フレームに対してＦＣフィールドを構
築し、送信されているフレームのタイプを示す。ＦＸＦ
Ａはまた各フレームに対してシーケンス番号を維持す
る。シーケンス番号は光ファイバリンクを横断してフレ
ームが送受信される順番を見失わないようにするために
使用される。フレームがインタフェースを横断して送ら
れるとき、送信に２つのエラーがあれば、光ファイバイ
ンタフェースのもう一方側で受信ＦＸＦＡはＡＣＫを送
信ＦＸＦＡに送る。それ以外では、受信ＦＸＦＡはＮＡ
Ｋを送り、送信ＦＸＦＡを方向づけてデータを再送信す
る。
ＦＡ） ＦＸＦＡは４４８ＣＭＯＳ技術、２５６機能ピンゲート
アレイである。これはＤＭ１１０およびＨＩＡ２１４コ
ンポーネント上で使用される。データブロックのＦＸＦ
Ａバッファデータは１２７の３２ビットワードからな
る。このバッファされたデータはＬＰＦＣ２１３２を経
て光ファイバリンクを横断して送信されることになる
か、またはＬＰＦＣから受信されてしまっている。各Ｌ
ＰＦＣにつき２つのＦＸＦＡがあり、データを送信する
ために１つ、およびデータを受信するために１つであ
る。ＦＸＦＡは各フレームに対してＦＣフィールドを構
築し、送信されているフレームのタイプを示す。ＦＸＦ
Ａはまた各フレームに対してシーケンス番号を維持す
る。シーケンス番号は光ファイバリンクを横断してフレ
ームが送受信される順番を見失わないようにするために
使用される。フレームがインタフェースを横断して送ら
れるとき、送信に２つのエラーがあれば、光ファイバイ
ンタフェースのもう一方側で受信ＦＸＦＡはＡＣＫを送
信ＦＸＦＡに送る。それ以外では、受信ＦＸＦＡはＮＡ
Ｋを送り、送信ＦＸＦＡを方向づけてデータを再送信す
る。
【０２０１】図４９はフレーム転送ファシリティゲート
アレイのブロック図である。ＦＸＦＡはライン２６００
上でＨＩＡ状態、ＤＭコマンド、またはＤＭデータのワ
ード０を受領し、この情報を書込レジスタ０（Ｗ０ Ｒ
ＥＧ）２６０２にストアする。ＦＸＦＡはライン２６０
４上でＨＩＡデータ、ＤＭコマンド、またはＤＭデータ
のワード１を受領し、この情報を書込レジスタ１（Ｗ１
ＲＥＧ）２６０６にストアする。Ｗ０ ＲＥＧ２６０
２およびＷ１ ＲＥＧ２６０６の双方の内容は３６／３
２変換論理２６０８に送られる。このＦＸＦＡのセクシ
ョンは送信のみのためにＤＭ１１０上で使用される。な
ぜなら、これはホスト１０システムから得られた３６ビ
ットデータワードをアウトボードファイルキャッシュＸ
ＰＣ１０２の残り全体にわたって使用される３２ビット
ワードに変換するからである。
アレイのブロック図である。ＦＸＦＡはライン２６００
上でＨＩＡ状態、ＤＭコマンド、またはＤＭデータのワ
ード０を受領し、この情報を書込レジスタ０（Ｗ０ Ｒ
ＥＧ）２６０２にストアする。ＦＸＦＡはライン２６０
４上でＨＩＡデータ、ＤＭコマンド、またはＤＭデータ
のワード１を受領し、この情報を書込レジスタ１（Ｗ１
ＲＥＧ）２６０６にストアする。Ｗ０ ＲＥＧ２６０
２およびＷ１ ＲＥＧ２６０６の双方の内容は３６／３
２変換論理２６０８に送られる。このＦＸＦＡのセクシ
ョンは送信のみのためにＤＭ１１０上で使用される。な
ぜなら、これはホスト１０システムから得られた３６ビ
ットデータワードをアウトボードファイルキャッシュＸ
ＰＣ１０２の残り全体にわたって使用される３２ビット
ワードに変換するからである。
【０２０２】ＤＭ１１０から受信され、ＮＶＳ２２０を
宛先とするデータのみが３２ビットワードに変換され
る。すべての他のコマンドおよびメッセージは３６ビッ
ト入力ワードで右に位置調整された３２ビットのデータ
であると仮定される。４つの最上位ビットは廃棄され
る。このデータは変換される代わりにバイパスレジスタ
２６１０を介してマルチプレクサ（ＭＵＸ）２６１２へ
と送られる。すべての入力ワードは３６ビットワードま
たは３２ビットワードのいずれに対しても、各ハーフワ
ードに関連するパリティビットを有すると仮定される。
ＦＸＦＡはすべてのデータビットおよびそのパリティビ
ットを使用して変換されたワード長のためのパリティを
発生する。
宛先とするデータのみが３２ビットワードに変換され
る。すべての他のコマンドおよびメッセージは３６ビッ
ト入力ワードで右に位置調整された３２ビットのデータ
であると仮定される。４つの最上位ビットは廃棄され
る。このデータは変換される代わりにバイパスレジスタ
２６１０を介してマルチプレクサ（ＭＵＸ）２６１２へ
と送られる。すべての入力ワードは３６ビットワードま
たは３２ビットワードのいずれに対しても、各ハーフワ
ードに関連するパリティビットを有すると仮定される。
ＦＸＦＡはすべてのデータビットおよびそのパリティビ
ットを使用して変換されたワード長のためのパリティを
発生する。
【０２０３】３２／３６変換論理２６１４は受信ＦＸＦ
Ａ位置のＤＭ１１０上でのみ使用される。ＨＩＡ２１４
上では、両方のＦＸＦＡへのおよびそれからのすべての
送信は３２ビットワードである。しかしながら、ＤＭ１
１０上では、ＲＥＣ ＦＸＦＡフレームのデータはファ
イルキャッシュハンドラソフトウェア２０８による実際
の使用のためには３２ビットワードからＭバス送信のた
めの３６ビットワードに変換されなければならない。Ｈ
ＩＡ２１４からＤＭ１１０への状態転送は３６ビットフ
ォーマットに右に位置調整された３２ビットワードであ
ると仮定され、したがって変換される必要はない。ＨＩ
Ａ５２上では、いかなる変換も必要ではない。その代わ
りに、データはバイパスレジスタ２６１６を介して送ら
れる。再接続状態および単一ワードＡＣＫ／ＮＡＫフレ
ームはフレームバッファに入らないので、決して変換さ
れない。それらはＡＣＫ／ＮＡＫ受信論理２６１８に再
び経路指定され、それぞれライン２６２０および２６２
２上でＦＸＦＡから送出される。
Ａ位置のＤＭ１１０上でのみ使用される。ＨＩＡ２１４
上では、両方のＦＸＦＡへのおよびそれからのすべての
送信は３２ビットワードである。しかしながら、ＤＭ１
１０上では、ＲＥＣ ＦＸＦＡフレームのデータはファ
イルキャッシュハンドラソフトウェア２０８による実際
の使用のためには３２ビットワードからＭバス送信のた
めの３６ビットワードに変換されなければならない。Ｈ
ＩＡ２１４からＤＭ１１０への状態転送は３６ビットフ
ォーマットに右に位置調整された３２ビットワードであ
ると仮定され、したがって変換される必要はない。ＨＩ
Ａ５２上では、いかなる変換も必要ではない。その代わ
りに、データはバイパスレジスタ２６１６を介して送ら
れる。再接続状態および単一ワードＡＣＫ／ＮＡＫフレ
ームはフレームバッファに入らないので、決して変換さ
れない。それらはＡＣＫ／ＮＡＫ受信論理２６１８に再
び経路指定され、それぞれライン２６２０および２６２
２上でＦＸＦＡから送出される。
【０２０４】コマンドレジスタ（ＣＭＤ ＲＥＧ）２６
２４はフレーム制御フィールド、ＡＣＫ、およびＮＡＫ
のための別の経路である。ＣＭＤ ＲＥＧ２６２４の出
力上にはその内容ごとにデータのフローを制御するフレ
ーム制御フィールドデコード（図示せず）がある。ＣＭ
Ｄ ＲＥＧはＬＰＦＣ２１３２からデータを受信するＦ
ＸＦＡ位置で使用されるだけである。フレーム送出制御
論理２６２６はＦＸＦＡからのデータの送信を制御する
ために使用される。ライン２６２８、２６２９、２６３
０および２６３１として示されるこのインタフェース
は、ＦＸＦＡがデータをＬＰＦＣ２１３２またはＭバス
に書込む際に使用される。ＦＸＦＡの送出インタフェー
スはアクティブになり、フレームが有効になるとき、つ
まり完全に満たされるまたは書込まれてしまったときに
ＦＸＦＡからデータを送信する。
２４はフレーム制御フィールド、ＡＣＫ、およびＮＡＫ
のための別の経路である。ＣＭＤ ＲＥＧ２６２４の出
力上にはその内容ごとにデータのフローを制御するフレ
ーム制御フィールドデコード（図示せず）がある。ＣＭ
Ｄ ＲＥＧはＬＰＦＣ２１３２からデータを受信するＦ
ＸＦＡ位置で使用されるだけである。フレーム送出制御
論理２６２６はＦＸＦＡからのデータの送信を制御する
ために使用される。ライン２６２８、２６２９、２６３
０および２６３１として示されるこのインタフェース
は、ＦＸＦＡがデータをＬＰＦＣ２１３２またはＭバス
に書込む際に使用される。ＦＸＦＡの送出インタフェー
スはアクティブになり、フレームが有効になるとき、つ
まり完全に満たされるまたは書込まれてしまったときに
ＦＸＦＡからデータを送信する。
【０２０５】ＦＸＦＡは休止信号２６２８がＬＰＦＣ２
１３２またはＭバスによって活性化されたときに出てい
くデータを抑圧し、ＦＸＦＡはＬＰＦＣ２１３２から送
信致命的ＮＡＫ信号２６２９を受信するか、または内部
エラーがＤＭ１１０上で検出される。２つの主な信号は
ＦＸＦＡからのデータ転送を制御する。アウトデータ転
送ライン２６３０はフレームの全転送の間アクティブの
ままであるが、データが有効であるサイクルを示すアウ
トデータ有効信号２６３１は１つのフレーム転送中に何
度もアクティブおよびイナクティブになる。アウトデー
タ有効信号がイナクティブの場合、ＦＸＦＡから出てく
るデータを抑圧する（転送の順方向）。
１３２またはＭバスによって活性化されたときに出てい
くデータを抑圧し、ＦＸＦＡはＬＰＦＣ２１３２から送
信致命的ＮＡＫ信号２６２９を受信するか、または内部
エラーがＤＭ１１０上で検出される。２つの主な信号は
ＦＸＦＡからのデータ転送を制御する。アウトデータ転
送ライン２６３０はフレームの全転送の間アクティブの
ままであるが、データが有効であるサイクルを示すアウ
トデータ有効信号２６３１は１つのフレーム転送中に何
度もアクティブおよびイナクティブになる。アウトデー
タ有効信号がイナクティブの場合、ＦＸＦＡから出てく
るデータを抑圧する（転送の順方向）。
【０２０６】フレーム送出制御論理２６２６への他の信
号入力は、フレーム受信制御論理２６３４から受信され
たフレーム有効制御信号２６３２、およびＡＣＫ／ＮＡ
Ｋ受信論理２６１８から受信された再送信フレーム信号
２６３６である。ＦＸＦＡのフレーム受信制御論理２６
３４はＦＸＦＡへのデータの受信を制御するために使用
される。フレーム受信制御論理２６３４はＦＸＦＡがＬ
ＰＦＣ２１３２またはＭバスのいずれかによって書込ま
れる場合に使用される。ＦＸＦＡによるデータの受信は
受動である。つまり、ＦＸＦＡはそれを駆動する論理か
らのリクエストに応じてデータを受領する。このインタ
フェースは制御信号２６３８、２６３９および２６４０
の組を有する。ＦＸＦＡはフレーム有効制御信号２６３
８をイナクティブに駆動することによってこれ以上のフ
レームが有効ではないことを示すことによって、入って
くるデータを抑圧することが可能である。この信号はイ
ンデータ転送２６３９およびインデータ有効制御２６４
０信号がどちらもアクティブである最初のサイクルでイ
ナクティブになり、満たされているフレームは有効な最
後のフレームである。この信号はＬＰＦＣ ＡＣＫが満
たされる別のフレームを自由にするまでイナクティブの
ままである。
号入力は、フレーム受信制御論理２６３４から受信され
たフレーム有効制御信号２６３２、およびＡＣＫ／ＮＡ
Ｋ受信論理２６１８から受信された再送信フレーム信号
２６３６である。ＦＸＦＡのフレーム受信制御論理２６
３４はＦＸＦＡへのデータの受信を制御するために使用
される。フレーム受信制御論理２６３４はＦＸＦＡがＬ
ＰＦＣ２１３２またはＭバスのいずれかによって書込ま
れる場合に使用される。ＦＸＦＡによるデータの受信は
受動である。つまり、ＦＸＦＡはそれを駆動する論理か
らのリクエストに応じてデータを受領する。このインタ
フェースは制御信号２６３８、２６３９および２６４０
の組を有する。ＦＸＦＡはフレーム有効制御信号２６３
８をイナクティブに駆動することによってこれ以上のフ
レームが有効ではないことを示すことによって、入って
くるデータを抑圧することが可能である。この信号はイ
ンデータ転送２６３９およびインデータ有効制御２６４
０信号がどちらもアクティブである最初のサイクルでイ
ナクティブになり、満たされているフレームは有効な最
後のフレームである。この信号はＬＰＦＣ ＡＣＫが満
たされる別のフレームを自由にするまでイナクティブの
ままである。
【０２０７】ＦＸＦＡへのデータ転送を制御する２つの
主な信号はインデータ転送信号２６３９およびインデー
タ有効信号２６４０である。インデータ転送信号２６３
９はフレームの全転送の間アクティブのままであり、一
方インデータ有効信号２６４０はデータが有効であるサ
イクルを示し、１つのフレーム転送中に何度もアクティ
ブまたはイナクティブになる。インデータ有効信号２６
４０は、イナクティブの場合、ＦＸＦＡへ入ってくるデ
ータを抑圧する（転送の順方向）。ＡＣＫ／ＮＡＫ受信
論理２６１８はＤＭ１１０およびＨＩＡ５２の双方上で
ＲＥＣ ＦＸＦＡ上でのみ使用される。この論理は送ら
れたフレームに対するすべてのＡＣＫおよびＮＡＫをラ
イン２６４２を介して受信し、受信されたフレームに対
するすべてのＡＣＫおよびＮＡＫを発生する。送られた
フレームに対するＡＣＫおよびＮＡＫはそれが受信した
フレームに対する光ファイバインタフェースの他方の端
部でのＦＸＦＡからの応答である。光ファイバインタフ
ェースを横断して送られたすべてのフレームに対して、
引換えにＡＣＫまたはＮＡＫが予想される。ＡＣＫは将
来の使用のためにＳＥＮＤ ＦＸＦＡのフレームを開放
し、ＮＡＫは特定されたフレームおよびすべての後続の
フレームが再び送られることを要求する。受信されたフ
レームに対するＡＣＫおよびＮＡＫは、光ファイバイン
タフェースからはなれてＦＸＦＡへ来るフレームに対す
るＡＣＫおよびＮＡＫデータである。これらはフレーム
がＲＥＣ ＦＸＦＡに来たときに発生され、ＳＥＮＤ
ＦＸＦＡに送られる。ＳＥＮＤ ＦＸＦＡはその後この
ＡＣＫ／ＮＡＫデータを光ファイバインタフェースの他
方の端部に送り、その転送が成功であったか失敗であっ
たかを示す。
主な信号はインデータ転送信号２６３９およびインデー
タ有効信号２６４０である。インデータ転送信号２６３
９はフレームの全転送の間アクティブのままであり、一
方インデータ有効信号２６４０はデータが有効であるサ
イクルを示し、１つのフレーム転送中に何度もアクティ
ブまたはイナクティブになる。インデータ有効信号２６
４０は、イナクティブの場合、ＦＸＦＡへ入ってくるデ
ータを抑圧する（転送の順方向）。ＡＣＫ／ＮＡＫ受信
論理２６１８はＤＭ１１０およびＨＩＡ５２の双方上で
ＲＥＣ ＦＸＦＡ上でのみ使用される。この論理は送ら
れたフレームに対するすべてのＡＣＫおよびＮＡＫをラ
イン２６４２を介して受信し、受信されたフレームに対
するすべてのＡＣＫおよびＮＡＫを発生する。送られた
フレームに対するＡＣＫおよびＮＡＫはそれが受信した
フレームに対する光ファイバインタフェースの他方の端
部でのＦＸＦＡからの応答である。光ファイバインタフ
ェースを横断して送られたすべてのフレームに対して、
引換えにＡＣＫまたはＮＡＫが予想される。ＡＣＫは将
来の使用のためにＳＥＮＤ ＦＸＦＡのフレームを開放
し、ＮＡＫは特定されたフレームおよびすべての後続の
フレームが再び送られることを要求する。受信されたフ
レームに対するＡＣＫおよびＮＡＫは、光ファイバイン
タフェースからはなれてＦＸＦＡへ来るフレームに対す
るＡＣＫおよびＮＡＫデータである。これらはフレーム
がＲＥＣ ＦＸＦＡに来たときに発生され、ＳＥＮＤ
ＦＸＦＡに送られる。ＳＥＮＤ ＦＸＦＡはその後この
ＡＣＫ／ＮＡＫデータを光ファイバインタフェースの他
方の端部に送り、その転送が成功であったか失敗であっ
たかを示す。
【０２０８】ＡＣＫ／ＮＡＫ送出論理（ＡＣＫ／ＮＡＫ
ＳＮＤ）２６４４はＡＣＫおよびＮＡＫの送出を制御
する。すべてのＡＣＫおよびＮＡＫはＲＥＣ ＦＸＦＡ
からＳＥＮＤ ＦＸＦＡへ送られ、受信されたフレーム
に対するＡＣＫ／ＮＡＫは次のフレームの区切りで光フ
ァイバリンクを横断して送られる。ＡＣＫ／ＮＡＫフレ
ーム自体はフレーム転送メモリ２６５４のフレームバッ
ファを使用しないことに注意されたい。送られたフレー
ムに対するすべてのＡＣＫはＳＥＮＤ ＦＸＦＡに入
り、フレームトラッキングメモリ２６４６を開放するの
で、ＡＣＫで受信されたシーケンス番号に等しいまたは
それより少ないシーケンス番号を有するフレームトラッ
キングメモリ場所は他のフレームの送信のために使用可
能である。ＮＡＫによりフレームが再び送られ、そのフ
レームに対するフレームトラッキングメモリ２６４６を
開放しない。ＡＣＫおよびＮＡＫは圧縮することができ
る。つまり、ＡＣＫまたはＮＡＫが受信されると、それ
はＡＣＫまたはＮＡＫフレームのシーケンス番号に等し
いまたはそれより小さいシーケンス番号を有するフレー
ムに対するものであると仮定される。ＡＣＫまたはＮＡ
Ｋとともに送られるシーケンス番号は光ファイバインタ
フェースの他方の端部で受信された最後の良好なシーケ
ンス番号である。
ＳＮＤ）２６４４はＡＣＫおよびＮＡＫの送出を制御
する。すべてのＡＣＫおよびＮＡＫはＲＥＣ ＦＸＦＡ
からＳＥＮＤ ＦＸＦＡへ送られ、受信されたフレーム
に対するＡＣＫ／ＮＡＫは次のフレームの区切りで光フ
ァイバリンクを横断して送られる。ＡＣＫ／ＮＡＫフレ
ーム自体はフレーム転送メモリ２６５４のフレームバッ
ファを使用しないことに注意されたい。送られたフレー
ムに対するすべてのＡＣＫはＳＥＮＤ ＦＸＦＡに入
り、フレームトラッキングメモリ２６４６を開放するの
で、ＡＣＫで受信されたシーケンス番号に等しいまたは
それより少ないシーケンス番号を有するフレームトラッ
キングメモリ場所は他のフレームの送信のために使用可
能である。ＮＡＫによりフレームが再び送られ、そのフ
レームに対するフレームトラッキングメモリ２６４６を
開放しない。ＡＣＫおよびＮＡＫは圧縮することができ
る。つまり、ＡＣＫまたはＮＡＫが受信されると、それ
はＡＣＫまたはＮＡＫフレームのシーケンス番号に等し
いまたはそれより小さいシーケンス番号を有するフレー
ムに対するものであると仮定される。ＡＣＫまたはＮＡ
Ｋとともに送られるシーケンス番号は光ファイバインタ
フェースの他方の端部で受信された最後の良好なシーケ
ンス番号である。
【０２０９】フレーム転送メモリ２６５４はＬＰＦＣ２
１３２への送信またはそれからの受信のために最大１２
７の３４ビットワードをバッファするために使用され
る。各ワードは３２ビットのデータおよび２ビットのパ
リティからなる。ＦＸＦＡをホストするＤＭ１１０また
はＨＩＡ２１４はフレーム長を見失わないようにし、少
なくとも１つのサイクルの間インデータ転送またはイン
データ有効信号を降下させなければならなくなる前に１
２６の３２ビットワードを送る。ＳＥＮＤ ＦＸＦＡは
チェックサムを１２７番目のフレーム場所に挿入する。
ＲＥＣ ＦＸＦＡはＬＰＦＣから受信されたデータおよ
びチェックサムを網羅する新しいチェックサムを発生
し、この値を１２８番目のフレーム場所に書込む。この
フレームが読出されたとき、ＲＥＣ ＦＸＦＡは双方の
チェックサムを取除く。
１３２への送信またはそれからの受信のために最大１２
７の３４ビットワードをバッファするために使用され
る。各ワードは３２ビットのデータおよび２ビットのパ
リティからなる。ＦＸＦＡをホストするＤＭ１１０また
はＨＩＡ２１４はフレーム長を見失わないようにし、少
なくとも１つのサイクルの間インデータ転送またはイン
データ有効信号を降下させなければならなくなる前に１
２６の３２ビットワードを送る。ＳＥＮＤ ＦＸＦＡは
チェックサムを１２７番目のフレーム場所に挿入する。
ＲＥＣ ＦＸＦＡはＬＰＦＣから受信されたデータおよ
びチェックサムを網羅する新しいチェックサムを発生
し、この値を１２８番目のフレーム場所に書込む。この
フレームが読出されたとき、ＲＥＣ ＦＸＦＡは双方の
チェックサムを取除く。
【０２１０】フレームはＦＸＦＡをホストするＤＭ１１
０またはＨＩＡ２１４によって書込まれ、多数フレーム
ビジーカウンタ（図示せず）はフレームが書込まれると
インクリメントする。フレームが一杯であるかまたは書
込まれてしまった場合には、そのフレームに対する有効
フラグがセットされる。有効フラグがセットされると、
そのフレームはＬＰＦＣへ送られる用意ができているこ
とを意味する。フレームがＬＰＦＣに送られてしまった
後、送信フラグがセットされ、有効フラグはクリアされ
る。送信フラグはフレームが光ファイバインタフェース
の他方の端部によってうまく応答された場合にクリアさ
れる。これらのフラグの双方がクリアされるまでフレー
ムは別の転送のために使用することができない。ＳＥＮ
Ｄ ＦＸＦＡが受信したＮＡＫのためにフレームを再送
信しなければならない場合には、有効フラグが再びセッ
トされ、送信フラグはクリアされる。
０またはＨＩＡ２１４によって書込まれ、多数フレーム
ビジーカウンタ（図示せず）はフレームが書込まれると
インクリメントする。フレームが一杯であるかまたは書
込まれてしまった場合には、そのフレームに対する有効
フラグがセットされる。有効フラグがセットされると、
そのフレームはＬＰＦＣへ送られる用意ができているこ
とを意味する。フレームがＬＰＦＣに送られてしまった
後、送信フラグがセットされ、有効フラグはクリアされ
る。送信フラグはフレームが光ファイバインタフェース
の他方の端部によってうまく応答された場合にクリアさ
れる。これらのフラグの双方がクリアされるまでフレー
ムは別の転送のために使用することができない。ＳＥＮ
Ｄ ＦＸＦＡが受信したＮＡＫのためにフレームを再送
信しなければならない場合には、有効フラグが再びセッ
トされ、送信フラグはクリアされる。
【０２１１】すべての有効なフレームバッファ場所が塞
がっている場合には、フレーム使用可能信号（図示せ
ず）はイナクティブになり、ＦＸＦＡをホストしている
ＤＭ１１０またはＨＩＡ２１４は一旦最後のフレームが
満たされると転送を中止することを強制される。これは
ＤＭまたはＨＩＡがフレームの長さを見失わないように
していることを想定し、フレーム境界で、またはこの転
送が完了したときに、送信はフレーム使用可能信号が再
びアクティブになるまで中止される。ＦＸＦＡに入るイ
ンデータ転送およびインデータ有効信号はフレーム間の
最少１サイクルの間イナクティブになり、フレーム使用
可能信号が再び活性化された後１サイクルまで再びアク
ティブにならない。
がっている場合には、フレーム使用可能信号（図示せ
ず）はイナクティブになり、ＦＸＦＡをホストしている
ＤＭ１１０またはＨＩＡ２１４は一旦最後のフレームが
満たされると転送を中止することを強制される。これは
ＤＭまたはＨＩＡがフレームの長さを見失わないように
していることを想定し、フレーム境界で、またはこの転
送が完了したときに、送信はフレーム使用可能信号が再
びアクティブになるまで中止される。ＦＸＦＡに入るイ
ンデータ転送およびインデータ有効信号はフレーム間の
最少１サイクルの間イナクティブになり、フレーム使用
可能信号が再び活性化された後１サイクルまで再びアク
ティブにならない。
【０２１２】フレームトラッキングメモリ２６４６はＦ
ＸＦＡ上で２つの機能を果たす。まず、フレームトラッ
キングメモリ２６４６は送信されたすべてのフレームに
先立って第１のワードとしてＬＰＦＣ２１３２に送出さ
れたフレーム制御ワードを登録する。第２に、フレーム
トラッキングメモリ２６４６はフレームが再送信を必要
とする場合に備えてフレーム制御ワードをストアする。
フレームトラッキングメモリ２６４６はフレーム受信制
御論理２６３４によって書込まれ、フレーム送信制御論
理２６２６によって読出される２０ビットワードの１６
の深さのスタックである。フレームの再送信時に、フレ
ーム送出制御論理２６２６はＮＡＫが受信されたとき適
切なフレームおよび関連のフレームトラッキングメモリ
アドレスを選択する。送信および再送信はＳＥＮＤ Ｆ
ＸＦＡによってのみ行なわれる。
ＸＦＡ上で２つの機能を果たす。まず、フレームトラッ
キングメモリ２６４６は送信されたすべてのフレームに
先立って第１のワードとしてＬＰＦＣ２１３２に送出さ
れたフレーム制御ワードを登録する。第２に、フレーム
トラッキングメモリ２６４６はフレームが再送信を必要
とする場合に備えてフレーム制御ワードをストアする。
フレームトラッキングメモリ２６４６はフレーム受信制
御論理２６３４によって書込まれ、フレーム送信制御論
理２６２６によって読出される２０ビットワードの１６
の深さのスタックである。フレームの再送信時に、フレ
ーム送出制御論理２６２６はＮＡＫが受信されたとき適
切なフレームおよび関連のフレームトラッキングメモリ
アドレスを選択する。送信および再送信はＳＥＮＤ Ｆ
ＸＦＡによってのみ行なわれる。
【０２１３】チェックサム（ＣＨＫ ＳＵＭ）論理２６
４８は２つの部分、つまり入力チェックサム記憶および
出力チェックサム比較を有する。フレームバッファはロ
ードされているので、実行のチェックサムが保持され、
送信の終わりに、総チェックサムは新しいフレームバッ
ファの最後のアドレスプラス１にストアされる。フレー
ムがＦＸＦＡから読出されると、データおよびフレーム
に書込まれたチェックサムをカバーする新しいチェック
サムが発生される。この読出されたチェックサムに何ら
かのデータビットがセットされるか、または双方のパリ
ティビットがセットされているわけではなければ、内部
エラーが発生し、ＦＸＦＡとＬＰＦＣまたはＭバスとの
間の通信経路はダウンされる。
４８は２つの部分、つまり入力チェックサム記憶および
出力チェックサム比較を有する。フレームバッファはロ
ードされているので、実行のチェックサムが保持され、
送信の終わりに、総チェックサムは新しいフレームバッ
ファの最後のアドレスプラス１にストアされる。フレー
ムがＦＸＦＡから読出されると、データおよびフレーム
に書込まれたチェックサムをカバーする新しいチェック
サムが発生される。この読出されたチェックサムに何ら
かのデータビットがセットされるか、または双方のパリ
ティビットがセットされているわけではなければ、内部
エラーが発生し、ＦＸＦＡとＬＰＦＣまたはＭバスとの
間の通信経路はダウンされる。
【０２１４】データはＦＸＦＡからＭＵＸ２６４９、出
力レジスタ（ＯＵＴ ＲＥＧ）２６５０を介してライン
２６５２へと出力される。フレーム転送メモリ２６５
４、読出レジスタ（ＲＤ ＲＥＧ）２６５６、および書
込レジスタ（ＷＲ ＲＥＧ）２６５８はフレームバッフ
ァデータ経路として使用される。メインプロセッサと周
辺プロセッサとの間の信頼できかつ効率的な通信のため
のシステムが定義された。この専用二地点間光ファイバ
インタフェースは以前のＩ／Ｏチャネルアーキテクチャ
より改良された性能および優れたフォールト検出能力を
与える。好ましい実施例はＦＤＤＩ標準に基づく光ファ
イバリンクを使用するが、その標準の完全な使いにくい
実現化例は使用せず、高容量トランザクション処理コン
ピュータシステムに対するシステム障害を緩和するのに
必要な速度を提供する。
力レジスタ（ＯＵＴ ＲＥＧ）２６５０を介してライン
２６５２へと出力される。フレーム転送メモリ２６５
４、読出レジスタ（ＲＤ ＲＥＧ）２６５６、および書
込レジスタ（ＷＲ ＲＥＧ）２６５８はフレームバッフ
ァデータ経路として使用される。メインプロセッサと周
辺プロセッサとの間の信頼できかつ効率的な通信のため
のシステムが定義された。この専用二地点間光ファイバ
インタフェースは以前のＩ／Ｏチャネルアーキテクチャ
より改良された性能および優れたフォールト検出能力を
与える。好ましい実施例はＦＤＤＩ標準に基づく光ファ
イバリンクを使用するが、その標準の完全な使いにくい
実現化例は使用せず、高容量トランザクション処理コン
ピュータシステムに対するシステム障害を緩和するのに
必要な速度を提供する。
【０２１５】ＤＭ１１０およびＨＩＡ２１４と組合せた
光ファイバリンク１１２の機能的な特性の詳細について
は、「専用二地点間光ファイバインタフェース（Dedica
tedPoint to Point Fiber Optic Interface）」と題さ
れた、上述の同時係属中の特許出願において見出され
る。 ｃ．マイクロシーケンスバスコントローラシステム カスタムマイクロプロセッサベースのシステムはスピー
ド要件を満たすことが要求され、開発コストを最少限に
するために単純な論理を含まなければならない。圧縮命
令セットコンピュータ（ＲＩＳＣ）はこれらの要件を満
たす。ＲＩＳＣプロセッサは命令デコードおよび実行時
間を最少限にするために小さなセットの非常に基本的な
命令を実現する。ＲＩＳＣプロセッサは僅か１つまたは
２つのオペランドしか支持しない固定長命令に基づいて
動作する。命令セットの単純さのために、ＲＩＳＣプロ
セッサの論理設計はマイクロプログラムではなくハード
ワイヤされている。したがって、プロセッサの全体の速
度は改良される。
光ファイバリンク１１２の機能的な特性の詳細について
は、「専用二地点間光ファイバインタフェース（Dedica
tedPoint to Point Fiber Optic Interface）」と題さ
れた、上述の同時係属中の特許出願において見出され
る。 ｃ．マイクロシーケンスバスコントローラシステム カスタムマイクロプロセッサベースのシステムはスピー
ド要件を満たすことが要求され、開発コストを最少限に
するために単純な論理を含まなければならない。圧縮命
令セットコンピュータ（ＲＩＳＣ）はこれらの要件を満
たす。ＲＩＳＣプロセッサは命令デコードおよび実行時
間を最少限にするために小さなセットの非常に基本的な
命令を実現する。ＲＩＳＣプロセッサは僅か１つまたは
２つのオペランドしか支持しない固定長命令に基づいて
動作する。命令セットの単純さのために、ＲＩＳＣプロ
セッサの論理設計はマイクロプログラムではなくハード
ワイヤされている。したがって、プロセッサの全体の速
度は改良される。
【０２１６】マイクロシーケンサバスコントローラシス
テムはより大きなコンピュータシステム内の回路カード
上の多重ゲートアレイの柔軟性のあるマイクロプロセッ
サベースの制御の能力を与える。上述の好ましい実施例
において、これはアウトボードキャッシュＸＰＣ１０２
の一部である。しかしながら、これは多重ゲートアレイ
のマイクロプロセッサ制御が必要とされる他のコンピュ
ータシステムでも使用され得る。これは１つの回路カー
ド上で機能特異的なＶＬＳＩゲートアレイを制御する問
題に対する柔軟性のある解決策である。なぜなら、マイ
クロシーケンサバスコントローラシステムハードウェア
における他のいかなる変化も伴わずに、１つ以上のゲー
トアレイを変化させることができるからである。ゲート
アレイが変えられると、マイクロプロセッサが実行する
プログラムに対する対応の変更も容易に行なわれ得る。
テムはより大きなコンピュータシステム内の回路カード
上の多重ゲートアレイの柔軟性のあるマイクロプロセッ
サベースの制御の能力を与える。上述の好ましい実施例
において、これはアウトボードキャッシュＸＰＣ１０２
の一部である。しかしながら、これは多重ゲートアレイ
のマイクロプロセッサ制御が必要とされる他のコンピュ
ータシステムでも使用され得る。これは１つの回路カー
ド上で機能特異的なＶＬＳＩゲートアレイを制御する問
題に対する柔軟性のある解決策である。なぜなら、マイ
クロシーケンサバスコントローラシステムハードウェア
における他のいかなる変化も伴わずに、１つ以上のゲー
トアレイを変化させることができるからである。ゲート
アレイが変えられると、マイクロプロセッサが実行する
プログラムに対する対応の変更も容易に行なわれ得る。
【０２１７】図５０はマイクロシーケンサバスコントロ
ーラシステムのブロック図である。マイクロシーケンサ
バスコントローラシステム３２００は、マイクロバス３
２１８と呼ばれる双方向性内部通信バスに接続された最
大８つのステーション３２０２、３２０４、３２０６、
３２０８、３２１０、３２１２、３２１４、３２１６を
含む。この実施例に対して、ステーションは特定の機能
を実行するＣＭＯＳ４４８技術を使って製造されたＶＬ
ＳＩ部品上のゲートアレイで実現される論理の集合であ
る。他の実現化例または技術が使用され得ることが理解
される。ステーションはマイクロバス３２１８に結合さ
れ、別のバス、Ｉ／Ｏメカニズム、またはマイクロシー
ケンサバスコントローラシステムの外部のサブシステム
とインタフェースすることができる。つまり、ステーシ
ョンはアウトボードファイルキャッシュＸＰＣ１０２の
他のハードウェアコンポーネントからデータを読出す、
またはそれにデータを書込むことができる。好ましい実
施例において、ＸＰＣのステーションを表わす１０の異
なったゲートアレイ設計がある。しかしながら、要求さ
れた機能のセットを支持するいかなるカスタム設計のゲ
ートアレイでもステーションの役割を実行することがで
き、マイクロバス３２１８に接続され得る。
ーラシステムのブロック図である。マイクロシーケンサ
バスコントローラシステム３２００は、マイクロバス３
２１８と呼ばれる双方向性内部通信バスに接続された最
大８つのステーション３２０２、３２０４、３２０６、
３２０８、３２１０、３２１２、３２１４、３２１６を
含む。この実施例に対して、ステーションは特定の機能
を実行するＣＭＯＳ４４８技術を使って製造されたＶＬ
ＳＩ部品上のゲートアレイで実現される論理の集合であ
る。他の実現化例または技術が使用され得ることが理解
される。ステーションはマイクロバス３２１８に結合さ
れ、別のバス、Ｉ／Ｏメカニズム、またはマイクロシー
ケンサバスコントローラシステムの外部のサブシステム
とインタフェースすることができる。つまり、ステーシ
ョンはアウトボードファイルキャッシュＸＰＣ１０２の
他のハードウェアコンポーネントからデータを読出す、
またはそれにデータを書込むことができる。好ましい実
施例において、ＸＰＣのステーションを表わす１０の異
なったゲートアレイ設計がある。しかしながら、要求さ
れた機能のセットを支持するいかなるカスタム設計のゲ
ートアレイでもステーションの役割を実行することがで
き、マイクロバス３２１８に接続され得る。
【０２１８】マイクロシーケンサバスコントローラ（ｕ
ＳＢＣ）０ ３２２０およびｕＳＢＣ１ ３２２２は、
マイクロバス３２１８を経てステーションの動作を制御
する専用ＲＩＳＣマイクロプロセッサである。ｕＳＢＣ
は制御ストア３２２４、高速スタティックランダムアク
セスメモリ（ＳＲＡＭ）にストアされた情報ストリーム
を実行する。この情報ストリームはシステム初期設定時
に制御ストア３２２４に書込まれる。命令ストリームは
ライン３２２６を介して制御ストア３２２４からｕＳＢ
Ｃ０ ３２２０によってフェッチされる。同じ命令スト
リームはライン３２２８を介して制御ストア３２２４か
らｕＳＢＣ１ ３２２２によってフェッチされる。第１
のマイクロプロセッサ、ｕＳＢＣ０ ３２２０、はマス
タであり、第２のマイクロプロセッサ、ｕＳＢＣ１ ３
２２２、はスレーブである。マスタおよびスレーブは同
時に同じ命令を実行するが、マスタマイクロプロセッサ
のみがデータをマイクロバス３２１８上に書込む。スレ
ーブマイクロプロセッサｕＳＢＣ１ ３２２２によって
実行される動作の結果は、ライン３２３０を介してマス
タマイクロプロセッサｕＳＢＣ０ ３２２０に送られ、
そこでマスタマイクロプロセッサｕＳＢＣ０によって実
行された動作の結果と比較され、プログラム制御の何ら
かの起こり得るエラーまたはロスを検出する。ｕＳＢＣ
は３つの別個の組のライン、つまりアドレスライン３２
３２、３２３４、データライン３２３６、３２３８、お
よび制御ライン３２４０、３２４２を介してマイクロバ
ス３２１８に接続する。
ＳＢＣ）０ ３２２０およびｕＳＢＣ１ ３２２２は、
マイクロバス３２１８を経てステーションの動作を制御
する専用ＲＩＳＣマイクロプロセッサである。ｕＳＢＣ
は制御ストア３２２４、高速スタティックランダムアク
セスメモリ（ＳＲＡＭ）にストアされた情報ストリーム
を実行する。この情報ストリームはシステム初期設定時
に制御ストア３２２４に書込まれる。命令ストリームは
ライン３２２６を介して制御ストア３２２４からｕＳＢ
Ｃ０ ３２２０によってフェッチされる。同じ命令スト
リームはライン３２２８を介して制御ストア３２２４か
らｕＳＢＣ１ ３２２２によってフェッチされる。第１
のマイクロプロセッサ、ｕＳＢＣ０ ３２２０、はマス
タであり、第２のマイクロプロセッサ、ｕＳＢＣ１ ３
２２２、はスレーブである。マスタおよびスレーブは同
時に同じ命令を実行するが、マスタマイクロプロセッサ
のみがデータをマイクロバス３２１８上に書込む。スレ
ーブマイクロプロセッサｕＳＢＣ１ ３２２２によって
実行される動作の結果は、ライン３２３０を介してマス
タマイクロプロセッサｕＳＢＣ０ ３２２０に送られ、
そこでマスタマイクロプロセッサｕＳＢＣ０によって実
行された動作の結果と比較され、プログラム制御の何ら
かの起こり得るエラーまたはロスを検出する。ｕＳＢＣ
は３つの別個の組のライン、つまりアドレスライン３２
３２、３２３４、データライン３２３６、３２３８、お
よび制御ライン３２４０、３２４２を介してマイクロバ
ス３２１８に接続する。
【０２１９】マイクロバス３２１８はステーションとの
通信およびステーション間のデータ転送のためにｕＳＢ
Ｃによって使用される双方向性バスである。これはｕＳ
ＢＣからステーションにあるハードウェアレジスタおよ
びデジグネータへのアクセスを与える。メンテナンスク
ロック制御（ＭＴＣＣ）ゲートアレイ３２４４は、マイ
クロシーケンサバスコントローラシステム３２００のす
べてのコンポーネントのためのフォールト検出、クロッ
ク分配および制御、ならびにシステムリセット／回復な
どのメンテナンス動作を与える。ＭＴＣＣはバスイネー
ブルラインを駆動し、それによりｕＳＢＣ３２２０、３
２２２、およびステーションはマイクロバス３２１８上
にデータを駆動することが可能である。
通信およびステーション間のデータ転送のためにｕＳＢ
Ｃによって使用される双方向性バスである。これはｕＳ
ＢＣからステーションにあるハードウェアレジスタおよ
びデジグネータへのアクセスを与える。メンテナンスク
ロック制御（ＭＴＣＣ）ゲートアレイ３２４４は、マイ
クロシーケンサバスコントローラシステム３２００のす
べてのコンポーネントのためのフォールト検出、クロッ
ク分配および制御、ならびにシステムリセット／回復な
どのメンテナンス動作を与える。ＭＴＣＣはバスイネー
ブルラインを駆動し、それによりｕＳＢＣ３２２０、３
２２２、およびステーションはマイクロバス３２１８上
にデータを駆動することが可能である。
【０２２０】マイクロバス３２１８はｕＳＢＣとステー
ションとの間の通信経路を与える双方向性バスである。
マイクロバスはデータライン３２３２、アドレスライン
３２３６、および様々な制御ライン３２４０からなる。
このバスのアドレス部分は最大８つのステーションをア
ドレス指定することができる。ステーションおよびｕＳ
ＢＣはマイクロバスを横断してそれらの間でデータを送
受信する。マイクロバスは３６ビットデータバス（Ｄ
Ｍ）または３２ビットデータバス（ＨＩＡ）のいずれか
に適合可能である。マイクロバスに対するパリティチェ
ックのモードはデータバスが３６ビットであるか３２ビ
ットであるかに依存して異なる。
ションとの間の通信経路を与える双方向性バスである。
マイクロバスはデータライン３２３２、アドレスライン
３２３６、および様々な制御ライン３２４０からなる。
このバスのアドレス部分は最大８つのステーションをア
ドレス指定することができる。ステーションおよびｕＳ
ＢＣはマイクロバスを横断してそれらの間でデータを送
受信する。マイクロバスは３６ビットデータバス（Ｄ
Ｍ）または３２ビットデータバス（ＨＩＡ）のいずれか
に適合可能である。マイクロバスに対するパリティチェ
ックのモードはデータバスが３６ビットであるか３２ビ
ットであるかに依存して異なる。
【０２２１】マイクロバスタイミングはバス上で送信さ
れるデータが送信器から受信器へ伝搬するのにかかるク
ロックサイクルの点で規定される。この時間は３マシン
クロックサイクルである。ＤＭ１１０上のクロックサイ
クルは２２．５ナノ秒であるので、ＤＭに対する送信時
間は６７．５ナノ秒である。ＨＩＡ２１４上のクロック
サイクルは２５ナノ秒であるので、ＨＩＡに対する送信
時間は７５ナノ秒である。図５１はマイクロバスのデー
タおよびデータパリティ経路を示すブロック図である。
ｕＳＢＣ３２２０、３２２２とステーション３２０２、
３２０４、３２０６、３２０８、３２１０、３２１２、
３２１４、３２１６との間のデータ経路３２４６は３６
ビットからなる。データパリティ経路３２４８は２ビッ
トからなる。データおよびデータパリティはｕＳＢＣか
らステーションへ、またはステーションからｕＳＢＣへ
と送られることが可能である。
れるデータが送信器から受信器へ伝搬するのにかかるク
ロックサイクルの点で規定される。この時間は３マシン
クロックサイクルである。ＤＭ１１０上のクロックサイ
クルは２２．５ナノ秒であるので、ＤＭに対する送信時
間は６７．５ナノ秒である。ＨＩＡ２１４上のクロック
サイクルは２５ナノ秒であるので、ＨＩＡに対する送信
時間は７５ナノ秒である。図５１はマイクロバスのデー
タおよびデータパリティ経路を示すブロック図である。
ｕＳＢＣ３２２０、３２２２とステーション３２０２、
３２０４、３２０６、３２０８、３２１０、３２１２、
３２１４、３２１６との間のデータ経路３２４６は３６
ビットからなる。データパリティ経路３２４８は２ビッ
トからなる。データおよびデータパリティはｕＳＢＣか
らステーションへ、またはステーションからｕＳＢＣへ
と送られることが可能である。
【０２２２】図５２はマイクロシーケンサバスコントロ
ーラシステム３２００がデータムーバ１１０である場合
のマイクロバス３２１８のデータ経路のためのパリティ
ドメインを示す。データ転送目的のためにフルの３６ビ
ットが使用され、データパリティビット０ ３２５０は
データビット０−１７ ３２５２の奇数ビットを表わ
し、データパリティビット１ ３２５４はデータビット
１８−３５ ３２５６の奇数ビットを表わす。もちろ
ん、他の既知のパリティシステムが使用され得ることが
理解される。
ーラシステム３２００がデータムーバ１１０である場合
のマイクロバス３２１８のデータ経路のためのパリティ
ドメインを示す。データ転送目的のためにフルの３６ビ
ットが使用され、データパリティビット０ ３２５０は
データビット０−１７ ３２５２の奇数ビットを表わ
し、データパリティビット１ ３２５４はデータビット
１８−３５ ３２５６の奇数ビットを表わす。もちろ
ん、他の既知のパリティシステムが使用され得ることが
理解される。
【０２２３】図５３はマイクロシーケンサバスコントロ
ーラシステム３２００がホストインタフェースアダプタ
２１４である場合のマイクロバス３２１８のデータ経路
のためのパリティドメインを示す。データ転送目的のた
めに有効な３６ビットのうちの３２ビットだけが使用さ
れ、データパリティビット０ ３２５８は元のデータビ
ット４−１９ ３２６０の奇数パリティを示し、データ
パリティビット１ ３２６２はデータビット２０−３５
３２６４の奇数パリティを表わす。このように、３６
ビット転送は３２ビット表現にマッピングされる。図５
３のビット４はＭＳＢであり、ビット３５はＬＳＢであ
る。
ーラシステム３２００がホストインタフェースアダプタ
２１４である場合のマイクロバス３２１８のデータ経路
のためのパリティドメインを示す。データ転送目的のた
めに有効な３６ビットのうちの３２ビットだけが使用さ
れ、データパリティビット０ ３２５８は元のデータビ
ット４−１９ ３２６０の奇数パリティを示し、データ
パリティビット１ ３２６２はデータビット２０−３５
３２６４の奇数パリティを表わす。このように、３６
ビット転送は３２ビット表現にマッピングされる。図５
３のビット４はＭＳＢであり、ビット３５はＬＳＢであ
る。
【０２２４】図５４はマイクロバスのアドレスおよびア
ドレスパリティ経路を示すブロック図である。各ｕＳＢ
Ｃはマイクロバス３２１８上に１１ビットのアドレス３
２６６を独立して置き、そこからデータを読出すまたは
データを書込むためのステーションおよびレジスタを選
択する。バス駆動のために、各ｕＳＢＣは４つのステー
ションを駆動する。ｕＳＢＣ０ ３２２０はそれぞれ３
２０２、３２０４、３２０６および３２０８と記された
ステーション１、２、３および４のためのアドレスを駆
動し、ｕＳＢＣ１ ３２２２はそれぞれ３２１０、３２
１２、３２１４、３２１６と記されたステーション５、
６、７および８のためのアドレスを駆動する（図５０参
照）。各アドレスに対応するアドレスパリティビット３
２６８もまたマイクロバス上に置かれる。このアドレス
パリティビットはアドレス３２６６の奇数パリティを表
わす。
ドレスパリティ経路を示すブロック図である。各ｕＳＢ
Ｃはマイクロバス３２１８上に１１ビットのアドレス３
２６６を独立して置き、そこからデータを読出すまたは
データを書込むためのステーションおよびレジスタを選
択する。バス駆動のために、各ｕＳＢＣは４つのステー
ションを駆動する。ｕＳＢＣ０ ３２２０はそれぞれ３
２０２、３２０４、３２０６および３２０８と記された
ステーション１、２、３および４のためのアドレスを駆
動し、ｕＳＢＣ１ ３２２２はそれぞれ３２１０、３２
１２、３２１４、３２１６と記されたステーション５、
６、７および８のためのアドレスを駆動する（図５０参
照）。各アドレスに対応するアドレスパリティビット３
２６８もまたマイクロバス上に置かれる。このアドレス
パリティビットはアドレス３２６６の奇数パリティを表
わす。
【０２２５】図５５はマイクロバス上のアドレスのため
のパリティドメインがどのように分配されるかを示すブ
ロック図である。ｕＳＢＣ０ ３２２０は示されるよう
に４つのステーションをアドレス指定する。ｕＳＢＣ０
は実際にこの４つのステーションにアドレスを送ってい
るが、ｕＳＢＣ１ ３２２２はｕＳＢＣ０ ３２２０が
出力しているのと同じアドレスを同時に発生する（ｕＳ
ＢＣは同時に同じマイクロコード命令ストリームを実行
することを思い出されたい）。ｕＳＢＣ１ ３２２２は
それぞれ３２０２、３２０４、３２０６、３２０８と記
されたステーション１、２、３および４のためのアドレ
スパリティビット３２６８を計算する。同様に、ｕＳＢ
Ｃ０ ３２２０はそれぞれ３２１０、３２１２、３２１
４および３２１６と記された、ｕＳＢＣ１ ３２２２に
よってアドレス指定されるステーション５、６、７およ
び８のためのアドレスパリティビット３２６８を計算す
る。
のパリティドメインがどのように分配されるかを示すブ
ロック図である。ｕＳＢＣ０ ３２２０は示されるよう
に４つのステーションをアドレス指定する。ｕＳＢＣ０
は実際にこの４つのステーションにアドレスを送ってい
るが、ｕＳＢＣ１ ３２２２はｕＳＢＣ０ ３２２０が
出力しているのと同じアドレスを同時に発生する（ｕＳ
ＢＣは同時に同じマイクロコード命令ストリームを実行
することを思い出されたい）。ｕＳＢＣ１ ３２２２は
それぞれ３２０２、３２０４、３２０６、３２０８と記
されたステーション１、２、３および４のためのアドレ
スパリティビット３２６８を計算する。同様に、ｕＳＢ
Ｃ０ ３２２０はそれぞれ３２１０、３２１２、３２１
４および３２１６と記された、ｕＳＢＣ１ ３２２２に
よってアドレス指定されるステーション５、６、７およ
び８のためのアドレスパリティビット３２６８を計算す
る。
【０２２６】この代替のパリティチェッキングスキーム
は二重マイクロプロセッサ間の特別のレベルのパリティ
チェックを与える。図５６はマイクロシーケンサバスコ
ントローラシステム３２００によって実行される２つの
レベルのアドレスパリティチェックを示すブロック図で
ある。レベル１で、アドレスパリティがｕＳＢＣ０３２
２０内で発生され、アドレスが正しく発生されたかどう
か決定するためにチェックされる。アドレスが正しく発
生されていなければパリティエラーが発生する。これが
発生すると、ｕＳＢＣは所望のステーションへのデータ
の送信をブロックする。レベル２で、受信したアドレス
が正しいかどうかを決定するために受信ステーションで
パリティチェックが行なわれる。このように、レベル１
はアドレス「発生」エラーがあるかどうかをチェックす
る一方で、レベル２はお互いと同期しなくなるｕＳＢＣ
によって生じるアドレス「送信」エラー、または論理エ
ラーをチェックする。
は二重マイクロプロセッサ間の特別のレベルのパリティ
チェックを与える。図５６はマイクロシーケンサバスコ
ントローラシステム３２００によって実行される２つの
レベルのアドレスパリティチェックを示すブロック図で
ある。レベル１で、アドレスパリティがｕＳＢＣ０３２
２０内で発生され、アドレスが正しく発生されたかどう
か決定するためにチェックされる。アドレスが正しく発
生されていなければパリティエラーが発生する。これが
発生すると、ｕＳＢＣは所望のステーションへのデータ
の送信をブロックする。レベル２で、受信したアドレス
が正しいかどうかを決定するために受信ステーションで
パリティチェックが行なわれる。このように、レベル１
はアドレス「発生」エラーがあるかどうかをチェックす
る一方で、レベル２はお互いと同期しなくなるｕＳＢＣ
によって生じるアドレス「送信」エラー、または論理エ
ラーをチェックする。
【０２２７】このレベル２パリティチェックは、ｕＳＢ
Ｃ１ ３２２２がｕＳＢＣ０ ３２２０が発生するのと
同じアドレス３２６６を発生することを要求することに
よって達成される。ｕＳＢＣ１ ３２２２はそのアドレ
スからアドレスパリティ３２６８を発生し、それをｕＳ
ＢＣ０ ３２２０がアドレス指定したステーションに送
る。次に、このステーションはそれがｕＳＢＣ０ ３２
２０から受信したアドレス３２６６をｕＳＢＣ１ ３２
２２から受信したアドレスパリティビット３２６８と比
較することによって、アドレスパリティエラーが発生し
たかどうかを決定する。このパリティ分配スキームはア
ドレス送信エラーを検出するための特別のレベルのセキ
ュリティを与える。
Ｃ１ ３２２２がｕＳＢＣ０ ３２２０が発生するのと
同じアドレス３２６６を発生することを要求することに
よって達成される。ｕＳＢＣ１ ３２２２はそのアドレ
スからアドレスパリティ３２６８を発生し、それをｕＳ
ＢＣ０ ３２２０がアドレス指定したステーションに送
る。次に、このステーションはそれがｕＳＢＣ０ ３２
２０から受信したアドレス３２６６をｕＳＢＣ１ ３２
２２から受信したアドレスパリティビット３２６８と比
較することによって、アドレスパリティエラーが発生し
たかどうかを決定する。このパリティ分配スキームはア
ドレス送信エラーを検出するための特別のレベルのセキ
ュリティを与える。
【０２２８】図５７はマイクロバス３２１８のためのア
ドレスのフォーマットを示す。ビット０−２にストアさ
れたステーションセレクタフィールド３２７０は８つの
ステーションのうちの１つをアドレス指定するために使
用される。ビット３にストアされた基底付きアドレッシ
ングビットフィールド３２７２は、２つの可能な動作モ
ード、クリアの場合の直接アドレッシング、またはセッ
トの場合の基底付きアドレッシングの１つを選択するた
めに使用される。直接アドレッシングは特定のアドレッ
シング構造を有さない、ステーション上のレジスタおよ
びデジグネータをアドレス指定するために使用される。
直接アドレッシングはステーションが直接および基底付
きアドレッシングモードの双方を与えるように設計され
ていれば最大１２８のレジスタおよび／またはデジグネ
ータを許容する。ステーションが基底付きアドレッシン
グモードを有していなければ、最大３２５６のレジスタ
および／またはデジグネータがアドレス指定され得る。
基底付きアドレッシングはレジスタスタックを参照する
ために使用され、最大１２８のレジスタ深さまでのバッ
ファのアドレッシングを可能にする。マイクロバス３２
１８は３２ビット幅か３６ビット幅のいずれかであるの
で、１つのステーション上で考えられるアドレス指定可
能なレジスタの数は２* Ｎもの数になり、Ｎは適用され
得る３２か３６のいずれかである。ビット４−１０にス
トアされたレジスタバッファインデックスフィールド３
２７４は、選択されたステーション内のどのレジスタま
たはデジグネータを参照すべきかを示す。
ドレスのフォーマットを示す。ビット０−２にストアさ
れたステーションセレクタフィールド３２７０は８つの
ステーションのうちの１つをアドレス指定するために使
用される。ビット３にストアされた基底付きアドレッシ
ングビットフィールド３２７２は、２つの可能な動作モ
ード、クリアの場合の直接アドレッシング、またはセッ
トの場合の基底付きアドレッシングの１つを選択するた
めに使用される。直接アドレッシングは特定のアドレッ
シング構造を有さない、ステーション上のレジスタおよ
びデジグネータをアドレス指定するために使用される。
直接アドレッシングはステーションが直接および基底付
きアドレッシングモードの双方を与えるように設計され
ていれば最大１２８のレジスタおよび／またはデジグネ
ータを許容する。ステーションが基底付きアドレッシン
グモードを有していなければ、最大３２５６のレジスタ
および／またはデジグネータがアドレス指定され得る。
基底付きアドレッシングはレジスタスタックを参照する
ために使用され、最大１２８のレジスタ深さまでのバッ
ファのアドレッシングを可能にする。マイクロバス３２
１８は３２ビット幅か３６ビット幅のいずれかであるの
で、１つのステーション上で考えられるアドレス指定可
能なレジスタの数は２* Ｎもの数になり、Ｎは適用され
得る３２か３６のいずれかである。ビット４−１０にス
トアされたレジスタバッファインデックスフィールド３
２７４は、選択されたステーション内のどのレジスタま
たはデジグネータを参照すべきかを示す。
【０２２９】ソース、バスビジー、データ指定、ラッチ
セット、外部条件に対するラッチクリア分岐、ロックバ
スとして示される信号、ならびに継続、外部分岐条件、
ステーションアボートおよびステーションエラーなどの
ステーションから派生する信号を含む信号転送および使
用のこの特定の構成は、すべて上述の「マイクロシーケ
ンサバスコントローラシステム（Microsequencer Bus C
ontroller System）」と題された、同時係属中の米国特
許出願において詳細に規定される。図５０を再び参照し
て、制御ストア３２２４はｕＳＢＣ０ ３２２０および
ｕＳＢＣ１ ３２２２によって実行される命令をストア
するために使用される。これらの命令は４４ビット幅で
ある。制御ストア３２２４は、実際にはＲＡＭである
が、リードオンリメモリ（ＲＯＭ）として使用される。
制御ストアは７つのＳＲＡＭチップ（図示せず）からな
る。各ＳＲＡＭは３２* １０２４（Ｋ）８ビットバイト
のデータを保持する。制御ストアにストアされたデータ
の各ユニットは、４４ビットの命令、その命令のための
８ビットのパリティ、および２ビットのアドレスビット
パリティ（偶数のアドレスドライバに対して１ビット、
奇数のアドレスドライバに対して１ビット）からなる。
各々がバイト当り８ビットを保持する７つのＳＲＡＭが
あるので、各記憶装置の一部が７つのＳＲＡＭの各々に
ストアされれば、各記憶装置の記憶のために合計５６ビ
ットが使用可能である。
セット、外部条件に対するラッチクリア分岐、ロックバ
スとして示される信号、ならびに継続、外部分岐条件、
ステーションアボートおよびステーションエラーなどの
ステーションから派生する信号を含む信号転送および使
用のこの特定の構成は、すべて上述の「マイクロシーケ
ンサバスコントローラシステム（Microsequencer Bus C
ontroller System）」と題された、同時係属中の米国特
許出願において詳細に規定される。図５０を再び参照し
て、制御ストア３２２４はｕＳＢＣ０ ３２２０および
ｕＳＢＣ１ ３２２２によって実行される命令をストア
するために使用される。これらの命令は４４ビット幅で
ある。制御ストア３２２４は、実際にはＲＡＭである
が、リードオンリメモリ（ＲＯＭ）として使用される。
制御ストアは７つのＳＲＡＭチップ（図示せず）からな
る。各ＳＲＡＭは３２* １０２４（Ｋ）８ビットバイト
のデータを保持する。制御ストアにストアされたデータ
の各ユニットは、４４ビットの命令、その命令のための
８ビットのパリティ、および２ビットのアドレスビット
パリティ（偶数のアドレスドライバに対して１ビット、
奇数のアドレスドライバに対して１ビット）からなる。
各々がバイト当り８ビットを保持する７つのＳＲＡＭが
あるので、各記憶装置の一部が７つのＳＲＡＭの各々に
ストアされれば、各記憶装置の記憶のために合計５６ビ
ットが使用可能である。
【０２３０】制御ストア３２２４にはメンテナンス経路
（図示せず）を介してサポートコンピュータシステムに
よってシステム初期設定時に命令がロードされる。パリ
ティビットおよびアドレスビットはホスト１０コンピュ
ータシステムによって計算され、ストアされるときに各
命令に付加される。後に、ｕＳＢＣ０ ３２２０および
ｕＳＢＣ１ ３２２２が命令を実行しているとき、各命
令は制御ストアからフェッチされ、パリティ値はそれか
ら計算される。各ｕＳＢＣはそれによって計算されたパ
リティ値を制御ストアにストアされたパリティチェック
に対して比較する。何か矛盾があれば、制御ストアはダ
メにされていると仮定され、ｕＳＢＣで内部チェック状
態が生じる。これはｕＳＢＣ処理にとって致命的なエラ
ーである。このエラーはＭＴＣＣ３２４４に報告され、
処理は停止される。
（図示せず）を介してサポートコンピュータシステムに
よってシステム初期設定時に命令がロードされる。パリ
ティビットおよびアドレスビットはホスト１０コンピュ
ータシステムによって計算され、ストアされるときに各
命令に付加される。後に、ｕＳＢＣ０ ３２２０および
ｕＳＢＣ１ ３２２２が命令を実行しているとき、各命
令は制御ストアからフェッチされ、パリティ値はそれか
ら計算される。各ｕＳＢＣはそれによって計算されたパ
リティ値を制御ストアにストアされたパリティチェック
に対して比較する。何か矛盾があれば、制御ストアはダ
メにされていると仮定され、ｕＳＢＣで内部チェック状
態が生じる。これはｕＳＢＣ処理にとって致命的なエラ
ーである。このエラーはＭＴＣＣ３２４４に報告され、
処理は停止される。
【０２３１】マイクロシーケンサバスコントローラ（ｕ
ＳＢＣ）は命令を実行し、マイクロシーケンサバスコン
トローラシステム３２００（図５０参照）内のデータの
転送をモニタしかつ制御する専用マイクロプロセッサで
ある。すべてのデータ操作が二重のチェックで確実にベ
リファイされるようにシステムには２つのｕＳＢＣがあ
る。一方はマスタ３２２０であり、他方はスレーブ３２
２２であると考えられる。マスタｕＳＢＣ３２２０のみ
がデータをマイクロバス３２１８上に駆動するが、マス
タおよびスレーブｕＳＢＣの双方がアドレス信号３２３
６、３２３８および制御信号３２４０、３２４２を駆動
し、マイクロバス３２１８上のローディングを減らす。
スレーブｕＳＢＣ３２２２は別個のライン３２３０上で
各命令の結果をマスタｕＳＢＣ３２２０に送る。マスタ
ｕＳＢＣはこの値をそれが計算した結果と比較する。も
しこれらの値が異なっていれば、内部チェックエラー状
態が生じる。プログラム制御は失われる。これはＭＴＣ
Ｃ３２４４に報告される致命的なエラーである。そのエ
ラーのためにｕＳＢＣ処理は停止される。
ＳＢＣ）は命令を実行し、マイクロシーケンサバスコン
トローラシステム３２００（図５０参照）内のデータの
転送をモニタしかつ制御する専用マイクロプロセッサで
ある。すべてのデータ操作が二重のチェックで確実にベ
リファイされるようにシステムには２つのｕＳＢＣがあ
る。一方はマスタ３２２０であり、他方はスレーブ３２
２２であると考えられる。マスタｕＳＢＣ３２２０のみ
がデータをマイクロバス３２１８上に駆動するが、マス
タおよびスレーブｕＳＢＣの双方がアドレス信号３２３
６、３２３８および制御信号３２４０、３２４２を駆動
し、マイクロバス３２１８上のローディングを減らす。
スレーブｕＳＢＣ３２２２は別個のライン３２３０上で
各命令の結果をマスタｕＳＢＣ３２２０に送る。マスタ
ｕＳＢＣはこの値をそれが計算した結果と比較する。も
しこれらの値が異なっていれば、内部チェックエラー状
態が生じる。プログラム制御は失われる。これはＭＴＣ
Ｃ３２４４に報告される致命的なエラーである。そのエ
ラーのためにｕＳＢＣ処理は停止される。
【０２３２】ｕＳＢＣ３２２０、３２２２は３つの別々
の組のラインを介してマイクロバス３２１８とインタフ
ェースする。再び図５０を参照して、アドレスライン３
２３６、３２３８は１１ビットを含む。データライン３
２３２、３２３４はマイクロシーケンサバスコントロー
ラ３２００がＤＭ１１０であれば３６ビットプラス２パ
リティビットを含む。データラインはマイクロシーケン
サバスコントローラシステムがＨＩＡ２１４であれば３
２ビットプラス２パリティビットを含む。制御ライン３
２４０、３２４２は１１ビットを含む。ｕＳＢＣは、マ
イクロバスに接続しているが、ステーションであるとは
考えられないことに注意されたい。さらに、スレーブｕ
ＳＢＣの送信器はディスエーブルされており、スレーブ
はマイクロバス３２１８からデータを受信できるだけで
ある。
の組のラインを介してマイクロバス３２１８とインタフ
ェースする。再び図５０を参照して、アドレスライン３
２３６、３２３８は１１ビットを含む。データライン３
２３２、３２３４はマイクロシーケンサバスコントロー
ラ３２００がＤＭ１１０であれば３６ビットプラス２パ
リティビットを含む。データラインはマイクロシーケン
サバスコントローラシステムがＨＩＡ２１４であれば３
２ビットプラス２パリティビットを含む。制御ライン３
２４０、３２４２は１１ビットを含む。ｕＳＢＣは、マ
イクロバスに接続しているが、ステーションであるとは
考えられないことに注意されたい。さらに、スレーブｕ
ＳＢＣの送信器はディスエーブルされており、スレーブ
はマイクロバス３２１８からデータを受信できるだけで
ある。
【０２３３】ｕＳＢＣはまた初期設定およびメンテナン
ス機能のためにＭＴＣＣ３２４４とインタフェースし、
ｕＳＢＣのシーケンシャルエレメントを制御する信号を
受信するために回路をクロックする。図５２はマイクロ
シーケンサバスコントローラの主なコンポーネントのブ
ロック図である。命令デコード論理３４１０は制御スト
ア３２２４から命令をフェッチし、その命令をデコード
してどのコマンドがリクエストされているか、何のオペ
ランドでコマンドが実行されるか、およびステーション
があるかどうか、もしあればどのステーションからオペ
ランドがフェッチされるか、またはどのステーションに
結果が書込まれるかを決定する。演算、論理およびシフ
ト論理３４０２は、オペランドに基づいて演算、論理ま
たはシフト動作を実行することによってリクエストされ
たコマンドを実行する。オペランドは１つ以上の内部レ
ジスタ３４０３またはローカルストアメモリ３４０４か
らフェッチされる。コマンド実行の結果はマイクロバス
３２１８の動作を制御するステーションアクティビティ
論理３４０５に送られ、かつ何らかの内部またはスレー
ブマイクロプロセッサエラーを検出するエラー検出論理
３４０６に送られる。最後に、分岐制御論理３４０７
は、マイクロバス３２１８を介してステーションから受
信した信号、ならびに演算、論理およびシフト３４０２
コマンド実行の結果を調べることによって、命令制御の
フローを決定する。
ス機能のためにＭＴＣＣ３２４４とインタフェースし、
ｕＳＢＣのシーケンシャルエレメントを制御する信号を
受信するために回路をクロックする。図５２はマイクロ
シーケンサバスコントローラの主なコンポーネントのブ
ロック図である。命令デコード論理３４１０は制御スト
ア３２２４から命令をフェッチし、その命令をデコード
してどのコマンドがリクエストされているか、何のオペ
ランドでコマンドが実行されるか、およびステーション
があるかどうか、もしあればどのステーションからオペ
ランドがフェッチされるか、またはどのステーションに
結果が書込まれるかを決定する。演算、論理およびシフ
ト論理３４０２は、オペランドに基づいて演算、論理ま
たはシフト動作を実行することによってリクエストされ
たコマンドを実行する。オペランドは１つ以上の内部レ
ジスタ３４０３またはローカルストアメモリ３４０４か
らフェッチされる。コマンド実行の結果はマイクロバス
３２１８の動作を制御するステーションアクティビティ
論理３４０５に送られ、かつ何らかの内部またはスレー
ブマイクロプロセッサエラーを検出するエラー検出論理
３４０６に送られる。最後に、分岐制御論理３４０７
は、マイクロバス３２１８を介してステーションから受
信した信号、ならびに演算、論理およびシフト３４０２
コマンド実行の結果を調べることによって、命令制御の
フローを決定する。
【０２３４】図６０−図６３はマイクロシーケンサバス
コントローラのアーキテクチャを示す詳細な図である。
制御ストア３２２４はｕＳＢＣによって実行されるべき
命令を保持する。制御ストア３２２４はバス制御論理３
４０８によって制御される双方向性ライン３２２６を経
てｕＳＢＣによってアクセスされる。バスアドレスレジ
スタ３４０７はもし命令があればその命令によって特定
されるデジグネータのアドレスを保持する。プログラム
カウンタ３４０９は制御ストア３２２４からフェッチさ
れるべき命令のアドレスを保持するレジスタである。命
令は制御ストア３２２４の示された位置から検索され、
後続の処理のために命令レジスタ３４１０にストアされ
る。大半の命令に対して、プログラムカウンタ３４０９
はインクリメントされ、実行すべき制御ストアの次の命
令をアドレス指定する。マルチプレクサ（ＭＵＸ）３４
３９はプログラムカウンタ３４０９への入力を制御す
る。入力はプログラムカウンタそれ自体、命令レジスタ
３４１０、および分岐論理３４４０から受領される。そ
こから命令がフェッチされた制御ストアのアドレスは、
ライン３４１２を介してローカルストア書込レジスタ
（ＬＳＷ０）３４１３（図６１参照）のジャンプ履歴論
理３４１１によってセーブされ、後にローカルストア３
４１４に書込まれる。
コントローラのアーキテクチャを示す詳細な図である。
制御ストア３２２４はｕＳＢＣによって実行されるべき
命令を保持する。制御ストア３２２４はバス制御論理３
４０８によって制御される双方向性ライン３２２６を経
てｕＳＢＣによってアクセスされる。バスアドレスレジ
スタ３４０７はもし命令があればその命令によって特定
されるデジグネータのアドレスを保持する。プログラム
カウンタ３４０９は制御ストア３２２４からフェッチさ
れるべき命令のアドレスを保持するレジスタである。命
令は制御ストア３２２４の示された位置から検索され、
後続の処理のために命令レジスタ３４１０にストアされ
る。大半の命令に対して、プログラムカウンタ３４０９
はインクリメントされ、実行すべき制御ストアの次の命
令をアドレス指定する。マルチプレクサ（ＭＵＸ）３４
３９はプログラムカウンタ３４０９への入力を制御す
る。入力はプログラムカウンタそれ自体、命令レジスタ
３４１０、および分岐論理３４４０から受領される。そ
こから命令がフェッチされた制御ストアのアドレスは、
ライン３４１２を介してローカルストア書込レジスタ
（ＬＳＷ０）３４１３（図６１参照）のジャンプ履歴論
理３４１１によってセーブされ、後にローカルストア３
４１４に書込まれる。
【０２３５】ローカルストア３４１４は命令を実行する
際に使用するためにｕＳＢＣの内部にデータをストアす
る。ローカルストア３４１４は１０２４の３６ビットワ
ードを保持する。ローカルストア３４１４は４つの専用
レジスタのうちの１つでデータを読出すまたはデータを
書込むためにアドレスをストアすることによってアクセ
スされる。これらのレジスタはアドレス読出０ ３４１
５、アドレス読出１３４１６、アドレス書込０ ３４１
８、およびアドレス書込１ ３４２０である。ローカル
ストアメモリ場所はｕＳＢＣの汎用レジスタに参照する
よりすばやく演算論理ユニット（ＡＬＵ）、ＭＯＶＥ、
およびＳＨＩＦＴ命令（後述）によってアクセス可能で
ある。これによりｕＳＢＣはローカルストアを何も利用
できない場合より速く命令を処理することができる。ロ
ーカルストア３４１４は４ポートＲＡＭセルとして実現
される。４ポートＲＡＭセルは２つの読出ポートおよび
２つの書込ポートを経るメモリへの同時アクセスの能力
を与える。
際に使用するためにｕＳＢＣの内部にデータをストアす
る。ローカルストア３４１４は１０２４の３６ビットワ
ードを保持する。ローカルストア３４１４は４つの専用
レジスタのうちの１つでデータを読出すまたはデータを
書込むためにアドレスをストアすることによってアクセ
スされる。これらのレジスタはアドレス読出０ ３４１
５、アドレス読出１３４１６、アドレス書込０ ３４１
８、およびアドレス書込１ ３４２０である。ローカル
ストアメモリ場所はｕＳＢＣの汎用レジスタに参照する
よりすばやく演算論理ユニット（ＡＬＵ）、ＭＯＶＥ、
およびＳＨＩＦＴ命令（後述）によってアクセス可能で
ある。これによりｕＳＢＣはローカルストアを何も利用
できない場合より速く命令を処理することができる。ロ
ーカルストア３４１４は４ポートＲＡＭセルとして実現
される。４ポートＲＡＭセルは２つの読出ポートおよび
２つの書込ポートを経るメモリへの同時アクセスの能力
を与える。
【０２３６】図６４はローカルストアメモリロケーショ
ンの割当を示す。好ましい実施例で実現される命令は、
ローカルストア３４１４を使ってアクティビティ制御ブ
ロック（ＡＣＢ）バッファ３４２２、専用変数３４２
４、汎用変数３４２６、および予め規定された定数３４
２８を保持する。ｕＳＢＣハードウェア論理はローカル
ストア３４１４を使用し分岐テーブル３４３０、コール
／リターンスタック３４３２、およびジャンプ履歴テー
ブル３４３４を保持する。これらのデータエントリの各
々のローカルストアアドレスドメイン（全部で０から３
ＦＦ）は図６４において１６進数フォーマットで示され
る。
ンの割当を示す。好ましい実施例で実現される命令は、
ローカルストア３４１４を使ってアクティビティ制御ブ
ロック（ＡＣＢ）バッファ３４２２、専用変数３４２
４、汎用変数３４２６、および予め規定された定数３４
２８を保持する。ｕＳＢＣハードウェア論理はローカル
ストア３４１４を使用し分岐テーブル３４３０、コール
／リターンスタック３４３２、およびジャンプ履歴テー
ブル３４３４を保持する。これらのデータエントリの各
々のローカルストアアドレスドメイン（全部で０から３
ＦＦ）は図６４において１６進数フォーマットで示され
る。
【０２３７】再び図６０を参照して、セーブプログラム
カウンタ３４３６は実行されるべき現在のマイクロコー
ド命令がストアされている制御ストア３２２４のアドレ
スを保持するレジスタである。それには現在のプログラ
ムカウンタ３４０９、現在のセーブプログラムカウンタ
３４３６、またはライン３４４１を介する分岐論理３４
４０の出力からＭＵＸ３４３７によって選択された値が
ロードされる。セーブプログラムカウンタ３４３６はま
たジャンプ履歴論理３４０８によってローカルストア３
４１４にストアされる。ジャンプ履歴テーブル３４３４
はプログラムカウンタ制御の最も最近にトレースされた
６４の変化を保持する。セーブプログラムカウンタ３４
３６の内容もまたライン３４３８を介してＭＵＸ３５０
４に送られる。
カウンタ３４３６は実行されるべき現在のマイクロコー
ド命令がストアされている制御ストア３２２４のアドレ
スを保持するレジスタである。それには現在のプログラ
ムカウンタ３４０９、現在のセーブプログラムカウンタ
３４３６、またはライン３４４１を介する分岐論理３４
４０の出力からＭＵＸ３４３７によって選択された値が
ロードされる。セーブプログラムカウンタ３４３６はま
たジャンプ履歴論理３４０８によってローカルストア３
４１４にストアされる。ジャンプ履歴テーブル３４３４
はプログラムカウンタ制御の最も最近にトレースされた
６４の変化を保持する。セーブプログラムカウンタ３４
３６の内容もまたライン３４３８を介してＭＵＸ３５０
４に送られる。
【０２３８】現在の命令が分岐命令である場合、分岐論
理３４４０（図６２参照）は分岐条件が満たされたかど
うかを決定し、もし満たされていれば、分岐論理３４４
０は分岐されるべき命令のアドレスをライン３４４１を
介してＭＵＸ３４３９に送り、その後プログラムカウン
タ３４０９に記憶される。これによりフェッチされた次
の命令が次の順次命令ではなく分岐アドレスにストアさ
れた命令になる。分岐条件の評価は、もし分岐命令が外
部分岐命令であれば、外部分岐検出論理３４４４を経て
外部分岐条件信号３４４３を読出すことを含む。分岐命
令が内部分岐命令であれば、これは内部分岐検出論理３
４４５から入力を受領することを含む。また分岐命令が
テーブル分岐命令であれば、アキュムレータ３４４２か
ら入力を受領することも含む。
理３４４０（図６２参照）は分岐条件が満たされたかど
うかを決定し、もし満たされていれば、分岐論理３４４
０は分岐されるべき命令のアドレスをライン３４４１を
介してＭＵＸ３４３９に送り、その後プログラムカウン
タ３４０９に記憶される。これによりフェッチされた次
の命令が次の順次命令ではなく分岐アドレスにストアさ
れた命令になる。分岐条件の評価は、もし分岐命令が外
部分岐命令であれば、外部分岐検出論理３４４４を経て
外部分岐条件信号３４４３を読出すことを含む。分岐命
令が内部分岐命令であれば、これは内部分岐検出論理３
４４５から入力を受領することを含む。また分岐命令が
テーブル分岐命令であれば、アキュムレータ３４４２か
ら入力を受領することも含む。
【０２３９】命令レジスタ３４１０にストアされた命令
は２組の論理によって処理される。コマンドデコード論
理３４４６はどんな種類のコマンドが命令によって示さ
れているかを決定し、命令に含まれるデータおよび制御
情報をライン３４５０を介して演算論理ユニット（ＡＬ
Ｕ）３４４８へ、およびライン３４５４を介してステー
ションアクティビティ制御論理３４５２（図６３参照）
に送る。ステーションデコード論理３４５６は必要に応
じてその命令によってどのステーションを参照すべきか
を決定する。ステーションデコード論理３４５６によっ
て得られたステーション識別情報はライン３４５８を介
してＭＵＸ３４６０に送られる。このステーション識別
情報はどの継続信号（１から８）３４６２（図６３に示
される）活性が現在の命令の実行の結果として予想され
るかを選択するために使用される。ステーションデコー
ド論理３４５６はまたステーション識別情報をライン３
４６４を介してステーションアクティビティ制御論理３
４５２へ直接送る。
は２組の論理によって処理される。コマンドデコード論
理３４４６はどんな種類のコマンドが命令によって示さ
れているかを決定し、命令に含まれるデータおよび制御
情報をライン３４５０を介して演算論理ユニット（ＡＬ
Ｕ）３４４８へ、およびライン３４５４を介してステー
ションアクティビティ制御論理３４５２（図６３参照）
に送る。ステーションデコード論理３４５６は必要に応
じてその命令によってどのステーションを参照すべきか
を決定する。ステーションデコード論理３４５６によっ
て得られたステーション識別情報はライン３４５８を介
してＭＵＸ３４６０に送られる。このステーション識別
情報はどの継続信号（１から８）３４６２（図６３に示
される）活性が現在の命令の実行の結果として予想され
るかを選択するために使用される。ステーションデコー
ド論理３４５６はまたステーション識別情報をライン３
４６４を介してステーションアクティビティ制御論理３
４５２へ直接送る。
【０２４０】イミーディエイトムーブデータレジスタ３
４６６（図６０に示される）は、ｕＳＢＣ内部レジス
タ、外部レジスタ、またはローカルストア３４１４に転
送されるべきデータを保持する。イミーディエイトムー
ブデータレジスタ３４６６は命令レジスタ３４１０にス
トアされた命令から得られる。ｕＳＢＣは命令の処理中
に使用される様々な内部レジスタを含む。命令のための
オペランドデータはローカルストア３４１４から読出さ
れ、汎用レジスタＡ（ＲＥＧＡ）３４６８（図６１参
照）にストアされる。オペランドデータを操作するため
のマスク／マージビットパターンは、ローカルストア３
４１４から読出され、マスク／マージレジスタ（ＭＭＲ
Ｇ）３４７０にストアされる。バス受信レジスタ（ＢＵ
ＳＲ）３４７２（図６０参照）は、マイクロバスからラ
イン３４７４を介して受信された外部読出から生じたデ
ータを保持する３６ビットレジスタである。マイクロバ
ス３２１８によって書込まれることが可能なのはｕＳＢ
Ｃレジスタのみである。ｕＳＢＣの外部のステーション
に対するレジスタを読出す動作の実行の間に、結果とし
て生じるデータはＢＵＳＲ３４７２に入れられる。これ
はローカルストア３４１４に移動されてもよいし、また
は命令のためのオペランドとして使用されてもよい。ア
キュムレータ（ＡＣＣ）３４４２（図６０参照）は命令
の実行後ＡＬＵ３４４８の結果を保持する３６ビットレ
ジスタである。ｕＳＢＣからマイクロバス３２１８にデ
ータを出力できるのはレジスタのみである。したがっ
て、外部デジスタまたはデジグネータのすべての書込は
ＡＣＣ３４４２を使用する。
４６６（図６０に示される）は、ｕＳＢＣ内部レジス
タ、外部レジスタ、またはローカルストア３４１４に転
送されるべきデータを保持する。イミーディエイトムー
ブデータレジスタ３４６６は命令レジスタ３４１０にス
トアされた命令から得られる。ｕＳＢＣは命令の処理中
に使用される様々な内部レジスタを含む。命令のための
オペランドデータはローカルストア３４１４から読出さ
れ、汎用レジスタＡ（ＲＥＧＡ）３４６８（図６１参
照）にストアされる。オペランドデータを操作するため
のマスク／マージビットパターンは、ローカルストア３
４１４から読出され、マスク／マージレジスタ（ＭＭＲ
Ｇ）３４７０にストアされる。バス受信レジスタ（ＢＵ
ＳＲ）３４７２（図６０参照）は、マイクロバスからラ
イン３４７４を介して受信された外部読出から生じたデ
ータを保持する３６ビットレジスタである。マイクロバ
ス３２１８によって書込まれることが可能なのはｕＳＢ
Ｃレジスタのみである。ｕＳＢＣの外部のステーション
に対するレジスタを読出す動作の実行の間に、結果とし
て生じるデータはＢＵＳＲ３４７２に入れられる。これ
はローカルストア３４１４に移動されてもよいし、また
は命令のためのオペランドとして使用されてもよい。ア
キュムレータ（ＡＣＣ）３４４２（図６０参照）は命令
の実行後ＡＬＵ３４４８の結果を保持する３６ビットレ
ジスタである。ｕＳＢＣからマイクロバス３２１８にデ
ータを出力できるのはレジスタのみである。したがっ
て、外部デジスタまたはデジグネータのすべての書込は
ＡＣＣ３４４２を使用する。
【０２４１】ｕＳＢＣによって使用される６つの他の専
用レジスタがある。ローカルストアベースレジスタ（Ｌ
ＳＢＲ）３４７６は、ローカルストア３４１４の基底付
きアドレッシングのために使用される６ビットレジスタ
である。もし基底付きアドレッシングが選択されれば、
ｕＳＢＣは１０ビットローカルストアアドレスの６つの
最上位ビットとしてＬＳＢＲ３４７６の内容を使用し、
その命令から４つの最下位ビットを入手する。命令はロ
ーカルストア３４１４内のＡＣＢバッファ３４２２をア
クセスするために基底付きアドレッシングを使用する。
メンテナンスデータアウトレジスタ（ＭＤＯＲ）３４７
８は致命的および非致命的エラーを報告するために使用
される。これはＭＴＣＣ３２４４を経てアウトボードフ
ァイルキャッシュＸＰＣ１０２のメンテナンス処理に接
続される３２ビットダイナミックスキャン／セットレジ
スタである。メンテナンスデータインレジスタ（ＭＤＩ
Ｒ）３４８０は、ＭＴＣＣ３２４４を経るＸＰＣ１０２
のメンテナンス処理の制御下の３２ビットダイナミック
スキャン／セットレジスタである。ＭＤＩＲはメンテナ
ンスによって使用され、メッセージをｕＳＢＣに送る。
用レジスタがある。ローカルストアベースレジスタ（Ｌ
ＳＢＲ）３４７６は、ローカルストア３４１４の基底付
きアドレッシングのために使用される６ビットレジスタ
である。もし基底付きアドレッシングが選択されれば、
ｕＳＢＣは１０ビットローカルストアアドレスの６つの
最上位ビットとしてＬＳＢＲ３４７６の内容を使用し、
その命令から４つの最下位ビットを入手する。命令はロ
ーカルストア３４１４内のＡＣＢバッファ３４２２をア
クセスするために基底付きアドレッシングを使用する。
メンテナンスデータアウトレジスタ（ＭＤＯＲ）３４７
８は致命的および非致命的エラーを報告するために使用
される。これはＭＴＣＣ３２４４を経てアウトボードフ
ァイルキャッシュＸＰＣ１０２のメンテナンス処理に接
続される３２ビットダイナミックスキャン／セットレジ
スタである。メンテナンスデータインレジスタ（ＭＤＩ
Ｒ）３４８０は、ＭＴＣＣ３２４４を経るＸＰＣ１０２
のメンテナンス処理の制御下の３２ビットダイナミック
スキャン／セットレジスタである。ＭＤＩＲはメンテナ
ンスによって使用され、メッセージをｕＳＢＣに送る。
【０２４２】フラグレジスタ（ＦＬＧＲ）３４８２はハ
ードウェアフラグレジスタである。これは個々にテスト
され、セットされ、かつクリアされる１６ビットを含
む。どんな数のフラグでも１つの命令でセット／クリア
され得る。このフラグはまた分岐条件インジケータとし
ても使用される。ソースインデックスレジスタ（ＳＩＸ
Ｒ）３４８４および宛先インデックスレジスタ（ＤＩＸ
Ｒ）３４８６は外部レジスタをインデックスするため
に、かつ内部ループカウンタとして使用される１４ビッ
トレジスタである。ＳＩＸＲ３４８４はローカルストア
３４１４からの読出要求をインデックスするために使用
され、ＤＩＸＲ３４８６はローカルストア３４１４への
書込要求をインデックスするために使用される。これら
のレジスタは多くの命令の実行の一部として自動的にイ
ンクリメントされ得る。このように、これらは有用でか
つ効率的なループカウンタである。
ードウェアフラグレジスタである。これは個々にテスト
され、セットされ、かつクリアされる１６ビットを含
む。どんな数のフラグでも１つの命令でセット／クリア
され得る。このフラグはまた分岐条件インジケータとし
ても使用される。ソースインデックスレジスタ（ＳＩＸ
Ｒ）３４８４および宛先インデックスレジスタ（ＤＩＸ
Ｒ）３４８６は外部レジスタをインデックスするため
に、かつ内部ループカウンタとして使用される１４ビッ
トレジスタである。ＳＩＸＲ３４８４はローカルストア
３４１４からの読出要求をインデックスするために使用
され、ＤＩＸＲ３４８６はローカルストア３４１４への
書込要求をインデックスするために使用される。これら
のレジスタは多くの命令の実行の一部として自動的にイ
ンクリメントされ得る。このように、これらは有用でか
つ効率的なループカウンタである。
【０２４３】ｕＳＢＣは２つの主な論理の処理グループ
を含む。シフト／マスク／マージユニットはすべてのシ
フト動作、ならびにオペランドのマスキングおよび合流
を実行する。シフト論理３４８８は上述のレジスタの１
つの内容を図示されるようにＭＵＸ３４９０およびＭＵ
Ｘ３４９１を経る入力データとして選択する。シフト方
向や長さなどのシフトの制御はコマンドデコード論理３
４４６から得られる。シフト動作の結果はマスク論理３
４９２に送られる。マスク論理３４９２もまたライン３
４９４を介してＭＭＲＧレジスタ３４７０からマスクビ
ットパターンを表わす入力データを得る。マスク論理３
４９２の結果はマージ論理３４９６に送られる。マージ
論理３４９６もまたライン３４９８を介してＲＥＧＡ３
４６８から、またはＭＵＸ３４８９によってマルチプレ
クスされた内部レジスタの１つから、ローカルストア３
４１４のアドレスを表わす入力データを受領する。マー
ジ論理３４９６はライン３４９４を介してＭＭＲＧレジ
スタ３４７０からマージビットパターンを得る。シフト
／マスク／マージ動作の結果はライン３５０２およびＭ
ＵＸ３５０４を経てアキュムレータ３４４２へ送られ
る。
を含む。シフト／マスク／マージユニットはすべてのシ
フト動作、ならびにオペランドのマスキングおよび合流
を実行する。シフト論理３４８８は上述のレジスタの１
つの内容を図示されるようにＭＵＸ３４９０およびＭＵ
Ｘ３４９１を経る入力データとして選択する。シフト方
向や長さなどのシフトの制御はコマンドデコード論理３
４４６から得られる。シフト動作の結果はマスク論理３
４９２に送られる。マスク論理３４９２もまたライン３
４９４を介してＭＭＲＧレジスタ３４７０からマスクビ
ットパターンを表わす入力データを得る。マスク論理３
４９２の結果はマージ論理３４９６に送られる。マージ
論理３４９６もまたライン３４９８を介してＲＥＧＡ３
４６８から、またはＭＵＸ３４８９によってマルチプレ
クスされた内部レジスタの１つから、ローカルストア３
４１４のアドレスを表わす入力データを受領する。マー
ジ論理３４９６はライン３４９４を介してＭＭＲＧレジ
スタ３４７０からマージビットパターンを得る。シフト
／マスク／マージ動作の結果はライン３５０２およびＭ
ＵＸ３５０４を経てアキュムレータ３４４２へ送られ
る。
【０２４４】ＡＬＵ３４４８はすべての演算および論理
動作を実行する。ＡＬＵ３４４８はｕＳＢＣがＸＰＣ１
０２のＤＭ１１０コンポーネントにあるかＨＩＡ２１４
コンポーネントにあるかに依存して、３２ビットデータ
ワードかまたは３６ビットデータワードのいずれかを処
理する。ＡＵＬ３４４８はＭＵＸ３４８９を経て内部レ
ジスタの１つ、およびＲＥＧＡ３４６８から、またはラ
イン３４９４を経てＭＭＲＧ３４７０からオペランドデ
ータを選択する。これはまたライン３４５０を経てコマ
ンドデコード論理３４４６からコマンド情報を入手す
る。演算または論理動作の結果はＭＵＸ３５０４および
ライン３５０８を経てアキュムレータ３４４２（図６２
参照）にストアされる。
動作を実行する。ＡＬＵ３４４８はｕＳＢＣがＸＰＣ１
０２のＤＭ１１０コンポーネントにあるかＨＩＡ２１４
コンポーネントにあるかに依存して、３２ビットデータ
ワードかまたは３６ビットデータワードのいずれかを処
理する。ＡＵＬ３４４８はＭＵＸ３４８９を経て内部レ
ジスタの１つ、およびＲＥＧＡ３４６８から、またはラ
イン３４９４を経てＭＭＲＧ３４７０からオペランドデ
ータを選択する。これはまたライン３４５０を経てコマ
ンドデコード論理３４４６からコマンド情報を入手す
る。演算または論理動作の結果はＭＵＸ３５０４および
ライン３５０８を経てアキュムレータ３４４２（図６２
参照）にストアされる。
【０２４５】アキュムレータ３４４２は４つの可能なソ
ースからＭＵＸ３５０４を経てストアするためのデータ
を選択する。第１のソースはデータをライン３４３８を
介して送るセーブプログラムカウンタ３４３６である。
セーブプログラムカウンタ３４３６からのデータは実行
されている命令のアドレスを表わす。第２のソースはラ
イン３５０８を介するＡＬＵ４４８からの出力である。
第３のソースは命令またはデータからのイミーディエイ
トムーブデータを内部レジスタの１つからライン３５１
２を介して送るＭＵＸ３５１０である。第４のソースは
ライン３５０２を介するシフト／マスク／マージ論理グ
ルーピングからの出力である。
ースからＭＵＸ３５０４を経てストアするためのデータ
を選択する。第１のソースはデータをライン３４３８を
介して送るセーブプログラムカウンタ３４３６である。
セーブプログラムカウンタ３４３６からのデータは実行
されている命令のアドレスを表わす。第２のソースはラ
イン３５０８を介するＡＬＵ４４８からの出力である。
第３のソースは命令またはデータからのイミーディエイ
トムーブデータを内部レジスタの１つからライン３５１
２を介して送るＭＵＸ３５１０である。第４のソースは
ライン３５０２を介するシフト／マスク／マージ論理グ
ルーピングからの出力である。
【０２４６】アキュムレータ３４４２の内容は、ライン
３５１４を経る後続の命令の実行のためのオペランドと
してＭＵＸ３４９０によって選択される。アキュムレー
タ３４４２の内容はまたライン３５１４を経てローカル
ストア３４１４にもストアされる。アキュムレータ３４
４２の内容はまたマイクロバス３２１８に接続されたス
テーション上のレジスタに書込まれる。バス制御論理３
５１６は双方向性マイクロバス３２１８を介する転送を
制御する。ｕＳＢＣがスレーブｕＳＢＣであれば、アキ
ュムレータ３４４２の内容はライン３２３０を介してマ
スタｕＳＢＣに送られ、マスタｕＳＢＣのアキュムレー
タにストアされた結果と比較される。チェッカ論理３５
１８は２つの値を比較し、もし２つの値が等しくなけれ
ば、致命的なエラーをｕＳＢＣ停止論理３５２０（図６
１参照）に示す。ｕＳＢＣ停止論理３５２０はマイクロ
プロセッサを停止する。エラー表示がステーションエラ
ー３５２２またはステーションアボート３５２４信号を
経てステーションの１つから受信されれば、処理もまた
停止される。これらの信号はステーションエラー検出論
理３５２５によって処理され、エラー表示はｕＳＢＣ停
止論理３５２０に送られる。ロックバス信号３３２４は
その後問題があることを他のステーションに知らせるた
めに送出される。多重継続エラー検出論理３５２６は多
重継続信号がｕＳＢＣによってＭＵＸ３４６０からライ
ン３５２８を介して受信されていることに関するエラー
を検出する。もしそのようなエラーが発生すれば、ｕＳ
ＢＣ停止論理３５２０はマイクロプロセッサを停止す
る。最後に、内部フォールトが発生すれば、内部フォー
ルト捕獲論理３５２９はそのエラーを検出し、ｕＳＢＣ
停止論理３５２０に知らせる。
３５１４を経る後続の命令の実行のためのオペランドと
してＭＵＸ３４９０によって選択される。アキュムレー
タ３４４２の内容はまたライン３５１４を経てローカル
ストア３４１４にもストアされる。アキュムレータ３４
４２の内容はまたマイクロバス３２１８に接続されたス
テーション上のレジスタに書込まれる。バス制御論理３
５１６は双方向性マイクロバス３２１８を介する転送を
制御する。ｕＳＢＣがスレーブｕＳＢＣであれば、アキ
ュムレータ３４４２の内容はライン３２３０を介してマ
スタｕＳＢＣに送られ、マスタｕＳＢＣのアキュムレー
タにストアされた結果と比較される。チェッカ論理３５
１８は２つの値を比較し、もし２つの値が等しくなけれ
ば、致命的なエラーをｕＳＢＣ停止論理３５２０（図６
１参照）に示す。ｕＳＢＣ停止論理３５２０はマイクロ
プロセッサを停止する。エラー表示がステーションエラ
ー３５２２またはステーションアボート３５２４信号を
経てステーションの１つから受信されれば、処理もまた
停止される。これらの信号はステーションエラー検出論
理３５２５によって処理され、エラー表示はｕＳＢＣ停
止論理３５２０に送られる。ロックバス信号３３２４は
その後問題があることを他のステーションに知らせるた
めに送出される。多重継続エラー検出論理３５２６は多
重継続信号がｕＳＢＣによってＭＵＸ３４６０からライ
ン３５２８を介して受信されていることに関するエラー
を検出する。もしそのようなエラーが発生すれば、ｕＳ
ＢＣ停止論理３５２０はマイクロプロセッサを停止す
る。最後に、内部フォールトが発生すれば、内部フォー
ルト捕獲論理３５２９はそのエラーを検出し、ｕＳＢＣ
停止論理３５２０に知らせる。
【０２４７】データはフルワードまたはハーフワードモ
ードのいずれかでマイクロバス３２１８を介して受信さ
れる。フルワードモードでは、データはｕＳＢＣのモー
ドセッティングに依存して、３２ビットかまたは３６ビ
ットのいずれかからなる。ハーフワードモードでは、デ
ータはやはりｕＳＢＣのモードセッティングに依存し
て、１６ビットか１８ビットのいずれかからなる。マイ
クロバス３２１８を介して受信されるデータは、ハーフ
ワード信号３５３２のセッティングに依存して、ＭＵＸ
３５３０によって選択された後バス受信レジスタ３４７
２にストアされる。ハーフワード信号が存在すれば、バ
ス受信レジスタ３４７２に送られたデータの下位半分の
ビットは０にされる。
ードのいずれかでマイクロバス３２１８を介して受信さ
れる。フルワードモードでは、データはｕＳＢＣのモー
ドセッティングに依存して、３２ビットかまたは３６ビ
ットのいずれかからなる。ハーフワードモードでは、デ
ータはやはりｕＳＢＣのモードセッティングに依存し
て、１６ビットか１８ビットのいずれかからなる。マイ
クロバス３２１８を介して受信されるデータは、ハーフ
ワード信号３５３２のセッティングに依存して、ＭＵＸ
３５３０によって選択された後バス受信レジスタ３４７
２にストアされる。ハーフワード信号が存在すれば、バ
ス受信レジスタ３４７２に送られたデータの下位半分の
ビットは０にされる。
【０２４８】ｕＳＢＣはバスビジーライン３５３４を操
作することによってマイクロバス３２１８を介してデー
タを送信していることをステーションに知らせる。バス
ビジー論理３５３６はライン３４５４を介するコマンド
デコード論理３４４６からのコマンド情報、およびライ
ン３４５８を介するステーションデコード論理３４５６
からのステーション識別情報を入力として受領する。バ
スビジー論理３５３６は、ｕＳＢＣがアキュムレータ３
４４２からマイクロバス３２１８を介してその特定のス
テーションへデータを転送しているときに、対応のバス
ビジーラインをハイにセットする。
作することによってマイクロバス３２１８を介してデー
タを送信していることをステーションに知らせる。バス
ビジー論理３５３６はライン３４５４を介するコマンド
デコード論理３４４６からのコマンド情報、およびライ
ン３４５８を介するステーションデコード論理３４５６
からのステーション識別情報を入力として受領する。バ
スビジー論理３５３６は、ｕＳＢＣがアキュムレータ３
４４２からマイクロバス３２１８を介してその特定のス
テーションへデータを転送しているときに、対応のバス
ビジーラインをハイにセットする。
【０２４９】マイクロバス３２１８のハイレベル機能制
御はステーションアクティビティ制御論理３４５２によ
って管理される。ステーションアクティビティ制御３４
５２は、８つのソース信号３５４０、データ宛先信号３
３０８、８つの外部条件付き分岐信号３３２０のうちの
４つ、ラッチセット信号３３１２、およびラッチクリア
信号３３１６をセットしかつクリアすることによって、
ｕＳＢＣ／ステーション通信プロトコルを実現する。バ
スウエイト論理３５４８は、データ転送のために利用で
きなければ、ステーションアクティビティ制御３４５２
がマイクロバス３２１８をアクセスしようとしないこと
を確実にする。
御はステーションアクティビティ制御論理３４５２によ
って管理される。ステーションアクティビティ制御３４
５２は、８つのソース信号３５４０、データ宛先信号３
３０８、８つの外部条件付き分岐信号３３２０のうちの
４つ、ラッチセット信号３３１２、およびラッチクリア
信号３３１６をセットしかつクリアすることによって、
ｕＳＢＣ／ステーション通信プロトコルを実現する。バ
スウエイト論理３５４８は、データ転送のために利用で
きなければ、ステーションアクティビティ制御３４５２
がマイクロバス３２１８をアクセスしようとしないこと
を確実にする。
【０２５０】さまざまな選択を有するMOVE, EXTERNAL S
OURCE, SET/CLEAR, BRANCH, ARITHMETICおよびSHIFT 等
のＳＢＣ命令については、上に述べた「マイクロシーケ
ンサバスコントローラシステム」と題する同時係属出願
中の米国特許出願に記載されている。 ｄ．ＨＵＢおよびストリートシステム ＨＵＢおよびストリートシステムは、ストリート７４２
（図３３を参照）と呼ばれる一連の共有バスを、ストリ
ートを横切ってデータを必要な宛先に方向づけることが
できる一連のスマートスイッチングエレメントに結合す
ることによって信頼度を向上させる一方で、全体的な冗
長性に係る極端なコストを軽減する。本発明はまた、バ
ス要求に優先順位をつけるための手段を提供することに
よって、優先順位の最も高いデータが確実に最初に転送
されるようにする。
OURCE, SET/CLEAR, BRANCH, ARITHMETICおよびSHIFT 等
のＳＢＣ命令については、上に述べた「マイクロシーケ
ンサバスコントローラシステム」と題する同時係属出願
中の米国特許出願に記載されている。 ｄ．ＨＵＢおよびストリートシステム ＨＵＢおよびストリートシステムは、ストリート７４２
（図３３を参照）と呼ばれる一連の共有バスを、ストリ
ートを横切ってデータを必要な宛先に方向づけることが
できる一連のスマートスイッチングエレメントに結合す
ることによって信頼度を向上させる一方で、全体的な冗
長性に係る極端なコストを軽減する。本発明はまた、バ
ス要求に優先順位をつけるための手段を提供することに
よって、優先順位の最も高いデータが確実に最初に転送
されるようにする。
【０２５１】先行技術は、ポイントツーポイントアーキ
テクチャが、入力から出力への複数の経路を備えている
という点で共有バスのアプローチに比べて信頼度が高い
点を教示している。しかしながら、ポイントツーポイン
トアーキテクチャにはより大きなハードウェアが必要で
ありしたがってその構築および維持にはより費用がかか
ることになる。これに比べて共有共通バスアーキテクチ
ャでは、ポイントツーポイントアーキテクチャほどには
信頼度は高くないが、そのような大きなハードウェアを
必要としないため構築および維持がより低価格で済む。
本発明は、この２つのアプローチに対し中間的な代替方
法を提供するものである。所与のシステム内のストリー
トの数を増やすことによってＨＵＢおよびストリートシ
ステムをポイントツーポイントアーキテクチャに大変類
似したものに構成することができる。逆に、システム内
のストリートの数を減らせばＨＵＢおよびストリートシ
ステムを共有共通バスアーキテクチャに大変類似したも
のに構成することができる。したがって、本件のアーキ
テクチャは特定の応用の信頼度および費用的な要件に応
じて、この範囲のいずれかの応用に適した構成にするこ
とができる。本発明によって、システム設計者はコスト
を信頼度と交換することができる。このような柔軟性が
加わったことでより信頼性が高くかつ費用効率的なコン
ピュータシステムが得られる。
テクチャが、入力から出力への複数の経路を備えている
という点で共有バスのアプローチに比べて信頼度が高い
点を教示している。しかしながら、ポイントツーポイン
トアーキテクチャにはより大きなハードウェアが必要で
ありしたがってその構築および維持にはより費用がかか
ることになる。これに比べて共有共通バスアーキテクチ
ャでは、ポイントツーポイントアーキテクチャほどには
信頼度は高くないが、そのような大きなハードウェアを
必要としないため構築および維持がより低価格で済む。
本発明は、この２つのアプローチに対し中間的な代替方
法を提供するものである。所与のシステム内のストリー
トの数を増やすことによってＨＵＢおよびストリートシ
ステムをポイントツーポイントアーキテクチャに大変類
似したものに構成することができる。逆に、システム内
のストリートの数を減らせばＨＵＢおよびストリートシ
ステムを共有共通バスアーキテクチャに大変類似したも
のに構成することができる。したがって、本件のアーキ
テクチャは特定の応用の信頼度および費用的な要件に応
じて、この範囲のいずれかの応用に適した構成にするこ
とができる。本発明によって、システム設計者はコスト
を信頼度と交換することができる。このような柔軟性が
加わったことでより信頼性が高くかつ費用効率的なコン
ピュータシステムが得られる。
【０２５２】ＨＵＢおよびストリートシステムは相互接
続されたＨＵＢエレメント７２８、７３０のネットワー
クであり、このネットワークによってＨＵＢエレメント
の１組が直接的にまたはＨＵＢエレメントのもう１つの
組を介してデータの送受を行なう。好ましい実施例で
は、これらＨＵＢエレメントはＨＵＢ０ ７２８とＨＵ
Ｂ１ ７３０と対にされている。各ＨＵＢ０およびＨＵ
Ｂ１の対は水平方向にともに接続され、かつ各ＨＵＢ１
はメモリエレメント等の支持装置に水平に接続されてい
る。ＨＵＢ０ ７４０エレメントは、データの伝送およ
びメモリエレメントとの間のデータ伝送の要求を開始す
るＩＸＰ ２３６とＨＩＡ ２３４とに接続される。
続されたＨＵＢエレメント７２８、７３０のネットワー
クであり、このネットワークによってＨＵＢエレメント
の１組が直接的にまたはＨＵＢエレメントのもう１つの
組を介してデータの送受を行なう。好ましい実施例で
は、これらＨＵＢエレメントはＨＵＢ０ ７２８とＨＵ
Ｂ１ ７３０と対にされている。各ＨＵＢ０およびＨＵ
Ｂ１の対は水平方向にともに接続され、かつ各ＨＵＢ１
はメモリエレメント等の支持装置に水平に接続されてい
る。ＨＵＢ０ ７４０エレメントは、データの伝送およ
びメモリエレメントとの間のデータ伝送の要求を開始す
るＩＸＰ ２３６とＨＩＡ ２３４とに接続される。
【０２５３】ＨＵＢ０ ７２８ａ、７２８ｂ、７２８ｃ
および７２８ｄエレメントは、リクエスタストリート
（ＵＰおよびＤＯＷＮストリートの両方）を介して隣接
するＨＵＢ０エレメントに縦に接続される。同様に、Ｈ
ＵＢ１エレメントはレスポンダストリートを介して隣接
するＨＵＢ１ ７３０ａ、７３０ｂ、７３０ｃおよび７
３０ｄエレメントに縦に接続される。これらストリート
は、これらに接続されるいずれかのＨＵＢエレメントが
使用できる双方向バスであり、かつ各ＨＵＢエレメント
は適切なストリートのＵＰまたはＤＯＷＮにデータを伝
送することができる。各ストリートには１度に１つのＨ
ＵＢエレメントのみがアクセスでき、かつしたがって各
ＨＵＢエレメントには優先順位の高いデータがまず転送
され得るような優先順位スキームが内蔵されている。
および７２８ｄエレメントは、リクエスタストリート
（ＵＰおよびＤＯＷＮストリートの両方）を介して隣接
するＨＵＢ０エレメントに縦に接続される。同様に、Ｈ
ＵＢ１エレメントはレスポンダストリートを介して隣接
するＨＵＢ１ ７３０ａ、７３０ｂ、７３０ｃおよび７
３０ｄエレメントに縦に接続される。これらストリート
は、これらに接続されるいずれかのＨＵＢエレメントが
使用できる双方向バスであり、かつ各ＨＵＢエレメント
は適切なストリートのＵＰまたはＤＯＷＮにデータを伝
送することができる。各ストリートには１度に１つのＨ
ＵＢエレメントのみがアクセスでき、かつしたがって各
ＨＵＢエレメントには優先順位の高いデータがまず転送
され得るような優先順位スキームが内蔵されている。
【０２５４】信頼性をより高めかつＸＰＣ１０２の残り
の「パワードメイン」アーキテクチャに一致させるため
に、好ましい実施例はさらにちょうど上に述べたような
ＨＵＢエレメントおよびストリートの冗長組を含み、こ
れらが完全に異なるパワードメイン内に置かれる。好ま
しい実施例が設計されたこの特定の応用では、２ストリ
ートアーキテクチャがコストと信頼性の間でバランスが
よく取れていることがわかった。図６５はアウトボード
ファイルキャッシュ拡張処理コンプレックス（ＸＰＣ）
１０２のブロック図である。システム全体には、命令プ
ロセッサ１２、Ｉ／Ｏプロセッサ３８、ディスク記憶装
置１０６、アウトボードファイルキャッシュＸＰＣ１０
２、およびホストメイン記憶装置１６が含まれる。命令
プロセッサ１２は、ケーブル１３を介してホストメイン
記憶装置１６からの命令を受ける。ホストメイン記憶装
置１６もＢＵＳ４０１４に結合されている。Ｉ／Ｏプロ
セッサ３８はＢＵＳ４０１４に結合されかつさらにケー
ブル４０２０を介してディスク記憶装置１０６に結合さ
れている。このアウトボードファイルキャッシュＸＰＣ
１０２もＢＵＳ４０１４に結合されている。アウトボー
ドファイルキャッシュＸＰＣ１０２は、データムーバ１
００と不揮発性メモリ２２０とを備える。データムーバ
１１０は、光ファイバリンク１１２を介して不揮発性メ
モリ２２０に結合される。データ信号はＩ／Ｏプロセッ
サ３８を介してディスク記憶装置１０６からホストメイ
ン記憶装置１６へ転送される。ただしここでデータに何
らかの更新が生じれば、それは少なくともちょっとの間
ディスク記憶装置１０６ではなく、アウトボードファイ
ルキャッシュＸＰＣ１０２の不揮発性メモリ２２０に記
憶される。将来のすべての参照は、不揮発性メモリ２２
０におけるこのデータを読出すかまたは修正する。した
がって、不揮発性メモリ２２０はディスクのためのキャ
ッシュのような動作をしかつデータ参照速度をかなり増
大させる。システムがもはやこのデータを使用しなくな
って後初めてこのデータはディスク記憶装置１０６に転
送されて戻される。アウトボードファイルキャッシュＸ
ＰＣ１０２において、ＢＵＳ４０１４に接続されたデー
タムーバ１１０を使用してホストメイン記憶装置１６か
ら不揮発性メモリ２２０またはその逆の方向へのデータ
信号の転送を行なう。図６５にはデータムーバ１１０が
１つしか図示していないが、もちろん多くのシステムに
おいてはデータムーバは多数置かれる点を理解された
い。
の「パワードメイン」アーキテクチャに一致させるため
に、好ましい実施例はさらにちょうど上に述べたような
ＨＵＢエレメントおよびストリートの冗長組を含み、こ
れらが完全に異なるパワードメイン内に置かれる。好ま
しい実施例が設計されたこの特定の応用では、２ストリ
ートアーキテクチャがコストと信頼性の間でバランスが
よく取れていることがわかった。図６５はアウトボード
ファイルキャッシュ拡張処理コンプレックス（ＸＰＣ）
１０２のブロック図である。システム全体には、命令プ
ロセッサ１２、Ｉ／Ｏプロセッサ３８、ディスク記憶装
置１０６、アウトボードファイルキャッシュＸＰＣ１０
２、およびホストメイン記憶装置１６が含まれる。命令
プロセッサ１２は、ケーブル１３を介してホストメイン
記憶装置１６からの命令を受ける。ホストメイン記憶装
置１６もＢＵＳ４０１４に結合されている。Ｉ／Ｏプロ
セッサ３８はＢＵＳ４０１４に結合されかつさらにケー
ブル４０２０を介してディスク記憶装置１０６に結合さ
れている。このアウトボードファイルキャッシュＸＰＣ
１０２もＢＵＳ４０１４に結合されている。アウトボー
ドファイルキャッシュＸＰＣ１０２は、データムーバ１
００と不揮発性メモリ２２０とを備える。データムーバ
１１０は、光ファイバリンク１１２を介して不揮発性メ
モリ２２０に結合される。データ信号はＩ／Ｏプロセッ
サ３８を介してディスク記憶装置１０６からホストメイ
ン記憶装置１６へ転送される。ただしここでデータに何
らかの更新が生じれば、それは少なくともちょっとの間
ディスク記憶装置１０６ではなく、アウトボードファイ
ルキャッシュＸＰＣ１０２の不揮発性メモリ２２０に記
憶される。将来のすべての参照は、不揮発性メモリ２２
０におけるこのデータを読出すかまたは修正する。した
がって、不揮発性メモリ２２０はディスクのためのキャ
ッシュのような動作をしかつデータ参照速度をかなり増
大させる。システムがもはやこのデータを使用しなくな
って後初めてこのデータはディスク記憶装置１０６に転
送されて戻される。アウトボードファイルキャッシュＸ
ＰＣ１０２において、ＢＵＳ４０１４に接続されたデー
タムーバ１１０を使用してホストメイン記憶装置１６か
ら不揮発性メモリ２２０またはその逆の方向へのデータ
信号の転送を行なう。図６５にはデータムーバ１１０が
１つしか図示していないが、もちろん多くのシステムに
おいてはデータムーバは多数置かれる点を理解された
い。
【０２５５】図６６はアウトボードファイルキャッシュ
システムのブロック図である。このアウトボードキャッ
シュシステム内には、不揮発性メモリ２２０とインタフ
ェースするのに他のコンポーネントが必要である。上に
述べたとおり、これらのコンポーネントにはリンク１１
２を介してデータムーバ１１０に結合されるホストイン
タフェースアダプタ２１４が含まれ、データムーバ１１
０はバス４０１４に結合される。システムインタフェー
ス２２８はケーブル２３４を介してＨＩＡ２１４に結合
されかつケーブル２３２を介して不揮発性メモリ２２０
に結合される。データムーバ１１０毎に、システムに加
えられるＨＩＡ２１４とシステムインタフェース２２８
とがある。ＤＭ１１０を多くシステムに加えれば加える
ほど、ＮＶＳ２２０に対する要求においてボトルネック
が発生する可能性があることが明らかである。結果とし
て、ＮＶＳ２２０のサイズおよびこのメモリをアドレス
するのに必要な帯域幅は性能における主な問題となって
いる。本発明は、複数の不揮発性メモリエレメントを並
列に接続し、かつすべての入力ポートからすべての不揮
発性メモリエレメントにアクセスができるようにするこ
とによってこの問題を軽減するものである。
システムのブロック図である。このアウトボードキャッ
シュシステム内には、不揮発性メモリ２２０とインタフ
ェースするのに他のコンポーネントが必要である。上に
述べたとおり、これらのコンポーネントにはリンク１１
２を介してデータムーバ１１０に結合されるホストイン
タフェースアダプタ２１４が含まれ、データムーバ１１
０はバス４０１４に結合される。システムインタフェー
ス２２８はケーブル２３４を介してＨＩＡ２１４に結合
されかつケーブル２３２を介して不揮発性メモリ２２０
に結合される。データムーバ１１０毎に、システムに加
えられるＨＩＡ２１４とシステムインタフェース２２８
とがある。ＤＭ１１０を多くシステムに加えれば加える
ほど、ＮＶＳ２２０に対する要求においてボトルネック
が発生する可能性があることが明らかである。結果とし
て、ＮＶＳ２２０のサイズおよびこのメモリをアドレス
するのに必要な帯域幅は性能における主な問題となって
いる。本発明は、複数の不揮発性メモリエレメントを並
列に接続し、かつすべての入力ポートからすべての不揮
発性メモリエレメントにアクセスができるようにするこ
とによってこの問題を軽減するものである。
【０２５６】各システムインタフェースカード２２８に
対し、インデックスプロセッサ（ＩＸＰ）２３６（図６
参照）を使用してキャッシュ機能を管理するが、これは
ＩＸＰの機能の１つにすぎない。各インデックスプロセ
ッサ（図３３参照）は不揮発性メモリ２２０への経路を
有している。図６７は、このシステム内のアウトボード
ファイルキャッシュブロックの配線のブロック図であ
る。ストリートアーキテクチャは、システムインタフェ
ースカード（ＳＩＦ）のネットワークであり、１つのＳ
ＩＦカードに対するリクエスタは他のＳＩＦカードに移
動して不揮発性メモリ２２０へのアクセスを得ることが
できる。このシステムインタフェースカードについて
は、図６７に、参照番号４０３６、４０８０、４０９
６、４１１２、４０４４、４１２０、４１３４、および
４１４８を用いて示しており、各システムインタフェー
スには、ＩＰＸ２３６、２つのＨＵＢ７２８、７３０お
よび記憶装置インタフェースコントローラ（ＳＩＣＴ）
２２８が含まれ、その各々について図示しかつ図３３と
ともに説明する。各不揮発性メモリ４０３０、４０８
４、４１００および４１１６は他から独立している。た
だし、いずれのＳＩＦもストリートによってどの不揮発
性メモリでも参照することもできる。
対し、インデックスプロセッサ（ＩＸＰ）２３６（図６
参照）を使用してキャッシュ機能を管理するが、これは
ＩＸＰの機能の１つにすぎない。各インデックスプロセ
ッサ（図３３参照）は不揮発性メモリ２２０への経路を
有している。図６７は、このシステム内のアウトボード
ファイルキャッシュブロックの配線のブロック図であ
る。ストリートアーキテクチャは、システムインタフェ
ースカード（ＳＩＦ）のネットワークであり、１つのＳ
ＩＦカードに対するリクエスタは他のＳＩＦカードに移
動して不揮発性メモリ２２０へのアクセスを得ることが
できる。このシステムインタフェースカードについて
は、図６７に、参照番号４０３６、４０８０、４０９
６、４１１２、４０４４、４１２０、４１３４、および
４１４８を用いて示しており、各システムインタフェー
スには、ＩＰＸ２３６、２つのＨＵＢ７２８、７３０お
よび記憶装置インタフェースコントローラ（ＳＩＣＴ）
２２８が含まれ、その各々について図示しかつ図３３と
ともに説明する。各不揮発性メモリ４０３０、４０８
４、４１００および４１１６は他から独立している。た
だし、いずれのＳＩＦもストリートによってどの不揮発
性メモリでも参照することもできる。
【０２５７】データムーバ１１０−２８、１１０−７
２、１１０−８８および１１０−１０４はそれぞれ入力
ポート４０１４、４０７０、４０８６および４１０２に
結合される。同様に、データムーバ１１０−５２、１１
０−１２８、１１０−１４２、および１１０−１５６は
それぞれ入力ポート４０５４、４１３０、４１４４およ
び４１５８に結合される。ホストインタフェースアダプ
タ２１４は光ファイバインタフェースリンク１１２−２
６を介してデータムーバ１１０−２８に結合されかつさ
らに導体４０３４を介してＳＩＦ４０３６に結合され
る。ＨＩＡ２１４−７６は光ファイバインタフェースリ
ンク１１２−７４を介してＤＭ１１０−７２に結合さ
れ、かつさらに導体４０７８を介してＳＩＦ４０８０に
結合される。ＨＩＡ２１４−９２は光ファイバインタフ
ェースリンク１１２−９０を介してＤＭ１１０−８８に
結合され、かつさらに導体４０９４を介してＳＩＦ４０
９６に結合される。ホストインタフェースアダプタ２１
４−１０８は、光ファイバインタフェースリンク１１２
−１０６を介してデータムーバ１１０−１０４に結合さ
れ、かつさらに導体４１１０を介してシステムインタフ
ェース４１１２に結合される。ＨＩＡ２１４−４８は、
光ファイバインタフェースリンク１１２−５０を介して
ＤＭ１１０−５２に結合され、かつ導体４０４６を介し
てＳＩＦ４０４４に結合される。ＨＩＡ２１４−１２４
は、光ファイバインタフェースリンク１１２−１２６を
介してＤＭ１１０−１２８に結合され、かつさらに導体
４１２２を介してＳＩＦ４１２０に結合される。ＨＩＡ
２１４−１３８は、光ファイバインタフェースリンク１
１２−１４０を介してＤＭ１１０−１４２に結合され、
かつさらに導体４１３６を介してＳＩＦ４１３４に結合
される。ＨＩＡ２１４−１５２は、光ファイバインタフ
ェースリンク１１２−１５４を介してＤＭ１１０−１５
６に結合され、かつさらに導体４１５０を介してＳＩＦ
４１４８に結合される。
２、１１０−８８および１１０−１０４はそれぞれ入力
ポート４０１４、４０７０、４０８６および４１０２に
結合される。同様に、データムーバ１１０−５２、１１
０−１２８、１１０−１４２、および１１０−１５６は
それぞれ入力ポート４０５４、４１３０、４１４４およ
び４１５８に結合される。ホストインタフェースアダプ
タ２１４は光ファイバインタフェースリンク１１２−２
６を介してデータムーバ１１０−２８に結合されかつさ
らに導体４０３４を介してＳＩＦ４０３６に結合され
る。ＨＩＡ２１４−７６は光ファイバインタフェースリ
ンク１１２−７４を介してＤＭ１１０−７２に結合さ
れ、かつさらに導体４０７８を介してＳＩＦ４０８０に
結合される。ＨＩＡ２１４−９２は光ファイバインタフ
ェースリンク１１２−９０を介してＤＭ１１０−８８に
結合され、かつさらに導体４０９４を介してＳＩＦ４０
９６に結合される。ホストインタフェースアダプタ２１
４−１０８は、光ファイバインタフェースリンク１１２
−１０６を介してデータムーバ１１０−１０４に結合さ
れ、かつさらに導体４１１０を介してシステムインタフ
ェース４１１２に結合される。ＨＩＡ２１４−４８は、
光ファイバインタフェースリンク１１２−５０を介して
ＤＭ１１０−５２に結合され、かつ導体４０４６を介し
てＳＩＦ４０４４に結合される。ＨＩＡ２１４−１２４
は、光ファイバインタフェースリンク１１２−１２６を
介してＤＭ１１０−１２８に結合され、かつさらに導体
４１２２を介してＳＩＦ４１２０に結合される。ＨＩＡ
２１４−１３８は、光ファイバインタフェースリンク１
１２−１４０を介してＤＭ１１０−１４２に結合され、
かつさらに導体４１３６を介してＳＩＦ４１３４に結合
される。ＨＩＡ２１４−１５２は、光ファイバインタフ
ェースリンク１１２−１５４を介してＤＭ１１０−１５
６に結合され、かつさらに導体４１５０を介してＳＩＦ
４１４８に結合される。
【０２５８】不揮発性メモリ４０３０は導体４０３８を
介してＳＩＦ４０３６に結合され、かつさらに導体４０
４２を介してＳＩＦ４０４４に結合される。不揮発性メ
モリ４０８４は、導体４０８２を介してＳＩＦ４０８０
に結合され、かつさらに導体４１１８を介してＳＩＦ４
１２０に結合される。不揮発性メモリ４１００は、導体
４０９８を介してＳＩＦ４０９６に結合され、かつさら
に導体４１３２を介してＳＩＦ４１３４に結合される。
不揮発性メモリ４１１６は、導体４１１４を介してＳＩ
Ｆ４１１２に結合され、かつさらに導体４１４６を介し
てＳＩＦ１４８に結合される。
介してＳＩＦ４０３６に結合され、かつさらに導体４０
４２を介してＳＩＦ４０４４に結合される。不揮発性メ
モリ４０８４は、導体４０８２を介してＳＩＦ４０８０
に結合され、かつさらに導体４１１８を介してＳＩＦ４
１２０に結合される。不揮発性メモリ４１００は、導体
４０９８を介してＳＩＦ４０９６に結合され、かつさら
に導体４１３２を介してＳＩＦ４１３４に結合される。
不揮発性メモリ４１１６は、導体４１１４を介してＳＩ
Ｆ４１１２に結合され、かつさらに導体４１４６を介し
てＳＩＦ１４８に結合される。
【０２５９】システムインタフェース４０９６は、導体
４０６０を介してＳＩＦ４１１２に結合され、かつさら
に導体４０５８を介してＳＩＦ４０８０に結合される。
ＳＩＦ４０３６は、導体４０５６を介してＳＩＦ４０８
０に結合され、かつさらに導体４０４０を介してＳＩＦ
４０４４に結合される。ＳＩＦ４１２０は、導体４０６
２を介してＳＩＦ４０４４に結合され、かつさらに導体
４０６４を介してＳＩＦ４１３４に結合される。最後
に、ＳＩＦ４１４８は、導体４０６６を介してＳＩＦ４
１３４に結合される。
４０６０を介してＳＩＦ４１１２に結合され、かつさら
に導体４０５８を介してＳＩＦ４０８０に結合される。
ＳＩＦ４０３６は、導体４０５６を介してＳＩＦ４０８
０に結合され、かつさらに導体４０４０を介してＳＩＦ
４０４４に結合される。ＳＩＦ４１２０は、導体４０６
２を介してＳＩＦ４０４４に結合され、かつさらに導体
４０６４を介してＳＩＦ４１３４に結合される。最後
に、ＳＩＦ４１４８は、導体４０６６を介してＳＩＦ４
１３４に結合される。
【０２６０】導体４０６０、４０５８、４０５６、４０
４０、４０６２、４０６４および４０６６は、このシス
テムアーキテクチャ内のストリート２３４（図６を参
照）を表わす。なお、不揮発性メモリ４０３０、４０８
４、４１００および４１１６は、システムインタフェー
スカード４０３６、４０８０、４０９０、４１１２、４
０４４、４１２０、４１３４および４１４８の間に配さ
れる。各ＳＩＦカードはそれ自体のローカルメモリを有
しているが、他の不揮発性メモリのいずれかへの適切な
ストリートを取ることによって、その特定の不揮発性メ
モリへのアクセスを得ることもできる。
４０、４０６２、４０６４および４０６６は、このシス
テムアーキテクチャ内のストリート２３４（図６を参
照）を表わす。なお、不揮発性メモリ４０３０、４０８
４、４１００および４１１６は、システムインタフェー
スカード４０３６、４０８０、４０９０、４１１２、４
０４４、４１２０、４１３４および４１４８の間に配さ
れる。各ＳＩＦカードはそれ自体のローカルメモリを有
しているが、他の不揮発性メモリのいずれかへの適切な
ストリートを取ることによって、その特定の不揮発性メ
モリへのアクセスを得ることもできる。
【０２６１】図６７に示される構成は、１個のパワード
メイン用のものでありかつデータムーバ１１０−２８、
１１０−７２、１１０−８８、１１０−１０４、１１０
−５２、１１０−１２８、１１０−１４２および１１０
−１５６を除いて、「Ａ」パワードメインにあるものと
考えられ得る。パワードメインは特定のグループの電源
によって駆動されるシステムの部分として定義する。好
ましい実施例では、各パワードメインは２つの異なるＡ
Ｃエントランス（図示せず）に接続された２つの電源を
有する。回復性を持たせる目的で、このアウトボードフ
ァイルキャッシュＸＰＣ１０２には２つのパワードメイ
ン、すなわち「Ａ」と「Ｂ」がある。
メイン用のものでありかつデータムーバ１１０−２８、
１１０−７２、１１０−８８、１１０−１０４、１１０
−５２、１１０−１２８、１１０−１４２および１１０
−１５６を除いて、「Ａ」パワードメインにあるものと
考えられ得る。パワードメインは特定のグループの電源
によって駆動されるシステムの部分として定義する。好
ましい実施例では、各パワードメインは２つの異なるＡ
Ｃエントランス（図示せず）に接続された２つの電源を
有する。回復性を持たせる目的で、このアウトボードフ
ァイルキャッシュＸＰＣ１０２には２つのパワードメイ
ン、すなわち「Ａ」と「Ｂ」がある。
【０２６２】好ましい実施例では、図５８に含まれるも
のと同じで、図５６には図示していない冗長構成が設け
られているが、これは「Ｂ」パワードメインに接続され
ている。図３３とともにその構成および説明を参照。各
不揮発性メモリ４０３０、４０８４、４１００、４１１
６は、これで「Ａ」パワードメインにあるデータムーバ
１１０−２８、１１０−７２、１１０−８８、１１０−
１０４、１１０−５２、１１０−１２８、１１０−１４
２および１１０−１５６からの２つの共通するパワード
メイン経路を有しかつ「Ｂ」パワードメインにあるこれ
らデータムーバからの他の２つの共通するパワードメイ
ン経路を有することになる。
のと同じで、図５６には図示していない冗長構成が設け
られているが、これは「Ｂ」パワードメインに接続され
ている。図３３とともにその構成および説明を参照。各
不揮発性メモリ４０３０、４０８４、４１００、４１１
６は、これで「Ａ」パワードメインにあるデータムーバ
１１０−２８、１１０−７２、１１０−８８、１１０−
１０４、１１０−５２、１１０−１２８、１１０−１４
２および１１０−１５６からの２つの共通するパワード
メイン経路を有しかつ「Ｂ」パワードメインにあるこれ
らデータムーバからの他の２つの共通するパワードメイ
ン経路を有することになる。
【０２６３】図６８は、システムインタフェースカード
と、不揮発性メモリとの間の配線を示す詳細ブロック図
である。図６８は、「Ａ」パワードメインシステムイン
タフェースカードと、冗長「Ｂ」パワードメインシステ
ムインタフェースカードの両方を示す。ＳＩＦ４１６０
は、ストリート４１７６に結合されかつさらにストリー
ト４１６８を介してＳＩＦ４１６２にも結合される。Ｓ
ＩＦ４１６０は、導体４１７２を介して不揮発性メモリ
４１８８にも結合される。ＳＩＦ４１６２は、ストリー
ト４１７８に結合され、かつさらに導体４１８０を介し
て不揮発性メモリ４１８８にも結合される。同様に、Ｓ
ＩＦ４１６６は、ストリート４１８６に結合され、かつ
さらにストリート４１７０を介してＳＩＦ４１６４に結
合される。ＳＩＦ４１６６はさらに導体４１７４を介し
て不揮発性メモリ４１８８に結合される。ＳＩＦ４１６
４は、ストリート４１８４に結合されかつさらに導体４
１８２を介して不揮発性メモリ４１８８に結合される。
この図面からわかるとおり、「Ａ」パワードメインシス
テムカードと「Ｂ」パワードメインシステムカードとは
同じ不揮発性メモリ４１８８へのアクセスを有してい
る。
と、不揮発性メモリとの間の配線を示す詳細ブロック図
である。図６８は、「Ａ」パワードメインシステムイン
タフェースカードと、冗長「Ｂ」パワードメインシステ
ムインタフェースカードの両方を示す。ＳＩＦ４１６０
は、ストリート４１７６に結合されかつさらにストリー
ト４１６８を介してＳＩＦ４１６２にも結合される。Ｓ
ＩＦ４１６０は、導体４１７２を介して不揮発性メモリ
４１８８にも結合される。ＳＩＦ４１６２は、ストリー
ト４１７８に結合され、かつさらに導体４１８０を介し
て不揮発性メモリ４１８８にも結合される。同様に、Ｓ
ＩＦ４１６６は、ストリート４１８６に結合され、かつ
さらにストリート４１７０を介してＳＩＦ４１６４に結
合される。ＳＩＦ４１６６はさらに導体４１７４を介し
て不揮発性メモリ４１８８に結合される。ＳＩＦ４１６
４は、ストリート４１８４に結合されかつさらに導体４
１８２を介して不揮発性メモリ４１８８に結合される。
この図面からわかるとおり、「Ａ」パワードメインシス
テムカードと「Ｂ」パワードメインシステムカードとは
同じ不揮発性メモリ４１８８へのアクセスを有してい
る。
【０２６４】図６７ではＳＩＦ４０３６、４０８０、４
０９６、４１１２、４０４４、４１２０、４１３４およ
び４１４８間のストリートを１本の線４０６０、４０５
８、４０５６、４０４０、４０６２、４０６４および４
０６６で示したが、好ましい実施例には各ＳＩＦカード
（およびしたがって２つのＨＵＢ）を接続する２対のス
トリートが含まれる。機能エレメントの一般的構成につ
いては、図３３および図６７を参照して説明した。ＨＵ
Ｂおよびストリートの構成についてより詳細に説明する
ことにする。ＨＵＢ０ ７２８およびＨＵＢ１ ７３０
は「ＵＰ」ストリートを上るかまたは「ＤＯＷＮ」スト
リートを下るかのいずれかのコミュニケーションが可能
である。ＨＵＢ０ ７２８上のストリートはリクエスタ
ストリートと呼ばれるが、その理由はＩＸＰ２３６とＨ
ＩＡ２１４のみが要求をこれらのストリートに要求を方
向づけることができるからである。ＨＵＢ１ ７３０上
のストリートはレスポンダストリートと呼ばれるが、こ
れは不揮発性メモリ７３２のみが応答をこれらのストリ
ートに方向づけることができるからである。要求と応答
とに関して別のストリートを有していることでストリー
トネットワークの全体的な性能が改善される。しかしな
がら、この説明が本発明の範囲をこのような構成に限定
するべきでない点に留意されたい。
０９６、４１１２、４０４４、４１２０、４１３４およ
び４１４８間のストリートを１本の線４０６０、４０５
８、４０５６、４０４０、４０６２、４０６４および４
０６６で示したが、好ましい実施例には各ＳＩＦカード
（およびしたがって２つのＨＵＢ）を接続する２対のス
トリートが含まれる。機能エレメントの一般的構成につ
いては、図３３および図６７を参照して説明した。ＨＵ
Ｂおよびストリートの構成についてより詳細に説明する
ことにする。ＨＵＢ０ ７２８およびＨＵＢ１ ７３０
は「ＵＰ」ストリートを上るかまたは「ＤＯＷＮ」スト
リートを下るかのいずれかのコミュニケーションが可能
である。ＨＵＢ０ ７２８上のストリートはリクエスタ
ストリートと呼ばれるが、その理由はＩＸＰ２３６とＨ
ＩＡ２１４のみが要求をこれらのストリートに要求を方
向づけることができるからである。ＨＵＢ１ ７３０上
のストリートはレスポンダストリートと呼ばれるが、こ
れは不揮発性メモリ７３２のみが応答をこれらのストリ
ートに方向づけることができるからである。要求と応答
とに関して別のストリートを有していることでストリー
トネットワークの全体的な性能が改善される。しかしな
がら、この説明が本発明の範囲をこのような構成に限定
するべきでない点に留意されたい。
【０２６５】ＨＵＢ０エレメント７２８ａ、７２８ｂ、
７２８ｃおよび７２８ｄは、各々５つのインタフェー
ス、（１）ＨＩＡ２１４、（２）ＩＸＰ２３６、（３）
ＵＰストリート、（４）ＤＯＷＮストリート、および
（５）対応するＨＵＢ１ ７３０エレメントへのインタ
フェースを有する。ＨＵＢ１ ７３０エレメント７３０
ａ、７３０ｂ、７３０ｃおよび７３０ｄは、ＨＵＢ０
７２８エレメントと同じ電気装置であるが、このシステ
ム内のインタフェースは、（１）ＳＩＣＴ２２８、
（２）ＵＰストリート、（３）ＤＯＷＮストリート、
（４）他のパワードメインへのクロスオーバインタフェ
ース２３８、および（５）対応するＨＵＢ０ ７２８エ
レメントへのインタフェースである。
７２８ｃおよび７２８ｄは、各々５つのインタフェー
ス、（１）ＨＩＡ２１４、（２）ＩＸＰ２３６、（３）
ＵＰストリート、（４）ＤＯＷＮストリート、および
（５）対応するＨＵＢ１ ７３０エレメントへのインタ
フェースを有する。ＨＵＢ１ ７３０エレメント７３０
ａ、７３０ｂ、７３０ｃおよび７３０ｄは、ＨＵＢ０
７２８エレメントと同じ電気装置であるが、このシステ
ム内のインタフェースは、（１）ＳＩＣＴ２２８、
（２）ＵＰストリート、（３）ＤＯＷＮストリート、
（４）他のパワードメインへのクロスオーバインタフェ
ース２３８、および（５）対応するＨＵＢ０ ７２８エ
レメントへのインタフェースである。
【０２６６】ＨＵＢ０ ７２８ｃは、ＩＸＰ２３６ｃに
結合され、かつさらにＨＩＡ２１４ｃに結合される。Ｈ
ＵＢ０ ７２８ｃはＵＰストリート７４０とＤＯＷＮス
トリート７４１にも結合されており、かつさらにＵＰス
トリート７４０とＤＯＷＮストリート７４３を介してＨ
ＵＢ０ ７２８ａに結合されている。同様に、ＨＵＢ０
エレメント７２８ａ、７２８ｂおよび７２８ｄは、それ
ぞれ関連のＩＸＰ、ＨＩＡ、ＨＵＢ０、ＨＵＢ１、なら
びにＵＰおよびＤＯＷＮストリートに結合されている。
ＨＵＢ１ ７３０ａは導体７４６を介してＨＵＢ０ ７
２８ａに結合され、かつさらに導体７４８を介してＳＩ
ＣＴ２２８ａに結合される。ＨＵＢ１７３０ａは、ＵＰ
ストリート７５０およびＤＯＷＮストリート７５２に結
合され、かつさらにＤＯＷＮストリート７５４およびＵ
Ｐストリート７５６を介してＨＵＢ１ ７３０ｃに結合
される。同様に、ＨＵＢ１エレメント７３０ｂ、７３０
ｃおよび７３０ｄはそれぞれ関連のＳＩＣＴ、クロスオ
ーバ、ＨＵＢ０、ＨＵＢ１、ＵＰストリートおよびＤＯ
ＷＮストリートに結合される。
結合され、かつさらにＨＩＡ２１４ｃに結合される。Ｈ
ＵＢ０ ７２８ｃはＵＰストリート７４０とＤＯＷＮス
トリート７４１にも結合されており、かつさらにＵＰス
トリート７４０とＤＯＷＮストリート７４３を介してＨ
ＵＢ０ ７２８ａに結合されている。同様に、ＨＵＢ０
エレメント７２８ａ、７２８ｂおよび７２８ｄは、それ
ぞれ関連のＩＸＰ、ＨＩＡ、ＨＵＢ０、ＨＵＢ１、なら
びにＵＰおよびＤＯＷＮストリートに結合されている。
ＨＵＢ１ ７３０ａは導体７４６を介してＨＵＢ０ ７
２８ａに結合され、かつさらに導体７４８を介してＳＩ
ＣＴ２２８ａに結合される。ＨＵＢ１７３０ａは、ＵＰ
ストリート７５０およびＤＯＷＮストリート７５２に結
合され、かつさらにＤＯＷＮストリート７５４およびＵ
Ｐストリート７５６を介してＨＵＢ１ ７３０ｃに結合
される。同様に、ＨＵＢ１エレメント７３０ｂ、７３０
ｃおよび７３０ｄはそれぞれ関連のＳＩＣＴ、クロスオ
ーバ、ＨＵＢ０、ＨＵＢ１、ＵＰストリートおよびＤＯ
ＷＮストリートに結合される。
【０２６７】２つのＨＵＢエレメントが各システムイン
タフェース（図５８参照）に含まれる。ＨＵＢ０ ７２
８およびＨＵＢ１ ７３０は、同じゲートアレイ装置で
ある。ＨＵＢゲートアレイは、記憶装置インタフェース
コントロール（ＳＩＣＴ）７２８を介してインデックス
プロセッサ（ＩＸＰ）、ホストインタフェースアダプタ
（ＨＩＡ）２１４および不揮発性メモリ（ＮＶＭ）７３
２間に論理配線を備える。各ＨＵＢは５つのインタフェ
ースを有し、そのインタフェースに対して情報パケット
を経路指定することができる。ＨＵＢには１つのタイプ
しか存在しないので、ＨＵＢ識別名（ＨＵＢＩＤ）を用
いてＨＵＢ０ ７２８とＨＵＢ１ ７３０を区別する。
タフェース（図５８参照）に含まれる。ＨＵＢ０ ７２
８およびＨＵＢ１ ７３０は、同じゲートアレイ装置で
ある。ＨＵＢゲートアレイは、記憶装置インタフェース
コントロール（ＳＩＣＴ）７２８を介してインデックス
プロセッサ（ＩＸＰ）、ホストインタフェースアダプタ
（ＨＩＡ）２１４および不揮発性メモリ（ＮＶＭ）７３
２間に論理配線を備える。各ＨＵＢは５つのインタフェ
ースを有し、そのインタフェースに対して情報パケット
を経路指定することができる。ＨＵＢには１つのタイプ
しか存在しないので、ＨＵＢ識別名（ＨＵＢＩＤ）を用
いてＨＵＢ０ ７２８とＨＵＢ１ ７３０を区別する。
【０２６８】ＨＵＢゲートアレイ間のパケットの動きは
従来技術の要求−肯定応答プロトコールに従う。利用可
能なライン、ヘッダ宛先、アドレスおよび識別ストラッ
プが経路の選択を決定する。局所化された制御によっ
て、ＨＵＢは、スタックし、ルージュパケットをパージ
し、または適切なインタフェースに対し優先順位を認め
ることができる。さまざまなキャビネットおよびパワー
ドメイン構成、ならびに制御パラメータが上にも述べた
ＨＵＢおよびストリートアーキテクチャと題する同時係
属出願中の米国特許出願に記載されている。
従来技術の要求−肯定応答プロトコールに従う。利用可
能なライン、ヘッダ宛先、アドレスおよび識別ストラッ
プが経路の選択を決定する。局所化された制御によっ
て、ＨＵＢは、スタックし、ルージュパケットをパージ
し、または適切なインタフェースに対し優先順位を認め
ることができる。さまざまなキャビネットおよびパワー
ドメイン構成、ならびに制御パラメータが上にも述べた
ＨＵＢおよびストリートアーキテクチャと題する同時係
属出願中の米国特許出願に記載されている。
【０２６９】図６９は、ＨＵＢ０およびＨＵＢ１エレメ
ントのための出力優先順位スキームを含む表である。Ｈ
ＵＢエレメントには各インタフェースに１つ合計５つの
優先順位セクションが存在する。５つの出力インタフェ
ースの優先順位の各々は他の優先順位から独立してい
る。従来技術のスナップショット優先順位をＨＵＢ０７
２８用のＩＸＰ２３６およびＨＩＡ２１４インタフェー
スに対し使用しかつＨＵＢ１ ７３０用のＮＶＳ７３２
およびＣＲＯＳＳＯＶＥＲ２３８インタフェースに対し
使用する。スナップショット優先順位によって、同時に
受取られる要求は、他のスナップショットが取られる前
に高い優先順位から低い優先順位の順にサービスされ
る。
ントのための出力優先順位スキームを含む表である。Ｈ
ＵＢエレメントには各インタフェースに１つ合計５つの
優先順位セクションが存在する。５つの出力インタフェ
ースの優先順位の各々は他の優先順位から独立してい
る。従来技術のスナップショット優先順位をＨＵＢ０７
２８用のＩＸＰ２３６およびＨＩＡ２１４インタフェー
スに対し使用しかつＨＵＢ１ ７３０用のＮＶＳ７３２
およびＣＲＯＳＳＯＶＥＲ２３８インタフェースに対し
使用する。スナップショット優先順位によって、同時に
受取られる要求は、他のスナップショットが取られる前
に高い優先順位から低い優先順位の順にサービスされ
る。
【０２７０】ストリート出力ノードに対する優先順位
は、そのストリートが最も高い優先順位を与えられるよ
うに設計される。Ｒ−フラグ（ローカルリクエスタをス
トリートに対し開放する）が設定された場合にのみ、ス
トリートノードはストリート上に他のリクエスタを許容
する（ＨＵＢ制御フォーマットについては図７０を参
照。これは、ストリート要求運行が連続的なものである
と仮定している。もちろん、ストリートからストリート
出力ノードへの要求がなければ、ローカルリクエスタ
（ＩＸＰまたはＨＵＢに対して内部）はストリートにア
クセスを有する。
は、そのストリートが最も高い優先順位を与えられるよ
うに設計される。Ｒ−フラグ（ローカルリクエスタをス
トリートに対し開放する）が設定された場合にのみ、ス
トリートノードはストリート上に他のリクエスタを許容
する（ＨＵＢ制御フォーマットについては図７０を参
照。これは、ストリート要求運行が連続的なものである
と仮定している。もちろん、ストリートからストリート
出力ノードへの要求がなければ、ローカルリクエスタ
（ＩＸＰまたはＨＵＢに対して内部）はストリートにア
クセスを有する。
【０２７１】Ｒ−フラグは、ＩＸＰ、ＨＩＡ、ＮＶＳを
含むすべてのリクエスタにより設定される。各ストリー
トインタフェースでの優先順位はＲ−フラグが設定され
ているか否かに関わらず同じままだが、スナップはＲ−
フラグの値によって変化する。ストリート要求がＲ−フ
ラグを設定させた場合、１つのローカルリクエスタがス
トリート出力ノードからのストリート要求に従うことに
なる。そこで優先順位は再びスナップする。Ｒ−フラグ
は、ストリート要求がストリートノードを去ったときに
クリアされる。ストリート要求がＲ−フラグを設定させ
なければ、ストリート要求はストリート出力ノードを出
て優先順位が再スナップする。Ｒ−フラグは、この場合
はクリアされたままである。ストリート要求Ｒ−フラグ
が設定されかつローカルリクエスタが存在しない場合に
は、Ｒ−フラグはストリートノードを出る際にも設定さ
れたままである。Ｒ−フラグは設定されたままかまたは
ストリートリクエスタによってクリアされるかのいずれ
かである。ただし、ローカルリクエスタによってクリア
されることはない。
含むすべてのリクエスタにより設定される。各ストリー
トインタフェースでの優先順位はＲ−フラグが設定され
ているか否かに関わらず同じままだが、スナップはＲ−
フラグの値によって変化する。ストリート要求がＲ−フ
ラグを設定させた場合、１つのローカルリクエスタがス
トリート出力ノードからのストリート要求に従うことに
なる。そこで優先順位は再びスナップする。Ｒ−フラグ
は、ストリート要求がストリートノードを去ったときに
クリアされる。ストリート要求がＲ−フラグを設定させ
なければ、ストリート要求はストリート出力ノードを出
て優先順位が再スナップする。Ｒ−フラグは、この場合
はクリアされたままである。ストリート要求Ｒ−フラグ
が設定されかつローカルリクエスタが存在しない場合に
は、Ｒ−フラグはストリートノードを出る際にも設定さ
れたままである。Ｒ−フラグは設定されたままかまたは
ストリートリクエスタによってクリアされるかのいずれ
かである。ただし、ローカルリクエスタによってクリア
されることはない。
【０２７２】ＨＵＢ０およびＨＵＢ１の内部インタフェ
ースも、ストリート（ＵＰ／ＤＯＷＮ）がアクセスに関
して最も高い優先順位を有するように設計される。ＵＰ
およびＤＯＷＮストリートの両方が同時にスナップされ
ると、優先順位はＤＯＷＮがサービスされた後に再びス
ナップする。Ｒ−フラグはこれらのインタフェースに対
しては何らの効果も及ぼさない。図６９は、ＨＵＢ０お
よびＨＵＢ１インタフェースに関する出力優先順位につ
いて説明する。図７０は、ＨＵＢ制御フォーマットを規
定する図である。ＨＵＢはデータパケットを転送するう
えで要求−肯定応答プロトコルを使用する。ＨＵＢは、
ＥＸＴＥＮＤ ＬＩＮＥがハイになるのを検知すると、
その宛先アドレスによってどのインタフェースにその要
求が方向づけられているかを判別する。その出力ノード
に競合がなければ、パケットはそこを出て、肯定応答が
リクエスタに対し戻される。この肯定応答によってリク
エスタは、別のパケットを送ってもよいことがわかる。
この要求が同じインタフェースまたはノードを出ようと
する他のリクエスタと競合している場合には、この新た
な要求がサービスされるまで肯定応答は返されない。最
初の要求が優先順位を受けた場合には、応答はそのリク
エスタに戻され、かつＨＵＢがこのパケットをその宛先
に伝送し始める。パケットがＨＵＢインタフェース上で
受取られると、このパケットは常にランダム・アクセス
・メモリ（ＲＡＭ）（図示せず）に格納される。このイ
ンタフェース用の優先順位がビジーである場合には、制
御はスイッチオーバしてＲＡＭからこのパケットを取出
す。したがって、ＲＡＭにある要求が宛先アドレスおよ
び利用可能なラインによって決定されるインタフェース
プライオリティへの要求を構成する。ひとたび前の要求
の伝送が済み、かつこの要求が優先順位待ち行列におい
て次の順位である場合に制御はこの要求に対し行動を起
こすことになる。
ースも、ストリート（ＵＰ／ＤＯＷＮ）がアクセスに関
して最も高い優先順位を有するように設計される。ＵＰ
およびＤＯＷＮストリートの両方が同時にスナップされ
ると、優先順位はＤＯＷＮがサービスされた後に再びス
ナップする。Ｒ−フラグはこれらのインタフェースに対
しては何らの効果も及ぼさない。図６９は、ＨＵＢ０お
よびＨＵＢ１インタフェースに関する出力優先順位につ
いて説明する。図７０は、ＨＵＢ制御フォーマットを規
定する図である。ＨＵＢはデータパケットを転送するう
えで要求−肯定応答プロトコルを使用する。ＨＵＢは、
ＥＸＴＥＮＤ ＬＩＮＥがハイになるのを検知すると、
その宛先アドレスによってどのインタフェースにその要
求が方向づけられているかを判別する。その出力ノード
に競合がなければ、パケットはそこを出て、肯定応答が
リクエスタに対し戻される。この肯定応答によってリク
エスタは、別のパケットを送ってもよいことがわかる。
この要求が同じインタフェースまたはノードを出ようと
する他のリクエスタと競合している場合には、この新た
な要求がサービスされるまで肯定応答は返されない。最
初の要求が優先順位を受けた場合には、応答はそのリク
エスタに戻され、かつＨＵＢがこのパケットをその宛先
に伝送し始める。パケットがＨＵＢインタフェース上で
受取られると、このパケットは常にランダム・アクセス
・メモリ（ＲＡＭ）（図示せず）に格納される。このイ
ンタフェース用の優先順位がビジーである場合には、制
御はスイッチオーバしてＲＡＭからこのパケットを取出
す。したがって、ＲＡＭにある要求が宛先アドレスおよ
び利用可能なラインによって決定されるインタフェース
プライオリティへの要求を構成する。ひとたび前の要求
の伝送が済み、かつこの要求が優先順位待ち行列におい
て次の順位である場合に制御はこの要求に対し行動を起
こすことになる。
【０２７３】特定のインタフェースが利用可能でない場
合に、このパケットを再方向づけできることが重要なの
で、利用可能なラインが優先順位として特定のインタフ
ェースへの要求の形成に入る。このような能力を有する
インタフェースはＳＩＣＴブロックを介するＮＶＳへの
ストリートおよびインタフェースである。Ｓ−フラグは
リクエスタにより送られかつストリート（ＵＰまたはＤ
ＯＷＮ）上でどの方向をとるべきかをＨＵＢに知らせ
る。Ｓ−フラグ＝０はＵＰストリート方向と定義する。
Ｓ−フラグ＝１はＤＯＷＮストリート方向であると定義
する。
合に、このパケットを再方向づけできることが重要なの
で、利用可能なラインが優先順位として特定のインタフ
ェースへの要求の形成に入る。このような能力を有する
インタフェースはＳＩＣＴブロックを介するＮＶＳへの
ストリートおよびインタフェースである。Ｓ−フラグは
リクエスタにより送られかつストリート（ＵＰまたはＤ
ＯＷＮ）上でどの方向をとるべきかをＨＵＢに知らせ
る。Ｓ−フラグ＝０はＵＰストリート方向と定義する。
Ｓ−フラグ＝１はＤＯＷＮストリート方向であると定義
する。
【０２７４】先ほども述べたとおり、Ｒ−フラグはすべ
てのリクエスタによって設定される。ＨＵＢのみが入来
ストリート上のＲ−フラグを認識する。たとえば、ＨＩ
Ａが異なるバックパネルにおいてＮＶＳへの要求を行な
った場合、中間ＨＵＢ０がこのパケットを適切なストリ
ートに方向づけすることになる。そのストリート上の受
取ＨＵＢ０はそこでＲ−フラグを認識する。この受取Ｈ
ＵＢ０は、１つのローカルリクエスタが出力ノードから
出てストリートに従うことを許可する。Ｒ−フラグはク
リアされかつこのローカルリクエスタがストリート上の
ストリートリクエスタに従う。このストリートに関し待
ち行列に他のリクエスタがなければ、Ｒ−フラグは設定
されたままになる。
てのリクエスタによって設定される。ＨＵＢのみが入来
ストリート上のＲ−フラグを認識する。たとえば、ＨＩ
Ａが異なるバックパネルにおいてＮＶＳへの要求を行な
った場合、中間ＨＵＢ０がこのパケットを適切なストリ
ートに方向づけすることになる。そのストリート上の受
取ＨＵＢ０はそこでＲ−フラグを認識する。この受取Ｈ
ＵＢ０は、１つのローカルリクエスタが出力ノードから
出てストリートに従うことを許可する。Ｒ−フラグはク
リアされかつこのローカルリクエスタがストリート上の
ストリートリクエスタに従う。このストリートに関し待
ち行列に他のリクエスタがなければ、Ｒ−フラグは設定
されたままになる。
【０２７５】Ｃ−フラグを使用してＨＵＢエレメント間
のパケットの経路指定を行なう。これらフラグはＨＵＢ
自体によって設定される。Ｃ０フラグは、ＨＵＢ０がパ
ケットを内部インタフェースを介してＨＵＢ１に送る際
にセットされる。Ｃ１フラグは、ＨＵＢ１がクロスオー
バインタフェースを介して隣接するＨＵＢ１にパケット
を送る際に設定される。Ｃ１フラグは、このパケットが
ＨＵＢ１からひとたび伝送されると、受取ＨＵＢ１によ
ってクリアされる。同様に、Ｃ０フラグは、データが受
取ＨＵＢ０により受取られかつ伝送された後クリアされ
る。
のパケットの経路指定を行なう。これらフラグはＨＵＢ
自体によって設定される。Ｃ０フラグは、ＨＵＢ０がパ
ケットを内部インタフェースを介してＨＵＢ１に送る際
にセットされる。Ｃ１フラグは、ＨＵＢ１がクロスオー
バインタフェースを介して隣接するＨＵＢ１にパケット
を送る際に設定される。Ｃ１フラグは、このパケットが
ＨＵＢ１からひとたび伝送されると、受取ＨＵＢ１によ
ってクリアされる。同様に、Ｃ０フラグは、データが受
取ＨＵＢ０により受取られかつ伝送された後クリアされ
る。
【０２７６】ユニット識別フィールドである、ワードの
ビット８−１１は、特定のＵＮＩＴをアドレスするため
に使用される。バックパネル識別フィールドである、ビ
ット１２−１５は、好ましいモードで使用される１６の
バックパネルのうちの１つをアドレスするために使用さ
れる。図７１は、ユニット識別フィールドを規定する図
である。すべての関連のＵＮＩＴは、それぞれに関連す
るユニット識別コードを有している。このユニット識別
コードを使用して特定のユニットをアドレスする（図７
０を参照）。
ビット８−１１は、特定のＵＮＩＴをアドレスするため
に使用される。バックパネル識別フィールドである、ビ
ット１２−１５は、好ましいモードで使用される１６の
バックパネルのうちの１つをアドレスするために使用さ
れる。図７１は、ユニット識別フィールドを規定する図
である。すべての関連のＵＮＩＴは、それぞれに関連す
るユニット識別コードを有している。このユニット識別
コードを使用して特定のユニットをアドレスする（図７
０を参照）。
【０２７７】図７２は、ＨＵＢエラーステータスフォー
マットを規定する図である。「Ｆ」ビット０は、エラー
フラグを意味する。このビットは、ＨＵＢが初めて発生
したエラーを検出した際に設定される。図７２に含まれ
るフィールドの残りの部分は、他のコンポーネントたと
えばＳＩＣＴおよびＮＶＳ等のさまざまなエラーのステ
ータスを報告するのに利用できる。図７３は、１つの最
長パケットを伝送するための基本的インタフェースのタ
イミング図である。すべてのインタフェースタイミング
（ＨＵＢの好ましい実施例についての）は、５０ナノ秒
（ｎｓ）の時間ステップである。また、この図は、要求
が方向づけられているインタフェースがビジーではない
と仮定している。
マットを規定する図である。「Ｆ」ビット０は、エラー
フラグを意味する。このビットは、ＨＵＢが初めて発生
したエラーを検出した際に設定される。図７２に含まれ
るフィールドの残りの部分は、他のコンポーネントたと
えばＳＩＣＴおよびＮＶＳ等のさまざまなエラーのステ
ータスを報告するのに利用できる。図７３は、１つの最
長パケットを伝送するための基本的インタフェースのタ
イミング図である。すべてのインタフェースタイミング
（ＨＵＢの好ましい実施例についての）は、５０ナノ秒
（ｎｓ）の時間ステップである。また、この図は、要求
が方向づけられているインタフェースがビジーではない
と仮定している。
【０２７８】「拡張」信号はタイムステップ０で活性化
し、このストリートがデータ伝送に利用できることを示
す。リクエスタＨＵＢはそこで「データ」ライン上に２
つのヘッダワードを送出し、とりわけこのリクエスタが
どのユニットと通信を行ないたいかを表わす。そのアド
レスがヘッダワード内のユニットＩＤと一致するユニッ
トは利用可能であれば「ＡＣＫツウＲＥＱ」で応答す
る。「ＡＣＫツウＲＥＱ」信号は、リクエスタに対し、
受取ＨＵＢ内のＲＡＭは現在もう１つのパケット用の余
裕があることを教える。「ＡＣＫフロムＲＥＣ」信号上
に含まれパルスは、ＨＵＢに対する連続的な要求に対し
てＨＵＢで肯定応答が受取られ得る最後の時点を示す。
この肯定応答はこの特定のインタフェースに関連するタ
イマの最大まで受取ることができる。
し、このストリートがデータ伝送に利用できることを示
す。リクエスタＨＵＢはそこで「データ」ライン上に２
つのヘッダワードを送出し、とりわけこのリクエスタが
どのユニットと通信を行ないたいかを表わす。そのアド
レスがヘッダワード内のユニットＩＤと一致するユニッ
トは利用可能であれば「ＡＣＫツウＲＥＱ」で応答す
る。「ＡＣＫツウＲＥＱ」信号は、リクエスタに対し、
受取ＨＵＢ内のＲＡＭは現在もう１つのパケット用の余
裕があることを教える。「ＡＣＫフロムＲＥＣ」信号上
に含まれパルスは、ＨＵＢに対する連続的な要求に対し
てＨＵＢで肯定応答が受取られ得る最後の時点を示す。
この肯定応答はこの特定のインタフェースに関連するタ
イマの最大まで受取ることができる。
【０２７９】ＨＵＢが伝送エラーを検知すると、「ＬＩ
ＮＥ ＡＶＡＩＬ」信号が、「ＥＸＴＥＮＤ」ラインが
不活性になった１００ｎｓ後に不活性になる（この図面
ではパルス数９３の後１００ｎｓ）。このことでその特
定のストリートに対し再試行または動作停止のいずれか
が強制され、かつＨＵＢエレメントはその要求または応
答を再経路指定させられる。再経路指定については上に
述べた「ＨＵＢおよびストリートアーキテクチャを用い
るシステム内の優先順位の経路指定」と題する同時係属
中の米国特許出願、および上に述べた「ＸＰＣ ＨＵＢ
およびストリートアーキテクチャ」と題する米国特許出
願に説明されている。
ＮＥ ＡＶＡＩＬ」信号が、「ＥＸＴＥＮＤ」ラインが
不活性になった１００ｎｓ後に不活性になる（この図面
ではパルス数９３の後１００ｎｓ）。このことでその特
定のストリートに対し再試行または動作停止のいずれか
が強制され、かつＨＵＢエレメントはその要求または応
答を再経路指定させられる。再経路指定については上に
述べた「ＨＵＢおよびストリートアーキテクチャを用い
るシステム内の優先順位の経路指定」と題する同時係属
中の米国特許出願、および上に述べた「ＸＰＣ ＨＵＢ
およびストリートアーキテクチャ」と題する米国特許出
願に説明されている。
【０２８０】図７４は、ＨＵＢストリート優先順位回路
を示すブロック図である。この回路の動作は以下のとお
りである。拡張デジグネータ４６４８が入来ストリート
パケットから設定を受けると、比較器４６５２が、この
要求がストリート上で連続するものかどうかを見極めさ
せられる。他のリクエスタがストリート要求と同じ時間
フレームに存在する場合には、ＰＲＩＯＲＩＴＹ ＨＯ
ＬＤレジスタ４６５４がこれらの要求のすべてを格納す
ることになる。優先順位エンコーダ４６５８は、これら
のリクエストがサービスされる順番を判別する。ストリ
ート出力ノードのための優先順位は、（１）ストリー
ト、（２）ＩＸＰ、（３）ＨＩＡ、および（４）ＨＵＢ
１からの要求の順である。優先順位不能デジグネータ４
６６４は、優先順位エンコーダが活性化するとセットさ
れる。この優先順位不能デジグネータ４６６４の基本的
な目的は、比較論理４６５２を不能化することにあり、
他の要求が存在する場合には、これら要求は、同じ時間
フレームにスナップされる要求がすべてサービスされる
まで優先順位エンコーダ４６５８の外に保持されること
になる。
を示すブロック図である。この回路の動作は以下のとお
りである。拡張デジグネータ４６４８が入来ストリート
パケットから設定を受けると、比較器４６５２が、この
要求がストリート上で連続するものかどうかを見極めさ
せられる。他のリクエスタがストリート要求と同じ時間
フレームに存在する場合には、ＰＲＩＯＲＩＴＹ ＨＯ
ＬＤレジスタ４６５４がこれらの要求のすべてを格納す
ることになる。優先順位エンコーダ４６５８は、これら
のリクエストがサービスされる順番を判別する。ストリ
ート出力ノードのための優先順位は、（１）ストリー
ト、（２）ＩＸＰ、（３）ＨＩＡ、および（４）ＨＵＢ
１からの要求の順である。優先順位不能デジグネータ４
６６４は、優先順位エンコーダが活性化するとセットさ
れる。この優先順位不能デジグネータ４６６４の基本的
な目的は、比較論理４６５２を不能化することにあり、
他の要求が存在する場合には、これら要求は、同じ時間
フレームにスナップされる要求がすべてサービスされる
まで優先順位エンコーダ４６５８の外に保持されること
になる。
【０２８１】Ｒ−フラグデジグネータ４６６２は、パケ
ットヘッダのビット１（１）が能動化された場合にセッ
トされる。Ｒ−フラグデジグネータは、優先順位不能デ
ジグネータ４６６４にフィードし、かつ優先順位がもう
１つの再スナップのためにバックアップをオープンする
かまたはＰＲＩＯＲＩＴＹ ＨＯＬＤレジスタにあるリ
クエスタにサービスすべき時期を決定する。Ｒ−フラグ
は、パケットのヘッダにのみ存在する。したがって、パ
ケットの長さは多数の転送にわたる可能性があるので、
Ｒ−フラグＳＥＬ４６７２への制御は、最初の転送の間
にのみヘッダからＲ−フラグを選択し、その後は通常の
パケットデータにスイッチして戻る。
ットヘッダのビット１（１）が能動化された場合にセッ
トされる。Ｒ−フラグデジグネータは、優先順位不能デ
ジグネータ４６６４にフィードし、かつ優先順位がもう
１つの再スナップのためにバックアップをオープンする
かまたはＰＲＩＯＲＩＴＹ ＨＯＬＤレジスタにあるリ
クエスタにサービスすべき時期を決定する。Ｒ−フラグ
は、パケットのヘッダにのみ存在する。したがって、パ
ケットの長さは多数の転送にわたる可能性があるので、
Ｒ−フラグＳＥＬ４６７２への制御は、最初の転送の間
にのみヘッダからＲ−フラグを選択し、その後は通常の
パケットデータにスイッチして戻る。
【０２８２】優先順位エンコーダ４６５８は、Ｒ−フラ
グＳＥＬ４６７０内にドライブし、このフラグはセレク
タ４６７２およびセレクタアウト４６６８を介してＨＵ
Ｂを出る際にＲ−フラグをセットしたままにするかまた
はクリアすべきかを決定する。セレクタアウト４６６８
が必要なのは、４つまでのレジスタ（ストリート、ＩＸ
Ｐ、ＨＩＡおよび内部）がセレクタを介してＨＵＢを出
ることができるためにである。優先順位デコードレジス
タ４６６０は、優先順位エンコーダ４６５８の出力をラ
ッチする。パケット伝送が完了すると、優先順位デコー
ドレジスタ４６６０を使用して優先順位レジスタのすべ
てをクリアする。
グＳＥＬ４６７０内にドライブし、このフラグはセレク
タ４６７２およびセレクタアウト４６６８を介してＨＵ
Ｂを出る際にＲ−フラグをセットしたままにするかまた
はクリアすべきかを決定する。セレクタアウト４６６８
が必要なのは、４つまでのレジスタ（ストリート、ＩＸ
Ｐ、ＨＩＡおよび内部）がセレクタを介してＨＵＢを出
ることができるためにである。優先順位デコードレジス
タ４６６０は、優先順位エンコーダ４６５８の出力をラ
ッチする。パケット伝送が完了すると、優先順位デコー
ドレジスタ４６６０を使用して優先順位レジスタのすべ
てをクリアする。
【０２８３】ＵＰストリートデコード回路、ＤＯＷＮス
トリートデコード回路、ポート−１（Ｐ１）デコード回
路、ポート−２デコード回路およびポート−３（Ｐ３）
デコード回路の詳細な説明については、先ほど述べた
「ＸＰＣ ＨＵＢストリートアーキテクチャ」と題する
同時係属中の米国特許出願に述べられている。 ｅ．結論 上の好ましい実施例の説明から、本発明のさまざまに述
べられた目的が達成されたことは、当業者の理解すると
ころとなろう。記載したアウトボードファイルキャッシ
ュ拡張処理システムによって、先行技術では教示または
考えつかなかったファイルキャッシュ能力が得られる。
好ましい実施例について説明したが、本発明の精神およ
び範囲を逸脱することなく当業者にはさまざまな修正、
代替例および省略が思いつくことであろう。したがっ
て、明細書は本発明の範囲を限定することなく本発明を
説明することを意図し、かつ特許法により保護を受ける
ことを意図する内容は前掲の特許請求の範囲に示すもの
である。
トリートデコード回路、ポート−１（Ｐ１）デコード回
路、ポート−２デコード回路およびポート−３（Ｐ３）
デコード回路の詳細な説明については、先ほど述べた
「ＸＰＣ ＨＵＢストリートアーキテクチャ」と題する
同時係属中の米国特許出願に述べられている。 ｅ．結論 上の好ましい実施例の説明から、本発明のさまざまに述
べられた目的が達成されたことは、当業者の理解すると
ころとなろう。記載したアウトボードファイルキャッシ
ュ拡張処理システムによって、先行技術では教示または
考えつかなかったファイルキャッシュ能力が得られる。
好ましい実施例について説明したが、本発明の精神およ
び範囲を逸脱することなく当業者にはさまざまな修正、
代替例および省略が思いつくことであろう。したがっ
て、明細書は本発明の範囲を限定することなく本発明を
説明することを意図し、かつ特許法により保護を受ける
ことを意図する内容は前掲の特許請求の範囲に示すもの
である。
【図１】本発明とともに使用することが可能なデータ処
理システム、「ホスト」または「ホスト処理システム」
の例を示す図である。
理システム、「ホスト」または「ホスト処理システム」
の例を示す図である。
【図２】ホストの例の入力／出力コンプレックスのアー
キテクチャを示す図である。
キテクチャを示す図である。
【図３】さまざまな先行技術のディスクサブシステム構
成に結合される複数のホストを示すブロック図である。
成に結合される複数のホストを示すブロック図である。
【図４】データ記憶装置ハイアラーキーにおけるアウト
ボードファイルキャッシュを示す図である。
ボードファイルキャッシュを示す図である。
【図５】図４に示されるデータ記憶装置ハイアラーキー
内の全体的ファイル処理を示す図である。
内の全体的ファイル処理を示す図である。
【図６】アウトボードファイルキャッシュシステムの好
ましい実施例のハードウェアおよびソフトウェアコンポ
ーネントを示す機能ブロック図である。
ましい実施例のハードウェアおよびソフトウェアコンポ
ーネントを示す機能ブロック図である。
【図７】図８−図１０の位置関係を示す図である。
【図８】ファイルキャッシュシステムの主要な機能コン
ポーネントの各々の間のデータの流れを示すフロー図で
ある。
ポーネントの各々の間のデータの流れを示すフロー図で
ある。
【図９】ファイルキャッシュシステムの主要な機能コン
ポーネントの各々の間のデータの流れを示すフロー図で
ある。
ポーネントの各々の間のデータの流れを示すフロー図で
ある。
【図１０】ファイルキャッシュシステムの主要な機能コ
ンポーネントの各々の間のデータの流れを示すフロー図
である。
ンポーネントの各々の間のデータの流れを示すフロー図
である。
【図１１】コマンドパケットの一般的なレイアウトおよ
び内部に含まれる情報を示す図である。
び内部に含まれる情報を示す図である。
【図１２】プログラム開始待ち行列を示す図である。
【図１３】プログラム開始パケットに含まれる情報およ
びそのフォーマットを示す図である。
びそのフォーマットを示す図である。
【図１４】ステータスパケット待ち行列およびプログラ
ムステータスパケットに含まれるフォーマットおよび情
報を示す図である。
ムステータスパケットに含まれるフォーマットおよび情
報を示す図である。
【図１５】ステータスパケット待ち行列およびプログラ
ムステータスパケットに含まれるフォーマットおよび情
報を示す図である。
ムステータスパケットに含まれるフォーマットおよび情
報を示す図である。
【図１６】ＨＩＡ ＡＣＢバッファを示す図である。
【図１７】アクティビティ待ち行列を示す図である。
【図１８】各アクティビティ待ち行列エントリに含まれ
る情報を示す図である。
る情報を示す図である。
【図１９】アウトボードファイルキャッシュにおいて利
用可能なファイル空間を示す図である。
用可能なファイル空間を示す図である。
【図２０】１つのセグメントの論理構成を示す図であ
る。
る。
【図２１】ブロックの論理合成を示す図である。
【図２２】アウトボードファイルキャッシュのファイル
スペースにおけるキャッシュファイルスペース、ネイル
スペース、およびレジデントファイルスペースの間の論
理分割を示す図である。
スペースにおけるキャッシュファイルスペース、ネイル
スペース、およびレジデントファイルスペースの間の論
理分割を示す図である。
【図２３】ファイル記述子表を示す図である。
【図２４】ファイル記述子に含まれる情報を示す図であ
る。
る。
【図２５】Ｉ／Ｏソフトウェアがアプリケーションソフ
トウェアからのファイル要求のために行なう一般的な処
理のフローチャートである。
トウェアからのファイル要求のために行なう一般的な処
理のフローチャートである。
【図２６】ファイルキャッシュハンドラソフトウェアが
行なうＦＩＬＥ ＣＡＣＨＥ ＩＮＴＥＲＦＡＣＥ処理
のフローチャートである。
行なうＦＩＬＥ ＣＡＣＨＥ ＩＮＴＥＲＦＡＣＥ処理
のフローチャートである。
【図２７】コマンドパケット（またはチェーン）の処理
が完了した時点を検出するための一般的な処理のフロー
チャートである。
が完了した時点を検出するための一般的な処理のフロー
チャートである。
【図２８】図２９および図３０の位置関係を示す図であ
る。
る。
【図２９】データムーバ（ＤＭ）およびホストインタフ
ェースアダプタ（ＨＩＡ）のコンポーネントを示す図で
ある。
ェースアダプタ（ＨＩＡ）のコンポーネントを示す図で
ある。
【図３０】データムーバ（ＤＭ）およびホストインタフ
ェースアダプタ（ＨＩＡ）のコンポーネントを示す図で
ある。
ェースアダプタ（ＨＩＡ）のコンポーネントを示す図で
ある。
【図３１】インデックスプロセッサ（ＩＸＰ）の機能ブ
ロック図である。
ロック図である。
【図３２】ＩＸＰの主処理ループのフローチャートであ
る。
る。
【図３３】アウトボードファイルキャッシュ内のストリ
ートプロセッサ間通信および記憶アクセスネットワーク
の機能的なコンポーネントをさらに示すブロック図であ
る。
ートプロセッサ間通信および記憶アクセスネットワーク
の機能的なコンポーネントをさらに示すブロック図であ
る。
【図３４】アウトボードファイルキャッシュに結合され
た複数のホストを含むデータ処理構成を示すブロック図
である。
た複数のホストを含むデータ処理構成を示すブロック図
である。
【図３５】別個の電圧バスにより給電される複数のクロ
ック源がパワードメイン境界にわたって同期され、同時
に等しい数の等価な回路負荷がクロックされるようにな
っているクロック分配システムのブロック図である。
ック源がパワードメイン境界にわたって同期され、同時
に等しい数の等価な回路負荷がクロックされるようにな
っているクロック分配システムのブロック図である。
【図３６】フォールト許容クロック分配システムの好ま
しい実施例のブロック図である。
しい実施例のブロック図である。
【図３７】ＤＣ電力源ＢまたはＡＣ電力源Ｂが停止した
際のフォールト許容クロック分配システムを示す図であ
る。
際のフォールト許容クロック分配システムを示す図であ
る。
【図３８】各負荷を給電する同期クロック信号を示しか
つ所与のパワードメインにおいて同期クロック信号が、
他の同期クロック信号が失われた際にそのそれぞれの負
荷をクロックし続ける様子をさらに示す波形図である。
つ所与のパワードメインにおいて同期クロック信号が、
他の同期クロック信号が失われた際にそのそれぞれの負
荷をクロックし続ける様子をさらに示す波形図である。
【図３９】好ましい実施例のＡＣ電力源およびＤＣ電力
源冗長性を示す図である。
源冗長性を示す図である。
【図４０】好ましい実施例の詳細を示すブロック図であ
る。
る。
【図４１】パワードメインＡにおけるクロック源Ａのブ
ロック図である。
ロック図である。
【図４２】パワードメインＢにおけるクロック源Ｂのブ
ロック図である。
ロック図である。
【図４３】光ファイバインタフェースのコンポーネント
を示すブロック図である。
を示すブロック図である。
【図４４】光ファイバインタフェースの一方端部用のク
ロックドメインのブロック図である。
ロックドメインのブロック図である。
【図４５】ＰＬＡＹＥＲ＋コンポーネントへ光パイプフ
レームコントロールから転送される記号の表である。
レームコントロールから転送される記号の表である。
【図４６】光パイプフレームコントロールへＰＬＡＹＥ
Ｒ＋コンポーネントから転送される記号の表である。
Ｒ＋コンポーネントから転送される記号の表である。
【図４７】光パイプフレームコントロールゲートアレイ
の伝送側論理のブロック図である。
の伝送側論理のブロック図である。
【図４８】光パイプフレームコントロールゲートアレイ
の受手側論理のブロック図である。
の受手側論理のブロック図である。
【図４９】フレーム転送ファシリティゲートアレイのブ
ロック図である。
ロック図である。
【図５０】マイクロシーケンサバスコントローラシステ
ムのブロック図である。
ムのブロック図である。
【図５１】マイクロバスのデータおよびデータパリティ
経路を示すブロック図である。
経路を示すブロック図である。
【図５２】マイクロシーケンサバスコントローラシステ
ムがデータムーバである場合のマイクロバスのデータ経
路用のパリティドメインを示す図である。
ムがデータムーバである場合のマイクロバスのデータ経
路用のパリティドメインを示す図である。
【図５３】マイクロシーケンサバスコントローラシステ
ムがホストインタフェースアダプタである場合のマイク
ロバスのデータ経路用のパリティドメインを示す図であ
る。
ムがホストインタフェースアダプタである場合のマイク
ロバスのデータ経路用のパリティドメインを示す図であ
る。
【図５４】マイクロバスのアドレスおよびアドレスパリ
ティ経路を示すブロック図である。
ティ経路を示すブロック図である。
【図５５】マイクロバス上のアドレス用のパリティドメ
インがどのように分配されるかを示すブロック図であ
る。
インがどのように分配されるかを示すブロック図であ
る。
【図５６】マイクロシーケンサバスコントローラシステ
ムにより行なわれるアドレスパリティチェックの２つの
レベルを示すブロック図である。
ムにより行なわれるアドレスパリティチェックの２つの
レベルを示すブロック図である。
【図５７】マイクロバスのためのアドレスのフォーマッ
トを示す図である。
トを示す図である。
【図５８】マイクロシーケンサバスコントローラの主な
コンポーネントを示すブロック図である。
コンポーネントを示すブロック図である。
【図５９】図６０−図６３の位置関係を示す図である。
【図６０】マイクロシーケンサバスコントローラのアー
キテクチャを示す詳細図である。
キテクチャを示す詳細図である。
【図６１】マイクロシーケンサバスコントローラのアー
キテクチャを示す詳細図である。
キテクチャを示す詳細図である。
【図６２】マイクロシーケンサバスコントローラのアー
キテクチャを示す詳細図である。
キテクチャを示す詳細図である。
【図６３】マイクロシーケンサバスコントローラのアー
キテクチャを示す詳細図である。
キテクチャを示す詳細図である。
【図６４】ローカルストアメモリ位置の割当を示す図で
ある。
ある。
【図６５】拡張プロセッサコンプレックス（ＸＰＣ）の
ブロック図である。
ブロック図である。
【図６６】アウトボードファイルキャッシュシステムの
ブロック図である。
ブロック図である。
【図６７】アウトボードファイルキャッシュブロックの
配線を示すブロック図である。
配線を示すブロック図である。
【図６８】システムインタフェースカードと不揮発性メ
モリとの間の配線を示す詳細ブロック図である。
モリとの間の配線を示す詳細ブロック図である。
【図６９】ＨＵＢ０およびＨＵＢ１エレメントのための
出力優先順位スキームを含む表である。
出力優先順位スキームを含む表である。
【図７０】ＨＵＢ制御フォーマットを規定する図であ
る。
る。
【図７１】ユニット識別フィールドを規定する図であ
る。
る。
【図７２】ＨＵＢエラーステータスフォーマットを規定
する図である。
する図である。
【図７３】１つの最長パケットを伝送するための基本的
なインタフェースのためのタイミング図である。
なインタフェースのためのタイミング図である。
【図７４】ＨＵＢストリート優先順位回路を示すブロッ
ク図である。
ク図である。
１０ ホスト １６ 主記憶装置 １０４ 制御ユニット ２２０ 不揮発性記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェリス・ティー・プライス アメリカ合衆国、55360 ミネソタ州、メ イヤー、タコマ・アベニュ、5570 (72)発明者 ジェイムズ・エフ・トルガーソン アメリカ合衆国、55304 ミネソタ州、ア ンドーバー、エヌ・ダブリュ、ワンハンド レッドアンドフィフティセブンス・アベニ ュ、227
Claims (41)
- 【請求項１】 ファイルデータ信号を処理するためのホ
ストデータ処理システムとともに使用するためのアウト
ボードファイルキャッシュ外部処理コンプレックスであ
って、 前記ホストデータ処理システムが命令プロセッサ、記憶
コントローラ、ファイルを記憶するためのファイル大容
量記憶装置、前記記憶コントローラに結合された主動作
メモリ、前記ホストデータ処理システムとの間のファイ
ルデータ信号の読出および書込を制御しかつ前記命令プ
ロセッサと前記主動作メモリとに結合されたデータムー
バシステム、および前記データムーバに結合された伝送
リンクとを有し、 前記アウトボードファイルキャッシュ外部処理コンプレ
ックスは、 双方向バス構成と、 ホスト結合端子が前記伝送リンクに結合されて、前記ホ
ストデータ処理システムからのファイルデータ信号およ
びコマンド信号を受けかつ前記ホストデータ処理システ
ムへファイルデータ信号およびコマンド信号を伝送し、
かつバス結合端子が前記双方向バス構成に結合されたホ
ストインタフェースアダプタと、 前記双方向バス構成に結合されて、前記双方向バス構成
上の前記ファイルデータ信号およびコマンド信号の伝送
を制御するインデックスプロセッサと、 前記ファイルデータ信号を選択的にキャッシュしかつ前
記データファイル信号を選択的に読出すようになってい
るアドレス可能な不揮発性記憶装置と、 前記アドレス可能な不揮発性記憶装置および前記双方向
バス構成に結合されて、前記コマンド信号に応答して前
記ファイルデータ信号上の前記キャッシュ動作および前
記読出動作を制御する記憶インタフェース制御回路とを
含み、 それによってアウトボードファイルキャッシングおよび
制御が前記ホストデータ処理システムに密接に結合され
かつ前記ホストデータ処理システムにより行なわれるフ
ァイルデータ処理および関連の制御機能と並行して行な
われる、アウトボードファイルキャッシュ外部処理コン
プレックス。 - 【請求項２】 クロック信号を与えるためのクロック信
号分配システムをさらに備える、請求項１に記載のアウ
トボードファイルキャッシュ外部処理コンプレックス。 - 【請求項３】 前記クロック信号分配システムが、冗長
発振器および発振器制御回路を備え、前記冗長発振器の
１つを選択して前記クロック信号を与える、請求項２に
記載のアウトボードファイルキャッシュ外部処理コンプ
レックス。 - 【請求項４】 電力を与えるための電力源をさらに含
む、請求項１に記載のアウトボードファイルキャッシュ
外部処理コンプレックス。 - 【請求項５】 前記電力源が、冗長電源および電源制御
回路を含み、前記冗長電源のうちの１つを選択して電力
を与える、請求項４に記載のアウトボードファイルキャ
ッシュ外部処理コンプレックス。 - 【請求項６】 前記インデックスプロセッサが、 各々がマイクロプロセッサおよびローカル記憶装置を有
する第１および第２のマイクロシーケンサ装置と、 実行予定の命令を記憶するための制御記憶装置とを含
み、前記制御記憶装置が前記第１および第２のマイクロ
シーケンサ装置に結合して前記制御記憶装置に記憶され
た同じ命令を前記第１および第２のマイクロシーケンサ
装置の両方に与え、さらに前記第１および第２のマイク
ロシーケンサ装置に結合されて前記双方向バス構成から
の制御信号を受ける入力回路と、 前記双方向バス構成に結合された前記第１のマイクロシ
ーケンサ装置からの出力回路と、 前記第２のマイクロシーケンサ装置を前記第１のマイク
ロシーケンサ装置に結合して、前記第２のマイクロシー
ケンサ装置により行われた命令実行の結果を前記第１の
マイクロシーケンサ装置に送る相互結合回路とを含み、 それにより前記命令実行の前記結果を比較することによ
って動作のエラーチェックが行なわれ得る、請求項１に
記載のアウトボードファイルキャッシュ外部処理コンプ
レックス。 - 【請求項７】 ファイルデータ信号を処理するためのホ
ストデータ処理システムとともに使用するためのアウト
ボードファイルキャッシュシステムであって、 入力端子が前記ホストデータ処理システムに結合されか
つ第１のリンク端子を有するデータムーバ回路と、 第２のリンク端子を有するホストインタフェースアダプ
タ回路と、 前記第１のリンク端子および第２のリンク端子の間に結
合された双方向リンクと、 前記ホストインタフェースアダプタ回路に結合されかつ
経路指定制御回路、双方向バス、記憶インタフェース制
御回路および記憶アクセス端子を含むシステムインタフ
ェース回路と、 前記記憶アクセス端子に結合されてファイルデータ信号
を選択的にキャッシュするためのアドレス可能不揮発性
記憶装置とを含む、アウトボードファイルキャッシュシ
ステム。 - 【請求項８】 前記経路指定制御回路が、前記アドレス
可能不揮発性記憶装置内の利用可能な記憶スペースに対
する割当およびキャッシュ置換えを管理するためのイン
デックスプロセッサを含む、請求項７に記載のアウトボ
ードファイルキャッシュシステム。 - 【請求項９】 前記インデックスプロセッサが、 各々がマイクロプロセッサおよびローカル制御記憶装置
を有する第１および第２のマイクロシーケンサ装置と、 実行予定の命令を記憶するための制御記憶装置とを備
え、前記制御記憶装置が前記第１および第２のマイクロ
シーケンサ装置に結合して、前記制御記憶装置に記憶さ
れている同じ命令を前記第１および第２のマイクロシー
ケンサ装置の両方に与え、さらに前記第１および第２の
マイクロシーケンサ装置に結合されて前記双方向バス構
成からの制御信号を受けるための入力回路と、 前記双方向バス構成に結合された前記第１のマイクロシ
ーケンサ装置からの出力回路と、 前記第１のマイクロシーケンサ装置に前記第２のマイク
ロシーケンサ装置を結合して、前記第２のマイクロシー
ケンサ装置により行なわれた命令実行の結果を前記第１
のマイクロシーケンサ装置に送る、相互結合回路とを含
み、 それにより前記命令実行の前記結果を比較することによ
って動作のエラーチェックが行なわれ得る、請求項８に
記載のアウトボードファイルキャッシュシステム。 - 【請求項１０】 クロック信号を与えるためのクロック
信号分配システムをさらに含む、請求項７に記載のアウ
トボードファイルキャッシュシステム。 - 【請求項１１】 前記クロック信号分配システムが、冗
長発振器および発振器制御回路を含み、前記冗長発振器
の１つを選択して前記クロック信号を与える、請求項１
０に記載のアウトボードファイルキャッシュシステム。 - 【請求項１２】 電力を与えるための電力源をさらに含
む、請求項７に記載のアウトボードファイルキャッシュ
システム。 - 【請求項１３】 前記電力源が、冗長電源および電源制
御回路を含み、前記冗長電源の１つを選択して電力を与
える、請求項１２に記載のアウトボードファイルキャッ
シュシステム。 - 【請求項１４】 前記双方向リンクが、光ファイバ伝送
エレメントを含む、請求項７に記載のアウトボードファ
イルキャッシュシステム。 - 【請求項１５】 ファイルデータ信号を処理するための
ホストデータ処理システムにおいて使用するためのアウ
トボードファイルキャッシュ外部処理コンプレックスで
あって、前記ホストデータ処理システムが、少なくとも
１つの命令プロセッサ、記憶コントローラ、ファイルデ
ータ信号を記憶するためのファイル大容量記憶装置、前
記命令プロセッサが使用する主動作メモリ、各々が前記
命令プロセッサおよび前記主動作メモリに結合されて、
前記ホストデータ処理システムとのファイルデータ信号
の読出および書込を制御するためのデータムーバ回路
と、データムーバ回路の各々に結合された別個の伝送リ
ンクとを有し、 前記アウトボードファイルキャッシュ外部処理コンプレ
ックスが、 第１および第２の双方向バス構成と、 各々がホスト結合端子が伝送リンクの関連する１つに結
合されて前記ホストデータ処理システム内の関連するデ
ータムーバ回路からのファイルデータ信号およびコマン
ド信号を受けかつ前記ホストデータ処理システム内の関
連するデータムーバ回路へファイルデータ信号およびコ
マンド信号を伝送し、かつバス結合端子を有する第１お
よび第２のホストインタフェースアダプタ回路を含み、
前記第１のホストインタフェースアダプタ回路が前記第
１の双方向バス構成に結合されかつ前記第２のホストイ
ンタフェースアダプタ回路が前記第２の双方向バス構成
に結合され、さらに前記第１の双方向バス構成に結合さ
れた第１のインデックスプロセッサおよび前記第２の双
方向バス構成に結合された第２のインデックスプロセッ
サを含み、前記第１および第２のインデックスプロセッ
サの各々が前記第１および第２の双方向バス構成の関連
する１つ上の前記ファイルデータ信号および前記コマン
ド信号の伝送を制御し、さらに各々が前記ファイルデー
タ信号を選択的にキャッシュしかつ前記ファイルデータ
信号を選択的に読出すようにされている第１および第２
のアドレス可能不揮発性記憶装置と、 第１および第２の記憶インタフェース制御回路とを含
み、前記第１の記憶インタフェース制御回路が前記第１
の双方向バス構成に結合され、かつ前記第２の記憶イン
タフェース制御回路が前記第２の双方向バス構成に結合
され、かつ前記第１および第２の記憶インタフェース制
御回路が各々前記アドレス可能不揮発性記憶装置に結合
されており、前記第１および第２の記憶インタフェース
制御回路が前記コマンド信号に応答して前記ファイルデ
ータ信号の前記キャッシュおよび前記読出動作を制御
し、それによって前記第１および第２のアドレス可能不
揮発性記憶装置内に前記キャッシュされたファイル信号
の複製コピーを記憶する、アウトボードファイルキャッ
シュ外部処理コンプレックス。 - 【請求項１６】 クロック信号を与えるためのクロック
信号分配システムをさらに含む、請求項１５に記載のア
ウトボードファイルキャッシュ外部処理コンプレック
ス。 - 【請求項１７】 前記クロック信号分配システムが冗長
発振器および発振器制御回路を含み、前記冗長発振器の
１つを選択して前記クロック信号を与える、請求項１６
に記載のアウトボードファイルキャッシュ外部処理コン
プレックス。 - 【請求項１８】 前記クロック分配システムが、前記第
１の双方向バス構成、前記第１のホストインタフェース
アダプタ回路、前記第１のインデックスプロセッサ、前
記第１の不揮発性記憶装置、および前記第１の記憶イン
タフェース制御回路へ前記クロック信号を与えるように
構成された前記冗長発振器と制御回路の第１の選択され
たグループを含み、かつ前記第２の双方向バス構成、前
記第２のホストインタフェースアダプタ回路、前記第２
のアドレス可能不揮発性記憶装置、および前記第２の記
憶インタフェース制御回路に前記クロック信号を与える
ように構成された前記冗長発振器と発振器制御回路の異
なるものの第２の選択されたグループを含み、さらに第
１および第２のグループにより与えられる前記クロック
信号を同期させるための同期回路を含む、請求項１７に
記載のアウトボードファイルキャッシュ外部処理コンプ
レックス。 - 【請求項１９】 電力を与えるための電力源をさらに含
む、請求項１８に記載のアウトボードファイルキャッシ
ュ外部処理コンプレックス。 - 【請求項２０】 前記電力源が、冗長電源および電源制
御回路を含み、前記冗長電源のうちの１つを選択して電
力を与える、請求項１９に記載のアウトボードファイル
キャッシュ外部処理コンプレックス。 - 【請求項２１】 前記電力源が、前記第１のバス構成、
前記第１のホストインタフェースアダプタ回路、前記第
１のインデックスプロセッサ、前記第１のアドレス不揮
発性記憶装置、前記第１の記憶インタフェース制御回
路、および関連の前記クロック信号分配システムに電力
を与えるよう結合された前記冗長電源の第１の組と、前
記第２の双方向バス構成、前記第２のホストインタフェ
ースアダプタ回路、前記第２のインデックスプロセッ
サ、前記第２のアドレス可能不揮発性記憶装置、前記第
２の記憶インタフェース制御回路、および関連の前記ク
ロック信号分配システムに電力を与えるよう結合された
前記冗長電源の第２の組とを含み、前記第１および第２
の組が別々のパワードメインを成立させる、請求項２０
に記載のアウトボードファイルキャッシュ外部処理コン
プレックス。 - 【請求項２２】 前記第１および第２の双方向バス構成
を相互結合させるクロスオーバ回路をさらに含む、請求
項１５に記載のアウトボードファイルキャッシュ外部処
理コンプレックス。 - 【請求項２３】 ファイルデータ信号を処理するための
ホストデータ処理システムとともに使用するためのアウ
トボードファイルキャッシュシステムであって、 複製キャッシュファイル信号を記憶しかつ検索するため
の冗長不揮発性ファイルキャッシュ記憶手段と、 前記冗長不揮発性キャッシュ記憶手段に結合されて、前
記複製キャッシュファイル信号をキャッシュするための
キャッシングおよび検索動作を制御するためのファイル
キャッシュ記憶インタフェース手段と、 前記ファイルキャッシュ記憶インタフェース手段に結合
されて、前記冗長不揮発性ファイルキャッシュ記憶手段
との間のファイルデータ信号およびコマンド信号の伝送
を制御するためのインデックスプロセッサ手段と、 前記ファイルキャッシュ記憶インタフェース手段に結合
されて、ホストデータ処理システムから受けるまたはホ
ストデータ処理システムに送られる前記ファイルデータ
信号をフォーマット化しかつ前記冗長不揮発性ファイル
キャッシュ記憶手段によりキャッシュされるべき前記フ
ァイルデータ信号を与えるためのホストインタフェース
アダプタ手段と、 前記ファイルキャッシュ記憶インタフェース手段、前記
インデックスプロセッサ手段、および前記ホストインタ
フェースアダプタ手段に結合されて、前記ファイルデー
タ信号を伝送するための双方向バス手段と、 前記ホストインタフェースアダプタ手段に結合されて、
前記ファイルデータ信号および前記コマンド信号を伝送
するための双方向リンク手段と、 前記リンク手段に結合されて、前記ホストデータ処理シ
ステムで前記ファイルデータ信号をフォーマット化しか
つ制御するためのデータムーバ手段とを含む、アウトボ
ードファイルキャッシュシステム。 - 【請求項２４】 前記インデックスプロセッサ手段が、 実行される予定の命令を記憶するための制御記憶手段
と、 前記制御記憶手段に結合されて、そこから読出される命
令を並行して実行するための第１および第２のマイクロ
プロセッサ手段と、 前記第２のマイクロシーケンサ手段を前記第１のマイク
ロシーケンサ手段に結合させて、前記第２のマイクロシ
ーケンサ手段が行なった命令実行の結果を前記第１のマ
イクロシーケンサ手段に送って、動作のエラーチェック
を可能にするための相互結合回路手段とを含む、請求項
２３に記載のアウトボードファイルキャッシュシステ
ム。 - 【請求項２５】 クロック信号を与えるためのクロック
信号分配手段をさらに含む、請求項２３に記載のアウト
ボードファイルキャッシュシステム。 - 【請求項２６】 前記クロック信号分配手段が、冗長発
振器手段および発振器制御回路手段とを含み、前記冗長
発振器手段の１つを選択して、前記クロック信号を与え
る、請求項２５に記載のアウトボードファイルキャッシ
ュシステム。 - 【請求項２７】 前記クロック分配手段が、前記双方向
バス手段の第１の部分、前記冗長不揮発性ファイルキャ
ッシュ記憶手段の第１の部分、前記ファイルキャッシュ
記憶インタフェース手段の第１の部分、前記インデック
スプロセッサ手段の第１の部分、および前記ホストイン
タフェースアダプタ手段の第１の部分に前記クロック信
号を与えて、これらの動作のタイミングをとるように構
成された前記冗長発振器手段および制御回路手段の第１
の組と、前記双方向バス手段の第２の部分、前記冗長不
揮発性キャッシュ記憶手段、ファイルキャッシュ記憶イ
ンタフェース手段、インデックスプロセッサ手段、およ
びホストインタフェースアダプタ手段にクロック信号を
与えて、これらの動作のタイミングを別々にとるように
構成された前記冗長発振器手段と制御回路手段の第２の
組と、 冗長発振器手段および制御回路手段の前記第１および第
２の組により与えられる前記クロック信号を同期させる
ための同期手段とを含む、請求項２６に記載のアウトボ
ードファイルキャッシュシステム。 - 【請求項２８】 電力を与えるための電力源手段をさら
に含む、請求項２３に記載のアウトボードファイルキャ
ッシュシステム。 - 【請求項２９】 前記電力源手段が、冗長電源手段と電
源制御回路手段とを含み、前記冗長電源手段の１つを選
択して、電力を与える、請求項２８に記載のアウトボー
ドファイルキャッシュシステム。 - 【請求項３０】 前記電力源手段が、前記双方向バス手
段の一部分、前記冗長不揮発性ファイルキャッシュ記憶
手段の一部分、前記ファイルキャッシュ記憶インタフェ
ース手段の一部分、前記インデックスプロセッサ手段の
一部分、前記ホストインタフェースアダプタ手段の一部
分、および関連の前記クロック信号分配手段の部分に電
力を与えるように結合された前記冗長電源手段の第１の
組と、前記双方向バス手段の第２の部分、前記冗長不揮
発性キャッシュ記憶手段の第２の部分、前記ファイルキ
ャッシュ記憶インタフェース手段の第２の部分、前記イ
ンデックスプロセッサ手段の第２の部分、前記ホストイ
ンタフェースアダプタ手段の第２の部分、および関連の
前記クロック信号分配手段を給電するように結合された
前記冗長電源手段の第２の組とを含み、前記第１および
第２の組が別々のパワードメインを成立させる、請求項
２９に記載のアウトボードファイルキャッシュシステ
ム。 - 【請求項３１】 前記双方向手段が、前記双方向バス手
段の一部に部分的故障があった場合には、前記冗長不揮
発性ファイルキャッシュ記憶手段の両方の部分にアクセ
スを与えるためのクロスオーバ回路を含む、請求項２３
に記載のアウトボードファイルキャッシュシステム。 - 【請求項３２】 ファイルデータ信号を処理するための
ｎホストデータ処理システムとともに使用するアウトボ
ードファイルキャッシュシステムであって、ｎが１より
大きい整数であり、 前記アウトボートファイルキャッシュシステムが、 ２ｎ個のデータムーバ回路を含み、前記２ｎ個のデータ
ムーバ回路の各々は入力端子が対になって前記ｎホスト
データ処理システムの関連する１つに結合されかつ第１
のリンク端子を有し、さらに各々が第２のリンク端子を
有する２ｎ個のホストインタフェースアダプタ回路と、 各々が前記第１のリンク端子と第２のリンク端子の関連
するものの間に結合された２ｎ個の双方向リンクと、 ２ｎ個のシステムインタフェース回路とを含み、前記２
ｎ個のシステムインタフェース回路の各々が前記２ｎ個
のシステムインタフェース回路の隣接するものに結合さ
れかつ前記２ｎ個のホストインタフェースアダプタ回路
の関連するものに結合され、かつ前記２ｎ個のシステム
インタフェース回路の各々が経路指定制御回路、双方向
バス、記憶インタフェース制御回路、および記憶アクセ
ス端子を含み、さらにｎ個のアドレス可能不揮発性記憶
装置を含み、前記ｎ個のアドレス可能不揮発性記憶装置
の各々は前記２ｎ個のシステムインタフェース回路の関
連する対の前記記憶アクセス端子に結合されて、ファイ
ルデータ信号を選択的にキャッシュする、アウトボード
ファイルキャッシュシステム。 - 【請求項３３】 前記経路指定制御回路の各々が、前記
ｎ個のアドレス可能不揮発性記憶装置の関連するものに
おいて利用可能な記憶スペースへの割当およびキャッシ
ュの置換えを管理するためのインデックスプロセッサを
含む、請求項３２に記載のアウトボードファイルキャッ
シュシステム。 - 【請求項３４】 前記インデックスプロセッサが、 各々がマイクロプロセッサとローカル制御記憶装置とを
有する第１および第２のマイクロシーケンサと、 実行予定の命令を記憶するための制御記憶装置を含み、
前記制御記憶装置が前記第１および第２のマイクロシー
ケンサ装置に結合して、前記制御記憶装置内に記憶され
た同じ命令を前記第１および第２のマイクロシーケンサ
装置の両方に与え、さらに前記第１および第２のマイク
ロシーケンサ装置に結合されて、前記双方向バス構成か
らの制御信号を受けるための入力回路と、 前記双方向バス構成に結合された前記第１のマイクロシ
ーケンサ装置からの出力回路と、 前記第１のマイクロシーケンサ装置に前記第２のマイク
ロシーケンサ装置を結合して、前記第２のマイクロシー
ケンサ装置により行なわれた命令実行の結果を前記第１
のマイクロシーケンサ装置に送る、相互結合回路とを含
み、 それによって前記命令実行の前記結果を比較することに
よって動作のエラーチェックが行なわれ得る、請求項３
３に記載のアウトボードファイルキャッシュシステム。 - 【請求項３５】 クロック信号を与えるためのクロック
信号分配システムをさらに含む、請求項３２に記載のア
ウトボードファイルキャッシュシステム。 - 【請求項３６】 前記クロック信号分配システムが、冗
長発振器および発振器制御回路を含み、前記冗長発振器
の１つを選択して前記クロック信号を与える、請求項３
５に記載のアウトボードファイルキャッシュシステム。 - 【請求項３７】 前記クロック信号分配システムが、前
記２ｎ個のホストインタフェースアダプタ回路のｎ個
と、前記ｎ個の不揮発性記憶装置の第１の部分と、前記
第１の２ｎ個のシステムインタフェース回路のｎ個とに
前記クロック信号を与えるように構成された前記冗長発
振器および制御回路のグループの第１の組と、前記２ｎ
個のホストインタフェースアダプタ回路の異なるｎ個
と、前記ｎ個のアドレス可能不揮発性記憶装置の第２の
部分と、前記２ｎ個の記憶インタフェース制御回路の異
なるｎ個とに前記クロック信号を与えるように構成され
た前記冗長発振器および発振器制御回路の異なるもの選
択されたグループの第２の組と、 前記第１および第２のグループの組により与えられる前
記クロック信号を同期させるための同期回路とを含む、
請求項３６に記載のアウトボードファイルキャッシュシ
ステム。 - 【請求項３８】 ２ｎ個の付加的なシステムインタフェ
ース回路を含み、前記２ｎ個の付加的なシステムインタ
フェース回路の各々が前記２ｎ個の付加的なシステムイ
ンタフェース回路の関連するものおよび前記２ｎ個のシ
ステムインタフェース回路の関連するものに結合され、
さらに前記２ｎ個のシステムインタフェース回路の選択
された対を相互接続するためのｎ個のクロスオーバ回路
とを含む、請求項３２に記載のアウトボードファイルキ
ャッシュシステム。 - 【請求項３９】 電力を与えるための電力源をさらに含
む、請求項３８に記載のアウトボードファイルキャッシ
ュシステム。 - 【請求項４０】 前記電力源が、冗長電源および電源制
御回路を含み、前記冗長電源のうちの１つを選択して電
力を与える、請求項３９に記載のアウトボードファイル
キャッシュシステム。 - 【請求項４１】 前記電力源が、 前記２ｎ個のホストインタフェースアダプタ回路のうち
のｎ個の選択されたもの、前記２ｎ個のシステムインタ
フェース回路のうちのｎ個の選択されたもの、前記２ｎ
個の付加的なシステムインタフェース回路のうちのｎ個
の選択されたもの、および前記ｎ個のアドレス可能不揮
発性記憶装置のうちの第１の部分に結合された第１のパ
ワードメインを成立させるための前記冗長電源および電
源制御回路の第１の組と、 前記２ｎ個のホストインタフェースアダプタ回路の異な
るｎ個の選択されたもの、前記２ｎ個のシステムインタ
フェース回路の異なるｎ個の選択されたもの、前記２ｎ
個の付加的なシステムインタフェース回路のうちの異な
るｎ個の選択されたもの、および前記ｎ個のアドレス可
能不揮発性記憶装置の第２の部分に結合された第２のパ
ワードメインを成立させるための前記冗長電源および電
源制御回路の第２の組とを含み、 前記第１のパワードメインまたは前記第２のパワードメ
インのうちの一方における電力の損失によっては、前記
アウトボードファイルキャッシュシステムに故障が起こ
らない、請求項４０に記載のアウトボードファイルキャ
ッシュシステム。
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