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JPH11126893A - 固体撮像素子とその製造方法 - Google Patents

固体撮像素子とその製造方法

Info

Publication number
JPH11126893A
JPH11126893A JP9309638A JP30963897A JPH11126893A JP H11126893 A JPH11126893 A JP H11126893A JP 9309638 A JP9309638 A JP 9309638A JP 30963897 A JP30963897 A JP 30963897A JP H11126893 A JPH11126893 A JP H11126893A
Authority
JP
Japan
Prior art keywords
region
semiconductor substrate
transistor
charge storage
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9309638A
Other languages
English (en)
Inventor
Atsushi Kamashita
敦 釜下
Satoshi Suzuki
智 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Priority to JP9309638A priority Critical patent/JPH11126893A/ja
Priority to US09/177,254 priority patent/US6281531B1/en
Publication of JPH11126893A publication Critical patent/JPH11126893A/ja
Priority to US09/925,905 priority patent/US7186595B2/en
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements

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  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

(57)【要約】 【目的】 フォトダイオード部から増幅トランジスタ部
へ電荷を完全に転送し、残像の発生を抑制できる固体撮
像素子とその製造方法を提供する。 【構成】 固体撮像素子におけるフォトダイオードの電
荷蓄積領域（１０３）は、トランジスタ部と対向する側
の端部がトランスファーゲート（１１０）の下にあり、
空乏化防止領域（１０４）のトランジスタ部と対向する
側の端部とオンラインまたはこれよりもトランジスタ部
側にあり、そして基板（１０１）の表面とは接しないよ
うに形成される。フォトダイオード部からトランジスタ
部への電荷転送時の電荷転送経路におけるポテンシャル
に瘤や窪みが生じないので、電荷を完全に転送し、残像
の発生を抑制することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子とそ
の製造方法に関し、特に固体撮像素子の受光部の構造と
その製造方法に関する。
【０００２】
【従来の技術】近年、固体撮像素子の感度を高めるため
に画素部に信号増幅用のトランジスタを設けた増幅型固
体撮像素子と呼ばれる種々の素子が提案されている。そ
の一つが、例えば特開平８−２９３５９１号に開示され
ている。ここで開示されている素子は、受光部における
入射光に応じて生成された電荷を蓄積する電荷蓄積部
と、受け取った電荷に応じた信号を出力する増幅トラン
ジスタが分離して形成され、それらの間に設けられたト
ランスファーゲート（ＴＧ）によって電荷蓄積部から増
幅トランジスタへの電荷の転送を制御するものであり、
複数の例が開示されている。その中には、受光部のフォ
トダイオードを埋込みフォトダイオード（ＢＰＤ）と
し、増幅トランジスタを接合型電界効果トランジスタ
（ＪＦＥＴ）とした例も開示されている。この場合の固
体撮像素子の単位画素の概略的な平面図を図１３に示
す。また、このような単位画素を使用した固体撮像素子
の全体の回路構成の一例を図１８に示す。
【０００３】図１３に示される従来の固体撮像素子の単
位画素は、受光部または光電変換部であるＢＰＤ３０１
と、光電変換された電荷を増幅するＪＦＥＴ３０２と、
ＢＰＤ３０１からＪＦＥＴ３０２への電荷の転送を制御
するＴＧ３０３と、ＪＦＥＴのゲートにリセット電位を
与えるリセットドレイン（ＲＳＤ）３０４と、ＪＦＥＴ
のリセット動作を制御するリセットゲート（ＲＳＧ）３
０５などから構成されている。
【０００４】図１４は、図１３に示される固体撮像素子
のＸ−Ｘ′線に沿った断面図である。図１４に示される
ように、Ｐ型基板２０１中にＮ型ウエル２０２が設けら
れている。このＮ型ウエル２０２中に、ＢＰＤのＰ型電
荷蓄積層２０３、Ｎ型空乏化防止層２０４、ＪＦＥＴの
基板表面側のゲートとして用いられるＰ型ゲート２０
５、ＪＦＥＴのチャネルとして用いられるＮ型チャネル
２０６、ＪＦＥＴのチャネルの下側のゲートとして用い
られる深部Ｐ型ゲート２０７、ＪＦＥＴのソースとして
用いられるＮ型ソース２０８、およびＪＦＥＴのドレイ
ンや素子分離に用いられるＮ型ドレイン２０９が設けら
れている。
【０００５】これらの各領域は、通常、半導体基板の表
面に選択的にイオンを注入し、その後熱拡散することに
よって形成されるので、半導体基板の深部程不純物濃度
が薄くなり、またイオン注入時のマスク端近傍の領域に
おいても横方向拡散によって徐々に不純物濃度が薄くな
っている。更に、基板２０１の表面上にＢＰＤからＪＦ
ＥＴへの電荷の転送を制御する電極であるＴＧ２１０
が、図示しない絶縁膜など、例えばシリコン酸化膜など
を介して設けられている。また、Ｐ型ゲート２０５およ
び深部Ｐ型ゲート２０７と、Ｎ型ウエル２０２およびＮ
型空乏化防止層２０４は、それぞれ図示しない部分で接
続されて同電位となっている。更に図１４では、ＪＦＥ
ＴのＮ型ソース１０８に接続されるアルミ配線などは省
略してある。
【０００６】このような構成の従来の固体撮像素子のＢ
ＰＤからＴＧにかけての部分の、特にＰ型電荷蓄積層２
０３およびＮ型空乏化防止層２０４は、一般に、図１７
の概略図に示されるような方法により製造される。ただ
し、これらの図では、図１４におけるＪＦＥＴ３０２、
ＲＳＤ３０４およびＲＳＧ３０５などに対応する領域に
ついては省略してある。
【０００７】公知の半導体技術を用いて、Ｐ型半導体基
板２０１中にＮ型ウエル２０２が形成され、基板２０１
表面上に比較的薄い絶縁膜であるプロテクト酸化膜２１
４がＮ型ウエル２０２の形成前または後に形成されてい
る。このような基板２０１表面上のプロテクト酸化膜２
１４上にレジストマスク２１５が形成される。レジスト
マスク２１５をマスクとしてＰ型イオン２２１が基板２
０１の表面付近に注入され、その後熱拡散することによ
ってＮ型ウエル２０２中に、ＢＰＤのＰ型電荷蓄積層２
０３が形成される（図１７（ａ））。
【０００８】同じくレジストマスク２１５をマスクとし
てＮ型のイオン２２２が基板２０１の表面付近に注入さ
れ、その後熱拡散することによってＮ型空乏化防止層２
０４がＰ型電荷蓄積層２０３中に形成される（図１７
（ｂ））。熱拡散によるＰ型電荷蓄積層２０３およびＮ
型空乏化防止層２０４の形成は、Ｐ型イオン２２１の注
入およびＮ型イオン２２２の注入の後にまとめて一度の
熱処理で行うこともできる。
【０００９】レジストマスク２１５が除去され、例えば
プロテクト酸化膜２１４の厚みを若干厚くすることなど
により基板２０１表面上にゲート酸化膜２１３が形成さ
れ、ゲート酸化膜２１３上にポリシリコンなどによるＴ
Ｇ２１０が形成される（図１７（ｃ））。
【００１０】レジストマスク２１５を用いずに、ＴＧ２
１０の少なくとも一部分をマスクとしてＰ型イオンおよ
びＮ型イオンを注入してＰ型電荷蓄積層２０３およびＮ
型空乏化防止層２０４を形成することもできるが、いず
れの場合も、Ｐ型電荷蓄積層２０３のイオン注入用マス
ク端は、Ｎ型空乏化防止層２０４のイオン注入用マスク
端に対して同一位置か、あるいは、ＪＦＥＴ側にある。
【００１１】次に、このような従来の固体撮像素子のＰ
型電荷蓄積層２０３からＪＦＥＴへの電荷の転送動作に
ついて説明する。
【００１２】例えば基板電位を０Ｖ、Ｎ型ウエル２０２
およびＮ型空乏化防止層２０４を５Ｖとする。ＢＰＤに
電荷を蓄積する状態では、ＴＧ２１０を５ＶにしてＯＦ
Ｆ状態にする。また、ＲＳＧ３０５を電圧を印加するな
どしてＯＮし、ＲＳＤ３０４を−５Ｖに設定することに
よって、ＪＦＥＴのＰ型ゲートをＲＳＤ３０４の電位と
同じ−５Ｖにし、ＪＦＥＴをＯＦＦ状態にする。この
時、Ｐ型電荷蓄積層２０３の半導体基板２０１表面に接
する部分はＮ型に反転するので、この部分での暗電流発
生速度は十分に遅くなる。ＢＰＤのＰ型電荷蓄積層２０
３に電荷が蓄積されるとともにＰ型電荷蓄積層２０３の
電位は上昇し、ある電位以上になると電荷は基板にオー
バーフローする。
【００１３】ＢＰＤからＪＦＥＴに電荷を転送する場合
は、まずＲＳＧ３０５をＯＮしてＲＳＤ３０４を−２Ｖ
に設定することによってＪＦＥＴのＰ型ゲートを−２Ｖ
にする。次にＲＳＧ３０５をＯＦＦしてＪＦＥＴのＰ型
ゲートをフローティングにする。次にＴＧ２１０を−２
ＶにしてＯＮし、ＢＰＤのＰ型電荷蓄積層２０３からＪ
ＦＥＴのＰ型ゲート２０５に電荷を転送する。
【００１４】Ｐ型ゲート２０５や深部Ｐ型ゲート２０７
に電荷が転送されてくるにつれて、Ｐ型電荷蓄積層２０
３の電位は下がり、ＪＦＥＴのＰ型ゲート２０５や深部
Ｐ型ゲート２０７の電位は上昇する。ＪＦＥＴのＮ型ソ
ース２０８に繋げられた図示しない読み出し回路により
ＪＦＥＴのＮ型ソース２０８の電位を例えば約０Ｖに設
定しておけば、ＪＦＥＴのＰ型ゲート２０５の電位が約
０Ｖを越えるとＰＮ接合が順方向になってＪＦＥＴのＮ
型ソース２０８に電荷が排出される。このため、ＪＦＥ
ＴのＰ型ゲート２０５の電位は最大で約ＯＶまでしか上
昇しない。従って、Ｐ型電荷蓄積層２０３の空乏化電圧
を約５Ｖ以下に設定すれば、このような電荷転送動作に
よってＰ型電荷蓄積層２０３を空乏化させることができ
る。
【００１５】
【発明が解決しようとする課題】図１５に、図１４にお
ける電荷転送時のＢＰＤのＰ型電荷蓄積層２０３からＪ
ＦＥＴのＰ型ゲート２０５への電荷転送経路ＯＰＱＲＳ
に沿ったポテンシャル分布を示す。また、図１６に図１
４の位置Ｔ〜Ｕ〜Ｖにかけての水平方向の不純物濃度分
布を示す。
【００１６】Ｐ型電荷蓄積層２０３を基板２０１表面付
近に注入したＰ型イオンを熱拡散することによって形成
した場合、図１６に示されるようにＰ型電荷蓄積層２０
３の端部（位置Ｕに対応）付近では、不純物濃度が均一
とはならず徐々に小さくなっていく。このため、この付
近では、図１５のＯ〜Ｐに示されるように、ポテンシャ
ルが上昇し、ポテンシャルに瘤を生じる。また、図１５
のＰ〜Ｒに示されるＴＧ２１０下の領域においては、Ｐ
型部分ではポテンシャルが低くなりＮ型部分ではポテン
シャルが高くなるので、電荷転送経路Ｐ点付近でポテン
シャルに窪みを生じる。
【００１７】図１４に示されるオーバーラップの大きさ
を小さくすれば、すなわちＮ型ウエル２０２表面におけ
るＮ型空乏化防止層２０４のＪＦＥＴに対向する側の端
部からＰ型電荷蓄積層２０３のＪＦＥＴに対向する側の
端部までの距離を小さくすれば、このポテンシャルの窪
みは小さくなるが、ポテンシャルの瘤は大きくなる。逆
に、図１４に示されるオーバーラップを大きくすれば、
ポテンシャルの瘤は小さくなるが、ポテンシャルの窪み
は大きくなる。このため、オーバーラップの大きさを制
御するだけでは、このようなポテンシャルの瘤と窪みを
同時に無くすことはできなかった。従来の固体撮像素子
では、このようなポテンシャルの瘤や窪みを完全に無く
すことはできないため、ＢＰＤからＪＦＥＴに電荷を完
全に転送することができず、残像を発生させてしまい、
問題であった。
【００１８】また、従来の固体撮像素子の製造方法にお
いては、Ｐ型電荷蓄積層２０３およびＮ型空乏化防止層
２０４を、同一のマスクを用いてイオン注入し、その後
の熱処理を制御することにより形成していたが、Ｐ型電
荷蓄積層２０３およびＮ型空乏化防止層２０４を形成す
るそれぞれの不純物イオンの拡散係数が異なるため、横
方向拡散量が互いに異なりあるいは制御困難であり、オ
ーバーラップの大きさを精密に制御することが難しいと
いう問題があった。
【００１９】また、拡散係数の違いによる横方向拡散量
の差異によってオーバーラップを形成する場合は、例え
ば０．４ミクロン程度のオーバーラップを形成するには
過剰な熱処理が必要となってしまい、また制御も困難で
あった。過剰な熱処理は、他の拡散層へ影響を与えてし
まい、あるいはウエハにそりを生じさせ、更に素子の特
性にばらつきを生じさせてしまう恐れがあった。
【００２０】本発明の目的は、このような従来の固体撮
像素子の問題点に鑑み、フォトダイオードから増幅トラ
ンジスタへ電荷を完全に転送し、残像の発生を抑制する
固体撮像素子とその製造方法を提供することである。
【００２１】本発明の他の目的は、フォトダイオードか
ら増幅トランジスタへ電荷を完全に転送し、残像の発生
を抑制するために、Ｐ型電荷蓄積層とＮ型空乏化防止層
のオーバーラップを制御性よく形成できる固体撮像素子
とその製造方法を提供することである。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、第１導電型の半導体基板領域と、
前記半導体基板領域中に設けられた第２導電型の電荷蓄
積領域と、前記電荷蓄積領域と前記半導体基板領域表面
との間に設けられた第１導電型の空乏化防止領域と、前
記半導体基板領域における前記電荷蓄積領域および空乏
化防止領域と対向する領域中に設けられかつ電荷増幅に
用いるためのトランジスタと、前記空乏化防止領域と前
記トランジスタが設けられた領域との間でかつ前記半導
体基板領域表面上に設けられて前記電荷蓄積領域から前
記トランジスタへの電荷の転送を制御するＭＯＳゲート
とを備えた固体撮像素子が提供され、該固体撮像素子は
前記電荷蓄積領域の前記トランジスタと対向する側の端
部が前記ＭＯＳゲートの下にあり、前記空乏化防止領域
の前記トランジスタと対向する側の端部とオンラインす
なわち同一水平位置またはこれよりも前記トランジスタ
側にあり、そして前記半導体基板領域表面には接してい
ないよう構成される。このような構成により、固体撮像
素子においてフォトダイオードの電荷蓄積領域から増幅
トランジスタへ電荷を完全に転送し、残像の発生を抑制
することができる。
【００２３】この場合、前記トランジスタが接合型電界
効果トランジスタであるよう構成することもできる。こ
れによって、固体撮像素子の感度を的確に高めることが
できる。
【００２４】またこの場合、前記トランジスタがバイポ
ーラトランジスタであるよう構成することもできる。こ
れによって、固体撮像素子の感度を的確に高めることが
できる。
【００２５】またこの場合、前記トランジスタがＭＯＳ
トランジスタであるよう構成することもできる。これに
よって、固体撮像素子の感度を的確に高めることができ
る。
【００２６】またこの場合、前記電荷蓄積領域の前記ト
ランジスタと対向する側の端部が前記空乏化防止領域の
前記トランジスタと対向する側の端部よりも前記トラン
ジスタ側にある距離が０．０〜０．２μｍであるよう構
成することもできる。これによって、電荷転送時の電荷
蓄積領域からトランジスタへの電荷転送経路におけるポ
テンシャルに瘤や窪みが生じないので、電荷をより完全
にかつ的確に転送でき、残像の発生をより的確に抑制す
ることができる。
【００２７】また、本発明によれば、第１導電型の半導
体基板領域と、前記半導体基板領域中に設けられた第２
導電型の電荷蓄積領域と、前記電荷蓄積領域と前記半導
体基板領域表面との間に設けられた第１導電型の空乏化
防止領域と、前記半導体基板領域における前記電荷蓄積
領域および空乏化防止領域と対向する領域中に設けられ
かつ電荷増幅に用いるためのトランジスタと、前記空乏
化防止領域と前記トランジスタが設けられた領域との間
でかつ前記半導体基板領域表面上に設けられて前記電荷
蓄積領域から前記トランジスタへの電荷の転送を制御す
るＭＯＳゲートとを具備する固体撮像素子の製造方法が
提供され、該固体撮像素子の製造方法は前記ＭＯＳゲー
トをマスクの少なくとも一部として第２導電型のイオン
を前記半導体基板領域に対して斜め方向に注入しそれに
よって前記電荷蓄積領域を前記半導体基板領域中にかつ
前記半導体基板領域表面には接しないように形成する工
程と、前記ＭＯＳゲートをマスクの少なくとも一部とし
て前記半導体基板領域に対して前記第２導電型のイオン
の注入よりも垂直に近い方向に第１導電型のイオンを注
入しそれによって前記電荷蓄積領域と前記半導体基板領
域表面との間にかつ前記電荷蓄積領域の前記トランジス
タと対向する側の端部が前記空乏化防止領域の前記トラ
ンジスタと対向する側の端部よりも前記トランジスタ側
にあるように前記空乏化防止領域を形成する工程とを具
備する。これによって、電荷蓄積領域と空乏化防止領域
を所望のプロファイルに制御よく形成することができ、
フォトダイオードの電荷蓄積領域から増幅トランジスタ
へ電荷を完全に転送しかつ残像の発生を抑制することが
可能な固体撮像素子を容易かつ的確に製造することがで
きる。
【００２８】また、本発明によれば、第１導電型の半導
体基板領域と、前記半導体基板領域中に設けられた第２
導電型の電荷蓄積領域と、前記電荷蓄積領域と前記半導
体基板領域表面との間に設けられた第１導電型の空乏化
防止領域と、前記半導体基板領域における前記電荷蓄積
領域および空乏化防止領域と対向する領域中に設けられ
かつ電荷増幅に用いるためのトランジスタと、前記空乏
化防止領域と前記トランジスタが設けられた領域との間
でかつ前記半導体基板領域表面上に設けられて前記電荷
蓄積領域から前記トランジスタへの電荷の転送を制御す
るＭＯＳゲートとを具備する固体撮像素子の製造方法が
提供され、該固体撮像素子の製造方法は前記ＭＯＳゲー
トをマスクの少なくとも一部として第２導電型のイオン
を前記半導体基板領域中に注入しそれによって前記半導
体基板領域中にかつ前記半導体基板領域表面には接しな
いように前記電荷蓄積領域を形成する工程と、前記ＭＯ
Ｓゲートの少なくとも一部を酸化する工程と、前記酸化
されたＭＯＳゲートをマスクの少なくとも一部として第
１導電型のイオンを前記半導体基板領域中に注入しそれ
によって前記電荷蓄積領域と前記半導体基板領域表面と
の間にかつ前記電荷蓄積領域の前記トランジスタと対向
する側の端部が前記空乏化防止領域の前記トランジスタ
と対向する側の端部よりも前記トランジスタ側にあるよ
うに前記空乏化防止領域を形成する工程とを具備する。
これによって、電荷蓄積領域と空乏化防止領域を所望の
プロファイルに制御よく形成することができ、フォトダ
イオードの電荷蓄積領域から増幅トランジスタへ電荷を
完全に転送しかつ残像の発生を抑制することが可能な固
体撮像素子を容易かつ的確に製造することができる。
【００２９】また、本発明によれば、第１導電型の半導
体基板領域と、前記半導体基板領域中に設けられた第２
導電型の電荷蓄積領域と、前記電荷蓄積領域と前記半導
体基板領域表面との間に設けられた第１導電型の空乏化
防止領域と、前記半導体基板領域における前記電荷蓄積
領域および空乏化防止領域と対向する領域中に設けられ
かつ電荷増幅に用いるためのトランジスタと、前記空乏
化防止領域と前記トランジスタが設けられた領域との間
でかつ前記半導体基板領域表面上に設けられて前記電荷
蓄積領域から前記トランジスタへの電荷の転送を制御す
るＭＯＳゲートとを具備する固体撮像素子の製造方法が
提供され、該固体撮像素子の製造方法は前記ＭＯＳゲー
トをマスクの少なくとも一部として第２導電型のイオン
を前記半導体基板領域中に注入しそれによって前記半導
体基板領域中にかつ前記半導体基板領域表面には接しな
いように前記電荷蓄積領域を形成する工程と、前記半導
体基板領域およびＭＯＳゲート上に絶縁膜を形成する工
程と、前記絶縁膜をエッチしそれによって前記ＭＯＳゲ
ートの側壁にサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜をマスクの少なくとも一部と
して第１導電型のイオンを前記半導体基板領域中に注入
しそれによって前記電荷蓄積領域と前記半導体基板領域
表面との間にかつ前記電荷蓄積領域の前記トランジスタ
と対向する側の端部が前記空乏化防止領域の前記トラン
ジスタと対向する側の端部よりも前記トランジスタ側に
あるように前記空乏化防止領域を形成する工程とを具備
する。これによって、電荷蓄積領域と空乏化防止領域を
所望のプロファイルに制御よく形成することができ、フ
ォトダイオードの電荷蓄積領域から増幅トランジスタへ
電荷を完全に転送しかつ残像の発生を抑制することが可
能な固体撮像素子を容易かつ的確に製造することができ
る。
【００３０】また、本発明によれば、第１導電型の半導
体基板領域と、前記半導体基板領域中に設けられた第２
導電型の電荷蓄積領域と、前記電荷蓄積領域と前記半導
体基板領域表面との間に設けられた第１導電型の空乏化
防止領域と、前記半導体基板領域における前記電荷蓄積
領域および空乏化防止領域と対向する領域中に設けられ
かつ電荷増幅に用いるためのトランジスタと、前記空乏
化防止領域と前記トランジスタが設けられた領域との間
でかつ前記半導体基板領域表面上に設けられて前記電荷
蓄積領域から前記トランジスタへの電荷の転送を制御す
るＭＯＳゲートとを具備する固体撮像素子の製造方法が
提供され、該固体撮像素子の製造方法は前記半導体基板
領域上にマスク層を形成する工程と、前記マスク層をマ
スクとして第２導電型のイオンを前記半導体基板領域中
に注入しそれによって前記半導体基板領域中にかつ前記
半導体基板領域表面には接しないように前記電荷蓄積領
域を形成する工程と、前記マスク層を除去する工程と、
前記ＭＯＳゲートの前記電荷蓄積領域側の端部の位置が
前記マスク層の前記電荷蓄積領域側の端部の位置よりも
前記電荷蓄積領域側にあるように前記ＭＯＳゲートを前
記半導体基板領域上に形成する工程と、前記ＭＯＳゲー
トをマスクの少なくとも一部として第１導電型のイオン
を前記半導体基板領域中に注入しそれによって前記電荷
蓄積領域と前記半導体基板領域表面との間にかつ前記電
荷蓄積領域の前記トランジスタと対向する側の端部が前
記空乏化防止領域の前記トランジスタと対向する側の端
部よりも前記トランジスタ側にあるように前記空乏化防
止領域を形成する工程とを具備する。これによって、電
荷蓄積領域と空乏化防止領域を所望のプロファイルに制
御よく形成することができ、フォトダイオードの電荷蓄
積領域から増幅トランジスタへ電荷を完全に転送しかつ
残像の発生を抑制することが可能な固体撮像素子を容易
かつ的確に製造することができる。
【００３１】
【発明の実施の形態】以下、本発明に係る固体撮像素子
につき図面を参照して説明する。図１は本発明の一実施
形態に係る固体撮像素子のＢＰＤ〜ＴＧ〜ＪＦＥＴにか
けての部分の断面図であり、図１４にほぼ対応する部分
である。
【００３２】本実施形態の固体撮像素子では、図１に示
されるように、例えば５×１０１４ｃｍ−３の不純物濃
度を有するＰ型半導体基板１０１中に例えば７×１０
１５ｃｍ−３の不純物濃度を有するＮ型ウエル１０２が
設けられている。このＮ型ウエル１０２中に、ＢＰＤの
例えば３×１０１６ｃｍ−３の不純物濃度を有するＰ型
電荷蓄積層１０３、例えば３×１０１７ｃｍ−３の不純
物濃度を有するＮ型空乏化防止層１０４、ＪＦＥＴの半
導体基板表面側のゲートとして用いられる例えば５×１
０１７ｃｍ−３の不純物濃度を有するＰ型ゲート１０
５、ＪＦＥＴのチャネルとして用いられる例えば５×１
０１６ｃｍ−３の不純物濃度を有するＮ型チャネル１０
６、ＪＦＥＴのチャネルの下側のゲートとして用いられ
る例えば５×１０１７ｃｍ−３の不純物濃度を有する深
部Ｐ型ゲート１０７、ＪＦＥＴのソースとして用いられ
る例えば５×１０２０ｃｍ−３の不純物濃度を有するＮ
型ソース１０８、およびＪＦＥＴのドレインや素子分離
に用いられる例えば５×１０２０ｃｍ−３の不純物濃度
を有するＮ型ドレイン１０９が設けられている。
【００３３】更に、Ｎ型空乏化防止層１０４およびＪＦ
ＥＴのＰ型ゲート１０５の間でかつ基板１０１の表面上
には、ＢＰＤからＪＦＥＴへの電荷の転送を制御する電
極であるＴＧ１１０が図示しない絶縁膜など、例えばシ
リコン酸化膜を介して設けられている。ＴＧ１１０は例
えばポリシリコンよりなる。
【００３４】本実施形態の固体撮像素子では、図１４に
示される従来の固体撮像素子とは異なり、Ｐ型電荷蓄積
層１０３のＪＦＥＴと対向する側の端部は、Ｎ型空乏化
防止層１０４のＪＦＥＴと対向する側の端部より若干Ｊ
ＦＥＴ側にありすなわち若干ＪＦＥＴ側に突き出してお
り、かつ基板１０１の表面すなわちＮ型ウエル１０２の
表面とは接しないように形成されている。また、Ｐ型ゲ
ート１０５および深部Ｐ型ゲート１０７と、Ｎ型ウエル
１０２およびＮ型空乏化防止層１０４は、それぞれ図示
しない部分で接続されて同電位となっている。更に図１
では、ＪＦＥＴのＮ型ソース１０８に接続されるアルミ
配線などは省略してある。
【００３５】図２は、電荷転送時の図１の電荷転送経路
ＫＬＭＮに沿ったポテンシャルの分布を示すグラフであ
る。図３は、図１のＨ〜Ｉ〜Ｊにかけての水平方向の不
純物濃度分布を示すグラフである。
【００３６】本実施形態の固体撮像素子では、ＴＧ１１
０を負のバイアスを印加してＯＮにし、電荷をＰ型電荷
蓄積層１０３からＪＦＥＴのＰ型ゲート１０５に転送し
ても、Ｐ型電荷蓄積層１０３のＪＦＥＴと対向する側の
端部が半導体基板１０１の表面とは接していないので、
ＴＧ１１０下の半導体基板表面における電荷転送経路で
ポテンシャルの窪みは生じにくい。
【００３７】また、Ｐ型電荷蓄積層１０３内（Ｈ〜Ｉ）
においては、図３に示されるように、Ｐ型電荷蓄積層１
０３の端部すなわち位置Ｉの極めて近傍の領域を除いて
不純物濃度分布がほぼ一定である。このような不純物濃
度分布を有するＰ型電荷蓄積層１０３は、後述の製造方
法などにより形成することができる。このため、信号電
荷をＪＦＥＴに転送して読み出す過程では、Ｐ型電荷蓄
積層１０３が一様に空乏化し、Ｐ型電荷蓄積層１０３内
でポテンシャルの瘤は生じにくい。従って、図２に示さ
れるように、電荷転送経路ＫＬＭＮに沿ったポテンシャ
ルに窪みや瘤が生じないので、ＢＰＤからＪＦＥＴに電
荷を完全に転送することができる。
【００３８】図９は、本実施形態の固体撮像素子とは異
なり、Ｐ型電荷蓄積層１０３のＪＦＥＴと対向する側の
端部がＮ型空乏化防止層１０４のＪＦＥＴと対向する側
の端部に対して大きくＪＦＥＴ側に突き出るように形成
されている場合の比較例である。図１０は、電荷転送時
の図９の電荷転送経路Ｋ１Ｋ１′Ｌ１Ｍ１Ｎ１に沿った
ポテンシャルの分布を示すグラフである。
【００３９】Ｐ型電荷蓄積層１０３のＮ型空乏化防止層
１０４よりもＪＦＥＴ側に突き出ている領域（位置Ｋ
１′付近）では、Ｎ型空乏化防止層１０４からの逆バイ
アスが十分にかからないために空乏化しにくくなり、ポ
テンシャルの窪みを生じやすい。また、このＰ型電荷蓄
積層１０３のＮ型空乏化防止層１０４より突き出ている
領域上でかつＴＧ１１０下にある半導体基板表面（位置
Ｌ１付近）においては、Ｐ型電荷蓄積層１０３の影響を
受けてポテンシャルに窪みを生じやすい。
【００４０】図１１は、Ｎ型空乏化防止層１０４のＪＦ
ＥＴと対向する側の端部がＰ型電荷蓄積層１０３のＪＦ
ＥＴと対向する側の端部よりもＪＦＥＴ側にあるように
形成されている場合の比較例である。図１２は、電荷転
送時の図１１の電荷転送経路Ｋ２Ｋ２′Ｌ２Ｍ２Ｎ２に
沿ったポテンシャルの分布を示すグラフである。
【００４１】ＴＧ１１０の端部では、Ｎ型空乏化防止層
１０４の下にＰ型電荷蓄積層１０３が無い領域ができて
おり、この領域（位置Ｋ２′付近）ではポテンシャルが
高くなりポテンシャルの瘤を生じやすい。図１２にも示
されているこの位置Ｋ２′付近で生じるポテンシャルの
瘤の高さは、Ｐ型電荷蓄積層１０３とＪＦＥＴのＰ型ゲ
ート１０５の電位差によって異なり、この電位差が小さ
い程高くなり、電位差が大きい程低くなり、電位差があ
る値以上になると瘤が消滅する傾向にある。
【００４２】通常、固体撮像素子では、Ｐ型電荷蓄積層
１０３とＮ型空乏化防止層１０４の電位差は例えば１〜
５Ｖ程度である。この電位差を考慮して、Ｐ型電荷蓄積
層１０３のＪＦＥＴと対向する側の端部がＮ型空乏化防
止層１０４のＪＦＥＴと対向する側の端部からＪＦＥＴ
側へ突き出している距離を検討したところ、この突き出
している距離が０．０（オンライン）〜０．２μｍの場
合に、図１２のようなポテンシャルの瘤が消滅し、かつ
図１０のようなポテンシャルの窪みが十分浅くなること
が分かった。このため、Ｐ型電荷蓄積層１０３がＮ型空
乏化防止層１０４から突き出している距離が０．０〜
０．２μｍであれば、ＢＰＤからＪＦＥＴへ電荷を完全
に転送することができ、好ましい。
【００４３】図４は、図１に示されるような本実施形態
の固体撮像素子において、Ｐ型電荷蓄積層１０３がＮ型
空乏化防止層１０４から突き出している距離を変えた場
合の残像の量を示したグラフである。Ｐ型電荷蓄積層か
らＪＦＥＴへの電荷の転送動作の条件は、前述の従来の
固体撮像素子の場合とほぼ同様である。Ｐ型電荷蓄積層
１０３がＮ型空乏化防止層１０４から突き出している距
離が０．０〜０．２μｍの領域では、ＢＰＤからＪＦＥ
Ｔへ電荷をほぼ完全に転送できるので、残像量を０．１
％以下と極めて小さな値にすることができる。従来の固
体撮像素子の残像量でも十分使用には耐え得るが、本実
施形態の固体撮像素子では、従来の固体撮像素子よりも
はるかに残像量を減少させることができるので、製品の
高性能化が可能となり、より好ましい。
【００４４】次に、このような構造を有する本発明に係
る固体撮像素子の、特に受光部の製造方法について図面
を参照して説明する。図５〜８は、Ｐ型電荷蓄積層のＪ
ＦＥＴと対向する側の端部がＮ型空乏化防止層のＪＦＥ
Ｔと対向する側の端部から突き出している距離を所望の
値に制御して、Ｐ型電荷蓄積層とＮ型空乏化防止層を形
成できる種々の製造方法を示す概略図である。これらの
図に示される製造方法は、Ｐ型電荷蓄積層が空乏化防止
層１０４から突き出している距離を０．０〜０．２μｍ
の範囲内に制御する場合に特に適したものである。
【００４５】図５は、Ｐ型電荷蓄積層がＮ型空乏化防止
層から突き出している距離を所望の値に制御して、Ｐ型
電荷蓄積層とＮ型空乏化防止層を形成するための第１の
方法を示す概略図である。
【００４６】公知の半導体製造技術などを用いて、Ｐ型
半導体基板１０１中にＮ型ウエル１０２が形成され、基
板１０１表面にはゲート酸化膜などの絶縁膜１１３が形
成され、絶縁膜１１３上にポリシリコンなどからなるＴ
Ｇ１１０が形成されている（図５（ａ））。
【００４７】第１の方法においては、ＴＧ１１０をマス
クの一部としかつ絶縁膜１１３を通して、Ｐ型の不純物
イオン１２１がＮ型ウエル１０２の内部に基板１０１に
対して斜め方向に注入され、Ｐ型電荷蓄積層１０３が形
成される（図５（ｂ））。Ｐ型不純物イオン１２１の傾
斜注入は必要に応じて任意の角度傾斜させることができ
るが、Ｐ型不純物イオン１２１を注入する方向を基板１
０１表面に垂直な方向に対して１０゜〜６０゜傾斜させ
ることが好ましく、３０゜〜５０゜傾斜させて注入を行
えばより好ましい。また、注入の加速電圧を制御するこ
とによって、Ｎウエル１０２の表面から例えば０．３〜
１μｍ程度の深さにＰ型電荷蓄積層１０３の不純物濃度
のピークがくるように調整される。
【００４８】Ｐ型電荷蓄積層１０３の形成後、Ｎ型の不
純物イオン１２２が基板１０１表面に実質的に垂直な方
向で注入され、Ｎ型空乏化防止層１０４がＮ型ウエル１
０２内でかつＰ型電荷蓄積層１０３と基板１０１表面す
なわちＮ型ウエル１０２表面との間の領域に形成される
（図５（ｃ））。
【００４９】必要であれば、Ｎ型の不純物イオン１２２
を注入する方向を基板１０１表面に垂直な方向に対して
若干、例えば７゜程度、傾斜させる場合もある。また、
Ｐ型の不純物イオン１２１やＮ型の不純物イオン１２２
の注入後に熱処理を行ってもよいが、不純物イオンを活
性化させかつ不純物イオンの拡散を生じさせない程度の
熱処理とすれば、Ｐ型電荷蓄積層１０３などの不純物濃
度が端部付近でもそれほど不均一とはならず、例えば図
３に示されるような不純物濃度分布を有するようになる
ので好ましい。
【００５０】第１の方法においては、Ｐ型不純物イオン
１２１の注入はＮ型不純物イオン１２２の注入よりも傾
けて行われるので、Ｐ型電荷蓄積層１０３の端部はＮ型
空乏化防止層１０４の端部から突き出し、よりＪＦＥＴ
側にあるように形成される。Ｐ型不純物イオン１２１お
よびＮ型不純物イオン１２２の注入角度や加速電圧を制
御することによって、Ｐ型電荷蓄積層１０３およびＮ型
空乏化防止層１０４を所望のプロファイル形状に形成す
ることができる。このため、Ｐ型電荷蓄積層１０３がＮ
型空乏化防止層１０４から突き出している距離を正確に
制御することができる。
【００５１】図６は、Ｐ型電荷蓄積層がＮ型空乏化防止
層から突き出している距離を所望の値に制御して、Ｐ型
電荷蓄積層とＮ型空乏化防止層を形成するための第２の
方法を示す概略図である。
【００５２】第２の方法においては、Ｐ型電荷蓄積層１
０３は、ポリシリコンなどからなるＴＧ１１０をマスク
の一部としてＰ型の不純物イオン１２１をＮウエル１０
２中に注入して形成される（図６（ａ））。注入の加速
電圧を制御することによって、Ｎウエル１０２の表面か
ら例えば０．３〜１μｍ程度の深さにＰ型電荷蓄積層１
０３の不純物濃度のピークがくるように調整される。
【００５３】Ｐ型電荷蓄積層１０３の形成後、ＴＧ１１
０を酸化する（図６（ｂ））。ＴＧ１１０の表面および
側面領域は酸化によって酸化膜１１６を形成するが、酸
化により体積も増大する。このため、酸化膜１１６の側
壁部分に対応する酸化膜端部１１１は、酸化前のＴＧ１
１０の端部よりもＰ型電荷蓄積層１０３側にある。この
酸化膜１１６をマスクの一部として、Ｎ型の不純物イオ
ン１２２がＮウエル１０２中に注入され、Ｎ型空乏化防
止層１０４がＮ型ウエル１０２内でかつＰ型電荷蓄積層
１０３とＮ型ウエル１０２表面との間の領域に形成され
る（図６（ｃ））。
【００５４】Ｐ型不純物イオン１２１やＮ型不純物イオ
ン１２２の注入は、必要があれば基板１０１表面に垂直
な方向に対して若干、例えば７゜程度、傾斜させる場合
もある。また、Ｐ型の不純物イオン１２１やＮ型の不純
物イオン１２２の注入後に熱処理を行ってもよいが、不
純物イオンを活性化させかつ不純物イオンの拡散を生じ
させない程度の熱処理とすれば、Ｐ型電荷蓄積層１０３
などの不純物濃度が端部付近でもそれほど不均一とはな
らず、例えば図３に示されるような不純物濃度分布を有
するようになるので好ましい。
【００５５】第２の方法においては、Ｐ型不純物イオン
１２１の注入とＮ型不純物イオン１２２の注入で、マス
クの端部の位置が異なるので、Ｐ型電荷蓄積層１０３の
端部はＮ型空乏化防止層１０４の端部から突き出すよう
に形成される。Ｐ型電荷蓄積層１０３がＮ型空乏化防止
層１０４から突き出している距離は、酸化膜１１６の厚
みすなわちＴＧ１１０の酸化量を調整することによっ
て、極めて容易に制御することができる。
【００５６】図７は、Ｐ型電荷蓄積層がＮ型空乏化防止
層から突き出している距離を所望の値に制御して、Ｐ型
電荷蓄積層とＮ型空乏化防止層を形成するための第３の
方法を示す概略図である。
【００５７】第３の方法においては、前述の第２の方法
と同様の方法でＰ型電荷蓄積層１０３が形成される（図
７（ａ））。Ｐ型電荷蓄積層１０３の形成後、ＴＧ１１
０の側壁にサイドウォール絶縁膜１１２が形成される。
サイドウォール絶縁膜１１２は、例えばＭＯＳトランジ
スタのＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）形成時に用いられる技術と同様の技術を用いて形成
することができ、ゲート酸化膜１１３およびＴＧ１１０
上に層間絶縁膜としてＰＳＧ膜などをデポジットし、エ
ッチバックすることによりＴＧ１１０の側壁にサイドウ
ォール絶縁膜１１２が形成される（図７（ｂ））。この
サイドウォール絶縁膜１１２をマスクの一部として、Ｎ
型の不純物イオン１２２がＮ型ウエル１０２中に注入さ
れ、Ｎ型空乏化防止層１０４がＮ型ウエル１０２内でか
つＰ型電荷蓄積層１０３とＮ型ウエル１０２表面との間
の領域に形成される（図７（ｃ））。
【００５８】Ｐ型不純物イオン１２１やＮ型不純物イオ
ン１２２の注入は、必要があれば基板１０１表面に垂直
な方向に対して若干、例えば７゜程度、傾斜させる場合
もある。また、Ｐ型の不純物イオン１２１やＮ型の不純
物イオン１２２の注入後に熱処理を行ってもよいが、不
純物イオンを活性化させかつ不純物イオンの拡散を生じ
させない程度の熱処理とすれば、Ｐ型電荷蓄積層１０３
などの不純物濃度が端部付近でもそれほど不均一とはな
らず、例えば図３に示されるような不純物濃度分布を有
するようになるので好ましい。
【００５９】第３の方法においては、Ｐ型不純物イオン
１２１の注入とＮ型不純物イオン１２２の注入で、マス
クの端部の位置が異なるので、Ｐ型電荷蓄積層１０３の
端部はＮ型空乏化防止層１０４の端部から突き出すよう
に形成される。サイドウォール絶縁膜１１２の幅は堆積
した層間絶縁膜の初期厚みとほぼ等しく、このサイドウ
ォール絶縁膜１１２の幅を調整することでＰ型電荷蓄積
層１０３がＮ型空乏化防止層１０４から突き出している
距離を容易に制御することができる。
【００６０】図８は、Ｐ型電荷蓄積層がＮ型空乏化防止
層から突き出している距離を所望の値に制御して、Ｐ型
電荷蓄積層とＮ型空乏化防止層を形成するための第４の
方法を示す概略図である。
【００６１】第４の方法においては、基板１０１の表面
（すなわちＮウエル１０２の表面）上に形成されている
プロテクト酸化膜１１４上に、フォトリソグラフィーな
どによりレジスト１１５が形成される（図８（ａ））。
レジスト１１５をマスクとして、Ｐ型の不純物イオン１
２１をＮウエル１０２中に注入することで、Ｎウエル１
０２中にＰ型電荷蓄積層１０３が形成される（図８
（ｂ））。注入の加速電圧を制御することによって、Ｎ
ウエル１０２の表面から例えば０．３〜１μｍ程度の深
さにＰ型電荷蓄積層１０３の不純物濃度のピークがくる
ように調整される。
【００６２】Ｐ型電荷蓄積層１０３の形成後、レジスト
１１５が除去される。ゲート酸化膜１１３を形成した
後、ポリシリコンなどよりなるＴＧ１１０が基板１０１
上のゲート酸化膜１１３上に形成される。このとき、Ｔ
Ｇ１１０のＰ型電荷蓄積層１０３側の端部の位置がレジ
スト１１５の端部の位置よりも、よりＰ型電荷蓄積層１
０３側にあるようにする。ＴＧ１１０をマスクの一部と
して、Ｎ型の不純物イオン１２２がＮ型ウエル１０２中
に注入され、Ｎ型空乏化防止層１０４がＮ型ウエル１０
２内でかつＰ型電荷蓄積層１０３とＮ型ウエル１０２表
面との間の領域に形成される（図８（ｃ））。
【００６３】Ｐ型不純物イオン１２１やＮ型不純物イオ
ン１２２の注入は、必要があれば基板１０１表面に垂直
な方向に対して若干、例えば７゜程度、傾斜させる場合
もある。また、Ｐ型の不純物イオン１２１やＮ型の不純
物イオン１２２の注入後に熱処理を行ってもよいが、不
純物イオンを活性化させかつ不純物イオンの拡散を生じ
させない程度の熱処理とすれば、Ｐ型電荷蓄積層１０３
などの不純物濃度が端部付近でもそれほど不均一とはな
らず、例えば図３に示されるような不純物濃度分布を有
するようになるので好ましい。
【００６４】第４の方法においては、Ｐ型不純物イオン
１２１の注入とＮ型不純物イオン１２２の注入で、マス
クの端部の位置が異なるので、Ｐ型電荷蓄積層１０３の
端部はＮ型空乏化防止層１０４の端部から突き出すよう
に形成される。Ｐ型電荷蓄積層１０３がＮ型空乏化防止
層１０４から突き出している距離は、レジスト１１５と
ＴＧ１１０を形成する位置をアライメント精度が良いス
テッパーなどにより調整することで、容易に制御するこ
とができる。
【００６５】
【実施例】次に、本発明に係る固体撮像素子とその製造
方法を具体的な実施例によりさらに詳細に説明する。
【００６６】（実施例１）この実施例は、図５に示され
る固体撮像素子の製造方法に関するものである。Ｐ型半
導体基板１０１中にはＮ型ウエル１０２が形成され、基
板１０１表面にはゲート酸化膜である絶縁膜１１３が形
成され、絶縁膜１１３上にポリシリコンよりなるＴＧ１
１０が形成されている。Ｐ型電荷蓄積層１０３を形成す
るために、傾斜イオン注入法により、ボロンを１〜５×
１０１２ｃｍ−２、加速電圧５０ｋｅＶ〜２ＭｅＶで注
入し、窒素雰囲気中で約３０分間、８００〜１０００℃
で熱処理を施した。熱処理は、場合によっては急速熱加
熱（ＲＴＡ）により行ってもよい。
【００６７】更にＮ型空乏化防止層１０４を形成するた
めに、リンを１〜５×１０１３ｃｍ−２、加速電圧約８
０ｋｅＶで注入し、窒素雰囲気中で約３０分間、８００
〜９５０℃で熱処理を施した。熱処理は、場合によって
は急速熱加熱（ＲＴＡ）により行ってもよい。
【００６８】（実施例２）この実施例は、図６に示され
る固体撮像素子の製造方法に関するものである。Ｐ型半
導体基板１０１中にはＮ型ウエル１０２が形成され、基
板１０１表面にはゲート酸化膜である絶縁膜１１３が形
成され、絶縁膜１１３上にポリシリコンよりなるＴＧ１
１０が形成されている。Ｐ型電荷蓄積層１０３を形成す
るために、ＴＧ１１０をマスクの一部としてボロンを１
〜５×１０１２ｃｍ−２、加速電圧５０ｋｅＶ〜２Ｍｅ
Ｖで注入し、窒素雰囲気中で約３０分間、８００〜１０
００℃で熱処理を施した。熱処理は、場合によっては急
速熱加熱（ＲＴＡ）により行ってもよい。
【００６９】その後、パイロ酸化により９００〜９５０
℃で５〜３０分間、ＴＧ１１０を酸化し、０．１〜１μ
ｍ程度の酸化膜を形成した。更にＮ型空乏化防止層１０
４を形成するために、酸化されたＴＧ１１０をマスクの
一部としてリンを１〜５×１０１３ｃｍ−２、加速電圧
約８０ｋｅＶで注入し、窒素雰囲気中で約３０分間、８
００〜９５０℃で熱処理を施した。熱処理は、場合によ
っては急速熱加熱（ＲＴＡ）により行ってもよい。
【００７０】（実施例３）この実施例は、図７に示され
る固体撮像素子の製造方法に関するものである。Ｐ型半
導体基板１０１中にはＮ型ウエル１０２が形成され、基
板１０１表面にはゲート酸化膜である絶縁膜１１３が形
成され、絶縁膜１１３上にポリシリコンよりなるＴＧ１
１０が形成されている。Ｐ型電荷蓄積層１０３を形成す
るために、ＴＧ１１０をマスクの一部としてボロンを１
〜５×１０１２ｃｍ−２、加速電圧５０ｋｅＶ〜２Ｍｅ
Ｖで注入し、窒素雰囲気中で約３０分間、８００〜１０
００℃で熱処理を施した。熱処理は、場合によっては急
速熱加熱（ＲＴＡ）により行ってもよい。
【００７１】その後、層間絶縁膜としてＰＳＧ膜を２０
００〜５０００オングストロームデポジットし、エッチ
バックによりサイドウォール絶縁膜１１２を形成した。
更にＮ型空乏化防止層１０４を形成するために、サイド
ウォール絶縁膜１１２およびＴＧ１１０をマスクの一部
としてリンを１〜５×１０１３ｃｍ−２、加速電圧約８
０ｋｅＶで注入し、窒素雰囲気中で約３０分間、８００
〜９５０℃で熱処理を施した。熱処理は、場合によって
は急速熱加熱（ＲＴＡ）により行ってもよい。
【００７２】（実施例４）この実施例は、図８に示され
る固体撮像素子の製造方法に関するものである。Ｐ型半
導体基板１０１中にはＮ型ウエル１０２が形成され、基
板１０１表面にはプロテクト酸化膜１１４が形成され、
プロテクト酸化膜１１４上にレジストマスク１１５が形
成されている。Ｐ型電荷蓄積層１０３を形成するため
に、レジストマスク１１５をマスクの一部としてボロン
を１〜５×１０１２ｃｍ−２、加速電圧５０ｋｅＶ〜２
ＭｅＶで注入し、窒素雰囲気中で約３０分間、８００〜
１０００℃で熱処理を施した。熱処理は、場合によって
は急速熱加熱（ＲＴＡ）により行ってもよい。
【００７３】その後、レジストマスク１１５を除去し、
ゲート酸化膜である絶縁膜１１３を形成した後、ＴＧ１
１０を形成した。更にＮ型空乏化防止層１０４を形成す
るために、ＴＧ１１０をマスクの一部としてリンを１〜
５×１０１３ｃｍ−２、加速電圧約８０ｋｅＶで注入
し、窒素雰囲気中で約３０分間、８００〜９５０℃で熱
処理を施した。熱処理は、場合によっては急速熱加熱
（ＲＴＡ）により行ってもよい。
【００７４】具体的な実施形態をあげたが、本発明は、
固体撮像素子において、受光部の電荷蓄積層のトランジ
スタと対向する側の端部が空乏化防止層のトランジスタ
と対向する側の端部とオンラインまたはこれより若干ト
ランジスタ側にあり、かつ基板の表面とは接しないよう
な構成であればよく、前述の実施形態には限定されな
い。
【００７５】Ｐ型とＮ型を逆とした構成も可能であり、
また、素子領域はウエル領域中に形成しても、あるいは
ウエル領域を形成せず直接半導体基板に形成してもよ
い。電荷増幅用のトランジスタはＪＦＥＴに限定される
ものではなく、バイポーラトランジスタやＭＯＳトラン
ジスタとすることもできる。
【００７６】
【発明の効果】以上のように、本発明の固体撮像素子に
よれば、フォトダイオードの電荷蓄積層から増幅用トラ
ンジスタへの電荷転送時の電荷転送経路のポテンシャル
において瘤や窪みの発生を抑制することができる。この
ため、フォトダイオードから増幅用トランジスタへほぼ
完全に電荷を転送することができ、残像の発生も抑える
ことができる。
【００７７】また、本発明の固体撮像素子の製造方法に
よれば、フォトダイオードの電荷蓄積層と空乏化防止層
を所望のプロファイルに制御よく形成することができる
ので、フォトダイオードから増幅用トランジスタへ完全
に電荷を転送し、残像の発生を抑制することが可能な固
体撮像素子を、容易かつ的確に製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る固体撮像素子のＢＰ
Ｄ〜ＴＧ〜ＪＦＥＴにかけての部分の概略的な断面図で
ある。
【図２】図１の固体撮像素子の電荷転送時の電荷転送経
路ＫＬＭＮに沿ったポテンシャル分布を示すグラフであ
る。
【図３】図１の固体撮像素子のＨ〜Ｉ〜Ｊにかけての不
純物濃度分布を示すグラフである。
【図４】図１の固体撮像素子のＰ型電荷蓄積層の端部が
Ｎ型空乏化防止層の端部から突き出している距離を変え
た場合の残像量を示すグラフである。
【図５】図１の固体撮像素子のＰ型電荷蓄積層とＮ型空
乏化防止層を形成するための第１の方法を示す概略図で
ある。
【図６】図１の固体撮像素子のＰ型電荷蓄積層とＮ型空
乏化防止層を形成するための第２の方法を示す概略図で
ある。
【図７】図１の固体撮像素子のＰ型電荷蓄積層とＮ型空
乏化防止層を形成するための第３の方法を示す概略図で
ある。
【図８】図１の固体撮像素子のＰ型電荷蓄積層とＮ型空
乏化防止層を形成するための第４の方法を示す概略図で
ある。
【図９】Ｐ型電荷蓄積層のＪＦＥＴと対向する側の端部
がＮ型空乏化防止層のＪＦＥＴと対向する側の端部に対
して大きくＪＦＥＴ側に突き出るように形成されている
場合の比較例である。
【図１０】図９の電荷転送時の電荷転送経路Ｋ１Ｋ１′
Ｌ１Ｍ１Ｎ１に沿ったポテンシャル分布を示すグラフで
ある。
【図１１】Ｎ型空乏化防止層のＪＦＥＴと対向する側の
端部がＰ型電荷蓄積層のＪＦＥＴと対向する側の端部よ
りもＪＦＥＴ側にあるように形成されている場合の比較
例である。
【図１２】図１１の電荷転送時の電荷転送経路Ｋ２Ｋ
２′Ｌ２Ｍ２Ｎ２に沿ったポテンシャルの分布を示すグ
ラフである。
【図１３】従来の固体撮像素子の単位画素の概略的な平
面図である。
【図１４】図１３の従来の固体撮像素子のＸ−Ｘ′線に
沿った概略的な断面図である。
【図１５】図１４の従来の固体撮像素子の電荷転送時の
電荷転送経路ＯＰＱＲＳに沿ったポテンシャル分布を示
すグラフである。
【図１６】図１４の従来の固体撮像素子のＴ〜Ｕ〜Ｖに
かけての不純物濃度分布を示すグラフである。
【図１７】図１４の従来の固体撮像素子のＰ型電荷蓄積
層とＮ型空乏化防止層を形成するための方法を示す概略
図である。
【図１８】図１３の単位画素を使用した固体撮像素子の
全体の回路構成図である。
【符号の説明】
１０１ 半導体基板 １０２ Ｎ型ウエル １０３ Ｐ型電荷蓄積層 １０４ Ｎ型空乏化防止層 １０５ Ｐ型ゲート １０６ Ｎ型チャネル １０７ Ｐ型ゲート １０８ Ｎ型ソース １０９ Ｎ型ドレイン １１０ トランスファーゲート １１１ 酸化膜端部 １１２ サイドウォール絶縁膜 １１３ ゲート酸化膜 １１４ プロテクト酸化膜 １１５ レジストマスク １１６ 酸化膜 １２１ Ｐ型不純物イオン １２２ Ｎ型不純物イオン ２０１ 半導体基板 ２０２ Ｎ型ウエル ２０３ Ｐ型電荷蓄積層 ２０４ Ｎ型空乏化防止層 ２０５ Ｐ型ゲート ２０６ Ｎ型チャネル ２０７ Ｐ型ゲート ２０８ Ｎ型ソース ２０９ Ｎ型ドレイン ２１０ トランスファーゲート ２１３ ゲート酸化膜 ２１４ プロテクト酸化膜 ２１５ レジストマスク ２２１ Ｐ型不純物イオン ２２２ Ｎ型不純物イオン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板領域と、 前記半導体基板領域中に設けられた第２導電型の電荷蓄
    積領域と、 前記電荷蓄積領域と前記半導体基板領域表面との間に設
    けられた第１導電型の空乏化防止領域と、 前記半導体基板領域における前記電荷蓄積領域および空
    乏化防止領域と対向する領域中に設けられ、かつ電荷増
    幅に用いるためのトランジスタと、 前記空乏化防止領域と前記トランジスタが設けられた領
    域との間でかつ前記半導体基板領域表面上に設けられて
    前記電荷蓄積領域から前記トランジスタへの電荷の転送
    を制御するＭＯＳゲートと、 を具備し、前記電荷蓄積領域の前記トランジスタと対向
    する側の端部は前記ＭＯＳゲートの下にあり、前記空乏
    化防止領域の前記トランジスタと対向する側の端部とオ
    ンラインまたはこれよりも前記トランジスタ側にあり、
    そして前記半導体基板領域表面には接していないことを
    特徴とする固体撮像素子。
  2. 【請求項２】 前記トランジスタが接合型電界効果トラ
    ンジスタであることを特徴とする請求項１に記載の固体
    撮像素子。
  3. 【請求項３】 前記トランジスタがバイポーラトランジ
    スタであることを特徴とする請求項１に記載の固体撮像
    素子。
  4. 【請求項４】 前記トランジスタがＭＯＳトランジスタ
    であることを特徴とする請求項１に記載の固体撮像素
    子。
  5. 【請求項５】 前記電荷蓄積領域の前記トランジスタと
    対向する側の端部が前記空乏化防止領域の前記トランジ
    スタと対向する側の端部よりも前記トランジスタ側にあ
    る距離が０．０〜０．２μｍであることを特徴とする請
    求項１〜４のいずれかに記載の固体撮像素子。
  6. 【請求項６】 第１導電型の半導体基板領域と、前記半
    導体基板領域中に設けられた第２導電型の電荷蓄積領域
    と、前記電荷蓄積領域と前記半導体基板領域表面との間
    に設けられた第１導電型の空乏化防止領域と、前記半導
    体基板領域における前記電荷蓄積領域および空乏化防止
    領域と対向する領域中に設けられかつ電荷増幅に用いる
    ためのトランジスタと、前記空乏化防止領域と前記トラ
    ンジスタが設けられた領域との間でかつ前記半導体基板
    領域表面上に設けられて前記電荷蓄積領域から前記トラ
    ンジスタへの電荷の転送を制御するＭＯＳゲートとを具
    備する固体撮像素子の製造方法であって、前記ＭＯＳゲ
    ートをマスクの少なくとも一部として第２導電型のイオ
    ンを前記半導体基板領域に対して斜め方向に注入しそれ
    によって前記電荷蓄積領域を前記半導体基板領域中にか
    つ前記半導体基板領域表面には接しないように形成する
    工程と、前記ＭＯＳゲートをマスクの少なくとも一部と
    して前記半導体基板領域に対して前記第２導電型のイオ
    ンの注入よりも垂直に近い方向に第１導電型のイオンを
    注入しそれによって前記電荷蓄積領域と前記半導体基板
    領域表面との間にかつ前記電荷蓄積領域の前記トランジ
    スタと対向する側の端部が前記空乏化防止領域の前記ト
    ランジスタと対向する側の端部よりも前記トランジスタ
    側にあるように前記空乏化防止領域を形成する工程とを
    具備することを特徴とする固体撮像素子の製造方法。
  7. 【請求項７】 第１導電型の半導体基板領域と、前記半
    導体基板領域中に設けられた第２導電型の電荷蓄積領域
    と、前記電荷蓄積領域と前記半導体基板領域表面との間
    に設けられた第１導電型の空乏化防止領域と、前記半導
    体基板領域における前記電荷蓄積領域および空乏化防止
    領域と対向する領域中に設けられかつ電荷増幅に用いる
    ためのトランジスタと、前記空乏化防止領域と前記トラ
    ンジスタが設けられた領域との間でかつ前記半導体基板
    領域表面上に設けられて前記電荷蓄積領域から前記トラ
    ンジスタへの電荷の転送を制御するＭＯＳゲートとを具
    備する固体撮像素子の製造方法であって、前記ＭＯＳゲ
    ートをマスクの少なくとも一部として第２導電型のイオ
    ンを前記半導体基板領域中に注入しそれによって前記半
    導体基板領域中にかつ前記半導体基板領域表面には接し
    ないように前記電荷蓄積領域を形成する工程と、前記Ｍ
    ＯＳゲートの少なくとも一部を酸化する工程と、前記酸
    化されたＭＯＳゲートをマスクの少なくとも一部として
    第１導電型のイオンを前記半導体基板領域中に注入しそ
    れによって前記電荷蓄積領域と前記半導体基板領域表面
    との間にかつ前記電荷蓄積領域の前記トランジスタと対
    向する側の端部が前記空乏化防止領域の前記トランジス
    タと対向する側の端部よりも前記トランジスタ側にある
    ように前記空乏化防止領域を形成する工程とを具備する
    ことを特徴とする固体撮像素子の製造方法。
  8. 【請求項８】 第１導電型の半導体基板領域と、前記半
    導体基板領域中に設けられた第２導電型の電荷蓄積領域
    と、前記電荷蓄積領域と前記半導体基板領域表面との間
    に設けられた第１導電型の空乏化防止領域と、前記半導
    体基板領域における前記電荷蓄積領域および空乏化防止
    領域と対向する領域中に設けられかつ電荷増幅に用いる
    ためのトランジスタと、前記空乏化防止領域と前記トラ
    ンジスタが設けられた領域との間でかつ前記半導体基板
    領域表面上に設けられて前記電荷蓄積領域から前記トラ
    ンジスタへの電荷の転送を制御するＭＯＳゲートとを具
    備する固体撮像素子の製造方法であって、前記ＭＯＳゲ
    ートをマスクの少なくとも一部として第２導電型のイオ
    ンを前記半導体基板領域中に注入しそれによって前記半
    導体基板領域中にかつ前記半導体基板領域表面には接し
    ないように前記電荷蓄積領域を形成する工程と、前記半
    導体基板領域およびＭＯＳゲート上に絶縁膜を形成する
    工程と、前記絶縁膜をエッチングしそれによって前記Ｍ
    ＯＳゲートの側壁にサイドウォール絶縁膜を形成する工
    程と、前記サイドウォール絶縁膜をマスクの少なくとも
    一部として第１導電型のイオンを前記半導体基板領域中
    に注入しそれによって前記電荷蓄積領域と前記半導体基
    板領域表面との間にかつ前記電荷蓄積領域の前記トラン
    ジスタと対向する側の端部が前記空乏化防止領域の前記
    トランジスタと対向する側の端部よりも前記トランジス
    タ側にあるように前記空乏化防止領域を形成する工程と
    を具備することを特徴とする固体撮像素子の製造方法。
  9. 【請求項９】 第１導電型の半導体基板領域と、前記半
    導体基板領域中に設けられた第２導電型の電荷蓄積領域
    と、前記電荷蓄積領域と前記半導体基板領域表面との間
    に設けられた第１導電型の空乏化防止領域と、前記半導
    体基板領域における前記電荷蓄積領域および空乏化防止
    領域と対向する領域中に設けられかつ電荷増幅に用いる
    ためのトランジスタと、前記空乏化防止領域と前記トラ
    ンジスタが設けられた領域との間でかつ前記半導体基板
    領域表面上に設けられて前記電荷蓄積領域から前記トラ
    ンジスタへの電荷の転送を制御するＭＯＳゲートとを具
    備する固体撮像素子の製造方法であって、前記半導体基
    板領域上にマスク層を形成する工程と、前記マスク層を
    マスクとして第２導電型のイオンを前記半導体基板領域
    中に注入しそれによって前記半導体基板領域中にかつ前
    記半導体基板領域表面には接しないように前記電荷蓄積
    領域を形成する工程と、前記マスク層を除去する工程
    と、前記ＭＯＳゲートの前記電荷蓄積領域側の端部の位
    置が前記マスク層の前記電荷蓄積領域側の端部の位置よ
    りも前記電荷蓄積領域側にあるように前記ＭＯＳゲート
    を前記半導体基板領域上に形成する工程と、前記ＭＯＳ
    ゲートをマスクの少なくとも一部として第１導電型のイ
    オンを前記半導体基板領域中に注入しそれによって前記
    電荷蓄積領域と前記半導体基板領域表面との間にかつ前
    記電荷蓄積領域の前記トランジスタと対向する側の端部
    が前記空乏化防止領域の前記トランジスタと対向する側
    の端部よりも前記トランジスタ側にあるように前記空乏
    化防止領域を形成する工程とを具備することを特徴とす
    る固体撮像素子の製造方法。
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