JPH11122532A

JPH11122532A - 固体撮像素子およびその駆動方法

Info

Publication number: JPH11122532A
Application number: JP9261208A
Authority: JP
Inventors: Kazuya Yonemoto; 和也米本; Ryoji Suzuki; 亮司鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-03-10
Filing date: 1997-09-26
Publication date: 1999-04-30
Anticipated expiration: 2017-09-26
Also published as: JP3911788B2; US6801253B1

Abstract

(57)【要約】【課題】単位画素ごとの特性のバラツキに起因する固
定パターンノイズのみならず、垂直に相関を持つ縦筋状
の固定パターンノイズをも抑圧できることが望まれてい
る。【解決手段】フォトダイオード１１、ＦＤ読み出しＭ
ＯＳトランジスタ１２、ＦＤアンプＭＯＳトランジスタ
１３、ＦＤリセットＭＯＳトランジスタ１４および垂直
選択ＭＯＳトランジスタ１５からなる単位画素１６が行
列状に配置されてなる増幅型固体撮像素子において、水
平走査回路２４から出力される水平リセットパルスφＨ
Ｒ_mをＦＤリセットＭＯＳトランジスタ１４のゲート電
極に印加して１画素信号を出力するごとに各画素１６の
ＦＤをリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子およ
びその駆動方法に関し、特に増幅機能を持つ単位画素が
行列状に配置されてなるＭＯＳ型イメージセンサなどの
増幅型固体撮像素子およびその駆動方法に関する。

【０００２】

【従来の技術】従来、この種の増幅型固体撮像素子とし
て、図１２に示す構成のものが知られている。すなわ
ち、図１２において、フォトダイオード１０１、ＦＤ(F
loatingDiffusion)読み出しＭＯＳトランジスタ１０
２、ＦＤアンプＭＯＳトランジスタ１０３、ＦＤリセッ
トＭＯＳトランジスタ１０４および垂直選択ＭＯＳトラ
ンジスタ１０５によって単位画素１０６が構成され、Ｆ
Ｄ読み出しＭＯＳトランジスタ１０２のゲート電極が垂
直読み出し線１０７に、ＦＤリセットＭＯＳトランジス
タ１０４のゲート電極が垂直リセット線１０８に、垂直
選択ＭＯＳトランジスタ１０５のゲート電極が垂直選択
線１０９に、垂直選択ＭＯＳトランジスタ１０５のソー
ス電極が垂直信号線１１０にそれぞれ接続されている。

【０００３】また、垂直信号線１１０の一端と水平信号
線１１１の間には、水平選択ＭＯＳトランジスタ１１２
が接続されている。そして、行選択をする垂直走査回路
１１３から出力される３種類の垂直走査パルスφＶ
Ｓ_n，φＶＴ_n，φＶＲにより各行ごとに画素の動作が
制御され、列選択をする水平走査回路１１４から出力さ
れる水平走査パルスφＨ_mにより制御される水平選択Ｍ
ＯＳトランジスタ１１２を介して画素信号が水平信号線
１１１に出力される。その際、光電変換によってフォト
ダイオード１０１に蓄積された信号電荷が、ＦＤアンプ
ＭＯＳトランジスタ１０３によって信号電流に変換され
て撮像素子の出力信号として導出される。

【０００４】

【発明が解決しようとする課題】しかしながら、上記構
成の従来の増幅型固体撮像素子では、各画素を構成する
能動素子、主にＦＤアンプＭＯＳトランジスタ１０３の
特性の画素ごとのバラツキ、特にＭＯＳトランジスタの
Ｖｔｈ（閾値）バラツキがそのまま撮像素子の出力信号
に乗ってきてしまう。この特性のバラツキは、画素ごと
に固定の値を持つため、画面上に固定パターンノイズ
（ＦＰＮ；Fixed Patern Noise) として現れる。この固
定パターンノイズを抑圧するためには、デバイスの外部
にフレームメモリやラインメモリを用いたノイズ除去回
路を設けて画素の特性のバラツキに起因するノイズ成分
を除去する必要があり、したがってカメラシステムとし
ては、ノイズ除去回路を外付けとする分だけ規模が大き
くなってしまう。

【０００５】これに対し、固定パターンノイズをデバイ
スの内部で抑圧できるようにした増幅型固体撮像素子と
して、図１３に示す構成のものが考えられる。この増幅
型固体撮像素子においては、単位画素１０６の構成は図
１２と同じであるが、各画素１０６の特性のバラツキに
起因する固定パターンノイズを抑圧するための水平出力
回路１１５を設け、この水平出力回路１１５で画素１０
６の読み出し前後（リセット前後）の信号の差分をとる
処理を行うようにしている点が違う。

【０００６】図１３において、垂直信号線１１０とグラ
ンドとの間には、ＦＤアンプＭＯＳトランジスタ１０３
のソースフォロワ動作の負荷として働く負荷ＭＯＳトラ
ンジスタ１１６が接続されている。また、垂直信号線１
１０には、一対の信号スイッチＭＯＳトランジスタ１１
７，１１７′の各一方の主電極が接続されている。この
一対の信号スイッチＭＯＳトランジスタ１１７，１１
７′の各他方の主電極とグランドとの間には、一対の信
号保持キャパシタ１１８，１１８′がそれぞれ接続され
ている。

【０００７】また、一対の信号スイッチＭＯＳトランジ
スタ１１７，１１７′の各他方の主電極と一対の水平信
号線１１１，１１１′との間には、一対の水平選択ＭＯ
Ｓトランジスタ１１２，１１２′がそれぞれ接続されて
いる。一対の水平信号線１１１，１１１′には、差動ア
ンプ１１９の非反転（＋）入力端および反転（−）入力
端がそれぞれ接続されている。

【０００８】上記構成の増幅型固体撮像素子において
は、画素リセット前とリセット後のそれぞれの信号が、
信号スイッチＭＯＳトランジスタ１１７，１１７′を介
して信号保持キャパシタ１１８，１１８′に保持され、
水平選択ＭＯＳトランジスタ１１２，１１２′および水
平信号線１１１，１１１′を介して差動アンプ１１９に
供給される。そして、差動アンプ１１９において、画素
リセット前とリセット後のそれぞれの信号の差分がとら
れることにより、単位画素ごとの特性のバラツキに起因
する固定パターンノイズが除去される。

【０００９】しかしながら、上記構成の増幅型固体撮像
素子では、単位画素ごとの特性のバラツキに起因する固
定パターンノイズについては抑圧することはできるもの
の、画素リセット前とリセット後のそれぞれの信号が別
々の信号経路を通って差動アンプ１１９に至ることか
ら、一対の信号スイッチＭＯＳトランジスタ１１７，１
１７′や一対の水平選択ＭＯＳトランジスタ１１２，１
１２′の特性のバラツキが、垂直に相関を持つ縦筋状の
固定パターンノイズとして画面上に現れることになる。
したがって、この構成の場合にも、縦筋状の固定パター
ンノイズを抑圧するための補正回路がデバイスの外部に
必要となる。

【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、単位画素ごとの特性
のバラツキに起因する固定パターンノイズのみならず、
縦筋状の固定パターンノイズをもデバイス内部で抑圧可
能な増幅型固体撮像素子およびその駆動方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】本発明による固体撮像素
子は、行列状に配置された単位画素が、光電変換素子
と、この光電変換素子から転送される信号電荷を蓄積す
る蓄積部を有し、当該蓄積部の信号電荷を電気信号に変
換する増幅素子と、この増幅素子からの画素信号を選択
的に垂直信号線に出力する選択スイッチとを具備し、単
位画素の各々において画素信号を出力するごとに各増幅
素子の蓄積部をリセットするリセット回路を備えた構成
となっている。

【００１２】本発明による駆動方法は、上記構成の固体
撮像素子において、単位画素の各々で画素信号を出力す
るごとに各増幅素子の蓄積部をリセットし、単位画素の
各々からリセット前の信号とリセット後の信号とを導出
しかつ共通の伝送路を経由して伝送し、しかる後リセッ
ト前の信号とリセット後の信号のそれぞれの差分をとる
ようにする。

【００１３】上記構成の固体撮像素子の単位画素の各々
において、画素信号を出力するごとに各増幅素子の蓄積
部をリセットすることで、各単位画素からはリセット前
とリセット後の信号が１画素ごとに順次出力される。こ
のとき、画素の特性のバラツキに起因する固定パターン
ノイズが、各画素の増幅素子からオフセット成分として
発生することから、リセット前とリセット後の信号の差
分をとることで、ノイズ成分をキャンセルできる。ま
た、リセット前とリセット後の信号を垂直信号線から水
平信号線へ同一の信号経路を経由して出力することで、
垂直に相関を持つ縦筋状のノイズ成分も原理的に発生し
ない。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【００１５】図１は、本発明の第１実施形態を示す構成
図である。図１において、単位画素１６は、光電変換素
子であるフォトダイオード１１、ＦＤ読み出しＭＯＳト
ランジスタ１２、増幅素子であるＦＤアンプＭＯＳトラ
ンジスタ１３、ＦＤリセットＭＯＳトランジスタ１４お
よび選択素子である垂直選択ＭＯＳトランジスタ１５に
よって構成され、行列状に２次元配置されている。な
お、図面上においては、簡略化のため、ｎ行‐ｍ列目の
単位画素１６のみを示している。

【００１６】この単位画素１６において、ＦＤ読み出し
ＭＯＳトランジスタ１２のゲート電極が垂直読み出し線
１７に、ＦＤリセットＭＯＳトランジスタ１４のゲート
電極が水平リセット線１８に、垂直選択ＭＯＳトランジ
スタ１５のゲート電極が垂直選択線１９に、垂直選択Ｍ
ＯＳトランジスタ１５のソース電極が垂直信号線２０に
それぞれ接続されている。また、垂直信号線２０の一端
と水平信号線２１との間には、水平選択ＭＯＳトランジ
スタ２２が接続されている。

【００１７】また、行選択のための垂直走査回路２３お
よび列選択のための水平走査回路２４が設けられてい
る。そして、垂直走査回路２３から出力される垂直読み
出し走査パルスφＶＴ_nが垂直読み出し線１７に、垂直
選択走査パルスφＶＳ_nが垂直選択線１９にそれぞれ印
加される。水平走査回路２４から出力される水平リセッ
トパルスφＨＲ_mが水平リセット線１８に、水平選択走
査パルスφＨＳ_mが水平選択ＭＯＳトランジスタ２２の
ゲート電極にそれぞれ印加される。すなわち、水平走査
回路２４が、水平リセットパルスφＨＲ_mを発生するリ
セット回路を兼ねることにより、回路構成の簡略化を図
っている。

【００１８】水平信号線２１の出力端側には、画素リセ
ット前とリセット後のそれぞれの信号の差分をとる差分
回路として、例えば回路構成が簡単な相関二重サンプリ
ング回路（以下、ＣＤＳ(Correlated Double Sampling)
回路と称する）２５が設けられている。このＣＤＳ回路
２５の具体的な回路構成およびその回路動作について
は、後で詳細に説明する。ＣＤＳ回路２５の出力端は、
本撮像素子の出力端子２６に接続されている。

【００１９】次に、上記構成の第１実施形態に係る増幅
型固体撮像素子の動作について、図２のタイミングチャ
ートを用いて説明する。

【００２０】先ず、光電変換によってフォトダイオード
１１に蓄積された信号電荷（電子）は、垂直走査回路２
３から垂直読み出し走査パルスφＶＴ_n（φＶＴ₁，
…，φＶＴ_n，φＶＴ_n+1，…，φＶＴ_N）が出力さ
れ、各画素行ごとにＦＤ読み出しＭＯＳトランジスタ１
２が順に導通することにより、ＦＤ（ＭＯＳトランジス
タ１２のドレイン電極＝フォトダイオード１１と反対側
の主電極）に転送される。フォトダイオード１１からＦ
Ｄへの信号電荷の転送は水平ブランキング（Ｈ‐ＢＬ
Ｋ）期間中に行われる。

【００２１】ＦＤに信号電荷が転送されることで、ＦＤ
の電位が変化する。このＦＤの信号電圧は、ＦＤにゲー
ト電極が接続されたＦＤアンプＭＯＳトランジスタ１３
によって信号電流に変換される。そして、水平映像期間
に入ると、垂直走査回路２３から垂直選択走査パルスφ
ＶＳ_n（φＶＳ₁，…，φＶＳ_n，φＶＳ_n+1，…，φ
ＶＳ_N）が出力され、垂直選択ＭＯＳトランジスタ１５
が導通状態になることにより、信号電流が垂直信号線２
０に現れる。

【００２２】この水平映像期間中に、水平走査回路２４
から水平選択走査パルスφＨＳ_m（φＨＳ₁，…，φＨ
Ｓ_m，φＨＳ_m+1，…，φＨＳ_M）が出力され、水平選
択ＭＯＳトランジスタ２２が導通状態になることによ
り、垂直信号線２０に現れた信号電流は、水平選択ＭＯ
Ｓトランジスタ２２を通して水平信号線２１に流れ、こ
の水平信号線２１を経てＣＤＳ回路２５に供給される。

【００２３】その後すぐに、信号電流を出力したその同
一画素に対して、水平走査回路２４から水平リセットパ
ルスφＨＲ_m（φＨＲ₁，…，φＨＲ_m，φＨＲ_m+1，
…，φＨＲ_M）が出力され、ＦＤリセットＭＯＳトラン
ジスタ１４が導通状態になることにより、ＦＤがリセッ
トされる。この水平リセットパルスφＨＲ_mは、図２の
タイミングチャートから明らかなように、水平選択走査
パルスφＨＳ_mの発生期間のほぼ中間で発生される。

【００２４】したがって、水平リセットパルスφＨＲ_m
の消滅後、即ちリセット後のＦＤの信号電荷がＦＤアン
プＭＯＳトランジスタ１３によって信号電流に変換さ
れ、その信号電流が垂直選択ＭＯＳトランジスタ１５か
ら垂直信号線２０および水平選択ＭＯＳトランジスタ２
２を通して水平信号線２１に流れ、この水平信号線２１
を経てＣＤＳ回路２５に供給される。

【００２５】このように、１つの画素１６に対して信号
出力→ＦＤリセット→信号出力という一連の動作を、水
平走査回路２４から水平リセットパルスφＨＲ_mおよび
水平選択走査パルスφＨＳ_mを出力することにより、同
一画素行について順次行う。また、垂直走査回路２３か
ら垂直読み出し走査パルスφＶＴ_nおよび垂直選択走査
パルスφＶＳ_nを出力し、選択する画素行を変えて同じ
動作を行うことで、１画面分の信号電流が画素単位で出
力される。

【００２６】今、ｎ行‐ｍ列目の画素に注目すると、水
平選択走査パルスφＨＳ_mが立ち上がってｍ列目の画素
が選択されている状態で、ＦＤのリセット前とリセット
後の画素の信号電流が水平信号線２１に出力されること
になる。すなわち、信号電荷が蓄積された状態の画素の
信号電流と、信号電荷がリセットされた状態の画素の信
号電流とが続けて出力されてＣＤＳ回路２５に供給され
る。そして、このＣＤＳ回路２５において、リセット前
とリセット後の画素信号を使って相関二重サンプリング
を行うことにより、主にＦＤアンプＭＯＳトランジスタ
１３の特性のバラツキ成分を除去することができる。

【００２７】図３に、ＣＤＳ回路２５の具体的な回路構
成の一例を示す。このＣＤＳ回路２５は、入力端子３１
に入力端が接続された電流電圧変換回路３２と、この電
流電圧変換回路３２の出力端に一端が接続されたクラン
プキャパシタ３３と、このクランプキャパシタ３３の他
端に一方の主電極が接続されたクランプＭＯＳトランジ
スタ３４と、クランプキャパシタ３３の他端に一方の主
電極が接続されたサンプルホールドＭＯＳトランジスタ
３５と、このサンプルホールドＭＯＳトランジスタ３５
の他方の主電極とグランドとの間に接続されたサンプル
ホールドキャパシタ３６と、サンプルホールドＭＯＳト
ランジスタ３５の他方の主電極と出力端子３８との間に
接続されたバッファアンプ３７とから構成されている。

【００２８】このＣＤＳ回路２５において、電流電圧変
換回路３２は、入力端子３１を介して供給される信号電
流を反転（−）入力とし、所定のバイアス電圧Ｖｂを非
反転（＋）入力とする差動アンプ３９と、この差動アン
プ３９の反転入力端と出力端間に接続された帰還抵抗４
０とからなり、信号電流を信号電圧に変換する。クラン
プＭＯＳトランジスタ３４の他方の主電極にはクランプ
電圧Ｖｃｌが、そのゲート電極にはクランプパルスφＣ
Ｌがそれぞれ印加される。また、サンプルホールドＭＯ
Ｓトランジスタ３５のゲート電極には、サンプルホール
ドパルスφＳＨが印加される。

【００２９】次に、上記構成のＣＤＳ回路２５の回路動
作について、図４のタイミングチャートを用いて説明す
る。

【００３０】水平選択走査パルスφＨＳ_mが立ち上がる
と、画素がリセットされる前の信号電流Ｉｓｉｇが入力
端子３１に入力され、電流電圧変換回路３２によって逆
の極性で信号電圧Ｖｓｉｇに変換される。この画素リセ
ット前の信号電圧Ｖｓｉｇが出力されている期間に合わ
せてクランプパルスφＣＬが立つ。すると、クランプＭ
ＯＳトランジスタ３４が導通状態となり、クランプキャ
パシタ３３をクランプ電圧Ｖｃｌにクランプする。

【００３１】続いて、水平リセットパルスφＨＲ_mが立
ち上がることで、画素がリセットされる。そして、この
画素リセット後の信号電圧Ｖｓｉｇに合わせてサンプル
ホールドパルスφＳＨが立ち、サンプルホールドＭＯＳ
トランジスタ３５が導通状態となることで、サンプルホ
ールドキャパシタ３６にサンプルホールドされ、相関二
重サンプリングが行われる。このように、リセット前と
リセット後の画素信号を使って相関二重サンプリングを
行うことにより、主にＦＤアンプＭＯＳトランジスタ１
３の特性のバラツキ成分を除去することができる。

【００３２】上述したように、各画素１６のＦＤのリセ
ットを、１画素の信号が出力されるごとに行うようにす
るとともに、リセット前とリセット後の画素信号を使っ
て相関二重サンプリングを行うようにしたことにより、
画素の特性のバラツキに起因する固定パターンノイズお
よび垂直信号線２０に接続されたスイッチ素子（水平選
択ＭＯＳトランジスタ２２）の特性のバラツキに起因す
る縦筋状の固定パターンノイズを抑圧できる。

【００３３】すなわち、画素の特性のバラツキに起因す
る固定パターンノイズについては、画素１６のＦＤアン
プＭＯＳトランジスタ１３からオフセット成分として発
生するが、原理的に、画素リセット前とリセット後の信
号を相関二重サンプリングすることによって除去でき
る。また、垂直信号線２０に接続されたスイッチ素子の
特性のバラツキに起因する縦筋状の固定パターンノイズ
については、画素リセット前とリセット後の信号が同一
の信号経路を通る構成となっており、別々のスイッチ素
子（水平選択ＭＯＳトランジスタなど）を通ることがな
いため、これも原理的に発生することがない。

【００３４】図５は、本発明の第２実施形態を示す構成
図である。図５において、単位画素５８は、光電変換素
子であるフォトダイオード５１、読み出しゲート部５
２、Ｎ ⁺層からなるＦＤ５３、ＦＤアンプＭＯＳトラン
ジスタ５４、ＦＤリセットゲート部５５、垂直選択ＭＯ
Ｓトランジスタ５６および読み出し制御ＭＯＳトランジ
スタ５７から構成され、行列状に２次元配置されてい
る。なお、図面上においては、簡略化のため、ｎ行‐ｍ
列目の単位画素５８のみを示している。

【００３５】この単位画素５８において、フォトダイオ
ード５１は、基板表面側がＰ⁺層によって覆われた埋め
込み型となっている。読み出しゲート部５２は、フォト
ダイオード５１とＦＤ５３の間のチャネルの上方に位置
し、フォトダイオード５１で光電変換された信号電荷を
ＦＤ５３に読み出す動作を行う。ＦＤ５３は、フォトダ
イオード５１から読み出された信号電荷を信号電圧に変
換する。ＦＤアンプＭＯＳトランジスタ５４は、ＦＤ５
３で変換された信号電圧を信号電流に変換して出力す
る。

【００３６】そして、ＦＤリセットゲート部５５のゲー
ト電極が１列前の水平読み出し線５９_m-1に、垂直選択
ＭＯＳトランジスタ５６のゲート電極が垂直選択線６０
に、そのソース電極が垂直信号線６１にそれぞれ接続さ
れ、読み出し制御ＭＯＳトランジスタ５７のゲート電極
が垂直読み出し線６２に、そのドレイン電極が水平読み
出し線５９_mにそれぞれ接続されている。また、垂直信
号線６１の一端と水平信号線６３との間には、水平選択
ＭＯＳトランジスタ６４が接続されている。

【００３７】また、行選択のための垂直走査回路６５お
よび列選択のための水平走査回路６６が設けられてい
る。そして、垂直走査回路６５から出力される垂直読み
出し走査パルスφＶＴ_nが垂直読み出し線６２に、垂直
選択走査パルスφＶＳ_nが垂直選択線６０にそれぞれ印
加され、水平走査回路６６から出力される水平読み出し
走査パルスφＨＲ_mが水平読み出し線５９_mに、水平選
択走査パルスφＨＳ_mが水平選択ＭＯＳトランジスタ６
４のゲート電極にそれぞれ印加される。

【００３８】なお、水平走査回路６６はリセット回路を
兼ねており、この水平走査回路６６から出力される水平
読み出し走査パルスφＨＲ_mは、水平読み出し線５９_m
に与えられるとともに、次の列の水平読み出し線５９
_m+1にリセットパルスとして与えられる。このとき、水
平読み出し線５９_m+1は、水平リセット線として機能す
ることになる。

【００３９】ここで、配線構造について説明する。配線
構造の一例としては、図の上下方向に延在する垂直信号
線６１と水平読み出し線５９を第１層目の配線、図の左
右方向に延在する垂直選択線６０と垂直読み出し線６２
を第２層目の配線、画素５８および画素間の遮光層を兼
ねる電源線を第３層目の配線によってそれぞれ形成する
３層配線構造とする。他の例としては、図の左右方向に
延在する垂直選択線６０と垂直読み出し線６２を第１層
目の配線、図の上下方向に延在する垂直信号線６１と水
平読み出し線５９を第２層目の配線、画素５８および画
素間の遮光層を兼ねる電源線を第３層目の配線によって
それぞれ形成する３層配線構造とする。

【００４０】水平信号線６３の出力端側には、画素リセ
ット後とリセット前のそれぞれの信号の差分をとる差分
回路として、例えば回路構成が簡単なＣＤＳ回路６７が
設けられている。このＣＤＳ回路６７としては、例え
ば、先の実施形態で用いた図３に示す回路構成のものが
用いられる。ＣＤＳ回路６７の出力端は、本撮像素子の
出力端子６８に接続されている。

【００４１】次に、上記構成の第２実施形態に係る増幅
型固体撮像素子の動作について、図６のタイミングチャ
ートを用いて説明する。

【００４２】ある一定期間入射した光が埋め込みフォト
ダイオード５１で光電変換され、そこに信号電荷として
蓄積される。ここで、フォトダイオード５１からＦＤ５
３に信号電荷を読み出す前に（１画素前の信号が出力さ
れている間に）、水平走査回路６６から１列前の水平読
み出し走査パルスφＨＲ_m-1が出力され、水平読み出し
線５９_m-1を介してＦＤリセットゲート部５５のゲート
電極に印加されることで、ＦＤ５３が前もってＶＤＤレ
ベルにリセットされる。

【００４３】そのすぐ後に、水平走査回路６６からｍ列
目の水平選択走査パルスφＨＳ_mが出力されることで、
ｎ行‐ｍ列目の画素の信号出力期間となる。このとき、
垂直選択走査パルスφＶＳ_nが“Ｈ”レベルの状態にあ
り、垂直選択ＭＯＳトランジスタ５６がオン状態にある
ことから、この信号出力期間中の前半では、ＦＤ５３が
リセットされた状態の信号がＦＤアンプＭＯＳトランジ
スタ５４および垂直選択ＭＯＳトランジスタ５６を介し
て垂直信号線６１に出力される。

【００４４】また、この信号出力期間中の後半では、水
平走査回路６６から水平読み出し走査パルスφＨＲ_mが
出力され、水平読み出し線５９_mを介して読み出し制御
ＭＯＳトランジスタ５７のドレイン電極に印加されるこ
とで、そのゲート電極には垂直読み出し走査パルスφＶ
Ｔ_nが印加されていることから、当該ＭＯＳトランジス
タ５７がオン状態となり、フォトダイオード５１からＦ
Ｄ５３へ信号電荷が読み出され、さらにＦＤアンプＭＯ
Ｓトランジスタ５４および垂直選択ＭＯＳトランジスタ
５６を介して垂直信号線６１に出力される。

【００４５】その結果、出力しようとしているｎ行‐ｍ
列目の画素の信号出力期間中に、ＦＤ５３は画素の信号
電荷を読み出す前と後の２つの電位状態をとることにな
る。そして、それらの電位状態をＦＤアンプＭＯＳトラ
ンジスタ５４により増幅して得られる信号電流が、垂直
信号線６１から水平選択ＭＯＳトランジスタ６４および
水平信号線６３を介してＣＤＳ回路６７へ、画素の信号
電荷を読み出す前と後の２つの電位状態に相当するノイ
ズ成分と信号成分として順次供給される。

【００４６】すなわち、ｎ番目の水平走査期間（１Ｈ）
において、垂直走査回路６５から出力される垂直読み出
し走査パルスφＶＴ_nおよび垂直選択走査パルスφＶＳ
_nがそれぞれ立ち上がることによってｎ行目の画素行が
選択される。この１Ｈ期間における水平ブランキング期
間を除く水平映像期間では、ｎ行目の画素行を水平に走
査するために、水平走査回路６６から出力される水平選
択走査パルスφＨＳ_mおよび水平読み出し走査パルスφ
ＨＲ_mがそれぞれ立ち上がることによって信号電流が順
次出力される。

【００４７】１画素の信号の内訳は、信号出力期間の前
半がＦＤリセット直後の信号（ノイズ成分）レベルで、
その後半が画素信号電荷をＦＤ５３に読み出した信号
（信号成分）レベルになる。このような動作を実現する
ために、水平選択走査パルスφＨＳ_mおよび水平読み出
し走査パルスφＨＲ_mは違うタイミングで出力されるよ
うになっている。すなわち、水平選択走査パルスφＨＳ
_mについては１画素の期間全体で“Ｈ”レベルになり、
水平読み出し走査パルスφＨＲ_mについては１画素の期
間の後半、即ち信号成分が出力される期間にのみ“Ｈ”
レベルになるタイミング関係となっている。

【００４８】その結果、先述したように、出力しようと
している画素のＦＤ５３は予めその一つ前の画素から信
号成分が出力されている期間（水平読み出し走査パルス
φＨＲ_m-1が“Ｈ”レベルの期間）においてリセットさ
れ、その画素の信号出力期間に入ると先ず、ＦＤ５３が
リセットされた状態の信号、即ちノイズ成分が出力され
る。

【００４９】そして、信号出力期間の後半では、垂直読
み出し走査パルスφＶＲ_nがゲート電極に印加されるこ
とによってオン状態にある読み出し制御ＭＯＳトランジ
スタ５７を通して、水平読み出し走査パルスφＨＲ_mが
読み出しゲート部５２のゲート電極に与えられることに
より、埋め込みフォトダイオード５１からＦＤ５３に信
号電荷が読み出され、この信号電荷の読み出しによって
変動するＦＤ５３の電位がＦＤアンプＭＯＳトランジス
タ５４で信号電流に変換され、画素の信号、即ち信号成
分として出力される。

【００５０】このようにして出力された信号電流を、一
例として、図３に示す回路構成のＣＤＳ回路６７を通す
ことにより、各画素のＦＤアンプＭＯＳトランジスタ５
４の持つバラツキ、特にＶｔｈバラツキに起因する固定
パターンノイズを抑圧した映像信号を得ることができ
る。

【００５１】ここで、図３に示す回路構成のＣＤＳ回路
６７における回路動作について、図７のタイミングチャ
ートを用いて説明する。

【００５２】水平選択走査パルスφＨＳ_mが“Ｈ”レベ
ル状態にあるその期間の前半に、ノイズ成分の信号電流
Ｉｓｉｇが入力端子３１に入力され、電流電圧変換回路
３２によって極性の反転した信号電圧Ｖｓｉｇに変換さ
れる。このノイズ成分の信号電圧Ｖｓｉｇが出力されて
いる期間に合わせてクランプパルスφＣＬが立つ。する
と、クランプＭＯＳトランジスタ３４が導通状態とな
り、クランプキャパシタ３３とサンプルホールドＭＯＳ
トランジスタ３５の接続点の電位をクランプ電圧Ｖｃｌ
に初期化する。

【００５３】その後、水平選択走査パルスφＨＳ_mが
“Ｈ”レベル状態にあるその期間の後半、即ち水平読み
出し走査パルスφＨＲ_mが“Ｈ”レベル状態にある期間
に、信号成分の信号電流Ｉｓｉｇが入力端子３１に入力
されると、電流電圧変換回路３２からそれに相当する信
号電圧Ｖｓｉｇがクランプキャパシタ３３の入力端側に
与えられる。これにより、クランプキャパシタ３３の出
力端側の電位が、そのノイズ成分と信号成分の差分に相
当する電圧だけクランプ電圧Ｖｃｌを基準に変化する。

【００５４】そして、サンプルホールドパルスφＳＨが
立ち上がり、これに応答してサンプルホールドＭＯＳト
ランジスタ３５が導通状態になることで、クランプ電圧
Ｖｃｌを基準に変化する電圧がサンプルホールドキャパ
シタ３６に保持される。これにより、画素５８のＦＤア
ンプＭＯＳトランジスタ５４の持つ特性のバラツキ成
分、主にＶｔｈバラツキを除去することができる。

【００５５】上述したように、第２実施形態において
は、フォトダイオード５１として、埋め込みフォトダイ
オードを用いたことにより、暗電流による固定パターン
ノイズを効果的に抑えることができる。すなわち、半導
体表面の準位から熱励起によって暗電流の支配的な発生
要因となる電子が発生するが、フォトダイオード５１の
表面のＰ⁺層に存在する自由な電荷は正孔だけで、電子
は枯渇状態にあるため、表面準位は正孔で満たされ、表
面準位からの電子の発生が著しく減少する。したがっ
て、暗電流むらや暗電流によるショットノイズを大幅に
軽減できる。

【００５６】また、フォトダイオード５１からＦＤ５３
への信号電荷の読み出しを画素信号期間に行い、信号電
荷の読み出し前後の信号（ノイズ成分と信号成分）を順
次出力し、その出力信号を相関二重サンプリングするこ
とにより、各画素のＦＤアンプＭＯＳトランジスタ５４
のＶｔｈバラツキによる固定パターンノイズを抑圧でき
る。しかも、信号電荷の読み出し前後の信号が同一の信
号経路を通る構成となっており、別々のスイッチ素子
（水平選択ＭＯＳトランジスタ）を通ることがないた
め、垂直信号線６１に接続されたスイッチ素子の特性の
バラツキに起因する縦筋状の固定パターンノイズについ
ても抑圧できる。

【００５７】次に、第２実施形態における他の駆動タイ
ミング例について説明する。図８は他の駆動タイミング
例を示すタイミングチャートであり、図９はその駆動タ
イミング例におけるＣＤＳ回路６７の回路動作に係るタ
イミングチャートである。この駆動タイミング例では、
水平読み出し走査パルスφＨＲ_mが“Ｌ”レベルに遷移
した後に信号成分を読み出すようにした点を特徴として
いる。

【００５８】先ず、水平走査回路６６から１列前の水平
読み出し走査パルスφＨＲ_m-1が出力され、水平読み出
し線５９_m-1を介してＦＤリセットゲート部５５のゲー
ト電極に印加されることで、ＦＤ５３がＶＤＤレベルに
リセットされる。そのすぐ後に、水平走査回路６６から
ｍ列目の水平選択走査パルスφＨＳ_mが出力されること
で、ｎ行‐ｍ列目の画素の信号出力期間となる。このと
き、リセットされたＦＤ５３のレベルに応じてＦＤアン
プＭＯＳトランジスタ５４で増幅されたノイズ成分が、
垂直選択ＭＯＳトランジスタ５６を介して垂直信号線６
１へ、さらに水平選択ＭＯＳトランジスタ６４を通して
水平信号線６３へ出力される。

【００５９】また、この信号出力期間中に、水平走査回
路６６から水平読み出し走査パルスφＨＲ_mが出力さ
れ、水平読み出し線５９_mを介して読み出し制御ＭＯＳ
トランジスタ５７のドレイン電極に印加されることで、
当該ＭＯＳトランジスタ５７がオン状態となる。そし
て、この読み出し制御ＭＯＳトランジスタ５７を通して
水平読み出し走査パルスφＨＲ_mが印加されることで、
読み出しゲート部５２がオン状態となるため、フォトダ
イオード５１に蓄積されていた信号電荷が読み出しゲー
ト部５２によってＦＤ５３へ読み出される。

【００６０】続いて、水平読み出し走査パルスφＨＲ_m
が消滅（“Ｌ”レベルへ遷移）し、読み出し制御ＭＯＳ
トランジスタ５７を通して読み出しゲート部５２がオフ
状態となった後、ＦＤ５３へ読み出された信号電荷に応
じてＦＤアンプＭＯＳトランジスタ５４で増幅された信
号成分が、垂直選択ＭＯＳトランジスタ５６を介して垂
直信号線６１へ、さらに水平選択ＭＯＳトランジスタ６
４を通して水平信号線６３へ出力される。

【００６１】このようにして、画素の信号電荷を読み出
す前と後の２つの電位状態に相当するノイズ成分と信号
成分が水平信号線６３へ出力され、さらにＣＤＳ回路６
７へ順次供給されて相関二重サンプリングが行われるこ
とで、各画素のＦＤアンプＭＯＳトランジスタ５４の持
つバラツキ、特にＶｔｈバラツキに起因する固定パター
ンノイズが抑圧される。

【００６２】特に、本駆動タイミング例では、ノイズ成
分の読み出し時と信号成分の読み出し時で読み出しゲー
ト部５２に印加されている電位が共に“Ｌ”レベル、即
ち同電位になるように、水平読み出し走査パルスφＨＲ
_mが“Ｌ”レベルに遷移してから信号成分を読み出すよ
うな駆動タイミングとしているので、読み出しゲート部
５２を構成するＭＯＳトランジスタに起因する固定パタ
ーンノイズをも確実に抑圧できる。

【００６３】また、本発明に係る固体撮像素子において
は、垂直選択走査パルスφＶＳ_nおよび垂直読み出し走
査パルスφＶＴ_nのタイミングに工夫を凝らすことによ
って電子シャッタ動作も実現できる。図１０は、電子シ
ャッタ動作を行うときの垂直選択走査パルスφＶＳ_nお
よび垂直読み出し走査パルスφＶＴ_nのタイミングチャ
ートである。

【００６４】電子シャッタ動作を行うときは、垂直読み
出し走査パルスφＶＴ_nのタイミングが通常動作のとき
と違う。すなわち、ｎ行目の画素行が読み出されるタイ
ミングの前に、シャッタスピードに相当する時間だけ前
もって、垂直選択走査パルスφＶＳ_nはそのままに、垂
直読み出し走査パルスφＶＴ_nだけ立たせ、フォトダイ
オード５１からＦＤ５３への信号電荷の読み出しのみを
行う。

【００６５】このとき、ｋ行目の画素信号が出力されて
いるとしたら、ｎ行目の画素のＦＤアンプＭＯＳトラン
ジスタ５４によって増幅された信号電流は、垂直選択走
査パルスφＶＳ_nが立たないので、ｎ行目の画素信号が
ｋ行の画素信号に混ざって出力されることはない。その
結果、フォトダイオード５１に蓄積された信号電荷はこ
の時点で読み出され（リセットされ）、ここから信号電
荷の蓄積が再度開始され、ｎ行目の画素行が読み出され
るときになって、シャッタスピードの時間分だけ蓄積し
た信号電荷に対応した信号電流が出力される。

【００６６】また、電子シャッタ動作を目的としてフォ
トダイオード５１をリセットするために予めＦＤ５３に
読み出された不要な信号電荷は、水平読み出し走査パル
スφＨＲ_mによってＦＤ５３が水平走査ごとにリセット
され、電源ＶＤＤに接続されたリセットドレイン（Ｎ⁺
層）に吸収される。

【００６７】図１１は、読み出しゲート部５２がフォト
ダイオード５１に過剰な光が入射して光電変換した信号
電荷（電子）が隣接する画素などに漏れ混むなどのブル
ーミングという現象を抑止するオーバーフロー（アンチ
ブルーミング）動作を行える様子を示した図である。同
図では、フォトダイオード５１からＦＤリセットゲート
部５５にかけてのポテンシャルダイアグラムを、蓄積状
態（Ａ）、読み出し状態（Ｂ）、ＦＤリセット状態
（Ｃ）、オーバーフロー状態（Ｄ）の４状態について示
している。

【００６８】ここで、蓄積状態（Ａ）におけるＦＤ読み
出しゲート部５２のポテンシャルφＲＯＧが、０Ｖ（フ
ォトダイオード５１の素子分離領域の電位）よりも高く
設定されていることにより、強い入射光によって過剰に
発生した信号電荷が、ＦＤ読み出しゲート部５２を通し
てＦＤ５３にオーバーフローする（オーバーフロー動
作）。このときに、オーバーフローした信号電荷は、水
平走査ごとおよび画素信号がＦＤ５３に読み出される直
前に行われるＦＤリセット動作によりリセットされ、映
像信号に悪影響を与えないようにすることができる。

【００６９】さらには、オーバーフロー動作によりＦＤ
５３までも溢れてしまうような強い光が入射するような
場合は、蓄積状態（Ａ）におけるＦＤリセットゲート部
５５のポテンシャルφＲＧを、蓄積状態（Ａ）における
ＦＤ読み出しゲート部５２のポテンシャルφＲＯＧより
も高く設定しておくことにより、ＦＤ５３で溢れた信号
電荷がフォトダイオード５１に逆流することなく、ＦＤ
リセットゲート部５５を通してリセットドレインに吸収
され、映像信号に悪影響を与えないようにすることがで
きる。

【００７０】このように、垂直走査パルスを垂直選択走
査パルスφＶＳ_nおよび垂直読み出し走査パルスφＶＴ
_nの２系統に分け、そのタイミング関係を適当に設定す
ることにより、電子シャッタ動作を行うことも可能とな
る。しかも、読み出しゲート部５２に対して読み出し動
作の他に、画素信号のオーバーフロー動作をも持たせる
構造としたことで、画素サイズを小さくすることができ
る。

【００７１】なお、上記各実施形態においては、単位画
素を構成する増幅素子として、ＦＤアンプ（フローティ
ング・ディフュージョン・アンプ）を用いた構成の増幅
型固体撮像素子に適用した場合について説明したが、本
発明は、これに限定されるものではなく、例えばＦＧア
ンプ（フローティング・ゲート・アンプ）を増幅素子と
して用いた構成の増幅型固体撮像素子にも同様に適用可
能である。

【００７２】

【発明の効果】以上説明したように、本発明によれば、
増幅機能を持つ単位画素が行列状に配置されてなる固体
撮像素子において、単位画素の各々で画素信号を出力す
るごとに各増幅素子の蓄積部をリセットするようにした
ことにより、各単位画素からはリセット前とリセット後
の信号が１画素ごとに順次出力されるので、リセット前
とリセット後の信号の差分をとることによって固定パタ
ーンノイズを抑圧でき、しかもリセット前とリセット後
の信号を垂直信号線から水平信号線へ同一の信号経路を
経由して出力することができるため、縦筋状の固定パタ
ーンノイズの発生も抑えることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す構成図である。

【図２】第１実施形態の動作説明のためのタイミングチ
ャートである。

【図３】ＣＤＳ回路の構成の一例を示す回路図である。

【図４】第１実施形態におけるＣＤＳ回路の動作説明の
ためのタイミングチャートである。

【図５】本発明の第２実施形態を示す構成図である。

【図６】第２実施形態の動作説明のためのタイミングチ
ャートである。

【図７】第２実施形態におけるＣＤＳ回路の動作説明の
ためのタイミングチャートである。

【図８】第２実施形態に係る他の駆動タイミング例を示
すタイミングチャートである。

【図９】第２実施形態に係る他の駆動タイミング例にお
けるＣＤＳ回路の動作説明のためのタイミングチャート
である。

【図１０】電子シャッタ動作時の垂直走査パルスのタイ
ミングチャートである。

【図１１】アンチブルーミング動作を説明するポテンシ
ャル図である。

【図１２】従来例を示す構成図である。

【図１３】課題を説明するための構成図である。

【符号の説明】

１１…フォトダイオード、１２…ＦＤ読み出しＭＯＳト
ランジスタ、１３，５４…ＦＤアンプＭＯＳトランジス
タ、１４…ＦＤリセットＭＯＳトランジスタ、１５，５
６…垂直選択ＭＯＳトランジスタ、１６，５８…単位画
素、１７，６２…垂直読み出し線、１８…水平リセット
線、１９，６０…垂直選択線、２０，６１…垂直信号
線、２１，６３…水平信号線、２２，６４…水平選択Ｍ
ＯＳトランジスタ、２３，６５…垂直走査回路、２４，
６６…水平走査回路、２５，６７…ＣＤＳ（相関二重サ
ンプリング）回路、５１…埋め込みフォトダイオード、
５２…読み出しゲート部、５３…ＦＤ（フローティング
ディフュージョン）、５５…ＦＤリセットゲート部、５
９…水平読み出し線（水平リセット線）

Claims

【特許請求の範囲】

【請求項１】行列状に配置された単位画素が、光電変
換素子と、前記光電変換素子から転送される信号電荷を
蓄積する蓄積部を有し、当該蓄積部の信号電荷を電気信
号に変換する増幅素子と、前記増幅素子からの画素信号
を選択的に垂直信号線に出力する選択スイッチとを具備
してなる固体撮像素子であって、単位画素の各々において画素信号を出力するごとに各増
幅素子の蓄積部をリセットするリセット回路を備えたこ
とを特徴とする固体撮像素子。
【請求項２】前記リセット回路は、単位画素の各々を
列選択するための水平走査回路であることを特徴とする
請求項１記載の固体撮像素子。
【請求項３】前記リセット回路は、画素信号を読み出
す直前にリセット動作を行うことを特徴とする請求項１
記載の固体撮像素子。
【請求項４】前記垂直信号線と水平信号線との間に、
前記垂直信号線に導出された前記リセット回路によるリ
セット前の信号とリセット後の信号とを共通に出力する
水平選択スイッチを備えたことを特徴とする請求項１記
載の固体撮像素子。
【請求項５】前記水平選択スイッチによって前記水平
信号線に出力されたリセット前の信号とリセット後の信
号のそれぞれの差分をとる差分回路を備えたことを特徴
とする請求項４記載の固体撮像素子。
【請求項６】前記差分回路は、相関二重サンプリング
回路であることを特徴とする請求項５記載の固体撮像素
子。
【請求項７】前記光電変換素子は、埋め込みフォトダ
イオードからなることを特徴とする請求項１記載の固体
撮像素子。
【請求項８】単位画素の各々を行選択するための垂直
走査回路を有し、前記垂直走査回路は、垂直選択走査パルスおよび垂直読
み出し走査パルスの２種類の垂直走査パルスを別々の信
号線を介して単位画素に与えるとともに、２種類の垂直
走査パルスのタイミング関係を任意に設定可能であるこ
とを特徴とする請求項１記載の固体撮像素子。
【請求項９】前記水平走査回路は、前記光電変換素子
から前記蓄積部へ信号電荷を読み出すための読み出し走
査パルスを順次出力し、１列前の読み出しタイミングで
の読み出し走査パルスによって各単位画素の蓄積部のリ
セット動作を行うことを特徴とする請求項２記載の固体
撮像素子。
【請求項１０】前記光電変換素子から前記蓄積部へ信
号電荷を読み出す読み出しゲート部は、前記光電変換素
子の過剰信号電荷のオーバーフロー動作を兼ねることを
特徴とする請求項１記載の固体撮像素子。
【請求項１１】前記光電変換素子が電子を信号電荷と
して蓄積する場合において、前記読み出しゲート部のポテンシャルが、前記光電変換
素子の素子分離領域のポテンシャルよりも高い電位に設
定されていることを特徴とする請求項１０記載の固体撮
像素子。
【請求項１２】前記光電変換素子が電子を信号電荷と
して蓄積する場合において、前記蓄積部をリセットするリセットゲート部のポテンシ
ャルが、前記読み出しゲート部のポテンシャルよりも高
い電位に設定されていることを特徴とする請求項１０記
載の固体撮像素子。
【請求項１３】行列状に配置された単位画素が、光電
変換素子と、前記光電変換素子から転送される信号電荷
を蓄積する蓄積部を有し、当該蓄積部の信号電荷を電気
信号に変換する増幅素子と、前記増幅素子からの画素信
号を選択的に垂直信号線に出力する選択スイッチとを具
備してなる固体撮像素子において、単位画素の各々において画素信号を出力するごとに各増
幅素子の蓄積部をリセットし、単位画素の各々からリセット前の信号とリセット後の信
号とを導出しかつ共通の伝送路を経由して伝送し、しかる後リセット前の信号とリセット後の信号のそれぞ
れの差分をとることを特徴とする固体撮像素子の駆動方
法。
【請求項１４】単位画素の各々において各増幅素子の
蓄積部のリセット動作を画素信号を読み出す直前に行う
ことを特徴とする請求項１３記載の固体撮像素子の駆動
方法。