JPH11111723A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11111723A JPH11111723A JP9265575A JP26557597A JPH11111723A JP H11111723 A JPH11111723 A JP H11111723A JP 9265575 A JP9265575 A JP 9265575A JP 26557597 A JP26557597 A JP 26557597A JP H11111723 A JPH11111723 A JP H11111723A
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタの製造方法において、薄い
ゲート酸化膜の歩留まりと信頼性を向上させる。 【解決手段】裏面にポリシリコンを堆積したＰＢＳウェ
ーハや内部に酸素析出物を作り込んだＩＧウェーハ等の
ゲッタリング能力を持つウェーハ１０を準備する。素子
分離酸化膜２を形成し、第１のシリコン酸化膜３を形成
する。この工程で第１のシリコン酸化膜３を形成した後
に低温まで徐冷、あるいは低温まで冷却後一定時間保持
する。その後第１のシリコン酸化膜３を剥離しウェーハ
を洗浄する。その上でゲート酸化膜４とゲート電極５を
形成する。次いでソース６とドレイン７を形成するため
のイオン注入と注入した不純物を活性化するための熱処
理を行うことで、基本的なＭＯＳトランジスタを形成す
る。
ゲート酸化膜の歩留まりと信頼性を向上させる。 【解決手段】裏面にポリシリコンを堆積したＰＢＳウェ
ーハや内部に酸素析出物を作り込んだＩＧウェーハ等の
ゲッタリング能力を持つウェーハ１０を準備する。素子
分離酸化膜２を形成し、第１のシリコン酸化膜３を形成
する。この工程で第１のシリコン酸化膜３を形成した後
に低温まで徐冷、あるいは低温まで冷却後一定時間保持
する。その後第１のシリコン酸化膜３を剥離しウェーハ
を洗浄する。その上でゲート酸化膜４とゲート電極５を
形成する。次いでソース６とドレイン７を形成するため
のイオン注入と注入した不純物を活性化するための熱処
理を行うことで、基本的なＭＯＳトランジスタを形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にシリコンウェーハ上にＭＯＳトランジス
タを形成する場合の重金属不純物の除去方法に関する。
法に関し、特にシリコンウェーハ上にＭＯＳトランジス
タを形成する場合の重金属不純物の除去方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、シリコンウ
ェーハの表面および内部が重金属の不純物に汚染される
ことがある。それは、例えば高温熱処理、イオン注入お
よびエッチング等の工程で生じる。このような重金属の
不純物がシリコン酸化膜中に取り込まれるとＴＤＤＢ
（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉ
ｃＢｒｅａｋｄｏｗｎ：酸化膜の経時絶縁破壊）特性等
に代表される絶縁特性の信頼性が劣化することが知られ
ている。
ェーハの表面および内部が重金属の不純物に汚染される
ことがある。それは、例えば高温熱処理、イオン注入お
よびエッチング等の工程で生じる。このような重金属の
不純物がシリコン酸化膜中に取り込まれるとＴＤＤＢ
（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉ
ｃＢｒｅａｋｄｏｗｎ：酸化膜の経時絶縁破壊）特性等
に代表される絶縁特性の信頼性が劣化することが知られ
ている。
【０００３】ゲッタリング技術は、重金属の不純物によ
る酸化膜信頼性の劣化を防ぐ方法の１つである。それ
は、シリコンウェーハに混入した重金属がゲート酸化膜
形成時に酸化膜中に取り込まれることのないように、ウ
ェーハ表層部から除去して捕獲することができる技術で
ある。例えば超ＬＳＩプロセス制御工学（津屋英樹著，
丸善，１９９５年）に示されるように、ゲッタリング技
術には様々な方法がある。
る酸化膜信頼性の劣化を防ぐ方法の１つである。それ
は、シリコンウェーハに混入した重金属がゲート酸化膜
形成時に酸化膜中に取り込まれることのないように、ウ
ェーハ表層部から除去して捕獲することができる技術で
ある。例えば超ＬＳＩプロセス制御工学（津屋英樹著，
丸善，１９９５年）に示されるように、ゲッタリング技
術には様々な方法がある。
【０００４】その中で代表的なものに以下の４つの方法
がある。第１はウェーハ裏面にポリシリコン膜を堆積し
たＰＢＳ（Ｐｏｌｙｓｉｌｉｃｏｎ Ｂａｃｋ Ｓｅａ
ｌｉｎｇ）法、第２はウェーハ裏面から高濃度のリンを
拡散するリン拡散法、第３は引き上げ法で製造したシリ
コンウェーハに含まれる酸素が析出してできた結晶欠陥
を利用するＩＧ（Ｉｎｔｅｒｎａｌ Ｇｅｔｔｅｒｉｎ
ｇ）法、そして高濃度ボロン層をゲッタリング層とする
ｐ／ｐ+エピウェーハ法である。これらのゲッタリング
法では、いずれもＭＯＳトランジスタを形成するウェー
ハ表層からウェーハ内部や裏面のゲッタリング層まで重
金属を拡散させて捕獲する。こうすることによってウェ
ーハ表層部の重金属の汚染量を低減する。この後にゲー
ト酸化膜を形成することにより酸化膜中に取り込まれる
重金属の汚染量を低減できる。
がある。第１はウェーハ裏面にポリシリコン膜を堆積し
たＰＢＳ（Ｐｏｌｙｓｉｌｉｃｏｎ Ｂａｃｋ Ｓｅａ
ｌｉｎｇ）法、第２はウェーハ裏面から高濃度のリンを
拡散するリン拡散法、第３は引き上げ法で製造したシリ
コンウェーハに含まれる酸素が析出してできた結晶欠陥
を利用するＩＧ（Ｉｎｔｅｒｎａｌ Ｇｅｔｔｅｒｉｎ
ｇ）法、そして高濃度ボロン層をゲッタリング層とする
ｐ／ｐ+エピウェーハ法である。これらのゲッタリング
法では、いずれもＭＯＳトランジスタを形成するウェー
ハ表層からウェーハ内部や裏面のゲッタリング層まで重
金属を拡散させて捕獲する。こうすることによってウェ
ーハ表層部の重金属の汚染量を低減する。この後にゲー
ト酸化膜を形成することにより酸化膜中に取り込まれる
重金属の汚染量を低減できる。
【０００５】
【発明が解決しようとする課題】しかし、ＭＯＳトラン
ジスタの微細化に伴いゲート酸化膜が薄くなると、低濃
度の重金属汚染でも酸化膜の信頼性を劣化させる。この
ような事例は、例えばＹ．Ｓｈｉｒａｍｉｚｕ， Ｍ．
Ｔａｎａｋａ， Ｓ．Ｙａｍａｓａｋｉ， Ｍ．Ｎａｋ
ａｍｏｒｉ， Ｎ．Ａｏｔｏ ａｎｄ Ｈ．Ｋｉｔａｊ
ｉｍａやＥｘｔ．Ａｂｓｔ．ｏｆ Ｓｏｌｉｄ Ｓｔａ
ｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ
（１９９６）３６２，およびＷ．Ｂ．Ｈｅｎｌｅｙ，
Ｌ．Ｊａｓｔｒｚｅｂｓｋｉ ａｎｄ Ｎ．Ｆ．Ｈａｄ
ｄａｄ， ＩＥＥＥ／ＩＲＰＳ（１９９３）２２に報告
されている。このことは薄いゲート酸化膜に対しては、
従来のゲッタリング技術によるウェーハ表層の重金属不
純物の低減では不十分である可能性を示している。
ジスタの微細化に伴いゲート酸化膜が薄くなると、低濃
度の重金属汚染でも酸化膜の信頼性を劣化させる。この
ような事例は、例えばＹ．Ｓｈｉｒａｍｉｚｕ， Ｍ．
Ｔａｎａｋａ， Ｓ．Ｙａｍａｓａｋｉ， Ｍ．Ｎａｋ
ａｍｏｒｉ， Ｎ．Ａｏｔｏ ａｎｄ Ｈ．Ｋｉｔａｊ
ｉｍａやＥｘｔ．Ａｂｓｔ．ｏｆ Ｓｏｌｉｄ Ｓｔａ
ｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ
（１９９６）３６２，およびＷ．Ｂ．Ｈｅｎｌｅｙ，
Ｌ．Ｊａｓｔｒｚｅｂｓｋｉ ａｎｄ Ｎ．Ｆ．Ｈａｄ
ｄａｄ， ＩＥＥＥ／ＩＲＰＳ（１９９３）２２に報告
されている。このことは薄いゲート酸化膜に対しては、
従来のゲッタリング技術によるウェーハ表層の重金属不
純物の低減では不十分である可能性を示している。
【０００６】また、トランジスタの微細化が進むと拡散
層の接合を浅くする必要がある。そのため、ｐ型および
ｎ型半導体領域を形成するための不純物があまり拡散し
ないように、製造プロセスは低温化かつ短時間化され
る。このことは同時に重金属の不純物の拡散も起きにく
いことを意味する。その結果、ウェーハ内部や裏面のゲ
ッタリング層まで重金属が拡散しにくくなる為、ゲッタ
リングが進まないという問題がある。
層の接合を浅くする必要がある。そのため、ｐ型および
ｎ型半導体領域を形成するための不純物があまり拡散し
ないように、製造プロセスは低温化かつ短時間化され
る。このことは同時に重金属の不純物の拡散も起きにく
いことを意味する。その結果、ウェーハ内部や裏面のゲ
ッタリング層まで重金属が拡散しにくくなる為、ゲッタ
リングが進まないという問題がある。
【０００７】本発明はこのような問題を解決するもの
で、シリコンウェーハ上にＭＯＳトランジスタを製造す
る方法において、信頼性の高い薄いゲート酸化膜を形成
できる半導体装置の製造方法を提供することを目的とす
る。その結果、微細化・高集積化されたＬＳＩの製造工
程での歩留まりが向上し、トランジスタの信頼性が向上
する。
で、シリコンウェーハ上にＭＯＳトランジスタを製造す
る方法において、信頼性の高い薄いゲート酸化膜を形成
できる半導体装置の製造方法を提供することを目的とす
る。その結果、微細化・高集積化されたＬＳＩの製造工
程での歩留まりが向上し、トランジスタの信頼性が向上
する。
【０００８】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、シリコンウェーハを酸化炉内で熱処理し
第１の酸化膜を形成する工程と、第１の酸化膜が形成さ
れた前記シリコンウェーハを徐冷したのち出炉する工程
と、前記シリコンウェーハ上の前記第１の酸化膜を除去
したのちゲート酸化膜を形成する工程とを含むことを特
徴とするものであり、特に徐冷する温度を８００℃以下
とするものである。
の製造方法は、シリコンウェーハを酸化炉内で熱処理し
第１の酸化膜を形成する工程と、第１の酸化膜が形成さ
れた前記シリコンウェーハを徐冷したのち出炉する工程
と、前記シリコンウェーハ上の前記第１の酸化膜を除去
したのちゲート酸化膜を形成する工程とを含むことを特
徴とするものであり、特に徐冷する温度を８００℃以下
とするものである。
【０００９】第２の発明の半導体装置の製造方法は、シ
リコンウェーハを酸化炉内で熱処理し第１の酸化膜を形
成する工程と、第１の酸化膜が形成された前記シリコン
ウェーハを冷却後低温で一定時間保持したのち出炉する
工程と、前記シリコンウェーハ上の前記第１の酸化膜を
除去したのちゲート酸化膜を形成する工程とを含むこと
を特徴とするものであり、特に一定時間保持する温度を
８００℃以下とするものである。
リコンウェーハを酸化炉内で熱処理し第１の酸化膜を形
成する工程と、第１の酸化膜が形成された前記シリコン
ウェーハを冷却後低温で一定時間保持したのち出炉する
工程と、前記シリコンウェーハ上の前記第１の酸化膜を
除去したのちゲート酸化膜を形成する工程とを含むこと
を特徴とするものであり、特に一定時間保持する温度を
８００℃以下とするものである。
【００１０】シリコンウェーハが熱酸化されると、ウェ
ーハ表層に固溶している重金属不純物はシリコン酸化膜
中およびシリコン結晶とシリコン酸化膜の界面に偏析す
る性質を持つ。図７は予め鉄（Ｆｅ）を汚染したシリコ
ンウェーハを８５０℃で熱酸化した後に、ＳＩＭＳ（Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）でＦｅ濃度を測定した例である。この図７
に示されるように、Ｆｅはシリコン酸化膜中およびシリ
コン結晶とシリコン酸化膜の界面で濃度が高くなってい
る。１０15ｃｍ-3はＳＩＭＳの検出限界濃度である。こ
の例ではＦｅ濃度が比較的高い場合である。濃度が低く
なると精度が不足するためＳＩＭＳで直接重金属不純物
を検出するのは困難になるが、現象は濃度が低い場合も
同様である。ゲート酸化膜形成時にこのような現象が生
じるとゲート酸化膜の信頼性が低下する。
ーハ表層に固溶している重金属不純物はシリコン酸化膜
中およびシリコン結晶とシリコン酸化膜の界面に偏析す
る性質を持つ。図７は予め鉄（Ｆｅ）を汚染したシリコ
ンウェーハを８５０℃で熱酸化した後に、ＳＩＭＳ（Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）でＦｅ濃度を測定した例である。この図７
に示されるように、Ｆｅはシリコン酸化膜中およびシリ
コン結晶とシリコン酸化膜の界面で濃度が高くなってい
る。１０15ｃｍ-3はＳＩＭＳの検出限界濃度である。こ
の例ではＦｅ濃度が比較的高い場合である。濃度が低く
なると精度が不足するためＳＩＭＳで直接重金属不純物
を検出するのは困難になるが、現象は濃度が低い場合も
同様である。ゲート酸化膜形成時にこのような現象が生
じるとゲート酸化膜の信頼性が低下する。
【００１１】本発明はこの現象を積極的に利用するもの
である。ＭＯＳトランジスタを構成するゲート酸化膜に
重金属の不純物が極力取り込まれないように、ゲート酸
化膜を形成する前にウェーハ表層の重金属の不純物を低
減しておく。そのために、まず従来の技術で説明したよ
うに、ＰＢＳ法，リン拡散法，ＩＧ法およびｐ／ｐ+エ
ピ法のいずれかでウェーハ表層に存在する重金属の不純
物をできるだけゲッタリング層に捕獲しておく。それで
もある程度の重金属は残存する。ゲート酸化膜が薄膜化
されるとこの残存した重金属の不純物が無視できなくな
る。そこで、ゲート酸化膜形成前にシリコン熱酸化膜を
形成する工程を追加する。この工程ではウェーハ表層に
存在するできるだけ多くの重金属をシリコン酸化膜中に
取り込むようにする。取り込んだ重金属はシリコン酸化
膜と一緒に除去する。その後ウェーハを洗浄してゲート
酸化膜を形成する。この時ウェーハ表層の重金属は極力
少なくなっているので、その結果信頼性の高いゲート酸
化膜が得られる。
である。ＭＯＳトランジスタを構成するゲート酸化膜に
重金属の不純物が極力取り込まれないように、ゲート酸
化膜を形成する前にウェーハ表層の重金属の不純物を低
減しておく。そのために、まず従来の技術で説明したよ
うに、ＰＢＳ法，リン拡散法，ＩＧ法およびｐ／ｐ+エ
ピ法のいずれかでウェーハ表層に存在する重金属の不純
物をできるだけゲッタリング層に捕獲しておく。それで
もある程度の重金属は残存する。ゲート酸化膜が薄膜化
されるとこの残存した重金属の不純物が無視できなくな
る。そこで、ゲート酸化膜形成前にシリコン熱酸化膜を
形成する工程を追加する。この工程ではウェーハ表層に
存在するできるだけ多くの重金属をシリコン酸化膜中に
取り込むようにする。取り込んだ重金属はシリコン酸化
膜と一緒に除去する。その後ウェーハを洗浄してゲート
酸化膜を形成する。この時ウェーハ表層の重金属は極力
少なくなっているので、その結果信頼性の高いゲート酸
化膜が得られる。
【００１２】また、本発明ではシリコン熱酸化膜および
シリコン結晶との界面にできるだけ多くの重金属が取り
込まれるように次のようなことを行う。第１の方法はシ
リコン酸化膜を形成した後に低温まで徐冷する方法であ
る。第２の方法はシリコン酸化膜を形成した後に低温ま
で冷却後、一定時間保持する方法である。いずれもウェ
ーハ表層に存在する重金属がシリコン酸化膜およびシリ
コン結晶界面に拡散し偏析するに十分な時間を与えるこ
とが目的である。特に低温では、重金属不純物のシリコ
ン中の固溶度が低く偏析しやすい状況になるので、時間
を十分与えることは効果がある。徐冷する温度及び一定
時間保持する温度は８００℃以下が適当であるが、スル
ープット等を考慮すると６００℃以下の低温は好ましく
ない。
シリコン結晶との界面にできるだけ多くの重金属が取り
込まれるように次のようなことを行う。第１の方法はシ
リコン酸化膜を形成した後に低温まで徐冷する方法であ
る。第２の方法はシリコン酸化膜を形成した後に低温ま
で冷却後、一定時間保持する方法である。いずれもウェ
ーハ表層に存在する重金属がシリコン酸化膜およびシリ
コン結晶界面に拡散し偏析するに十分な時間を与えるこ
とが目的である。特に低温では、重金属不純物のシリコ
ン中の固溶度が低く偏析しやすい状況になるので、時間
を十分与えることは効果がある。徐冷する温度及び一定
時間保持する温度は８００℃以下が適当であるが、スル
ープット等を考慮すると６００℃以下の低温は好ましく
ない。
【００１３】以上のように、本発明では従来のゲッタリ
ング方法でウェーハ表層の重金属の不純物量を低減した
上で、更にシリコン酸化膜およびシリコン結晶界面に重
金属不純物を偏析させ、シリコン酸化膜とともに除去す
る。この工程を経た後にゲート酸化膜を形成することで
その信頼性を高くすることができる。
ング方法でウェーハ表層の重金属の不純物量を低減した
上で、更にシリコン酸化膜およびシリコン結晶界面に重
金属不純物を偏析させ、シリコン酸化膜とともに除去す
る。この工程を経た後にゲート酸化膜を形成することで
その信頼性を高くすることができる。
【００１４】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｄ）は本発明の実施の形態
を説明する為の工程順に示したウェーハの断面図、図２
（ａ）〜（ｄ）は実施の形態で用いるゲッタリング処理
をしたウェーハの断面図である。まず用いる４種類のウ
ェーハについて説明する。
て説明する。図１（ａ）〜（ｄ）は本発明の実施の形態
を説明する為の工程順に示したウェーハの断面図、図２
（ａ）〜（ｄ）は実施の形態で用いるゲッタリング処理
をしたウェーハの断面図である。まず用いる４種類のウ
ェーハについて説明する。
【００１５】実施の形態に用いる第１のウェーハとして
は、図２（ａ）に示すようにＰＢＳウェーハ１０Ａを用
いる。ＰＢＳウェーハ１０Ａは、例えばＣＶＤ法により
シリコンウェーハ上に厚さ約１μｍのポリシリコン膜１
１を形成し、表面のポリシリコン膜１１を研磨して除去
し、裏面にのみ残す方法で形成する。
は、図２（ａ）に示すようにＰＢＳウェーハ１０Ａを用
いる。ＰＢＳウェーハ１０Ａは、例えばＣＶＤ法により
シリコンウェーハ上に厚さ約１μｍのポリシリコン膜１
１を形成し、表面のポリシリコン膜１１を研磨して除去
し、裏面にのみ残す方法で形成する。
【００１６】第２のウェーハとしては、図２（ｂ）に示
すようにリン拡散ウェーハ１０Ｂを用いる。リン拡散ウ
ェーハ１０Ｂは、例えばシリコンウェーハの裏面にＰＳ
Ｇ膜１２を形成したのち、８５０〜９００℃で１０〜１
５分間加熱し、１×１０19／ｃｍ3のリンを含むリン拡
散層１３を設けて形成する。
すようにリン拡散ウェーハ１０Ｂを用いる。リン拡散ウ
ェーハ１０Ｂは、例えばシリコンウェーハの裏面にＰＳ
Ｇ膜１２を形成したのち、８５０〜９００℃で１０〜１
５分間加熱し、１×１０19／ｃｍ3のリンを含むリン拡
散層１３を設けて形成する。
【００１７】第３のウェーハとしては、図２（ｃ）に示
すように、ＩＧウェーハ１０Ｃを用いる。ＩＧウェーハ
１０Ｃは、シリコンウェーハに含まれる酸素の濃度によ
って異なるが、例えば１１５０℃４時間、６５０℃４時
間、１０００℃４時間の３段階の熱処理により１０7〜
１０8／ｃｍ3の酸素析出物１４を設ける方法で形成す
る。
すように、ＩＧウェーハ１０Ｃを用いる。ＩＧウェーハ
１０Ｃは、シリコンウェーハに含まれる酸素の濃度によ
って異なるが、例えば１１５０℃４時間、６５０℃４時
間、１０００℃４時間の３段階の熱処理により１０7〜
１０8／ｃｍ3の酸素析出物１４を設ける方法で形成す
る。
【００１８】第４のウェーハとしては、図２（ｄ）に示
すように、ｐ／ｐ+エピウェーハ１０Ｄを用いる。ｐ／
ｐ+エピウェーハ１０Ｄは、例えば約１０19／ｃｍ3のボ
ロンを含む高濃度ボロン層１５（ウェーハ）上にボロン
を約１０15／ｃｍ3含むエピタキシャル層１６を約５μ
ｍの厚さに堆積して形成する。
すように、ｐ／ｐ+エピウェーハ１０Ｄを用いる。ｐ／
ｐ+エピウェーハ１０Ｄは、例えば約１０19／ｃｍ3のボ
ロンを含む高濃度ボロン層１５（ウェーハ）上にボロン
を約１０15／ｃｍ3含むエピタキシャル層１６を約５μ
ｍの厚さに堆積して形成する。
【００１９】次に実施の形態について図１（ａ）〜
（ｄ）を用いて説明する。まず図１（ａ）に示すよう
に、図２で説明したいずれかの方法でゲッタリング処理
し、ゲッタリング層１が形成されたウェーハ１０の表面
に、選択酸化法により素子分離酸化膜２を形成する。こ
こまでの過程でウェーハ１０は種々の熱処理工程，ウェ
ルおよびトランジスタしきい値調整用のイオン注入工
程，エッチング工程を受けるため、重金属の不純物に汚
染される可能性がある。この重金属不純物のある程度
は、ここまでの半導体装置の製造工程中に、予めウェー
ハに設けられたゲッタリング層１に捕獲される。
（ｄ）を用いて説明する。まず図１（ａ）に示すよう
に、図２で説明したいずれかの方法でゲッタリング処理
し、ゲッタリング層１が形成されたウェーハ１０の表面
に、選択酸化法により素子分離酸化膜２を形成する。こ
こまでの過程でウェーハ１０は種々の熱処理工程，ウェ
ルおよびトランジスタしきい値調整用のイオン注入工
程，エッチング工程を受けるため、重金属の不純物に汚
染される可能性がある。この重金属不純物のある程度
は、ここまでの半導体装置の製造工程中に、予めウェー
ハに設けられたゲッタリング層１に捕獲される。
【００２０】次に図１（ｂ）に示すように、第１のシリ
コン酸化膜３を形成する。この工程では第１のシリコン
酸化膜３を形成した後に低温（８００℃以下）まで徐
冷、あるいは低温まで冷却後一定期間保持する。この時
点で重金属の不純物は第１のシリコン酸化膜３およびシ
リコン結晶界面に偏析している。
コン酸化膜３を形成する。この工程では第１のシリコン
酸化膜３を形成した後に低温（８００℃以下）まで徐
冷、あるいは低温まで冷却後一定期間保持する。この時
点で重金属の不純物は第１のシリコン酸化膜３およびシ
リコン結晶界面に偏析している。
【００２１】その後第１のシリコン酸化膜３を剥離し、
ウェーハを洗浄すると、図２（ｃ）に示されるように、
清浄なウェーハ表層部分が得られる。
ウェーハを洗浄すると、図２（ｃ）に示されるように、
清浄なウェーハ表層部分が得られる。
【００２２】次に図１（ｄ）に示すように、このような
状態でゲート酸化膜４を形成する。続いてゲート酸化膜
４上にポリシリコン膜等からなるゲート電極５を形成す
る。次いでソース６とドレイン７を形成するためのイオ
ン注入と注入した不純物を活性化するための熱処理を行
うことで、基本的なＭＯＳトランジスタが形成される。
状態でゲート酸化膜４を形成する。続いてゲート酸化膜
４上にポリシリコン膜等からなるゲート電極５を形成す
る。次いでソース６とドレイン７を形成するためのイオ
ン注入と注入した不純物を活性化するための熱処理を行
うことで、基本的なＭＯＳトランジスタが形成される。
【００２３】次に本発明の実施の形態に従って製造した
ＭＯＳトランジスタの特性の評価について説明する。こ
こでは、ゲート酸化膜の信頼性の最も基本的な評価とし
てＴＤＤＢ特性を評価した。ＴＤＤＢ特性については、
例えばサブミクロンデバイスＩＩ（小柳光正著，丸善，
１９８７）に詳しい。定性的にいうとゲート酸化膜にス
トレス電圧を掛けて少しずつキャリアを注入し、絶縁破
壊に至るまでの酸化膜の絶縁特性の寿命を評価するもの
である。
ＭＯＳトランジスタの特性の評価について説明する。こ
こでは、ゲート酸化膜の信頼性の最も基本的な評価とし
てＴＤＤＢ特性を評価した。ＴＤＤＢ特性については、
例えばサブミクロンデバイスＩＩ（小柳光正著，丸善，
１９８７）に詳しい。定性的にいうとゲート酸化膜にス
トレス電圧を掛けて少しずつキャリアを注入し、絶縁破
壊に至るまでの酸化膜の絶縁特性の寿命を評価するもの
である。
【００２４】ゲート酸化膜の厚さが３ｎｍの場合のＴＤ
ＤＢ特性を図３〜図６に示す。図３〜図６において、横
軸のＱｂｄは絶縁破壊に至るまでに酸化膜中に注入され
た電子の量であり、縦軸は２００個のトランジスタの累
積不良率Ｆのワイブル確率分布（１ｎ｛−１ｎ（１−
Ｆ）｝）である。図３はＰＢＳウェーハ，図４はリン拡
散法を施したウェーハ，図５はＩＧウェーハ，図６はｐ
／ｐ+エピウェーハのＴＤＤＢ特性である。
ＤＢ特性を図３〜図６に示す。図３〜図６において、横
軸のＱｂｄは絶縁破壊に至るまでに酸化膜中に注入され
た電子の量であり、縦軸は２００個のトランジスタの累
積不良率Ｆのワイブル確率分布（１ｎ｛−１ｎ（１−
Ｆ）｝）である。図３はＰＢＳウェーハ，図４はリン拡
散法を施したウェーハ，図５はＩＧウェーハ，図６はｐ
／ｐ+エピウェーハのＴＤＤＢ特性である。
【００２５】第１のシリコン酸化膜３は９５０℃で形成
した。図３〜図６はそれぞれのゲッタリング法を持つウ
ェーハに対して、第１のシリコン酸化膜３を形成後に８
００℃で酸化炉からウェーハを出炉した場合を従来例と
し、又６００℃まで徐冷して出炉した場合を本発明とし
て比較している。いずれも６００℃まで徐冷した方がＱ
ｂｄが小さくなっている。つまり、本発明の実施の形態
によってゲート酸化膜の信頼性が向上したことがわか
る。
した。図３〜図６はそれぞれのゲッタリング法を持つウ
ェーハに対して、第１のシリコン酸化膜３を形成後に８
００℃で酸化炉からウェーハを出炉した場合を従来例と
し、又６００℃まで徐冷して出炉した場合を本発明とし
て比較している。いずれも６００℃まで徐冷した方がＱ
ｂｄが小さくなっている。つまり、本発明の実施の形態
によってゲート酸化膜の信頼性が向上したことがわか
る。
【００２６】次に、第１のシリコン酸化膜３とゲート酸
化膜４の形成条件を変えた場合の実施例について説明す
る。シリコンウェーハとしては図２（ｃ）で説明したＩ
Ｇウェーハ１０Ｃを用いた。表１に実施例としての１４
の試料についての各酸化膜の形成条件を示す。尚、ゲー
ト酸化膜の形成方法としての高速酸化（ＲＴＯ）はドラ
イ（Ｄｒｙ）である。
化膜４の形成条件を変えた場合の実施例について説明す
る。シリコンウェーハとしては図２（ｃ）で説明したＩ
Ｇウェーハ１０Ｃを用いた。表１に実施例としての１４
の試料についての各酸化膜の形成条件を示す。尚、ゲー
ト酸化膜の形成方法としての高速酸化（ＲＴＯ）はドラ
イ（Ｄｒｙ）である。
【００２７】表１の条件を用いて製造したトランジスタ
の特性評価はＴＤＤＢ法によって行った。表２にこれら
実施例のＱｂｄ５０％の値を示す。Ｑｂｄ値は測定した
トランジスタで分布を持っている。Ｑｂｄ５０％の値
は、測定した全体のトランジスタのＱｂｄ値を小さい順
に並べた時の中央の値である。尚、第１のシリコン酸化
膜の形成工程で、徐冷も低温保持も行わなかった試料
（他の工程は実施例と同じ）を比較例として表２に示し
た。
の特性評価はＴＤＤＢ法によって行った。表２にこれら
実施例のＱｂｄ５０％の値を示す。Ｑｂｄ値は測定した
トランジスタで分布を持っている。Ｑｂｄ５０％の値
は、測定した全体のトランジスタのＱｂｄ値を小さい順
に並べた時の中央の値である。尚、第１のシリコン酸化
膜の形成工程で、徐冷も低温保持も行わなかった試料
（他の工程は実施例と同じ）を比較例として表２に示し
た。
【００２８】試料１０は第１のシリコン酸化膜を形成し
た後に８５０℃まで徐冷したものであるが、５０％Ｑｂ
ｄは向上していない。８００℃まで徐冷した試料１１は
５０％Ｑｂｄの向上が見られる。その他の条件では、表
２に示されるように第１のシリコン酸化膜を形成した後
に徐冷あるいは低温保持すると、しない場合（表２中の
比較例）よりＱｂｄが大きくなる。更に、本発明では第
１のシリコン酸化膜の形成方法がウェット（Ｗｅｔ）で
もドライ（Ｄｒｙ）でも、またその膜厚が異なってもゲ
ート酸化膜の信頼性が向上することが確認された。ま
た、ゲート酸化方法や膜厚が異なっても信頼性が向上す
る。
た後に８５０℃まで徐冷したものであるが、５０％Ｑｂ
ｄは向上していない。８００℃まで徐冷した試料１１は
５０％Ｑｂｄの向上が見られる。その他の条件では、表
２に示されるように第１のシリコン酸化膜を形成した後
に徐冷あるいは低温保持すると、しない場合（表２中の
比較例）よりＱｂｄが大きくなる。更に、本発明では第
１のシリコン酸化膜の形成方法がウェット（Ｗｅｔ）で
もドライ（Ｄｒｙ）でも、またその膜厚が異なってもゲ
ート酸化膜の信頼性が向上することが確認された。ま
た、ゲート酸化方法や膜厚が異なっても信頼性が向上す
る。
【００２９】単に第１のシリコン酸化膜を形成しても、
徐冷や低温保持を行わないとＱｂｄの値は、第１のシリ
コン酸化膜を形成しない場合よりわずかに高いだけであ
り、効果はほとんど認められなかった。
徐冷や低温保持を行わないとＱｂｄの値は、第１のシリ
コン酸化膜を形成しない場合よりわずかに高いだけであ
り、効果はほとんど認められなかった。
【００３０】尚、表１に示した実施例では、ＩＧウェー
ハを用いた場合について説明したが、図２で説明したＰ
ＢＳウェーハ等を用いても同様の結果が得られた。
ハを用いた場合について説明したが、図２で説明したＰ
ＢＳウェーハ等を用いても同様の結果が得られた。
【００３１】
【発明の効果】以上説明したように本発明によれば、半
導体装置の製造工程で混入する重金属不純物によるゲー
ト酸化膜の信頼性の低下を防ぐことができる。その結
果、高い信頼性を持つトランジスタを得ることができ
る。また、本発明は突発的なＬＳＩ製造ラインの重金属
汚染事故が生じた場合にも有効であり、ＬＳＩの歩留ま
りを向上させることができる。その結果、製品のコスト
を低減することができる。
導体装置の製造工程で混入する重金属不純物によるゲー
ト酸化膜の信頼性の低下を防ぐことができる。その結
果、高い信頼性を持つトランジスタを得ることができ
る。また、本発明は突発的なＬＳＩ製造ラインの重金属
汚染事故が生じた場合にも有効であり、ＬＳＩの歩留ま
りを向上させることができる。その結果、製品のコスト
を低減することができる。
【００３２】本発明による重金属汚染の除去方法は、第
１のシリコン酸化膜によるため、重金属の拡散距離が短
くて済む。そのため、ＬＳＩの微細化・高集積化に伴う
ゲート酸化膜の薄膜化や製造プロセスの低温化に対応で
きるものである。
１のシリコン酸化膜によるため、重金属の拡散距離が短
くて済む。そのため、ＬＳＩの微細化・高集積化に伴う
ゲート酸化膜の薄膜化や製造プロセスの低温化に対応で
きるものである。
【図１】本発明の実施の形態を説明する為のウェーハの
断面図。
断面図。
【図２】ゲッタリング方法を説明する為のウェーハの断
面図。
面図。
【図３】ＰＢＳウェーハを用いた場合のＱｂｄのワイブ
ル確率分布を示す図。
ル確率分布を示す図。
【図４】リン拡散ウェーハを用いた場合のＱｂｄのワイ
ブル確率分布を示す図。
ブル確率分布を示す図。
【図５】ＩＧウェーハを用いた場合のＱｂｄのワイブル
確率分布を示す図。
確率分布を示す図。
【図６】ｐ／ｐ+エピウェーハを用いた場合のＱｂｄの
ワイブル確率分布を示す図。
ワイブル確率分布を示す図。
【図７】シリコン酸化膜を形成した場合のＦｅの分布を
示す図。
示す図。
【符号の説明】 １ ゲッタリング層 ２ 素子分離酸化膜 ３ 第１のシリコン酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ ソース ７ ドレイン １０ ウェーハ １０Ａ ＰＢＳウェーハ １０Ｂ リン拡散ウェーハ １０Ｃ ＩＧウェーハ １０Ｄ ｐ／ｐ+エピウェーハ １１ ポリシリコン膜 １２ ＰＳＧ膜 １３ リン拡散層 １４ 酸素析出物 １５ 高濃度ボロン層 １６ エピタキシャル層
Claims (9)
- 【請求項１】 シリコンウェーハを酸化炉内で熱処理し
第１の酸化膜を形成する工程と、第１の酸化膜が形成さ
れた前記シリコンウェーハを徐冷したのち出炉する工程
と、前記シリコンウェーハ上の前記第１の酸化膜を除去
したのちゲート酸化膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 徐冷する温度は８００℃以下である請求
項１記載の半導体装置の製造方法。 - 【請求項３】 シリコンウェーハを酸化炉内で熱処理し
第１の酸化膜を形成する工程と、第１の酸化膜が形成さ
れた前記シリコンウェーハを冷却後低温で一定時間保持
したのち出炉する工程と、前記シリコンウェーハ上の前
記第１の酸化膜を除去したのちゲート酸化膜を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 一定時間保持する温度は８００℃以下で
ある請求項３記載の半導体装置の製造方法。 - 【請求項５】 重金属のゲッタリング処理が行われたシ
リコンウェーハを用いる請求項１乃至請求項４のいづれ
か記載の半導体装置の製造方法。 - 【請求項６】 重金属のゲッタリング処理はシリコンウ
ェーハの裏面に堆積したポリシリコン膜によるものであ
る請求項５記載の半導体装置の製造方法。 - 【請求項７】 重金属のゲッタリング処理はシリコンウ
ェーハの内部の酸素析出物によるものである請求項５記
載の半導体装置の製造方法。 - 【請求項８】 重金属のゲッタリング処理は高濃度のボ
ロン層によるものである請求項５記載の半導体装置の製
造方法。 - 【請求項９】 重金属のゲッタリング処理は高濃度のリ
ン拡散層によるものである請求項５記載の半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26557597A JP3211747B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
| CN98120065.6A CN1111904C (zh) | 1997-09-30 | 1998-09-29 | 半导体器件制造方法 |
| US09/163,170 US6562733B2 (en) | 1997-09-30 | 1998-09-30 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26557597A JP3211747B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111723A true JPH11111723A (ja) | 1999-04-23 |
| JP3211747B2 JP3211747B2 (ja) | 2001-09-25 |
Family
ID=17419031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26557597A Expired - Fee Related JP3211747B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6562733B2 (ja) |
| JP (1) | JP3211747B2 (ja) |
| CN (1) | CN1111904C (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327489A (ja) * | 2003-04-21 | 2004-11-18 | Shin Etsu Handotai Co Ltd | シリコン単結晶ウェーハ及びその製造方法 |
| JP2005051040A (ja) * | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体基板 |
| JP2007536738A (ja) * | 2004-05-07 | 2007-12-13 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | シリコンウエハ中の金属汚染低減のための方法 |
| JP2008103667A (ja) * | 2006-09-20 | 2008-05-01 | Fujifilm Corp | 裏面照射型撮像素子の製造方法および裏面照射型撮像素子、並びにこれを備えた撮像装置 |
| JP2010232539A (ja) * | 2009-03-27 | 2010-10-14 | Canon Inc | 半導体装置の製造方法、及び光電変換装置の製造方法 |
| KR101165108B1 (ko) * | 2004-05-07 | 2012-07-12 | 엠이엠씨 일렉트로닉 머티리얼즈, 인크. | 실리콘 웨이퍼에서 금속성 오염을 줄이기 위한 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576501B1 (en) * | 2002-05-31 | 2003-06-10 | Seh America, Inc. | Double side polished wafers having external gettering sites, and method of producing same |
| US6759302B1 (en) * | 2002-07-30 | 2004-07-06 | Taiwan Semiconductor Manufacturing Company | Method of generating multiple oxides by plasma nitridation on oxide |
| JP3950868B2 (ja) * | 2004-04-28 | 2007-08-01 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| CN100428445C (zh) * | 2005-08-05 | 2008-10-22 | 尔必达存储器株式会社 | 用于制造半导体存储器件的方法 |
| US20080299780A1 (en) * | 2007-06-01 | 2008-12-04 | Uv Tech Systems, Inc. | Method and apparatus for laser oxidation and reduction |
| JP5793456B2 (ja) | 2012-03-23 | 2015-10-14 | 株式会社東芝 | 半導体装置およびその製造方法、基板 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116079A (en) | 1976-03-26 | 1977-09-29 | Hitachi Ltd | Heat treatment of semiconductor device |
| US4053335A (en) * | 1976-04-02 | 1977-10-11 | International Business Machines Corporation | Method of gettering using backside polycrystalline silicon |
| EP0251280A3 (en) * | 1986-06-30 | 1989-11-23 | Nec Corporation | Method of gettering semiconductor wafers with a laser beam |
| KR970011642B1 (ko) * | 1988-03-09 | 1997-07-12 | 테루 사가미 가부시끼가이샤 | 반도체 웨이퍼의 열처리 방법, 열처리 장치 및 열처리용 보우트 |
| JP2706527B2 (ja) | 1989-08-21 | 1998-01-28 | 富士通株式会社 | シリコン単結晶ウェハーの加工方法 |
| JP2848058B2 (ja) | 1991-09-28 | 1999-01-20 | 信越半導体株式会社 | シリコンウェーハの熱処理方法 |
| JPH05275436A (ja) | 1992-03-24 | 1993-10-22 | Shin Etsu Handotai Co Ltd | シリコンウエーハの熱処理方法 |
| JP3024409B2 (ja) | 1992-12-25 | 2000-03-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH07247197A (ja) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH07335656A (ja) | 1994-06-07 | 1995-12-22 | Nippon Steel Corp | ゲッタリング処理方法 |
| JP2806277B2 (ja) * | 1994-10-13 | 1998-09-30 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2743904B2 (ja) * | 1996-02-16 | 1998-04-28 | 日本電気株式会社 | 半導体基板およびこれを用いた半導体装置の製造方法 |
| US5851892A (en) * | 1997-05-07 | 1998-12-22 | Cypress Semiconductor Corp. | Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage |
-
1997
- 1997-09-30 JP JP26557597A patent/JP3211747B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-29 CN CN98120065.6A patent/CN1111904C/zh not_active Expired - Fee Related
- 1998-09-30 US US09/163,170 patent/US6562733B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327489A (ja) * | 2003-04-21 | 2004-11-18 | Shin Etsu Handotai Co Ltd | シリコン単結晶ウェーハ及びその製造方法 |
| JP2005051040A (ja) * | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体基板 |
| JP2007536738A (ja) * | 2004-05-07 | 2007-12-13 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | シリコンウエハ中の金属汚染低減のための方法 |
| KR101165108B1 (ko) * | 2004-05-07 | 2012-07-12 | 엠이엠씨 일렉트로닉 머티리얼즈, 인크. | 실리콘 웨이퍼에서 금속성 오염을 줄이기 위한 방법 |
| JP2013058784A (ja) * | 2004-05-07 | 2013-03-28 | Memc Electron Materials Inc | シリコンウエハ中の金属汚染低減のための方法 |
| TWI393168B (zh) * | 2004-05-07 | 2013-04-11 | Memc Electronic Materials | 降低矽晶圓中金屬污染之方法 |
| JP2008103667A (ja) * | 2006-09-20 | 2008-05-01 | Fujifilm Corp | 裏面照射型撮像素子の製造方法および裏面照射型撮像素子、並びにこれを備えた撮像装置 |
| JP2010232539A (ja) * | 2009-03-27 | 2010-10-14 | Canon Inc | 半導体装置の製造方法、及び光電変換装置の製造方法 |
Also Published As
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|---|---|
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| US20020037632A1 (en) | 2002-03-28 |
| CN1111904C (zh) | 2003-06-18 |
| CN1213164A (zh) | 1999-04-07 |
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