JPH11110245A - エバリュエーションパッケージ - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、エバリュエーションパッケージに
関し、実時間性の確認を含む総合的なデバッグを安価に
確度高く行えることを目的とする。 【解決手段】 プログラムが予め格納されて書き換えが
可能であるＲＯＭと、そのプログラムを命令単位に解析
する実行制御手段と、解析された命令の演算実行を行う
演算実行手段と、ＲＯＭより記憶領域のサイズが小さ
く、かつアクセス時間が短いＲＡＭと、ＲＯＭの記憶領
域の内、アクセスされる頻度が高い特定の記憶領域につ
いて、ＲＡＭの記憶領域に対するマッピングを行うマッ
ピング手段と、実行制御手段が解析すべき命令が格納さ
れた記憶領域が特定の記憶領域であるか否かの判別を行
う特定領域判別手段とを備え、実行制御手段は、その判
別の結果が真であるときに、この結果を与える特定の記
憶領域がマッピングされた記憶領域に格納された命令を
解析の対象として構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、量産機に搭載され
るべきパーケージと互換性があるパーケージに収納さ
れ、かつＬＳＩ化されてプログラム内蔵方式に基づき所
定の処理を行うエバリュエーションパッケージに関す
る。

【０００２】

【従来の技術】近年、移動通信システムの端末その他の
小型の電子機器は、安価で性能が高く、かつ消費電力が
少ないマイクロプロセッサやＤＳＰが搭載されることに
よって多くの機能を有し、多様なニーズに柔軟に適応可
能となりつつある。

【０００３】また、このような電子機器の内、特に、実
時間性が要求され、かつ上述したマイクロプロセッサや
ＤＳＰの機能を決定するプログラムが量産に際してマス
クＲＯＭに書き込まれる装置については、その実時間性
の確認を含むプログラムのデバッグの工程と、このマス
クＲＯＭについて並行して進められるべきマスクパター
ンの設計、エンジニアサンプルの製造等にかかわる工程
とは、総合的な生産工程の流れを左右する要因となる可
能性が高い。

【０００４】したがって、このような装置の開発の過程
では、フィールドにおける動作環境を確度高く模擬しつ
つ、上述した実時間性を含む総合的な試験を効率的に行
うために、書き換えが可能なＰＲＯＭがマスクＲＯＭに
代えて適用され、かつ差し替えが可能であるエバリュエ
ーションパッケージが多く利用されている。図６は、量
産機に搭載されるＤＳＰの構成例を示す図である。

【０００５】図において、入出力ポートを形成する入出
力レジスタ９１に併せてレジスタファイル９２、データ
メモリ９３および演算部９４は内部バス９５に接続さ
れ、これらの入出力レジスタ９１、レジスタファイル９
２、データメモリ９３および演算部９４はプログラム制
御部９６の対応する入出力端子に接続される。プログラ
ム制御部９６の出力はマスクＲＯＭ９７のアドレス端子
に接続され、そのマスクＲＯＭ９７のデータ出力は命令
レジスタ９８および命令デコーダ９９を介してプログラ
ム制御９６の対応する入力に接続される。

【０００６】このような構成のＤＳＰでは、所望の信号
処理を実現するプログラムがマスクＲＯＭ９７に予め格
納され、そのマスクＲＯＭ９７は、プログラム制御部９
６によって指定されるアドレスに格納された命令コード
（機械語）を命令レジスタ９８に保持する。命令デコー
ダ９９はその命令コードをデコードし、プログラム制御
部９６は、そのデコードの結果に基づいて後続する命令
コードが格納されたマスクＲＯＭ９７の領域を決定する
（以下、このような動作を「実行制御」という。）。さ
らに、プログラム制御部９６は、入出力レジスタ９１、
レジスタファイル９２、データメモリ９３および演算部
９４の内、上述したようにデコードされた命令の実行に
かかわるものに、その命令の実行に必要な動作を指令す
る。

【０００７】一方、入出力レジスタ９１は、プログラム
制御部９６の配下で外部とレジスタファイル９２あるい
はデータメモリ９３との間における所定の情報の引き渡
しを行う。また、演算部９４は、同様にしてプログラム
制御部９６の配下でレジスタファイル９２とデータメモ
リ９３との双方あるいは何れか一方に格納されたデータ
に演算を施し、その演算の結果をこれらのレジスタファ
イル９２あるいはデータメモリ９３に格納する。

【０００８】すなわち、入出力レジスタ９１、レジスタ
ファイル９２、データメモリ９３および演算部９４は、
マスクＲＯＭ９７に予め格納されたプログラムによって
決定される手順に応じて適宜上述した動作を反復するの
で、プログラム内蔵方式に基づく信号処理が実現され
る。ところで、マスクＲＯＭ９７に格納されるべきプロ
グラムの開発やデバッグの過程では、そのマスクＲＯＭ
９７が本来的に書き換え可能なメモリ素子ではないの
で、例えば、図７に示すように、そのメモリ素子を代替
するＰＲＯＭ１０１と、後述するスキャンパス（ここで
は、簡単のため、ＪＴＡＧ（Joint Test Action Group)
／ＩＥＥＥ1149.1の標準規格に準拠し、かつスキャンテ
ストとの共用が可能であると仮定する。）１０２と、そ
のスキャンパス１０２およびプログラム制御部９６との
双方によるＰＲＯＭ１０１のアクセスを可能とするアド
レスバッファ（ＡＢ）１０３とが備えられてなるエバリ
ュエーションパッケージが用いられる。

【０００９】なお、以下では、上述したエバリュエーシ
ョンパッケージを「第一の従来例」という。このような
エバリュエーションパッケージでは、ＰＲＯＭ１０１に
格納されたプログラムが更新されるべき場合には、スキ
ャンパス１０２は、そのＰＲＯＭ１０１に、外部から新
たなプログラムを示す命令コードの列と、これらの命令
コードが書き込まれるべき領域のアドレスと、書き込み
の指令とを与える。

【００１０】したがって、ＰＲＯＭ１０１の内容は適宜
書き換えられ、その内容が更新されることによって上述
したプログラムのデバッグが進められる。なお、本願発
明に関連する先行技術（以下、「第二の従来例」とい
う。）としては、例えば、特願平４−１９９４２５号公
報に掲載されるように、ＰＲＯＭに併せて、そのＰＲＯ
Ｍの記憶領域の全ての内容が複写されることによってマ
スクＲＯＭを代替し、かつデバッグに供されるスタティ
ックＲＡＭ（以下、「ＳＲＡＭ」という。）が搭載され
てなる制御プログラム開発用装置がある。

【００１１】

【発明が解決しようとする課題】ところで、上述した第
一の従来例では、ＰＲＯＭ１０１のアクセス時間がマス
クＲＯＭ９７のアクセス時間より長いために、例えば、
「フレーム単位に分割された音声信号の処理がそのフレ
ームの周期毎に確実に完結すること」のような実時間性
の確認を含むデバッグは不可能であった。

【００１２】さらに、このような実時間性の確認を行う
手法としては、デバッグの対象となるべきプログラムを
構成するモジュールの内、機能単位に関連するモジュー
ルの組み合わせが個別にＰＲＯＭ１０１に書き込まれて
なる複数のエバリュエーションパッケージが用意され、
これらのエバリュエーションパッケージがデバッグの過
程で適宜差し替えられる手法がある。

【００１３】しかし、このような手法では、デバッグの
工程がエバリュエーションパッケージの差し替えに伴っ
て無用に分割されるために非効率的であり、かつ総合的
な実時間性の確認は不可能であった。また、上述した第
二の従来例では、ＳＲＡＭは、ＰＲＯＭやマスクＲＯＭ
に比べてアクセス時間が短いが、記憶領域当たりの回路
規模が大きいために、マスクＲＯＭが搭載されるべきチ
ップの領域の内、マスクＲＯＭが配置されるべき領域に
代替の回路としては配置され難かった。

【００１４】すなわち、エバリュエーションパッケージ
に収納されるチップ上のレイアウトがマスクＲＯＭが搭
載されるべきチップのレイアウトと異なるために、無用
のコストを要し、かつＳＲＡＭ以外の回路の特性につい
ては、必ずしもそのチップとの互換性は得られなかっ
た。さらに、マスクＲＯＭが搭載されるべきチップに比
べて大きなチップの採用が不可欠である場合には、その
大きなチップを収納可能であるパッケージのサイズも大
きくなるために、量産機に搭載されるべきパッケージと
差し替えが可能なエバリュエーションパッケージの実現
は困難であった。

【００１５】本発明は、実時間性を含む総合的なデバッ
グを安価に確度高く行うことを可能とするエバリュエー
ションパッケージを提供することを目的とする。

【００１６】

【課題を解決するための手段】図１は、請求項１〜５に
記載の発明の原理ブロック図である。

【００１７】請求項１に記載の発明は、プログラムが予
め格納され、かつ書き換えが可能であるＲＯＭ１１と、
ＲＯＭ１１に格納されたプログラムを命令単位に読み取
って解析する実行制御手段１２と、実行制御手段１２に
よって解析された命令の演算実行を行う演算実行手段１
３と、ＲＯＭ１１より記憶領域のサイズが小さく、かつ
アクセス時間が短いＲＡＭ１４と、ＲＯＭ１１の記憶領
域の内、プログラムの実行の過程でアクセスされる頻度
が高い特定の記憶領域について、ＲＡＭ１４の記憶領域
に対するマッピングを行うマッピング手段１５と、ＲＯ
Ｍ１１の記憶領域の内、実行制御手段１２によって解析
される命令が格納された記憶領域が特定の記憶領域であ
るか否かの判別を行う特定領域判別手段１６とを備え、
実行制御手段１２は、特定領域判別手段１６によって行
われた判別の結果が真であるときに、ＲＡＭ１４の記憶
領域の内、その判別の結果が得られた特定の記憶領域が
マッピングされた記憶領域に格納された命令を解析の対
象とすることを特徴とする。

【００１８】請求項２に記載の発明は、請求項１に記載
のエバリュエーションパッケージにおいて、特定の記憶
領域は、ＲＯＭ１１に格納された情報として示されるこ
とを特徴とする。請求項３に記載の発明は、請求項１に
記載のエバリュエーションパッケージにおいて、ＲＯＭ
１１の記憶領域に格納された単一または複数の命令毎
に、実行制御手段１２によって解析される頻度を計測
し、その頻度の降順に、これらの命令が格納された記憶
領域をＲＡＭ１４の記憶領域のサイズの範囲で特定の記
憶領域として選択する特定領域選択手段２１を備え、マ
ッピング手段１５は、特定領域選択手段２１によって選
択された特定領域について、マッピングを行うことを特
徴とする。

【００１９】請求項４に記載の発明は、請求項１ないし
請求項３の何れか１項に記載のエバリュエーションパッ
ケージにおいて、実行制御手段１２は、ＲＡＭ１４の記
憶領域の内、特定領域判別手段１６によって行われた判
別の結果が真となる特定の記憶領域がマッピングされた
記憶領域について、命令の読み取りに要するサイクル時
間をそのＲＡＭ１４のアクセス時間に適応した値に短縮
する手段を有することを特徴とする。

【００２０】請求項５に記載の発明は、請求項１ないし
請求項４の何れか１項に記載のエバリュエーションパッ
ケージにおいて、予め決められた形式で与えられる演算
対象毎に、演算実行手段１３によって行われる演算実行
の手順で施される処理の実行所要時間を計測し、その実
行所要時間について予め設定された上限値とこの実行所
要時間とを比較し、両者の大小関係を得る処理遅延監視
手段３１を備えたことを特徴とする。

【００２１】請求項１に記載の発明にかかわるエバリュ
エーションパッケージでは、ＲＯＭ１１には、プログラ
ムが予め格納される。マッピング手段１５は、ＲＯＭ１
１の記憶領域の内、上述したプログラムの実行の過程で
アクセスされる頻度が高い特定の記憶領域について、Ｒ
ＡＭ１４の記憶領域に対するマッピングを行う。実行制
御手段１２は上述したプログラムを命令単位に読み取っ
て解析し、かつ演算実行手段１３はこのようにして解析
された命令の演算実行を行う。

【００２２】このようにして演算実行が行われる過程で
は、特定領域判別手段１６は、ＲＯＭ１１の記憶領域の
内、上述したように実行制御手段１２によって解析され
る命令が格納された記憶領域が既述の特定の記憶領域で
あるか否かの判別を行う。実行制御手段１２は、その判
別の結果が真であるときに、ＲＡＭ１４の記憶領域の
内、その判別の結果が得られた特定の記憶領域がマッピ
ングされた記憶領域に格納された命令を解析の対象とす
る。

【００２３】また、ＲＡＭ１４については、ＲＯＭ１１
に比べて記憶領域のサイズが小さく、かつアクセス時間
が短い。したがって、そのサイズがＲＯＭ１１の記憶領
域の内、主要な特定の領域のサイズの和以上である限
り、ＲＯＭ１１の書き換えが適宜行われることによっ
て、ＲＡＭ１４のサイズが小さく抑えられつつ実時間性
の確認を含む上述したプログラムのデバッグが効率的に
確度高く行われる。

【００２４】請求項２に記載の発明にかかわるエバリュ
エーションパッケージでは、請求項１に記載のエバリュ
エーションパッケージにおいて、特定の記憶領域は、Ｒ
ＯＭ１１に格納された情報として示される。すなわち、
ＲＯＭ１１の記憶領域の内、ＲＡＭ１４の記憶領域にマ
ッピングされるべき特定の記憶領域が専用の外部端子や
テスト用のスキャンパス等を介することなく確実に指定
されるので、デバッグの効率や信頼性が高められる。

【００２５】請求項３に記載の発明にかかわるエバリュ
エーションパッケージでは、請求項１または請求項２に
記載のエバリュエーションパッケージにおいて、特定領
域選択手段２１は、ＲＯＭ１１の記憶領域に格納された
単一または複数の命令毎に、実行制御手段１２によって
解析される頻度を計測し、その頻度の降順に、これらの
命令が格納された記憶領域をＲＡＭ１４の記憶領域のサ
イズの範囲で特定の記憶領域として選択する。さらに、
マッピング手段１５は、このようにして選択された特定
領域についてマッピングを行う。

【００２６】したがって、ＲＯＭ１１の記憶領域の内、
アクセスされる頻度が高い特定の記憶領域が何らかの要
因によって変化する場合であっても、請求項１または請
求項２に記載のエバリュエーションパッケージと同様に
して、実時間性の確認を含むプログラムのデバッグが効
率的に確度高く行われる。請求項４に記載の発明にかか
わるエバリュエーションパッケージでは、請求項１ない
し請求項３の何れか１項に記載のエバリュエーションパ
ッケージにおいて、実行制御手段１２は、ＲＡＭ１４の
記憶領域の内、特定領域判別手段１６によって行われた
判別の結果が真となる特定の記憶領域がマッピングされ
た記憶領域について、命令の読み取りに要するサイクル
時間をそのＲＡＭ１４のアクセス時間に適応した値に短
縮する。

【００２７】すなわち、特定の記憶領域にマッピングさ
れた命令はＲＡＭ１４のアクセス時間が短いほど高速に
読み出されるので、演算実行手段１３によって行われる
演算実行の所要時間の内、ＲＯＭ１１の記憶領域に格納
された命令の読み出しに際して生じた遅延分は確実に圧
縮される。請求項５に記載の発明にかかわるエバリュエ
ーションパッケージでは、請求項１ないし請求項４の何
れか１項に記載のエバリューエーションパッケージにお
いて、処理遅延監視手段３１は、予め決められた形式で
与えられる演算対象毎に、演算実行手段１３によって行
われる演算実行の手順で施される処理の実行所要時間を
計測し、その実行所要時間について予め設定された上限
値とこの実行所要時間とを比較して両者の大小関係を得
る。

【００２８】すなわち、所望の実時間性や応答性が達成
されているか否かが実時間で判別されるので、デバッグ
の確度が高められる。

【００２９】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。

【００３０】図２は、請求項１〜５に記載の発明に対応
した実施形態を示す図である。図において、図７に示す
ものと機能および構成が同じものについては、同じ符号
を付与して示し、ここではその説明を省略する。本実施
形態と図７に示す従来例との構成の相違点は、ＰＲＯＭ
１０１に併せて、記憶容量がそのＰＲＯＭ１０１より小
さいＲＡＭ６１が備えられ、プログラム制御部９６に代
えてプログラム制御部６２が備えられ、そのプログラム
制御部６２とスキャンパス１０２とに接続された転送実
行制御部６３が備えられ、アドレスバッファ１０３に代
えてアドレスバッファ（ＡＢ）１０３ａが備えられ、転
送実行制御部６３の第一の出力がアドレスバッファ１０
３ａを介してＰＲＯＭ１０１のアドレス入力に接続さ
れ、転送実行制御部６３の第二の出力がアドレスバッフ
ァ（ＡＢ）６４の一方の入力に接続され、プログラム制
御部６２のアドレス出力がアドレスバッファ１０３ａの
対応する入力とアドレスバッファ６４の他方の入力に接
続され、そのアドレスバッファ６４の出力がＲＡＭ６１
のアドレス入力に接続された点にある。

【００３１】なお、本実施形態と図１に示すブロック図
との対応関係については、ＰＲＯＭ１０１はＲＯＭ１１
に対応し、プログラム制御部６２は実行制御手段１２に
対応し、命令レジスタ９８、命令デコーダ９９およびプ
ログラム制御部６２は演算実行手段１３に対応し、ＲＡ
Ｍ６１はＲＡＭ１４に対応し、スキャンパス１０２、転
送実行制御部６３およびアドレスバッファ１０３ａ、６
４はマッピング手段１５、特定領域判別手段１６および
特定領域選択手段２１に対応する。

【００３２】図３は、請求項１、２、４に記載の発明に
対応した本実施形態の動作を説明する図である。以下、
図２および図３を参照して請求項１、２、４に記載の発
明に対応した本実施形態の動作を説明する。

【００３３】ＰＲＯＭ１０１には、従来例と同様にして
デバッグの対象となるプログラムが予め格納される。こ
のようなプログラムを構成する命令コードの内、頻繁に
実行される演算（例えば、濾波処理を実現するために高
い頻度で積和を算出する演算）の手順を示す命令コード
の列が格納された領域（以下、「被複写領域」とい
う。）のアドレスとサイズとは、該当するプログラムの
構成に基づいて予め特定され、かつスキャンパス１０２
を介して転送実行制御部６３に与えられる。

【００３４】なお、これらの被複写領域のアドレスおよ
びサイズについては、簡単のため、図３に示すように、
ＰＲＯＭ１０１の記憶領域の内、アドレスＡ1 で示され
る領域に隣接するＮ1 ワードの領域（以下、「第一の領
域」という。）と、アドレスＡ2 で示される領域に隣接
するＮ2 ワードの領域（以下、「第二の領域」とい
う。）とから構成されると仮定する。

【００３５】転送実行制御部６３は、上述した第一の領
域と第二の領域とについてアドレスおよびサイズの組み
合わせ（Ａ1、Ｎ1）、（Ａ2、Ｎ2）が与えられると、こ
れらの組み合わせを一旦保持し、これらの第一の領域と
第二の領域とに格納された命令コードや定数の列をＲＡ
Ｍ６１の記憶領域の内、先頭のＮ1 バイトの領域と後続
するＮ2 バイトの領域とに複写した後に、その旨をプロ
グラム制御部６２に通知する。

【００３６】プログラム制御部６２は、その通知を認識
すると従来例と同様に実行制御を行うことによってＰＲ
ＯＭ１０１に順次アドレスを出力する。 転送実行制御
部６３は、このようなアドレスがＡ1〜Ａ1＋(Ｎ1-1）あ
るいはＡ2〜Ａ2＋(Ｎ2-1）の何れか（第一の領域と第二
の領域との何れかを示すアドレス）に該当するか否かを
判別し、その判別の結果が偽である場合にはＲＡＭ６１
の読み出しを規制し、かつＰＲＯＭ１０１の読み出しを
許容する。

【００３７】ＰＲＯＭ１０１は、プログラム制御部６２
によって与えられるアドレスで示される領域に格納され
た命令コードを命令レジスタ９８に与える。しかし、上
述した判別の結果が真である場合には、転送実行制御部
６３は、反対にＰＲＯＭ１０１の読み出しを規制すると
共に、そのＰＲＯＭ１０１に代わるＲＡＭ６１の読み出
しを許容する。

【００３８】また、転送実行制御部６３は、第一の領域
と第二の領域との内、上述した読み出しが許容された一
方に対する正規のアドレッシングに適用されるべきオフ
セットアドレスを出力する。さらに、ＲＡＭ６１は、ア
ドレスバッファ６４を介して上述したオフセットアドレ
スと、プログラム制御部６２によって与えられるアドレ
スの一部との和で示されるマッピングアドレスが与えら
れ、そのマッピングアドレスで示される領域に格納され
た命令コードを命令レジスタ９８に与える。

【００３９】また、転送実行制御部６３は、上述した判
別の結果が偽である場合には、プログラム制御部６２に
ＷＡＩＴ信号を与えるが、反対に真である場合にはその
ＷＡＩＴ信号を何ら与えない。このように本実施形態に
よれば、アクセス時間が短いＲＡＭ６１には、頻繁に実
行される可能性が高い命令コードの列のみが格納され、
これらの命令コードの列に含まれない命令コードがＰＲ
ＯＭ１０１に格納されると共に、これらの命令コードは
ＲＡＭ６１のアクセス時間が最大限に利用されつつ高速
に順次実行される。

【００４０】すなわち、搭載されるべきＲＡＭ６１のサ
イズが小さく抑えられつつ実時間性が高い確度で確保さ
れるので、第一および第二の従来例に比べて、総合的な
デバッグや性能の確認が安価に、かつ効率的に行われ
る。なお、本実施形態では、第一の領域および第二の領
域のアドレスおよびサイズが外部からスキャンパス１０
２を介して転送実行制御部６３に与えられているが、こ
れらのアドレスおよびサイズは、例えば、ＰＲＯＭ１０
１の記憶領域の内、予め決められた領域に書き込まれ、
かつ始動時に転送実行制御部６３がこれらの領域を読み
取ることによって同様にして与えられてもよい。

【００４１】また、本実施形態では、第一の領域および
第二の領域の内容が転送実行制御部６３によってＲＡＭ
６１の対応する領域に対して複写されているが、例え
ば、ＰＲＯＭ１０１に書き込まれた初期化プログラムの
実行の過程で同様にして複写が行われてもよい。さら
に、本実施形態では、既述のＷＡＩＴ信号については、
パルス幅が何ら示されず、かつＲＡＭ６１に対してアク
セスが行われるバスサイクルにはプログラム制御部６２
に対して何ら与えられていない。しかし、そのＷＡＩＴ
信号は、実時間性の確認を伴うプログラムのデバッグが
確実に行われるならば、パルス幅は如何なる値であって
もよく、かつＲＡＭ６１に対してアクセスが行われるバ
スサイクルにプログラム制御部６２に与えられてもよ
い。

【００４２】図４は、請求項３に記載の発明に対応した
本実施形態の動作を説明する図である。本実施形態と請
求項１、２、４に記載の発明に対応した実施形態との相
違点は、ＰＲＯＭ１０１の記憶領域の内、内容がＲＡＭ
６１の記憶領域に複写され、そのＲＡＭ６１によって代
替されるべき領域が下記のように適宜更新される点にあ
る。

【００４３】なお、以下では、簡単のため、始動時には
ＰＲＯＭ１０１の何れの記憶領域もＲＡＭ６１の記憶領
域では代替されないと仮定する。転送実行制御部６３
は、図４に示すように、ＰＲＯＭ１０１およびＲＡＭ６
１の記憶領域を予め決められたサイズ（ここでは、簡単
のため６４ワードであると仮定する。）で隣接する領域
からなるブロック毎に管理する。

【００４４】なお、以下では、ＰＲＯＭ１０１の領域は
Ｋ個のブロックで構成され、かつＲＡＭ６１の領域はＬ
(＜Ｋ)個のブロックで構成されると仮定する。さらに、
転送実行制御部６３は、これらのＫ個のブロックに個別
に対応した計数レジスタを有する。

【００４５】また、転送実行制御部６３は、プログラム
制御部６２によって与えられるアドレスの内、上述した
Ｋ個のブロックの識別に供される上位ビットのみからな
るアドレス（以下、「上位アドレス」という。）を抽出
し、これらのブロックに対応したＫ個の計数レジスタの
内、その上位アドレスに対応した計数レジスタの値を移
動平均法に基づいて積算する。

【００４６】したがって、Ｋ個の計数レジスタには、図
４に示すように、それぞれＰＲＯＭ１０１の記憶領域の
内、第１ないし第Ｋのブロックに格納された命令コード
が実行される頻度（ヒストグラム）を示す積算値が得ら
れる。以下、このようにして積算値が得られる過程を
「トレーニング」という。また、転送実行制御部６３
は、例えば、予め決められた数のフレームにかかわる信
号処理が完了し、あるいは所定の期間が経過する度に、
上述したＫ個の計数レジスタの内、保持された積算値の
降順に第一番目ないし第Ｌ番目のレジスタに対応したＰ
ＲＯＭ１０１のブロック（以下、「被代替ブロック」と
いう。）を特定する。

【００４７】さらに、転送実行制御部６３は、ＲＡＭ６
１が有するＬ個のブロックの領域管理を行い、これらの
ブロックの内、継続して同じ被代替ブロックに割り付け
られるべきブロック以外のブロック（以下、「新代替ブ
ロック」といい、かつその新代替ブロックが割り付けら
れるべきブロックを「新被代替ブロック」という。）の
割り付けをこの領域管理の下で行う。

【００４８】また、転送実行制御部６３は、このように
して新たに割り付けられた個々の新代替ブロックについ
ては、対応する新被代替ブロックの内容を順次サイクル
スチール方式に基づいて複写し、その複写が完了したと
きに既存の「代替ブロック」として識別すると共に、対
応する新被代替ブロックを既存の「被代替ブロック」と
して識別する。

【００４９】さらに、転送実行制御部６３は、上述した
領域管理の下で個々の被代替ブロックと代替ブロックと
の対応関係を管理し、かつこれらの代替ブロックｉ(1≦
ｉ≦Ｌ)については、先頭のアドレスＡiとサイズＮi と
の組み合わせ（Ａi、Ｎi）がプログラム制御部６２によ
って与えられアドレスで示される領域に相当するか否か
を判別すると共に、その判別の結果が偽である場合に
は、ＲＡＭ６１の読み出しを規制しつつＰＲＯＭ１０１
の読み出しを許容する。

【００５０】しかし、上述した判別の結果が真である場
合には、転送実行制御部６３は、反対にＰＲＯＭ１０１
の読み出しを規制しつつＲＡＭ６１の読み出しを許容す
る。すなわち、本実施形態によれば、ＰＲＯＭ１０１の
領域に対するアクセスの頻度がブロック単位に監視さ
れ、その頻度が高いブロックがＲＡＭ６１の領域によっ
て代替されるので、このようにして代替されるべきブロ
ックや領域がプログラムの構造等に基づいて予め決定さ
れ、そのプログラムが実行される過程では更新されない
請求項１、２、４に記載の発明に対応した実施形態に比
べて、ＲＡＭ６１の領域が実時間性の確認を含むデバッ
グに柔軟に活用され、かつチップに搭載可能なＲＡＭ６
１のサイズの上限に応じたデバッグの制約が緩和され
る。

【００５１】なお、本実施形態では、移動平均法が適用
されているが、例えば、処理の対象となるフレーム単位
に単純積分による計数、あるいは指数平滑法に基づく積
算が行われてもよい。また、本実施形態では、ブロック
のサイズが一定に保たれているが、そのサイズは、例え
ば、後述する請求項５に記載の発明に対応した実施形態
が適用されることによって、実時間性が確保されない状
態が頻繁に検出される場合には、適宜増減されてもよ
い。

【００５２】さらに、本実施形態では、ＲＡＭ６１のサ
イズの算出方法が何ら示されていないが、そのサイズに
ついては、ＰＲＯＭ１０１の記憶領域の内、そのＲＡＭ
６１によって並行して代替されるべきブロックのサイズ
と数との積以上であるならば、如何なる値に設定されて
もよい。

【００５３】以下、請求項５に記載の発明に対応した実
施形態について説明する。本実施形態と請求項１〜４に
記載の発明に対応した実施形態との構成の相違点は、図
２に点線で示すように、プログラム制御部６２の制御出
力とスキャンパス１０２の対応する出力とに実時間性判
定部６５が接続され、その実時間性判定部６５の出力に
は後述する判定信号が得られる点にある。

【００５４】図５は、実時間判定部の構成を示す図であ
る。図において、閾値レジスタ７１の入力には上述した
スキャンパス１０２の対応する出力が接続され、その閾
値レジスタ７１の出力は比較器７２の一方の入力に接続
される。比較器７２の他方の入力には実行サイクルカウ
ンタ７３の出力が接続され、その実行サイクルカウンタ
７３の計数入力には図示されないクロック発生回路から
クロック信号が与えられる。実行サイクルカウンタ７３
のリセット入力には、プログラム制御部６２の制御出力
に接続される。

【００５５】なお、本実施形態と図１に示すブロック図
との対応関係については、実時間性判定部６５が処理遅
延監視手段３１に対応する点を除いて、既述の対応関係
と同じである。以下、図２および図５を参照して本実施
形態の動作を説明する。閾値レジスタ７１には、信号処
理の対象となるフレーム（ここでは、簡単のため、音声
フレームであると仮定する。）単位に、その信号処理を
実時間で完結するために要する実行所要時間の最大値を
示すビット列が予め外部からスキャンパス１０２を介し
て与えられる。

【００５６】また、プログラム制御部６２は、上述した
信号処理の対象となるフレームが何ら与えられない場合
には、実時間処理を何ら行う必要がないので、実行サイ
クルカウンタ７３を強制的にリセットすることによっ
て、その実行サイクルカウンタ７３がクロック信号を計
数することを規制する。

【００５７】さらに、新たなフレームについて既述の信
号処理を開始するときには、プログラム制御部６２は実
行サイクルカウンタ７３の計数動作を許容し、その実行
サイクルカウンタ７３はこのような信号処理が行われる
期間には既述のクロック信号を計数する。したがって、
実行サイクルカウンタ７３が与える計数値は、上述した
フレーム毎の信号処理に所要した時間を示す。

【００５８】比較器７２は、その計数値と上述したよう
に閾値レジスタ７１に保持された最大値とを比較し、前
者が後者を上回った場合には、その旨を示す判定信号を
出力する。このように本実施形態によれば、実時間性が
維持されない程度に演算所要時間が長くなったことが、
確実に識別されるので、デバッグおよび本実施形態にか
かわるＤＳＰが搭載された機器の総合的な性能の評価を
確度高く行うことが可能となり、かつ既述のブロックの
サイズや数に併せて、ＲＡＭ６１のサイズおよびＰＲＯ
Ｍ１０１に格納されるプログラムの配置を効率的に適正
化することが可能となる。

【００５９】なお、本実施形態では、上述した判定信号
がＤＳＰの外部に特定のピンを介して出力されている
が、例えば、スキャンパス１０２を介して同様に外部に
出力されてもよく、さらに、レジスタファイル９２を構
成する特定のステータスレジスタ（図示されない。）に
保持され、あるいはデータメモリ９３の特定の領域に格
納されることによって信号処理を実現するプログラムの
処理の過程で適宜参照され、かつ適切な処理の起動要因
等として利用されてもよい。

【００６０】また、上述した各実施形態では、固定語長
の命令体系を有するＤＳＰにおいて、デバッグの対象と
なるプログラムを構成する命令コードが格納されたＰＲ
ＯＭ１０１の記憶領域がＲＡＭ６１の記憶領域で代替さ
れているが、本発明は、可変語長の命令体系を有するＤ
ＳＰにも適用可能である。

【００６１】さらに、このようにして代替されるＰＲＯ
Ｍ１０１の記憶領域については、命令コードが格納され
た記憶領域に限定されず、例えば、濾波特性を定義する
係数等の定数が格納された記憶領域についても、アクセ
スされる頻度が高い場合には同様にして代替される。ま
た、上述した各実施形態では、請求項１〜５に記載の発
明がＤＳＰに適用されているが、これらの発明は、ＤＳ
Ｐに限定されず、プログラム内蔵方式に基づいて所定の
情報処理を行うプロセッサであってＬＳＩ化され、その
情報処理が実時間で行われることが要求されるならば、
マイクロプロセッサその他の如何なる情報処理装置にも
適用可能である。

【００６２】さらに、上述した各実施形態では、転送実
行制御部６３および実時間性判定部６５が専用のハード
ウエアとして構成されているが、これらの転送実行制御
部６３および実時間性判定部６５については、その一部
または全ては、等価な機能を実現する単一または複数の
プロセッサによって構成されてもよい。また、上述した
各実施形態では、ＲＡＭ６１の形式が何ら示されていな
いが、ＰＲＯＭ１０１よりアクセス時間が短く、消費電
力その他の環境条件に適応するならば、スタティックＲ
ＡＭに限定されず、ダイナミックＲＡＭが適用されても
よい。

【００６３】さらに、上述した各実施形態では、個々の
ブロックが予め決められた複数のワードの集合として構
成されているが、領域管理とその領域管理に基づくマッ
ピングが確実に行われるならば、これらのブロックは、
単一のワード、あるいは異なる数のワードで構成されて
もよい。

【００６４】

【発明の効果】上述したように請求項１に記載の発明で
は、ＲＡＭのサイズがＲＯＭの記憶領域の内、主要な特
定の領域のサイズの和以上である限り、そのＲＯＭの書
き換えが適宜行われることによって、ＲＡＭのサイズが
小さく抑えられつつ実時間性の確認を含むデバッグが効
率的に確度高く行われる。

【００６５】また、請求項２に記載の発明では、請求項
１に記載の発明に比べてデバッグの効率や信頼性が高め
られる。さらに、請求項３に記載の発明では、ＲＯＭの
記憶領域の内、アクセスされる頻度が高い特定の記憶領
域が何らかの要因によって変化する場合であっても、請
求項１または請求項２に記載の発明と同様にして、実時
間性の確認を含むプログラムのデバッグが効率的に確度
高く行われる。

【００６６】また、請求項４に記載の発明では、演算所
要時間の内、ＲＯＭの記憶領域に格納された命令の読み
出しに際して生じた遅延分が確実に圧縮される。さら
に、請求項５に記載の発明では、請求項１ないし請求項
４に記載の発明に比べて、デバッグの確度が高められ
る。すなわち、これらの発明が適用された電子機器は、
フィールドにおける動作環境にほぼ同じ環境において総
合的な機能および性能の検査と特性の確認とが安定に、
かつ精度よく安価に行われるので、信頼性の向上と低廉
化とがはかられる。

【図面の簡単な説明】

【図１】請求項１〜５に記載の発明の原理ブロック図で
ある。

【図２】請求項１〜５に記載の発明に対応した実施形態
を示す図である。

【図３】請求項１、２、４に記載の発明に対応した本実
施形態の動作を説明する図である。

【図４】請求項３に記載の発明に対応した本実施形態の
動作を説明する図である。

【図５】実時間性判定部の構成を示す図である。

【図６】量産機に搭載されるＤＳＰの構成例を示す図で
ある。

【図７】図６に示すＤＳＰのエバリュエーションパッケ
ージの構成例を示す図である。

【符号の説明】

１１ ＲＯＭ １２ 実行制御手段 １３ 演算実行手段 １４，６１ ＲＡＭ １５ マッピング手段 １６ 特定領域判別手段 ２１ 特定領域選択手段 ３１ 処理遅延監視手段 ６２，９６ プログラム制御部 ６３ 転送実行制御部 ６４，１０３，１０３ａ アドレスバッファ（ＡＢ） ６５ 実時間性判定部 ７１ 閾値レジスタ ７２ 比較器 ７３ 実行サイクルカウンタ ９１ 入出力レジスタ ９２ レジスタファイル ９３ データメモリ ９４ 演算部 ９５ 内部バス ９７ マスクＲＯＭ ９８ 命令レジスタ ９９ 命令デコーダ １０１ ＰＲＯＭ １０２ スキャンパス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プログラムが予め格納され、かつ書き換
   えが可能であるＲＯＭと、 前記ＲＯＭに格納されたプログラムを命令単位に読み取
   って解析する実行制御手段と、 前記実行制御手段によって解析された命令の演算実行を
   行う演算実行手段と、 前記ＲＯＭより記憶領域のサイズが小さく、かつアクセ
   ス時間が短いＲＡＭと、 前記ＲＯＭの記憶領域の内、前記プログラムの実行の過
   程でアクセスされる頻度が高い特定の記憶領域につい
   て、前記ＲＡＭの記憶領域に対するマッピングを行うマ
   ッピング手段と、 前記ＲＯＭの記憶領域の内、前記実行制御手段によって
   解析される命令が格納された記憶領域が前記特定の記憶
   領域であるか否かの判別を行う特定領域判別手段とを備
   え、 前記実行制御手段は、 前記特定領域判別手段によって行われた判別の結果が真
   であるときに、前記ＲＡＭの記憶領域の内、その判別の
   結果が得られた特定の記憶領域がマッピングされた記憶
   領域に格納された命令を解析の対象とすることを特徴と
   するエバリュエーションパッケージ。
2. 【請求項２】 請求項１に記載のエバリュエーションパ
   ッケージにおいて、 特定の記憶領域は、 ＲＯＭに格納された情報として示されることを特徴とす
   るエバリュエーションパッケージ。
3. 【請求項３】 請求項１に記載のエバリュエーションパ
   ッケージにおいて、 ＲＯＭの記憶領域に格納された単一または複数の命令毎
   に、実行制御手段によって解析される頻度を計測し、そ
   の頻度の降順に、これらの命令が格納された記憶領域を
   ＲＡＭの記憶領域のサイズの範囲で特定の記憶領域とし
   て選択する特定領域選択手段を備え、 マッピング手段は、 前記特定領域選択手段によって選択された特定領域につ
   いて、マッピングを行うことを特徴とするエバリュエー
   ションパッケージ。
4. 【請求項４】 請求項１ないし請求項３の何れか１項に
   記載のエバリュエーションパッケージにおいて、 実行制御手段は、 ＲＡＭの記憶領域の内、特定領域判別手段によって行わ
   れた判別の結果が真となる特定の記憶領域がマッピング
   された記憶領域について、命令の読み取りに要するサイ
   クル時間をそのＲＡＭのアクセス時間に適応した値に短
   縮する手段を有することを特徴とするエバリュエーショ
   ンパッケージ。
5. 【請求項５】 請求項１ないし請求項４の何れか１項に
   記載のエバリュエーションパッケージにおいて、 予め決められた形式で与えられる演算対象毎に、演算実
   行手段によって行われる演算実行の手順で施される処理
   の実行所要時間を計測し、その実行所要時間について予
   め設定された上限値とこの実行所要時間とを比較し、両
   者の大小関係を得る処理遅延監視手段を備えたことを特
   徴とするエバリュエーションパッケージ。