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JPH11108998A - 集積回路のテスト装置 - Google Patents

集積回路のテスト装置

Info

Publication number
JPH11108998A
JPH11108998A JP9270087A JP27008797A JPH11108998A JP H11108998 A JPH11108998 A JP H11108998A JP 9270087 A JP9270087 A JP 9270087A JP 27008797 A JP27008797 A JP 27008797A JP H11108998 A JPH11108998 A JP H11108998A
Authority
JP
Japan
Prior art keywords
test
circuit
internal
bus
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9270087A
Other languages
English (en)
Inventor
Motoki Higashida
基樹 東田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9270087A priority Critical patent/JPH11108998A/ja
Priority to US09/030,950 priority patent/US6035431A/en
Publication of JPH11108998A publication Critical patent/JPH11108998A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing

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  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 従来の集積回路のテスト装置は、ユーザロジ
ックのテストを行うためには、チップに設けた各端子を
介して高価なロジックテスタを接続する必要があった。
また、上記スキャン方法によるテストを実行するためだ
けに、高価であり、また、設置個数に制約のあるスキャ
ン用のテストピンを設ける必要等があるという課題があ
った。 【解決手段】 内部バスを介して中央演算処理手段と内
部メモリ手段と接続し、シフトレジスタとして動作させ
るように数珠つなぎとした被テスト回路内のフリップフ
ロップを作動させるテスト信号を該被テスト回路に供給
するスキャンテスト用回路を備えたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、中央演算処理手
段（以下、ＣＰＵと称する）と内部メモリ手段（以下、
ＲＡＭと称する）及び内部の複数のフリップフロップを
シフトレジスタとして動作させるように数珠つなぎとし
た被テスト回路（以下、ユーザロジックと称する）とを
同一チップ上に集積した集積回路のテスト装置に関する
ものである。
【０００２】
【従来の技術】図６は従来の集積回路の一例を示す構成
図である。図６において、１０１はチップである。この
チップ１０１上には、ＲＡＭ１０２、ＣＰＵ１０３、被
テスト回路としてのユーザロジック１０４およびこれ等
を相互に接続する内部バス１０５が設けられている。１
０６は内部バス１０５を入出力端子１０７に接続する外
部バスＩＦ（インタフェース）ユニット、１０８はユー
ザロジック１０４の入出力端子である。また、１０９は
ユーザロジック１０４に対してスキャンクロックを供給
するスキャンクロック端子、１１０はユーザロジック１
０４のスキャンイン端子、１１１はユーザロジック１０
４のスキャンアウト端子、１１２はユーザロジック１０
４のテスト端子である。
【０００３】図７は図６の集積回路のテストのテスト装
置を示す構成図である。図において、１１３は図６の入
出力端子１０８および各端子１０９〜１１２に接続した
テスタ装置である。上記外部バスＩＦユニット１０６は
ＣＰＵ１０３から外部ＲＡＭ（図示せず）へのアクセス
用、あるいは外部から内部バスを使用してユーザロジッ
クあるいはＲＡＭへのアクセス用に用いられる。
【０００４】次に動作について説明する。従来は、上記
集積回路におけるユーザロジック１０４のテストを容易
にするために、ユーザロジック１０４の内部ＦＦ（フリ
ップフロップ）は、スキャン手法を用いて読み出し／書
き込み可能に構成されている。すなわち、このスキャン
手法は、回路内部のフリップフロップをすべて数珠つな
ぎにして、試験モードの時は、スキャンクロック端子１
０９より入力したスキャンクロックで、上記フリップフ
ロップをシフトレジスタとして動作させ、テストデータ
をスキャンイン端子１１０より入力し、その動作内容を
スキャンアウト端子１１１よりアクセスする。これによ
って、内部回路をすべて組み合わせ回路として取扱うこ
とができ、自己診断機能を実現するもので、このスキャ
ン手法については、Ｐａｒａｇ．Ｋ．Ｌａｌａ著、当麻
喜弘監約、古屋清、玉本英夫共訳「フォールト・トレラ
ンス入門」、オーム社のｐｐ．２４９〜ｐｐ．２５３に
説明がある。
【０００５】
【発明が解決しようとする課題】従来の集積回路のテス
ト装置は以上のように構成されているので、ユーザロジ
ック１０４のテストを行うためには、チップ１０１に設
けた各端子１０７、１０８、１０９〜１１２を介して高
価なテスタ装置１１３を接続する必要があった。また、
上記チップ１０１にはスキャン方法によるテストを実行
するためだけに、高価であり、また、設置個数に制約の
あるスキャン用のテストピンを設ける必要があった。さ
らに、スキャン方法では、内部ＦＦの値の読み出し／書
き込みには、内部ＦＦの個数分のスキャンクロックが必
要であり、テスト時間が長くなるといった課題があっ
た。
【０００６】また、このテスト時間の短縮化を図るため
には、シフトレジスタとして動作させる内部ＦＦのリン
グライン数の増大を図ることが考えられるが、この場合
は端子数の増加となり、構成の大型化、複雑化を来すと
いう課題があった。
【０００７】この発明は、上記のような課題を解決する
ためになされたもので、テスタ装置を不要とし、チップ
にテストのために設ける端子数を削減して構成の簡略化
とテスト時間の短縮化を実現した集積回路のテスト装置
を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る集積回路
のテスト装置は、中央演算処理手段と内部メモリ手段及
び内部の複数のフリップフロップをシフトレジスタとし
て動作させるように数珠つなぎとした被テスト回路とを
同一チップ上に集積し、内部バスにより相互に接続した
集積回路において、前記フリップフロップをシフトレジ
スタとして作動させるテスト信号を前記被テスト回路に
供給するスキャンテスト用回路を備えたものである。
【０００９】この発明に係る集積回路のテスト装置にお
けるスキャンテスト用回路は、内部アドレスバスに接続
されたアドレスデコーダと、このアドレスデコーダでア
ドレスが設定され、内部データバスとの間でデータの入
出力を行うとともに、被テスト回路内部に少なくとも１
つのシフトレジスタとして動作するように形成された複
数のフリップフロップとを備えたものである。
【００１０】この発明に係る集積回路のテスト装置は、
中央演算処理手段と内部メモリ手段及び内部の複数のフ
リップフロップをシフトレジスタとして動作させるよう
に数珠つなぎとした被テスト回路とを同一チップ上に集
積し、内部バスにより相互に接続した集積回路におい
て、前記フリップフロップをシフトレジスタとして作動
させるスキャンテスト用回路と、前記被テスト回路と外
部バスと接続された入力信号生成・出力信号観測回路と
を備え、外部メモリ手段は前記外部バスを介して前記内
部バスおよび前記入力信号生成・出力信号観測回路に接
続されたものである。
【００１１】この発明に係る集積回路のテスト装置にお
ける入力信号生成・出力信号観測回路は、被テスト回路
の出力信号値を保持する出力信号観測用フリップフロッ
プと、被テスト回路の入力信号値を設定する入力信号生
成用フリップフロップとを備え、制御手段はＣＰＵから
の適当なアドレスでのデータアクセスとして、前記フリ
ップフロップをアクセス可能とするアドレスデコーダお
よび外部メモリ手段を制御するものである。
【００１２】この発明に係る集積回路のテスト装置は、
チップ上の内部メモリ手段にテスト用データを転送する
外部メモリ手段を備えたものである。
【００１３】この発明に係る集積回路のテスト装置は、
外部メモリ手段から内部メモリ手段にデータを圧縮して
転送すると共に該外部メモリ手段に格納したプログラム
に圧縮データの伸長手順を付加したものである。
【００１４】この発明に係る集積回路のテスト装置は、
スキャンテスト用回路に複数のシフトレジスタを構成し
たものである。
【００１５】この発明に係る集積回路のテスト装置は、
中央演算処理手段と内部メモリ手段及び内部の複数のフ
リップフロップをシフトレジスタとして動作させるよう
に数珠つなぎとした被テスト回路とを同一チップ上に集
積し、内部バスにより相互に接続した集積回路におい
て、前記被テスト回路にテスト信号を供給して前記フリ
ップフロップをシフトレジスタとして作動させるスキャ
ンテスト用回路と、前記ユーザロジックと外部バスと接
続された入力信号生成・出力信号観測回路と、前記外部
バスを介して前記集積回路および前記入力信号生成・出
力信号観測回路に接続したＲＡＭとを備え、このＲＡＭ
にホストコンピュータを接続したものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による集
積回路のテスト装置を示す構成図である。図１におい
て、１はチップであり、このチップ１上には、内部メモ
リ手段としてのＲＡＭ２、中央演算処理手段としてのＣ
ＰＵ３、被テスト回路としてのユーザロジック４および
これ等を相互に接続する内部バス５、この内部バス５と
上記ユーザロジック４に接続されたスキャンテスト用回
路６が設けられている。７は内部バス５を入出力端子８
に接続する外部バスＩＦユニット、９ａ，９ｂはユーザ
ロジック４の入出力端子である。上記内部バス５は、内
部アドレスバス５ａと内部データバス５ｂよりなる。
【００１７】図２は上記スキャンテスト用回路６の一例
を示すもので、アドレスバス５ａに接続されたアドレス
デコーダ６１と、このアドレスデコーダ６１の出力端子
およびデータバス５ｂが接続されたデータイネーブル端
子付きＦＦ６２ａ〜６２ｄとからなる。データイネーブ
ル端子付きＦＦ６２ａ，６２ｂ，６２ｄの出力端子は、
ユーザロジック４のスキャンクロック端子、スキャンイ
ン端子、テストモード端子に接続し、データイネーブル
端子付きＦＦ６２ｃの入力端子にはユーザロジック４の
スキャンアウト端子が接続された構成である。
【００１８】次に動作について説明する。各データイネ
ーブル端子付きＦＦ６２ａ〜６２ｄには、アドレスが割
り振られている。対応するアドレスを指定することで、
ＣＰＵ３は、各データイネーブル端子付きＦＦ６２ａ〜
６２ｄの内容をリードあるいはライト可能である。ま
た、このデータイネーブル端子付きＦＦ６２ａ〜６２ｄ
の出力あるいは入力は信号線６３ａ〜６３ｄを介してユ
ーザロジック４と直接やり取りし、スキャンテスト用回
路６つまり上記データイネーブル端子付きＦＦ６２ａ、
６２ｂ、６２ｄの値は、内部バス５を介してＣＰＵ３に
読み込んで判断できる。この判断結果またはデータイネ
ーブル端子付きＦＦ６２ａ、６２ｂ、６２ｄの値は外部
バスＩＦユニット７を介して外部からアクセス可能であ
る。
【００１９】以上のように、この実施の形態１によれ
ば、チップ１上にスキャンテスト用回路６を設け、この
スキャンテスト用回路６をユーザロジック４のテスト端
子と信号線６３ａ〜６３ｄを介して直接接続するととも
に、内部アドレスバス５ａ、内部データバス５ｂを介し
てＣＰＵ３、ＲＡＭ２、外部バスＩＦユニット７に接続
したことにより、チップ上に高価であり、設置個数に制
約のあるテスト専用ピンを設けることなく、ユーザロジ
ック４にスキャンテスト手法の適用が可能であるという
効果が得られる。
【００２０】実施の形態２．図３はこの発明の実施の形
態２による集積回路のテスト装置を示す構成図である。
図３において、１０は外部バスであり、外部アドレスバ
ス１０ａ、外部データバス１０ｂよりなる。１１は外部
アドレスバス１０ａ、外部データバス１０ｂに接続され
た外部メモリ手段としてのＲＯＭ、１２は入力信号生成
・出力信号観測回路である。
【００２１】この入力信号生成・出力信号観測回路１２
は、チップ１３上に、集積回路のユーザロジック部の出
力信号値を保存するための出力信号観測用ＦＦ１４ａ，
１４ｂと、集積回路のユーザロジック部に入力信号値を
設定するための入力信号生成用ＦＦ１５ａ，１５ｂ及
び、ＣＰＵ３から適当なアドレスでのデータアクセスと
して、上記ＦＦにアクセス可能にするためのアドレスデ
コーダ１６とＲＯＭ１１を動作させるためのＲＯＭコン
トローラ１７（制御手段）が搭載されているとともに、
ユーザロジック４の入出力端子９ａ，９ｂを接続する入
出力端子１８ａ，１８ｂ、内部データバス１９を外部デ
ータバス１０ｂと接続する入出力端子２０、外部アドレ
スバス１０ａを接続する入出力端子２１、バス制御信号
及びＲＯＭ制御信号の供給端子２２が設けられている。
上記ＲＯＭは外部バスＩＦユニット７を介して、内部ア
ドレスバス５ａ，内部データバス５ｂとも接続されてい
る。
【００２２】上記ＲＯＭには、ＣＰＵ１を動作させるた
めのプログラムとデータを格納する。このプログラム
は、スキャンテスト用回路６を通じてユーザロジック４
内のスキャンＦＦにテストデータを設定する手順と、入
力信号生成・出力信号観測回路１２を通じて、ユーザロ
ジック４の入力ピンヘテストデータを設定する手順と、
スキャンテスト用回路６を通じてユーザロジック４内の
スキャンＦＦの値を読み出す手順と、入力信号生成・出
力信号観測回路１２を通じて、ユーザロジックの出力ピ
ンのデータを読み出す手順と、読み出した結果と期待値
を比較する手順等である。また、ＲＯＭに格納してある
データとは、ユーザロジックのスキャンテストのデータ
と、スキャンテストの期待値等である。
【００２３】図３の例では、ユーザロジック４の入力・
出力が各２個しかないが、同様の構成により、より多い
入出力にも対応可能である。外部データバスのバス幅が
１６ビットならば、入力のピン数が１６以下であれば、
図３のように、１つの入力アドレスを用いて、並列にデ
ータの設定が可能である。入力ピン数が１６を越えれ
ば、２個以上の入力用アドレスを準備すればよい。ま
た、出力についても、同様に対処できる。また、１６ビ
ット以外のデータバス幅についても容易に拡張可能であ
る。
【００２４】次に動作について説明する。ＣＰＵ３で制
御されたスキャンテスト用回路６のテスト信号をユーザ
ロジック４に供給して、実施の形態１と同様にテストを
行うとともに、外部バス１０を介してＲＯＭ１１を制御
し、その格納内容により、アドレスデコーダ１６が出力
信号観測用ＦＦ１４ａ，１４ｂと、入力信号生成用ＦＦ
１５ａ，１５ｂにアドレスを振り分ける。
【００２５】そして、ユーザロジック４の出力を取り込
んだ出力信号観測用ＦＦ１４ａ，１４ｂの出力を内部デ
ータバス１９、外部バス１０、外部バスＩＦユニット
７、内部バス５を介してＣＰＵ３に供給して内容判断を
行う。また、ＣＰＵ３からの指令信号を内部バス５、外
部バス１０、外部バスＩＦユニット７、内部データバス
１９を介して入力信号生成用ＦＦ１５ａ，１５ｂに供給
して、この入力信号生成用ＦＦ１５ａ，１５ｂの出力信
号をユーザロジック４に供給する。
【００２６】以上のように、この実施の形態２によれ
ば、高価なロジックテスタを用いることなく、またチッ
プ上にテスト専用のピンを設けることなく、ユーザロジ
ック４にスキャンテスト手法の適用が可能であるという
効果が得られる。
【００２７】実施の形態３．上記実施の形態３は、ＲＯ
Ｍ１１の格納内容を、外部バス１０、外部バスＩＦユニ
ット７、内部バス５を通じてＲＡＭ２に転送するもので
ある。
【００２８】次に動作について説明する。この転送手順
によって外部のＲＯＭ１１の内容を内部のＲＡＭ２に転
送した後、このＲＡＭ２に転送したテスト用プログラム
が、同じくＲＡＭ２に格納されているテストパターンや
期待値を使用して、実施の形態１に記載したテストを実
施する。
【００２９】以上のように、この実施の形態３によれ
ば、外部のＲＯＭ１１の内容を内部のＲＡＭ２に転送し
た後、テストを実施するので、テスト用プログラムを外
部のＲＯＭ１１へアクセスする時間より、ＲＡＭ２への
アクセスする時間の方が短い事が一般的であり、テスト
時間を短縮できるという効果が得られる。
【００３０】実施の形態４．図４はこの発明の実施の形
態４におけるスキャンテスト用回路６の構成を示す回路
図であり、図３に示す実施の形態２におけるスキャンテ
スト用回路６にデータイネーブル端子付きＦＦ６２ｅ，
６２ｆを２つ増やしてユーザロジック４の中に２つのシ
フトレジスタを構成できるようにしたものである。
【００３１】次に動作について説明する。複数のスキャ
ンパスに対応可能なスキャンテスト用回路６を使用する
ことにより、ユーザロジック４の中に２つのシフトレジ
スタを同時に動作させてテストを行うことができる。
【００３２】以上のように、この実施の形態４によれ
ば、各２本のスキャンイン／スキャンアウトの値の設
定、読み出しが２ビット以上のデータバスを用いて１回
のリード／ライトにより実行できる結果、前記実施の形
態よりもテスト時間を１／２に短縮することができると
いう効果が得られる。
【００３３】実施の形態５．この実施の形態５は、ＲＯ
Ｍ１１に格納するテストデータと期待値データはデータ
圧縮し、ＲＯＭ１１に格納したプログラムは圧縮データ
の伸長手順を付加したものである。
【００３４】次に動作について説明する。ＲＯＭ１１か
らは圧縮したテストデータと期待値データを送り、この
圧縮データをプログラムに付加された伸長手順に従って
伸長し、この伸長したデータに基づいてテストを行うも
のである。
【００３５】以上のように、この実施の形態５によれ
ば、データを圧縮して転送することにより、ＲＯＭの記
憶容量を小さくできる。また、データの転送時間を短く
できるという効果が得られる。また、少ないＲＡＭ容量
でも、長いテストパターンの実行が可能になる。
【００３６】実施の形態６．図５はこの発明の実施の形
態６による集積回路のテスト装置を示す構成図であり、
前記図３に示す実施の形態２におけるＲＯＭ１１の代わ
りにＲＡＭ２３を使用し、このＲＡＭ２３をホストコン
ピュータ２４にケーブルＷで接続した構成である。
【００３７】次に動作について説明する。ＲＡＭ２３の
内容をホストコンピュータ２４から設定可能にでき、こ
の設定内容を外部バス１０、外部バスＩＦユニット７、
内部バス５を介してＣＰＵ３に供給し、前記実施の形態
２と同様の動作を行う。
【００３８】以上のように、この実施の形態６によれ
ば、上記の各実施の形態ではＲＯＭの内容を変更するた
めに、別途ＲＯＭ内容の書き換え手段を用意する必要が
あったが、テストデータやテストプログラムの変更をホ
ストコンピュータで容易に実現できるという効果が得ら
れる。
【００３９】
【発明の効果】以上のように、この発明によれば、集積
回路にスキャンテスト用回路を設け、このスキャンテス
ト用回路をユーザロジックと直接接続するとともに、内
部バスを介してＣＰＵおよびＲＡＭと接続して構成した
ので、テスト装置を用いることなくテストを行うことが
でき、しかもテスト時間を短縮することができる。ま
た、テストは集積回路内部で行うため、チップ上に外部
回路と接続するためのテスト用の端子を設ける必要がな
く、構成を簡略化することができる効果がある。
【００４０】また、この発明によれば、被測定回路に入
力信号生成・出力信号観測回路を接続したので、高価な
ロジックテスタを用いることなく、またチップ上にテス
ト専用のピンを設けることなく、ユーザロジックにスキ
ャンテスト手法の適用が可能である。
【００４１】さらに、この発明によれば、外部のＲＯＭ
に格納されたテスト用プログラムを該ＲＯＭから集積回
路に内蔵されたＲＡＭに転送格納した後、このＲＡＭに
格納したテストプログラムによりテストをするように構
成したので、テスト時間を短縮することができるという
効果がある。
【００４２】さらに、この発明によれば、スキャンテス
ト用回路を複数のスキャンパスに対応可能に構成したの
で、被テスト回路としてのユーザロジック内に複数のス
キャンパスを設定し、テスト時間を短縮することができ
る効果がある。
【００４３】さらに、この発明によれば、ＲＯＭにデー
タを圧縮して格納し、プログラムに圧縮データの伸長手
順を付加しておき、テスト時に伸長するように構成した
ので、ＲＯＭ、ＲＡＭ等の目盛り容量を少なくすること
ができるとともにデータの転送時間を短くでき、その結
果、テスト時間を短縮することができるという効果があ
る。
【００４４】さらに、この発明によれば、ＲＯＭの代わ
りにＲＡＭを用い、このＲＡＭの内容をホストコンピュ
ータによって設定するように構成したので、特別なＲＯ
Ｍ内容の書き換え手段を用いることなく、テストデータ
やテストプログラムの変更をホストコンピュータによっ
て容易に行うことができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるテスト装置を
備えた集積回路の構成図である。
【図２】 この発明の実施の形態１におけるスキャンテ
スト用回路の構成図である。
【図３】 この発明の実施の形態２によるテスト装置を
備えた集積回路の構成図である。
【図４】 この発明の実施の形態４におけるスキャンテ
スト用回路の構成図である。
【図５】 この発明の実施の形態６によるテスト装置を
備えた集積回路の構成図である。
【図６】 集積回路の一例を示す構成図である。
【図７】 従来のテスト装置を備えた集積回路の構成図
である。
【符号の説明】
１ チップ、２ ＲＡＭ（内部メモリ手段）、３ ＣＰ
Ｕ（中央演算処理手段）、４ ユーザロジック（被テス
ト回路）、５ 内部バス ６ スキャンテスト用回路、
１１ ＲＯＭ（外部メモリ手段）、１２ 入力信号生成
・出力信号観測回路、１４ａ，１４ｂ 出力信号観測用
ＦＦ、１５ａ，１５ｂ 入力信号生成用ＦＦ、１６ ア
ドレスデコーダ、１７ ＲＯＭコントローラ（制御手
段）、２３ＲＡＭ、２４ ホストコンピュータ、６１
アドレスデコーダ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 中央演算処理手段と内部メモリ手段及び
    内部の複数のフリップフロップをシフトレジスタとして
    動作させるように数珠つなぎとした被テスト回路とを同
    一チップ上に集積し、内部バスにより相互に接続した集
    積回路において、前記フリップフロップをシフトレジス
    タとして作動させるテスト信号を前記被テスト回路に供
    給するスキャンテスト用回路を備えたことを特徴とする
    集積回路のテスト装置。
  2. 【請求項２】 スキャンテスト用回路は、内部アドレス
    バスに接続されたアドレスデコーダと、このアドレスデ
    コーダでアドレスが設定され、内部データバスとの間で
    データの入出力を行うとともに、被テスト回路内部にシ
    フトレジスタとして動作するように形成された複数のフ
    リップフロップとを備えたことを特徴とする請求項１記
    載の集積回路のテスト装置。
  3. 【請求項３】 中央演算処理手段と内部メモリ手段及び
    内部の複数のフリップフロップをシフトレジスタとして
    動作させるように数珠つなぎとした被テスト回路とを同
    一チップ上に集積し、内部バスにより相互に接続した集
    積回路において、前記フリップフロップをシフトレジス
    タとして作動させるスキャンテスト用回路と、前記被テ
    スト回路と外部バスと接続された入力信号生成・出力信
    号観測回路と、前記外部バスを介して前記内部バスおよ
    び前記入力信号生成・出力信号観測回路に接続された外
    部メモリ手段とを備えた集積回路のテスト装置。
  4. 【請求項４】 入力信号生成・出力信号観測回路は、被
    テスト回路の出力信号値を保持する出力信号観測用フリ
    ップフロップと、被テスト回路の入力信号値を設定する
    入力信号生成用フリップフロップと、ＣＰＵからの適当
    なアドレスでのデータアクセスとして、前記フリップフ
    ロップをアクセス可能とするアドレスデコーダおよび外
    部メモリ手段を制御する制御手段とを備えたことを特徴
    とする請求項３記載の集積回路のテスト装置。
  5. 【請求項５】 チップ上の内部メモリ手段にテスト用デ
    ータを転送する外部メモリ手段を備えた請求項１または
    請求項３記載の集積回路のテスト装置。
  6. 【請求項６】 外部メモリ手段から内部メモリ手段にデ
    ータを圧縮して転送すると共に該外部メモリ手段に格納
    したプログラムに圧縮データの伸長手順を付加したこと
    を特徴とする請求項５記載の集積回路のテスト装置。
  7. 【請求項７】 スキャンテスト用回路に複数のシフトレ
    ジスタを構成したことを特徴とする請求項１または請求
    項３記載の集積回路のテスト装置。
  8. 【請求項８】 中央演算処理手段と内部メモリ手段及び
    内部の複数のフリップフロップをシフトレジスタとして
    動作させるように数珠つなぎとした被テスト回路とを同
    一チップ上に集積し、内部バスにより相互に接続した集
    積回路において、前記被テスト回路にテスト信号を供給
    して前記フリップフロップをシフトレジスタとして作動
    させるスキャンテスト用回路と、前記ユーザロジックと
    外部バスと接続された入力信号生成・出力信号観測回路
    と、前記外部バスを介して前記集積回路および前記入力
    信号生成・出力信号観測回路に接続したＲＡＭと、この
    ＲＡＭに接続したホストコンピュータとを備えた集積回
    路のテスト装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010060292A (ja) * 2008-09-01 2010-03-18 Fujitsu Microelectronics Ltd 半導体集積回路装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804725B1 (en) * 1996-08-30 2004-10-12 Texas Instruments Incorporated IC with state machine controlled linking module
JP3008914B2 (ja) * 1997-11-14 2000-02-14 日本電気株式会社 半導体集積回路
US6687865B1 (en) 1998-03-25 2004-02-03 On-Chip Technologies, Inc. On-chip service processor for test and debug of integrated circuits
US7058862B2 (en) 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6754863B1 (en) * 2000-04-04 2004-06-22 Silicon Graphics, Inc. Scan interface chip (SIC) system and method for scan testing electronic systems
US6813739B1 (en) * 2000-04-04 2004-11-02 Silicon Graphics, Inc. Scan interface chip (SIC) system and method for scan testing electronic systems
US6760876B1 (en) * 2000-04-04 2004-07-06 Silicon Graphics, Inc. Scan interface chip (SIC) system and method for scan testing electronic systems
US7073094B1 (en) * 2002-05-09 2006-07-04 Winbond Electronics Corporation Method and systems for programming and testing an embedded system
US20040187060A1 (en) * 2003-03-21 2004-09-23 Rohrbaugh John G. Generating test patterns for testing an integrated circuit
US7356745B2 (en) * 2004-02-06 2008-04-08 Texas Instruments Incorporated IC with parallel scan paths and compare circuitry

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59178374A (ja) * 1983-03-30 1984-10-09 Fujitsu Ltd 集積回路用試験回路
US5285152A (en) * 1992-03-23 1994-02-08 Ministar Peripherals International Limited Apparatus and methods for testing circuit board interconnect integrity
US5394403A (en) * 1992-06-12 1995-02-28 Sun Microsystems, Inc. Fully testable chip having self-timed memory arrays
JPH06195477A (ja) * 1992-12-24 1994-07-15 Casio Comput Co Ltd Ｃｐｕ組込みｌｓｉ
FI100136B (fi) * 1993-10-01 1997-09-30 Nokia Telecommunications Oy Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri
US5544174A (en) * 1994-03-17 1996-08-06 The United States Of America As Represented By The Secretary Of The Air Force Programmable boundary scan and input output parameter device for testing integrated circuits
US5708773A (en) * 1995-07-20 1998-01-13 Unisys Corporation JTAG interface system for communicating with compliant and non-compliant JTAG devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010060292A (ja) * 2008-09-01 2010-03-18 Fujitsu Microelectronics Ltd 半導体集積回路装置

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