JP2003224468A

JP2003224468A - 半導体集積回路および製造方法並びにテスト方法

Info

Publication number: JP2003224468A
Application number: JP2002024004A
Authority: JP
Inventors: Masayuki Sato; 正幸佐藤; Isao Shimizu; 勲志水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-01-31
Filing date: 2002-01-31
Publication date: 2003-08-08

Abstract

(57)【要約】【課題】ＬＳＩを新たに開発するたびに配線スイッチ
回路を新たに設計することが不要となるとともに、配線
スイッチ回路を構成するスイッチ素子へのオン、オフ情
報の伝達の仕方について苦慮することなく任意の論理機
能を有するＬＳＩを構築することができるようにする。【解決手段】任意の論理回路間を接続するための接続
変換器として公知のＳＲＡＭなどの汎用メモリと類似の
構成を有する回路を使用し、配線スイッチ回路として機
能するここで、メモリ回路に信号伝達情報を書き込む手
段としては、ＪＴＡＧで規定されている境界スキャン回
路を利用するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、任意の論理を構成
可能なプログラマブル論理ＬＳＩ（大規模集積回路）お
よびそれを構成するのに好適な信号伝達経路選択のため
の選択器ないしは接続選択器適用して有効な技術に関
し、特にスタティックＲＡＭ（ランダム・アクセス・メ
モリ：以下、ＳＲＡＭと称する）などのメモリ回路を接
続選択器として利用して任意の論理を構成するプログラ
マブル論理ＬＳＩに関する。

【０００２】

【従来の技術】従来、論理集積回路の開発、製造手法と
して以下のような手法がある。先ず、実現しようとする
論理集積回路の機能設計を行ない、設計された機能をＨ
ＤＬ（Hardware Description Language）などの言語で
記述する。そして、このＨＤＬで記述された設計データ
（ＨＤＬ記述文）を、ハードディスクなどの記憶装置に
データファイルとして記憶しておく。次に、ＨＤＬ記述
された設計データをテストベクトルと呼ばれる検証用プ
ログラムにより、動作が適切であるか検証する。検証に
よって不具合が見つかった場合には、ＨＤＬ記述文を修
正する。その後、ＨＤＬ記述された設計データを論理合
成ツールと呼ばれるプログラムにより、論理ゲートレベ
ルの設計データに変換する。生成された論理ゲートレベ
ルの設計データは、再びテストベクトルにより検証され
る。検証によって不具合が見つかった場合には、論理ゲ
ートレベルの設計データを修正する。

【０００３】次に、論理ゲートレベルの設計データに基
づいて、自動レイアウト・ツールと呼ばれるプログラム
により素子レベルのレイアウト・データを生成する。生
成されたレイアウト・データは、テストベクトルによっ
て配線遅延等を含めた形で実負荷シミュレーションが行
なわれて、不適切な個所は修正され最適化される。そし
て、生成された上記レイアウト・データに基づいてアー
トワークによりマスクパターン・データを生成し、この
データに基づいてマスクを作成する。その後、前工程に
より半導体ウェハ上に論理集積回路が形成され、ウェハ
は各チップに切断されて樹脂などの封止材によって封止
されてパッケージに組み立てられる。

【０００４】この種の手法は、より高性能な半導体集積
回路装置の実現の上では効果的であるけれども、所望と
する半導体デバイスを得る上でのＴＡＴ（Turn Around
Time）が長い特徴や、設計上の大量のデータ処理を要
する特徴を持つ。これに対し、いわゆるＦＰＧＡ（Fiel
d Programmable Gate Array）として知られているよう
な、ユーザ側で任意の論理を構成可能とするロジックＩ
ＣIntegrated Circuit）に関する技術も有る。ＦＰＧ
Ａは、プログラムによって任意の論理を構成可能とされ
た複数の可変論理セル（セル論理ブロック）と、各可変
論理セル間に設けられてセル間を接続するための配線群
と、プログラムによって配線群の接続状態を設定するこ
とが可能なスイッチマトリックスないしはクロスポイン
トスイッチと呼ばれるような配線スイッチ回路とにより
構成される。ＦＰＧＡは、予めプログラム可能な半導体
デバイスとして用意されるので、半導体集積回路の製造
の比較的長いＴＡＴにかかわらずに、所望の論理が設定
されてからその論理を実現する製品が得られるまでのＴ
ＡＴを短くすることを可能とする。ＦＰＧＡは、その特
徴に応じて、例えばシステムの試作や少量多品種の製品
を展開する場合に利用される。

【０００５】本発明者らは、上述のようなＦＰＧＡ技術
とは異なる技術として、汎用メモリに類似した構成を有
するメモリ回路を利用し、かかるメモリ回路のアドレス
入力とデータ出力との関係が、所望する論理回路の入力
と出力との関係に対応するように、メモリ回路にデータ
を記憶させておくことにより、メモリ回路を可変論理セ
ルとする論理ＬＳＩに関する技術を提案している（国際
公開ＷＯ００／５２７５３）。この技術は、多数の配線
スイッチ回路の設置や配線の設定を回避することも可能
であることにより、デバイス構成のより単純化を期待可
能とし、また所望とする論理を構成するためのプログラ
ム作成の容易化も期待可能とする。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ような開発手法にあっては、最終的な論理集積回路装置
として完成されるまでに多くの設計工程を要するととも
に比較的長い期間要し、また、その過程で何段階もの設
計データが作成されるため、データ量の増大を招くこと
になる。また、システム全体が一つの半導体チップ上に
構成されるようなシステム・オン・チップでは、そこに
様々な機能回路ブロックが構成されることから、設計デ
ータの検証や修正の工数が増加することになり、設計上
の困難性をもたらす。従来の設計、製造手法では、得る
べき製品について個々に複雑な設計工程、製造工程を設
定するとともに、製品ごとに個別の多数の製造マスク等
を設定することとなるので、設計コスト、製造コストの
増加、製造歩留まりの低下などの問題を持つこととな
る。加えて、近年のように素子の微細化が進めば進むほ
ど、それに応じて、１つの半導体集積回路を製造するた
めの製造プロセスが複雑になり、製造マスクの枚数が増
大し、また、微細加工のため高価な製造装置が必要にな
ると言う一般的傾向から、設計製造上のＴＡＴや製造コ
スト上の無視し得ない問題が生ずるようになってくる。

【０００７】これに対し、本発明者らが先に提案した上
述のような発明の構成によるならば、メモリ回路にデー
タを書き込むことにより所望の機能の回路を得ることが
出来るので、設計工数および開発期間を大幅に短縮する
ことが可能となる。ただし、上記先願発明は、可変論理
セルをメモリ回路で構成するという技術であり、これら
の可変論理セル間を任意に接続するための配線スイッチ
回路に関しては、それまでのＦＰＧＡと同様に互いに直
交する配線間に配置されたスイッチ素子とそのスイッチ
素子のオン、オフ情報を記憶するための記憶回路とから
なる構成であった。そのため、ＬＳＩが大規模になれば
なるほど配線スイッチ回路を構成するスイッチ素子のオ
ン、オフ情報を記憶するための記憶回路の記憶容量およ
び占有面積が増大するため、その記憶回路の構成および
配置並びにオン、オフ情報の記憶のさせ方についてはま
だ充分に検討の余地が有り得る。

【０００８】この発明の目的は、任意の論理回路間を接
続するための接続変換器の新規な構成およびそれを用い
た半導体集積回路を提供することにある。この発明の他
の目的は、任意の論理回路間を接続するための接続変換
器の制御情報の格納方式に関する新規な技術を提供する
ことにある。

【０００９】

【課題を解決するための手段】本願発明は、任意の論理
回路間を接続するための接続変換器として公知のＳＲＡ
Ｍなどの汎用メモリと類似の構成を有する回路を使用す
るようにしたものである。つまり、任意の配線間を接続
可能にするスイッチ素子を設け、これらのスイッチ素子
をオン、オフ状態を設定して信号を伝送するという従来
の考え方から、伝達すべき信号と対応される論理レベル
を予めメモリ回路に保持させておき、伝達すべき信号と
対応されるようなアドレス入力に応じてメモリ回路から
データを出力させる考え方に変更し、それにより、メモ
リ回路のアドレス入力とデータ出力との関係が、信号伝
送と同様な関係をもたらすようにするものである。

【００１０】上記した手段によれば、メモリ回路を使用
して接続変換器を構成できるため、ＬＳＩを新たに開発
する際に接続変換器を設計することが不要となるととも
に、接続変換器を構成するスイッチ素子へのオン、オフ
情報の伝達の仕方について苦慮することなく任意の論理
機能を有するＬＳＩを構築することができる。また、接
続変換器として機能するメモリ回路に信号伝達情報を書
き込む好適な手段として、論理ＬＳＩにおいてテストの
ために設けられるシフトスキャンパスを利用する。この
ようなスキャンパスとして、ＪＴＡＧ（Joint Test Act
ion Group）で規定されているような境界スキャン回路
を利用することも可能である。ＪＴＡＧで規定されてい
る境界スキャン回路は、２つの回路ブロック間のデータ
の並列転送を可能にすると共に一方の回路ブロックから
他方の回路ブロックに供給される信号をラッチしてシフ
ト動作でスキャンアウトさせることが可能である。その
ため、メモリ回路により構成された接続変換器への信号
伝達情報の格納を、ＪＴＡＧの境界スキャン回路を用い
て効率良く行なうことができる。しかも、このＪＴＡＧ
の境界スキャン回路を使用すれば、メモリ回路の動作テ
ストも実施することができる。

【００１１】また、前述の先願で提案しているように可
変論理セルもメモリ回路で構成することにより、複数の
メモリ回路をマトリックス状に配置し各メモリ回路間を
接続する配線を設けることで、任意の論理機能を実現可
能なＦＰＧＡを構成することが可能となる。さらに、Ｊ
ＴＡＧの境界スキャン回路はフリップフロップを基本構
成とするので、このフリップフロップの利用によってカ
ウンタを構成することができる。ＪＴＡＧのフリップフ
ロップの利用によって構成されたカウンタは、ダイナミ
ックＲＡＭ（以下、ＤＲＡＭと称する）で必要なリフレ
ッシュ動作のためのアドレスの発生接に利用可能であ
る。これにより、論理を構成するためのメモリ回路とし
てＤＲＡＭを利用することが可能となり、半導体集積回
路で構成されるシステムにおいて論理の大規模化を図る
ことが容易となる。

【００１２】

【発明の実施の形態】図１には、本発明を適用したプロ
グラマブル論理ＬＳＩの概略構成を示す。図１におい
て、１０は可変論理セル、２０は各可変論理セル１０間
に配設されている配線Ｌ１，Ｌ２……Ｌｎ間をあたかも
任意に接続するような動作を行なう接続変換器である。
各可変論理セル１０の左右にはそれぞれ縦方向の配線領
域ＶＬＡ１，ＶＬＡ２……が、また可変論理セル１０の
上下には横方向の配線領域ＨＬＡ１，ＨＬＡ２……が配
設されているとともに、縦方向の配線領域ＶＬＡ１，Ｖ
ＬＡ２……と横方向の配線領域ＨＬＡ１，ＨＬＡ２……
との交差部に各領域の信号線間を接続可能な接続変換器
２０が設けられている。また、横方向の配線領域ＨＬＡ
１，ＨＬＡ２……の途中と縦方向の配線領域ＶＬＡ１，
ＶＬＡ２……の途中には、各配線領域の任意の信号線と
可変論理セルの入出力端子との間を接続するための接続
変換器２０が設けられている。

【００１３】図２には、上記接続変換器２０の一実施例
が示されている。この実施例の接続変換器２０は、双方
向バッファ２１〜２４と、入力信号をラッチする入力レ
ジスタ２５と、出力信号をラッチする出力レジスタ２６
と、実質的にフリップフロップと選択スイッチとからな
ると見なせるメモリセルを有する公知のＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）もしくは情報
電荷を蓄積する容量と選択スイッチとからなるメモリセ
ルを有する公知のＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）と類似の構成を有する読み出しおよ
び書き込み可能なメモリ回路２７とから構成されてい
る。双方向バッファ２１〜２４は、メモリ回路２７を中
心にして上下と左右にそれぞれ配置され、４本の入出力
信号線ｌ１〜ｌ４は互いに方向が９０°異なっている。

【００１４】上記メモリ回路２７は、その詳細は図示し
ないけれども、複数のメモリセルがマトリックス状に配
置されるとともに、複数のワード線と複数のデータ線が
格子状に配置され、同一の行のメモリセルはそれぞれ対
応するワード線に接続され、同一の列のメモリセルはそ
れぞれ対応するデータ線に接続されてなるメモリアレイ
と、供給されたアドレス信号をデコードしてメモリアレ
イ内の対応する1本のワード線を選択レベルにするＸア
ドレスデコーダと、選択されたワード線に接続されたメ
モリセルからデータ線に読み出された電位を増幅するセ
ンスアンプ回路などから構成される。特に制限されるも
のでないが、図２の実施例では、メモリ回路２７は、入
力アドレスが４ビットで、入出力データが８ビットの構
成を有する。８ビットのデータのうち半分（偶数番目の
ビットＤ０，Ｄ２，Ｄ４，Ｄ６）が入出力データとさ
れ、残りの半分（奇数番目のビットＤ１，Ｄ３，Ｄ５，
Ｄ７）は双方向バッファ２１〜２４の制御信号とされ
る。

【００１５】入力レジスタ２５と出力レジスタ２６は、
例えばＪＴＡＧ（Joint Test Action Group）で提唱さ
れている２つの回路ブロック間に設けられて２つの回路
ブロック間のデータの並列転送を可能にすると共に一方
の回路ブロックから他方の回路ブロックに供給される信
号をラッチし、しかもシフト動作でスキャンアウトさせ
ることが可能な境界スキャン回路で構成されている。こ
の実施例では、入力レジスタ２５と出力レジスタ２６
は、各々４個と８個のフリップフロップで構成されてお
り、入力信号（アドレス信号）をメモリ回路２７へ供給
し読出し信号（データ信号）を並列に出力するパラレル
動作の他に、スキャンパスＳＰＳ１を介して供給される
シリアルデータをシフトさせ、スキャンパスＳＰＳ２へ
出力するシフトレジスタの機能を有するように構成され
ている。このスキャンパスを利用してメモリ回路２７へ
のデータの書込みが行なわれる。なお、スキャンパスに
沿ってデータをシフトさせるにはクロック信号が必要で
あるが、図２においては、クロック信号の図示を省略し
ている。

【００１６】しかも、このＪＴＡＧの境界スキャン回路
を使用すれば、メモリ回路２７の動作テストも実施する
ことができる。さらに、レジスタ２５を用いてカウンタ
回路を構成することができるので、このカウンタでメモ
リ回路２１のリフレッシュアドレスを生成することによ
り、メモリ回路２１をＤＲＡＭで構成することが可能と
なる。そして、ＳＲＡＭの代わりにＤＲＡＭを用いるこ
とによってチップサイズを大幅に低減することができる
ようになる。一例として、境界スキャン回路を構成する
４ビットのシフト動作と双方向入出力が可能なレジスタ
の具体例を図１１に示す。図１１に示されているよう
に、４ビットの双方向シフタブルレジスタは４つのフリ
ップフロップＦＦ０〜ＦＦ３を備え、各フリップフロッ
プのデータ入力端子の前段にはスキャンパスＳＣＡＮＩ
Ｎからのデータまたはデータ端子Ｉ／ＯＡ０〜Ｉ／ＯＡ
３もしくはＩ／ＯＢ０〜Ｉ／ＯＢ３からのデータを選択
するマルチプレクサＭＵＸ０〜ＭＵＸ３が設けられ、制
御信号MUXSELによってマルチプレクサＭＵＸ０〜ＭＵＸ
３がいずれのデータを選択するか制御され、制御信号DI
RECTIONによってデータの入出力の方向が制御される。
なお、シフト動作はクロック信号ＦＦＣＬＫによって行
なわれ、図１１の回路ではスキャンパスからフリップフ
ロップＦＦ３に取り込まれたシフトデータがＦＦ２−Ｆ
Ｆ１−ＦＦ０の順にシフトされ、スキャンパスへ出力さ
れる。

【００１７】図３には、図２の接続変換器２０を使用し
て双方向バッファ２１より入力された信号と同一の論理
レベルの信号を双方向バッファ２２より出力させる場合
のアドレスと記憶データの組合せ（真理値表）が示され
ている。データの奇数ビットＤ１，Ｄ３，Ｄ５，Ｄ７の
論理“１”は双方向バッファ２１〜２４のうち対応する
ものが入力であることを、また論理“０”は出力である
ことを示す情報である。“×”は“１” であっても
“０”であっても良いことを意味している。図３におい
ては、ビットＤ１にオール“１”が格納されているの
で、アドレスＡ０〜Ａ３としてどのような信号が入力さ
れても双方向バッファ２１を入力バッファとして機能さ
せる。一方、ビットＤ３にはオール“０”のデータが格
納されているので、アドレスＡ０〜Ａ３としてどのよう
な信号が入力されても双方向バッファ２２を出力バッフ
ァとして機能させる。さらに、ビットＤ２にはアドレス
Ａ０と同一の論理データが格納されている。これによっ
て、図３のようなデータがメモリ回路２７に格納されて
いる接続変換器２０は、双方向バッファ２１より入力さ
れた信号Ａ０と同一の論理レベルの信号Ｄ２を双方向バ
ッファ２２より出力させるように動作することとなる。
なお、図３において、ビットＤ５にもオール“０”のデ
ータを格納して双方向バッファ２３が出力バッファであ
ることを指定し、ビットＤ４にアドレスＡ３と同一の論
理データを格納しておけば、双方向バッファ２４より入
力された信号Ａ３と同一の論理レベルの信号Ｄ４を双方
向バッファ２３より出力させるように動作させることが
できる。つまり、１つの接続変換器で２つのスイッチの
機能を実現することができる。

【００１８】また、図３において、ビットＤ５，Ｄ７に
もオール“０”のデータを格納して双方向バッファ２３
が出力バッファであることを指定し、ビットＤ４，Ｄ６
にアドレスＡ０と同一の論理データを格納しておけば、
双方向バッファ２１より入力された信号Ａ０と同一の論
理レベルの信号を、双方向バッファ２２〜２４のすべて
から出力するように動作させることも可能である。ある
いは、双方向バッファ２２〜２４のいずれか１つから入
力された信号と同一の論理レベルの信号を、双方向バッ
ファ２１から出力させるようにすることもできる。ま
た、例えば双方向バッファ２１より入力された信号Ａ０
と同一の論理レベルの信号を、双方向バッファ２４の入
力信号Ａ３に応じて双方向バッファ２２または２３のい
ずれかから出力するようにデータを生成、格納して、接
続変換器２０をマルチプレクサとして動作させることも
可能である。さらに、２以上の入力信号の組合せに応じ
て異なる論理レベルの信号が出力されるようなデータを
メモリ回路２７に格納しておくことによって、接続変換
器２０を論理回路として機能させることができる。

【００１９】図４には、上記可変論理セル１０の一実施
例のブロック図が示されている。この実施例の可変論理
セル１０は、公知のＳＲＡＭもしくはＤＲＡＭと類似な
構成を有する読み出しおよび書込み可能なメモリ回路１
１と、メモリ回路１１から読み出されたデータを、複数
ビット構成をもって同時に取り込んでセル外部へ出力す
ることが可能な第１のレジスタ１２と、外部から入力さ
れたアドレス信号を取り込んで保持する第２のレジスタ
１３と、外部から入力された書込みデータを取り込んで
保持する第３のレジスタ１４と、論理ゲートＧ１〜Ｇ５
からなるセル内周辺ロジックとにより構成されている。
さらに、第２のレジスタ１３のスキャンアウトデータ出
力端子に第３のレジスタ１４のスキャンインデータ入力
端子が接続され、第３のレジスタ１４のスキャンアウト
データ出力端子に第１のレジスタ１２のスキャンインデ
ータ入力端子が接続されることにより、第２、第３、第
１のレジスタ１３，１４，１２はチェーン結合され、ス
キャンパスが構成可能にされている。このようなスキャ
ンパスを有することにより、メモリ回路１１への真理値
データの設定が容易となる。上記メモリ回路１１は、そ
の詳細は図示しないけれども、接続変換器２０のメモリ
回路２７と同様に、メモリアレイとアドレスデコーダと
センスアンプ回路などから構成される。

【００２０】なお、この実施例では、上記レジスタ１２
〜１４は、その詳細を図示しないけれども、複数のフリ
ップフロップを含みシフト動作も可能なように構成され
ている。すなわち、上記レジスタ１２〜１４は、それぞ
れＪＴＡＧで規定されている境界スキャン回路として用
いることができるように構成される。また、可変論理セ
ル１０はメモリ回路１１へのデータ入力端子ＤＩＮとは
別個に、レジスタ１２の保持データを出力するデータ出
力端子ＤＯＵＴとを備えている。レジスタ１２または１
４を双方向レジスタとして一方のみ設け、データ入力端
子とデータ出力端子を共通化しても良い。

【００２１】上記可変論理セル１０には、上記レジスタ
１２〜１４を制御するためセル外部からの制御信号ＭＵ
Ｘ＿ＳＥＬ，ＴＭＯＤＥ，ＣＩＮ，ＲＥＳＥＴが入力さ
れる制御端子と、上記レジスタ１２へスキャンインデー
タＳＣＡＮ＿ＩＮをシリアルに入力するためのスキャン
入力端子と、該レジスタ１２からスキャンアウトデータ
ＳＣＡＮ＿ＯＵＴをシリアルにセル外部へ出力するため
の出力端子、該レジスタ１２〜１４をシフト動作させる
クロック信号ＣＬＫを入力するためのクロック入力端子
とが設けられている。上記制御信号ＭＵＸ＿ＳＥＬはレ
ジスタ１２，１４がスキャンインデータを取り込むのか
セル外部またはメモリ回路１１からのデータを取り込む
のかを指示する信号、ＴＭＯＤＥはテストモードか通常
動作モードであるかを示すモード制御信号、ＣＩＮは他
のセルからのキャリー入力信号、ＲＥＳＥＴはレジスタ
１２のリセット信号である。また、第２のレジスタ１３
をテストモードでシフトレジスタとして動作させるか通
常のレジスタとして動作させるかを制御するために、制
御信号ＡＭＳ＿ＳＥＬとテストモード信号ＴＭＯＤＥと
を入力とする論理ゲートＧ５が設けられている。

【００２２】さらに、図４の可変論理セル１０には、Ａ
ＮＤゲートＧ４において上記キャリー入力信号ＣＩＮと
メモリ回路１１の出力の最上位ビットとの論理積をとっ
て生成されるキャリー出力信号ＣＯＵＴを出力する端子
やメモリ回路１１に対して制御信号として書込みタイミ
ングを示す書込み制御信号ＷＥを入力するための制御端
子が設けられている。本実施例の可変論理セル１０は、
１つのチップ上に複数個搭載してそれらの組合せで所望
の論理を構成するために使用されるものであるため、一
般のＲＡＭに設けられているチップイネーブル信号やア
ウトイネーブル信号は不要とされる。

【００２３】レジスタ１２のスキャンアウトデータ出力
端子（ＳＣＡＮ＿ＯＵＴ）は他の可変論理セル１０のレ
ジスタ１２のスキャンインデータ入力端子（ＳＣＡＮ＿
ＩＮ）へ入力されるような接続が可能に構成される。こ
れによって、テストモードにおいてメモリ回路１１から
読み出されたデータをレジスタ１２に取り込んでシフト
してスキャンアウトさせることでメモリ回路１１の不良
ビットの検出を容易化させることができる。そして、テ
ストによって不良ビットを有する可変論理セルが明らか
になれば、その可変論理セルをリストから除去して、当
該不良セルを迂回して正常な可変論理セル間を接続して
所望の論理機能を有する論理回路を構成することができ
る。これによって、かかる可変論理セルからなる可変論
理ＬＳＩの歩留まりを向上させることができる。図２の
配線スイッチ回路２０についても同様である。なお、メ
モリ回路１１に格納する真理値データは、近年開発が進
められている等価検証（フォーマル・ベリフィケーショ
ン）と呼ばれる技術を利用することで容易に生成するこ
とが可能である。等価検証技術を活用することにより、
所望の論理を構成するためのデータは、ＨＤＬ記述から
生成することが可能となり、現状のＥＤＡ技術を変更す
ることなく、本発明を適用することができる。

【００２４】等価検証技術は、従来の機能検証での膨大
な論理検証の弊害を打破するために、論理回路ブロック
単位で数学的な真理値データを生成し、論理構成した回
路の動作検証をするものであり、その論理回路ブロック
をグルー・ロジックにすることにより検証ＴＡＴ（ター
ン・アラウンド・タイム）を短縮することができる。こ
の真理値データをメモリ回路としてのＳＲＡＭやＤＲＡ
Ｍの真理値データに使用すれば所望の論理機能を有する
ＬＳＩを短期間に構成することができる。

【００２５】次に、本発明の第２の実施例のプログラマ
ブル論理ＬＳＩを、図５〜図８を用いて説明する。前述
したように、ＲＡＭと類似の構成を有するメモリ回路を
接続変換器として利用した場合、この接続変換器回路に
論理機能を持たせることができる。第２の実施例は、接
続変換器が論理機能も有することを積極的に利用して、
接続変換器と可変論理セルとを区別しないで、図５のよ
うに同一構成の共通セル３０をタイル状に敷き詰めて、
隣接するセル間を接続可能な配線を設けることでプログ
ラマブル論理ＬＳＩを構成するようにしたものである。
１つ１つの可変論理セルにおいて、接続変換器の機能
と、論理機能とが、排他的であると考える必要は無い。
必要ならば、１つの可変論理セルにおいて、特定のアド
レス入力端子と特定のデータ端子との間に接続変換器機
能を設定し、他の複数のアドレス入力端子とデータ端子
との間に可変論理機能を設定することも可能である。

【００２６】各共通セル３０は、中央にＳＲＡＭやＤＲ
ＡＭと類似の構成を有するメモリ回路３１が設けられ、
周囲に２つの入力レジスタ３２，３３と、２つの出力レ
ジスタ３４，３５が配置されている。図５においては、
入力レジスタ３２と３３はセルの上側と左側に、また出
力レジスタ３４と３５はセルの下側と右側に、それぞれ
配置されている。４つのレジスタをこのような配置にし
ておくことにより、隣接するセル間で信号の伝達を行な
うための配線が非常に簡単になる。ただし、信号の伝達
方向は、上から下か左から右に限定されるという条件が
つく。入力レジスタ３２と３３を対向させ、出力レジス
タ３４と３５を対向させるように配置しても良い。各セ
ル３０のレジスタ３２〜３４はシフトスキャンパスＳＰ
Ｓを構成するように直列に接続され、あるセルのレジス
タ３４の出力は隣のセルのレジスタ３１の入力に接続さ
れるような配線が設けられることで、ＪＴＡＧで規定さ
れているようなスキャンパスが構成されている。スキャ
ンパスＳＰＳの始端は図示しない入力用パッドに接続さ
れ、終端は出力用パッドに接続される。このスキャンパ
スＳＰＳを使用して、セルを所望のスイッチ回路または
論理回路として動作させるのに必要なデータがメモリ回
路３１に格納される。スキャンパスは１つのＬＳＩに１
つでなく、複数設けても良い。

【００２７】特に制限されるものでないが、この実施例
では、入力のアドレスのビット数と出力のデータのビッ
ト数は、同一にされている。また、アドレスとデータが
それぞれ１６ビットの場合、下位８ビットの入力アドレ
スはレジスタ３２にラッチされ、上位８ビットの入力ア
ドレスはレジスタ３３にラッチされる。また、下位８ビ
ットの出力データはレジスタ３４にラッチされ、上位８
ビットの出力データはレジスタ３５にラッチされるよう
に構成される。なお、図５においては、レジスタ３２〜
３５の配置に応じて、メモリ回路３１のアドレス入力端
子はセルの上側と左側に、またデータ出力端子はセルの
下側と右側にあるように示されているが、必ずしもこの
ような配置に限定されるものでなく、セル内で配線を引
き回すことで、メモリ回路３１自身は、例えばアドレス
入力端子をセルの上側または左側に、またデータ出力端
子をセルの下側または右側に集中配置することも可能で
ある。

【００２８】ところで、論理回路においては、例えばカ
ウンタ回路のように、最終段の回路の出力信号を初段回
路の入力に帰還させたい場合があるが、図５のように共
通セルが配置された論理回路においては、このような信
号の帰還を行なうことができない。これを解決するため
に、次のような方法が考えられる。先ず、セルの上側と
左側に入力レジスタ３２と３３が、またセルの下側と右
側に出力レジスタ３４と３５がそれぞれ配置されている
図６（Ａ）のような共通セル３０を、信号の入出力方向
に対応して図６（Ｂ）のような記号で表わす。

【００２９】次に、このような配置構成を有する共通セ
ル３０を、例えば周辺にボンディングパッド４１が設け
られているウェハ４０上に図７（Ａ）のように互いにセ
ルの方向を一致させた状態で敷き詰めて配置する。そし
て、このようなウェハをもう一枚用意して裏面同士を互
いに張り合わせ、図７（Ｂ）のように表面側のボンディ
ングパッド４１と裏面側のボンディングパッド４１とを
ボンディングワイヤ４２で接続する。このようにするこ
とによって、信号の帰還経路の生成が可能となる。ウェ
ハを貼り合わせる代わりに、プリント基板の表面と裏面
にそれぞれ共通セル３０を同様に互いにセルの方向を一
致させた状態で敷き詰めて配置するとともに、周辺にボ
ンディングパッドを設け、表面側と裏面側のボンディン
グパッドをボンディングワイヤで接続するようにしても
よい。なお、図７の配置例では全ての共通セル３０を同
一方向に並べたため、信号を帰還させるためには基板の
表裏にセルを配置する必要があるが、図８のように共通
セルを配置すると、同一面内において信号の帰還経路の
生成が可能となる。

【００３０】図９には、第２の実施例の論理回路におい
て、図６（Ｃ）のように４つのセルＣ１〜Ｃ４を使用し
て２つのデータＡ，Ｂの論理積（ＡＮＤ論理）をとって
出力する場合に、セルＣ１〜Ｃ４内のメモリ回路３１に
格納しておくべきデータの例が示されている。セルＣ１
とＣ２に記憶されるデータの上位８ビットＤ１５〜Ｄ８
は、それぞれアドレスの上位８ビットＡ１５〜Ａ８と同
一である。セルＣ１とＣ２に記憶されるデータの下位８
ビットＤ７〜Ｄ０は“１”でも“０”でもよい。セルＣ
３に記憶されるデータの下位８ビットＤ７〜Ｄ０は、ア
ドレスの上位８ビットＡ１５〜Ａ８と同一である。セル
Ｃ３に記憶されるデータの上位８ビットＤ１５〜Ｄ８は
“１”でも“０”でもよい。セルＣ４に入力されるアド
レスの上位８ビットＡ１５〜Ａ８はセルＣ２のデータの
上位８ビットＤ１５〜Ｄ８と同一であり、セルＣ４に入
力されるアドレスの下位８ビットＡ７〜Ａ０はセルＣ３
のデータの下位８ビットＤ７〜Ｄ０と同一である。ま
た、セルＣ４のデータの下位８ビットＤ７〜Ｄ０は、当
該入力アドレスの上位８ビットＡ１５〜Ａ８と下位８ビ
ットＡ７〜Ａ０との論理積をとった値と同一である。こ
れにより、４つのセルＣ１〜Ｃ４のうち、セルＣ１〜Ｃ
３は接続変換器として機能し、セルＣ４は可変論理セル
として機能することとなる。

【００３１】次に、図１または図５のような構成を有す
る可変論理ＬＳＩにおいて、任意の可変論理セル１０と
接続変換器２０または共通セル３０を用いて所望の論理
機能を構成する具体的な手順を、図１０のフローチャー
トを用いて説明する。先ず、従来と同様に所望の論理機
能をＣ言語で記述した設計データを作成する（ステップ
Ｓ１）。次に、Ｃ言語で記述された設計データをＨＤＬ
（Hardware Description Language）などの言語で記述
したデータに変換する（ステップＳ２）。Ｃ言語による
機能設計を省略して直接ＨＤＬで記述した設計データを
作成しても良い。続いて、論理合成を行なって、ゲート
レベルで表現したデータを得る（ステップＳ３）。それ
から、ゲートレベルの設計データを順序回路と組合せ回
路に分離する（ステップＳ４）。

【００３２】次に、順序回路については、可変論理セル
１０または配線スイッチ回路２０（もしくは共通セル３
０）内のスキャンパスを構成していたレジスタをラッチ
回路として利用して実現するように使用するセルの決定
を行なう（ステップＳ５）。組合せ回路については所望
の論理機能を実現するために使用するセルを選択する
（ステップＳ５，Ｓ６）。そして、選択された論理セル
間を接続するのに使用する接続変換器２０（または共通
セル３０）を決定する（ステップＳ７）。それから、各
セル内のメモリ回路１１，２７，３１に格納する真理値
データを生成する（ステップＳ８）。その後、生成され
た真理値データとそれをメモリ回路の所定の番地に書き
込むためのアドレスデータを、ステップＳ５で決定した
スキャンパスに沿って対応するメモリ回路に転送するの
に適したビットストリームに変換する（ステップＳ
９）。そして、そのビットストリームをスキャンパスか
ら転送し、対応するメモリ回路に格納する（ステップＳ
１０）。これによって、所望の論理機能を有する回路が
可変論理ＬＳＩ内に構築される。しかも、本実施例の可
変論理ＬＳＩは配線スイッチ回路と可変論理セルのメモ
リ回路に格納するデータを書き換えることによって、別
の論理機能を有するＬＳＩを実現することができる。な
お、ＪＴＡＧデータは、１次元情報であるため、それを
遺伝子と考え、遺伝子アルゴリズムによる機能の最適化
が可能となる。

【００３３】ところで、上記実施例では、可変論理セル
がメモリ回路とシフトスキャン用のレジスタで形成され
ている場合について説明したが、近年チップの内部にパ
ッドを有し半田ボール等でプリント配線基板などの基板
上に直接実装可能なタイプのＳＲＡＭにおいては、テス
トを容易化するためにＪＴＡＧのスキャンパスが設けら
れているものがある。このようなＳＲＡＭが複数個形成
されたウェハにおいては、１つ１つのＳＲＡＭチップが
図５の共通セル３０と同等の構成を有する。従って、か
かるウェハを１つのデバイスとみなして、各チップ間を
接続する配線をウェハの分割領域（スクライブ領域）に
設けることによって、前記実施例で説明したような可変
論理回路を構成することができる。そして、このような
可変論理回路は、前述したように、メモリ回路に格納す
るデータによって任意の論理機能を構成できるので、ウ
ェハ上のチップを用いてテスト回路を構成してウェハ上
の他のチップをテストできることが分かる。

【００３４】さらに、ＪＴＡＧのスキャンパスが不要で
あるＤＲＡＭにおいても、例えば図１２に示すように、
ウェハ上の各チップ間の分割領域５０に、チップ間を接
続可能な配線とスキャンパスを構成するレジスタ３２〜
３５を設けることによって、ウェハ上の任意のチップを
接続してテスト回路を構成し、ウェハ上の他のチップを
テストすることができる。このようにウェハの分割領域
５０に形成されたレジスタ３２〜３５は、ウェハを切断
して各チップに分割する際にチップから切り離される。
ウェハ状態のみでなく、例えばエージングボードなど複
数のパッケージングされたチップを搭載してテストを行
なうテストボードにおいて、ボード上に各チップ間を接
続する配線を設けて各メモリにテスト回路を構成するデ
ータを格納してテスト回路を構成し、このテスト回路で
ボード上の他のチップをテストするようにしてもよい。

【００３５】次に、複数のＳＲＡＭもしくはＤＲＡＭが
形成されたウェハやテストボード上に構築されるメモリ
テスト回路の具体例を説明する。図１３は、所定のアル
ゴリズムに従ってメモリを検査するためのテストパター
ンを発生するＡＬＰＧの概略構成を示す。この実施例の
ＡＬＰＧは、テストパターン生成アルゴリズムに従って
記述された複数のマイクロ命令群からなるマイクロプロ
グラムが格納された命令メモリ１１１と、該命令メモリ
１１１から読み出すべきマイクロ命令を指定するプログ
ラムカウンタ１１２と、命令メモリ１１１から読み出さ
れたマイクロ命令内の命令コードを解読してメモリ回路
に対する制御信号やプログラムカウンタ１１２等ＡＬＰ
Ｇを構成する機能ブロックに対する制御信号を形成する
シーケンス制御回路１１３と、命令メモリ１１１より読
み出されたマイクロ命令に従ってテストアドレスを生成
するアドレス演算回路１１４と、読み出されたマイクロ
命令に従ってテストデータおよび期待値データを生成す
るテストデータ生成回路１１５等により構成されてい
る。

【００３６】なお、検査対象のメモリ回路が正常か否か
判定するにはメモリ回路から読み出されたデータと書き
込んだデータとを比較して一致しているか判定する手段
が必要であるので、そのような比較判定回路もＡＬＰＧ
に設けることは充分に可能であるが、外部のコンピュー
タで行なうことも可能である。そこで、本実施例では理
解を容易にするためそのような比較判定機能は外部のコ
ンピュータに持たせることとし、この実施例のＡＬＰＧ
は比較判定の機能を有していないものとして説明する。

【００３７】上記命令メモリ１１１に格納されるマイク
ロ命令は、図１３に示されているように、ジャンプ命令
で使用する命令の飛び先番地を示すＰＣアドレスが格納
されるアドレスフィールドＭＦａと、シーケンス制御コ
ードが格納されるオペコードフィールドＭＦｂと、命令
の繰り返し数などが格納されるオペランドフィールドＭ
Ｆｃと、アドレスやデータの出力およびリード／ライト
を指示する制御コードが格納される制御フィールドＭＦ
ｄと、アドレス演算命令コードが格納されるアドレス演
算コードフィールドＭＦｅと、データ生成命令コードが
格納されるデータ生成コードフィールドＭＦｆ等からな
る。

【００３８】図１４には、シーケンス制御回路１１３の
構成例が示されている。この実施例のシーケンス制御回
路１１３は、オペコードフィールドＭＦｂの制御コード
を解読して制御信号を形成するデコーダなどからなる命
令解読制御部１３０と、プログラムカウンタ１１２の値
を「＋１」するためのインクリメンタ１３１と、上記イ
ンクリメンタ１３１またはアドレスフィールドＭＦａ内
の飛び先番地のいずれかを選択してプログラムカウンタ
１１２へ供給するマルチプレクサ１３２と、オペランド
フィールドＭＦｃ内の繰り返し数を保持するインデック
スレジスタ１３３と、該インデックスレジスタ１３３の
値を「−１」するためのデクリメンタ１３４と、「−
１」された値を保持するワーキングレジスタ１３５と、
後述のＪＤＸ命令（表１参照）で用いるデータ反転の有
無を示すフラグ１３６と、ＪＮＩ命令で用いるオペラン
ドのプログラムカウンタ１１２への転送の有無を示すフ
ラグ１３７と、レジスタ３３，３５の値を選択的に上記
デクリメンタ１３４に供給するマルチプレクサ１３８
と、デクリメンタ１３４の値をワーキングレジスタ１３
５のいずれかのプレーンに分配するデマルチプレクサ１
３９などから構成される。

【００３９】表１には、上記マイクロ命令内のオペコー
ドフィールドＭＦｂに格納され上記シーケンス制御に用
いられるオペコードの種類とその内容が示されている。

【００４０】

【表１】

【００４１】表１において、「ＮＯＰ」で示される命令
は、プログラムカウンタ１１２の値をインクリメンタ１
３１で「＋１」してプログラムカウンタ１１２へ戻すこ
とを指示するノーオペレーション命令つまりプロクラム
カウンタの更新以外に何の操作も行なわずに次の命令に
移ることを指令する命令である。また、「ＪＮＩ１」〜
「ＪＮＩ４」は、ジャンプによる命令のループを回すた
めに用意された命令である。メモリのパターンテストに
おいては、ジャンプ命令を用いて同じ命令を何回も繰り
返して実行することで命令数を減らすことができる場合
（例えば、アドレスを最終番地までインクリメントする
ことで、全メモリセルに「１」を書き込んで読み出すよ
うな場合）がある。このループ（ジャンプ）の回数を設
定できるようにするために本実施例では、インデックス
レジスタ１３３を設けており、しかも複数種類の判定方
式を実行できるようにするため、ジャンプ命令とインデ
ックスレジスタ１３３およびワーキングレジスタ１３５
をそれぞれ４つずつ設けている。

【００４２】各ジャンプ命令は同じ制御内容であるの
で、以下「ＪＮＩ１」による制御動作を説明し、他は省
略する。オペコードフィールドＭＦｂからＪＮＩ１命令
が読み出されると、それが最初のＪＮＩ１命令であるか
判定されて、その判定結果がフラグ１３７に反映され
る。具体的には、最初のＪＮＩ１のときはフラグＪＦ１
＝０とされ、２回目以降はＪＦ１＝１とされる。フラグ
ＪＦ１＝０のときにＪＮＩ１命令が読み出されると、そ
のマイクロ命令のアドレスフィールドＭＦａ内のＰＣア
ドレスをプログラムカウンタ１１２へ設定するようにマ
ルチプレクサ１３２が制御され、それによってマイクロ
命令はその番地にジャンプされるとともに、フラグＪＦ
１は「１」にセットされる。これと同時に、オペランド
フィールドＭＦｃ内のループ回数がインデックスレジス
タ１３３のＩＤＸ１に読み込まれる。

【００４３】フラグＪＦ１＝１のときにＪＮＩ１命令が
読み出されると、そのマイクロ命令のアドレスフィール
ドＭＦａ内のＰＣアドレスをプログラムカウンタ１１２
へ設定するとともに、インデックスレジスタ１３３のＩ
ＤＸ１内のループ回数がマルチプレクサ１３８を介して
デクリメンタ１３４に供給されて「−１」されてデマル
チプレクサ１３９を介してワーキングレジスタ１３５の
ＩＤＸＷ１に格納される。そして、ワーキングレジスタ
１３５のＩＤＸＷ１が「０」になると、マイクロ命令の
アドレスフィールドＭＦａ内のＰＣアドレスをプログラ
ムカウンタ１１２へ設定しないで代わりに、プログラム
カウンタ１１２のアドレスをインクリメンタ１３１で
「＋１」してプログラムカウンタ１１２へ戻すようにマ
ルチプレクサ１３２が制御される。従って、マイクロ命
令のオペコードフィルードＭＦｂにＪＮＩ命令が格納さ
れそのアドレスフィールドＭＦａ内に当該マイクロ命令
のＰＣアドレスが格納されていると、オペランドフィー
ルドＭＦｃ内の回数だけ同一のＪＮＩ命令を実行してル
ープを繰り返し、最後にプログラムカウンタ１１２がイ
ンクリメントされて次のマイクロ命令へ進んでループか
ら抜け出すような制御が行なわれる。

【００４４】また、表１内の「ＪＺＤ」は、インデック
スレジスタ１３３のＩＤＸの値を「−１」してワーキン
グレジスタ１３５のＩＤＸＷへ入れるとともに、フラグ
１３７内のＤＦＬＧが「０」のときはオペランドをプロ
グラムカウンタへ転送してオペランドの示す飛び先番地
の命令へジャンプしかつＤＦＬＧフラグを「１」にセッ
トし、ＤＦＬＧフラグが「１」のときはプログラムカウ
ンタの値をインクリメントしてプログラムカウンタへ戻
しかつＤＦＬＧフラグを「０」にリセットすることを指
令する命令である。さらに、「ＪＭＰ」は、オペランド
をプログラムカウンタへ転送してオペランドの示す飛び
先番地の命令へジャンプすることを指令する命令であ
る。「ＳＴＯＰ」は、シーケンス制御を終了させる停止
命令である。

【００４５】図１５には、上記アドレス演算回路１１４
の構成例が示されている。この実施例のアドレス演算回
路１１４は、大きく分けてＸアドレスの生成を行なうＸ
アドレス演算部１４１と、Ｙアドレスの生成を行なうＹ
アドレス演算部１４２とにより構成されている。Ｘアド
レス演算部１４１とＹアドレス演算部１４２はほぼ同一
の構成であるので、以下、Ｘアドレス演算部１４１の構
成を説明し、Ｙアドレス演算部１４２の構成の説明を省
略する。また、必要に応じて不可的なＺアドレス演算部
を設けることにより、部分的なパターンを生成（パーシ
ャルパターン）を行なわせるようにできる。

【００４６】Ｘアドレス演算部１４１は、Ｘアドレスの
初期値を格納する初期値レジスタＸＨと、「０」を保持
するゼロ設定手段１４３と、Ｘアドレスの初期値または
「０」のいずれかを選択するマルチプレクサＭＵＸ１
と、選択された初期値または「０」を保持するベースレ
ジスタＸＢと、レジスタＸＢの値を加算する第１の演算
器ＡＬＵ１と、演算器ＡＬＵ１の演算結果または「０」
または帰還値のいずれかを選択する第２のマルチプレク
サＭＵＸ２と、選択された値を保持するカレントレジス
タＸＣと、レジスタＸＣの値を加算もしくは減算する第
２の演算器ＡＬＵ２と、この第２演算器ＡＬＵ２または
上記第１演算器ＡＬＵ１の出力のいずれかを選択する第
３のマルチプレクサＭＵＸ３と、選択された出力を反転
可能なインバータＩＮＶとから構成されている。このイ
ンバータＩＮＶは、メモリのパターンテストではアドレ
ス信号の切り換えノイズによる誤動作を試験する場合が
あり、その際にアドレス信号の反転信号を出力する必要
があるため設けられたもので、このインバータを使用す
ることでそのようなテストにおけるアドレスの反転信号
を容易に形成することができる。

【００４７】特に制限されないが、この実施例では、上
記Ｘアドレス演算部１４１の演算器ＡＬＵ１，ＡＬＵ２
で生成されたＸアドレスをＹアドレス側へ、またＹアド
レス演算部１４２で生成されたＹアドレスをＸアドレス
側へ出力できるように、それぞれの第３マルチプレクサ
ＭＵＸ３が構成されている。これにより、複数の種類の
メモリ例えばアドレスマルチプレックス方式のメモリお
よびアドレスノンマルチプレックス方式のメモリのいず
れのテスト回路としても使用できるように構成されてい
る。つまり、命令メモリ１１１に格納するマイクロ命令
を書き換えるだけで仕様の異なる複数のメモリに対して
それに必要なテストパターンを発生し、検査を行なうこ
とができる。なお、上記Ｘアドレス演算部１４１とＹア
ドレス演算部１４２の異なる点は、Ｘアドレス演算部１
４１の第１演算器ＡＬＵ１がオーバーフローしたときに
Ｙアドレス演算部１４２の第１演算器ＡＬＵ１に対して
はボロー信号ＢＲが供給されるようにされている点であ
る。

【００４８】表２には、上記マイクロ命令内の演算コー
ドフィールドＭＦｅに格納され上記Ｙアドレス演算部１
４２の第１演算器ＡＬＵ１でのＹアドレス演算（ベース
演算）に用いられる演算コードの種類とその内容が示さ
れている。

【００４９】

【表２】

【００５０】表２において、ＹＢ＜ＹＢは何もしないノ
ンオペレーション命令、ＹＢ＜０はベースレジスタＹＢ
の値を「０」にすることを指令する命令、ＹＢ＜ＹＨは
初期値レジスタＹＨの内容をベースレジスタＹＢに入れ
ることを指令する命令、ＹＢ＜ＹＢ＋１はベースレジス
タＹＢの値をインクリメント（＋１）してレジスタＹＢ
に戻すことを指令する命令、ＹＢ＜ＹＢ−１はベースレ
ジスタＹＢの値をデクリメント（−１）してレジスタＹ
Ｂに戻すことを指令する命令、ＹＢ＜ＹＢ＋１＾ＢＸは
ベースレジスタＸＢの値が最大値でなければＹＢの値を
そのままにしＸＢの値が最大値であればＹＢの値をイン
クリメントしてレジスタＹＢに戻すことを指令する命
令、ＹＢ＜ＹＢ＋１＋ＢＸはベースレジスタＸＢの値が
最大値でなければＹＢの値をインクリメント（＋１）し
てレジスタＹＢに戻しＸＢの値が最大値であればＹＢの
値をダブルインクリメント（＋２）してレジスタＹＢに
戻すことを指令する命令、ＹＢ＜ＹＢ−１−ＢＸはベー
スレジスタＸＢの値が最大値でなければＹＢの値をデク
リメント（−１）してレジスタＹＢに戻しＸＢの値が最
大値であればＹＢの値をダブルデクリメント（−２）し
てレジスタＹＢに戻すことを指令する命令である。

【００５１】表３には、上記Ｘアドレス演算部１４１の
第１演算器ＡＬＵ１でのアドレス演算に用いられる演算
コードの種類とその内容が示されている。表４には、上
記Ｙアドレス演算部１４２の第２演算器ＡＬＵ２でのＹ
アドレス演算（カレント演算）に用いられる演算コード
の種類とその内容が示されている。表５には、上記Ｘア
ドレス演算部１４１の第２演算器ＡＬＵ２でのアドレス
演算に用いられる演算コードの種類とその内容が示され
ている。

【００５２】

【表３】

【００５３】

【表４】

【００５４】

【表５】

【００５５】さらに、図１５に示されている符号Ｘ＜Ｘ
Ｂ，Ｘ＜ＸＣ，Ｙ＜ＹＢ，Ｙ＜ＹＣはそれぞれレジスタ
ＸＢ，ＸＣ，ＹＢ，ＹＣの値を出力する命令、／Ｘ，／
ＹはインバータＩＮＶにより出力を反転させる命令であ
る。この実施例のＡＬＰＧにおけるテストデータ生成回
路１１５は、図１３のブロック１１５内に示されている
ように、ライトデータの初期値を格納する初期値レジス
タＴＨと、該初期値（または演算器ＡＬＵの結果）を出
力すべきテストデータの基準データとして保持するベー
スデータレジスタＴＰと、ビットシフト機能を有する演
算器ＡＬＵと、該演算器ＡＬＵの出力を反転可能なイン
バータＩＮＶＥＲＴとから構成されている。

【００５６】表６には、上記マイクロ命令内のデータ生
成コードフィールドＭＦｆに格納され上記テストデータ
生成回路１１５での動作制御に用いられる制御コードの
種類とその内容が示されている。表６において、ＴＰ＜
ＴＰは何もしないノンオペレーション命令、ＴＰ＜０は
レジスタＴＰの値を「０」にする命令、ＴＰ＜ＴＰＨは
初期値レジスタＴＨの値をレジスタＴＰに入れる命令、
／ＤはレジスタＴＰの値を反転して出力する命令、ＴＰ
＜ＴＰ＊２は、レジスタＴＰと演算器ＡＬＵを制御して
レジスタＴＰ内の１８ビットのデータを演算器ＡＬＵで
処理してビット列をＭＳＢ側もしくはＬＳＢ側へ１ビッ
トシフトさせてレジスタＴＰに戻す命令である。この命
令によって、メモリ部が１ワードあるいは１バイトのよ
うな単位でデータのリード・ライトが行なわれるタイプ
のメモリであっても、メモリセルに対して１ビットずつ
データ「１」を書き込むためのテストデータを比較的容
易に生成することができる。

【００５７】

【表６】

【００５８】図１６に、図１３〜図１６のような構成を
有するＡＬＰＧにより、図１７に示すような対角ピンポ
ンテストを行なう場合のテストプログラムの命令リスト
を示す。この対角ピンポンテストは、対角線上にある他
のビットの読出し動作によって着目するビットの記憶デ
ータが変化しないか否かを検出するテストである。図１
６の命令リストにおいて、第１行目はテストの内容を表
す宣言文、第２行目の“ＲＥＧＩＳＴＥＲ”から第９行
目の“Ｄ３Ｂ＝＃１”はテスト対象のメモリの記憶容量
に応じた上限値などレジスタの規定値を設定する命令、
第１０行目の“ＰＣ＝＃０００”はプログラムカウンタ
の値を“０００”に設定する命令、第１１行目はスター
ト命令、第１２行目はシーケンス制御回路１１３では何
もせず演算部では各レジスタＸＢ，ＹＢ，ＴＰなどの初
期値を設定する命令である。

【００５９】また、第１３〜２０行目のステップＳＴ１
〜ＳＴ４の命令は、表１〜表６の命令を組み合わせたも
ので、これらを順次実行することで、ＡＬＰＧにより、
図１７（ａ）のように「メモリアレイのすべてのビット
に“０”を書込んでから、図１７（ｂ）〜（ｆ）のよう
にメモリアレイの先頭ビットから順に“１”を書込んで
対角線上の他のビットから“０”を読出し再び元のビッ
トに戻って“１”を読み出す動作を繰り替えして行くよ
うなアドレスとデータが生成されて出力される。なお、
表１〜表６には示されていないが、上記リストにおい
て、Ｄ３，Ｄ３Ｂは「＋２」や「＋３」のようにアドレ
スの加算量をストアするレジスタを意味し、Ｄ３＜Ｄ３
ＢはレジスタＤ３Ｂの値をＤ３に入れる命令、ＸＣ＜Ｘ
Ｂ＋Ｄ３はレジスタＸＢの値にＤ３Ｂの値を加算してレ
ジスタＸＣに入れる命令である。ＹＣ＜ＹＢ＋Ｄ３等も
同様である。また、“Ｗ”と“Ｒ”は命令コードの制御
フィールドＭＦｄに格納される書込みや読出しを示す符
号、ＳＴＯＰは停止命令である。

【００６０】上記のようなＡＬＰＧを、ウェハ上もしく
はテストボード上の可変論理回路に構築するには、ＡＬ
ＰＧを構成する各機能回路を例えば図１８のように１つ
のメモリで実現可能な回路に分割して、それぞれの機能
回路をウェハ上もしくはテストボード上のＳＲＡＭもし
くはＤＲＡＭで実現する。また、１つの機能回路であっ
ても例えば命令メモリ１１１のように１つのＳＲＡＭも
しくはＤＲＡＭで実現できない場合には、分割して複数
のＲＡＭで構成する。なお、図１８には示されていない
が、帰還信号がある場合には、この帰還信号を伝達する
パスを構成するための接続変換器もウェハ上もしくはテ
ストボード上のＳＲＡＭもしくはＤＲＡＭで実現するこ
とができる。あるいは、図７の実施例で説明したよう
に、ウェハもしくは基板の裏面にも同様なＲＡＭを設け
て裏面の配線を通して信号を帰還させたり、図８のよう
に各ＲＡＭをそれぞれ入力端子と出力端子の向きが異な
るように配置して同一面内で信号の帰還パスを形成して
もよい。

【００６１】次に、上記ウェハ上もしくはボード上に搭
載されたＳＲＡＭもしくはＤＲＡＭ（以下、単にメモリ
と称する）のテストの手順を、図１９のフローチャート
を用いて説明する。先ず、ウェハ上もしくはボード上に
設けられているＪＴＡＧのスキャンパスを利用して各チ
ップのメモリ回路の外部テストを行なう（ステップＳ１
１）。次に、ウェハではステップＳ１１のテストで検出
された不良メモリをリストから削除し、ボードでは不良
メモリを正常メモリに差し替える（ステップＳ１２）。
それから、被測定メモリを決定し、残りのメモリでテス
ト回路としてのＡＬＰＧを構成する（ステップＳ１３，
Ｓ１４）。具体的には、ＡＬＰＧを構成するのに必要な
データとそのアドレスを前記スキャンパスを介して各メ
モリに格納する。続いて、構成されたテスト回路で被測
定メモリをテストする（ステップＳ１５）。そして、測
定結果からテスト対象のメモリが正常か不良か判定し、
不良の場合にはテスト装置やパーソナルコンピュータな
どのメモリに記憶して良品選別の際のデータとする（ス
テップＳ１６，Ｓ１７）。

【００６２】上記のような手順で１個のメモリのテスト
が終了したなら、全てのメモリのテストが終了したか判
定し、終了していないときはステップＳ１３へ戻って次
の被テストメモリを決定し、他のメモリでテスト回路を
構成してテストを行なう。なお、一旦テスト回路を構成
した場合、ウェハ上またはボード上のテストが終了して
いないメモリであってテスト回路を構成するのに使用さ
れていないメモリはすべてテストしてから、テスト回路
を構成するメモリを選択し直してテスト回路を構成する
ようにするのがテスト時間短縮の観点からは望ましい。
なお、ボード上でのテスト回路の構築は、パーソナルコ
ンピュータやワークステーションを用いてスキャンパス
を使用して各メモリに真理値データを書き込むことによ
って行なえるので、高価なテスタを使用せずにテストを
実行することができる。なお、ウェハ状態でのテストの
場合には、このテストをバーンインと同時に行なうこと
ができ、それによって従来に比べてテストに要する時間
を大幅に短縮することができる。

【００６３】図２０に、従来のメモリのテスト手順と、
本発明によるメモリのテスト手順を示す。従来のメモリ
テストでは、図２０（Ａ）に示されているように、ウェ
ハ上にメモリチップを形成する前工程が終了すると、
ａ：プローブでウェハ上のパッドに直流電圧を印加して
メモリが所望の直流電圧特性を有しているか検査するメ
モリのＤＣテスト、ｂ：メモリアレイ内に不良ビットが
あるか否かを含めての動作機能を検査する機能テスト、
ｃ：検出された不良ビットを予備メモリセルと置き換え
る救済処理、ｄ：再度のＤＣテスト、ｅ：前述の対角ピ
ンポンテストやマーチングテストなどメモリが正常にデ
ータの書込み読出しが行なえるか調べるメモリテスト、
ｆ：メモリがどの程度の動作マージンを有するか検査す
るタイミングテスト、ｇ：チップに通常動作時よりも高
い電源電圧を印加して潜在欠陥のある半導体チップを検
出するスクリーニング、ｈ：パッケージへの組立て工
程、ｉ：パッケージ状態でのＤＣテスト、ｊ：パッケー
ジ状態でのメモリテスト、ｋ：パッケージ状態でのタイ
ミングテスト、ｌ：パッケージ状態でのスクリーニン
グ、ｍ．高温下で高電圧を印加して回路を数〜１０数時
間動作させる信頼性を検査するバーンイン（エージング
と同義）試験、ｎ．低温下でのＤＣテスト、ｏ：低温下
でのメモリテスト、ｐ：低温下でのタイミングテスト、
ｑ：低温下でのスクリーニング、ｎ’：高温下でのＤＣ
テスト、ｏ’：高温下でのメモリテスト、ｐ’：高温下
でのタイミングテスト、ｑ’：高温下でのスクリーニン
グ、を経て完成品とすることが考慮される。

【００６４】これに対して、本発明の実施例を適用する
と、ほとんどのテストを高機能のテスタを使用せずにパ
ソコン等の簡易な制御装置を用いて行なえるとともに、
ウェハテストをバーンイン試験と同時に行なうことがで
きため、テスト工程を大幅に短縮することができるよう
になる。すなわち、図２０（Ｂ）に示されているよう
に、先ずテスタを使用してＤＣテストと簡単なタイミン
グテストを行なう（ステップＳ２１，Ｓ２２）。次に、
バーンイン装置によりウェハバーンインを行ないなが
ら、ウェハ上に構築されたテスト回路によるメモリテス
トを行なう（ステップＳ２３）。また、このウェハバー
ンイン処理の間に上記メモリテストで得られた情報に基
づいてメモリに設けられている冗長回路を使用した救済
処理を行なうことができる。なお、このとき、ウェハ上
に形成されている各チップを用いて救済回路を構成し、
この救済回路でメモリの不良ビットの救済も行なうよう
にすることができる。メモリの救済回路に関しては、既
に種々の救済アルゴリズムが知られているのでそれを利
用することでウェハ上に救済回路を構成することは当業
者ならば比較的容易に行なうことができる。さらに、ウ
ェハバーンイン装置で低温テストと高温テストも行なう
ことができる。

【００６５】上記バーンイン試験が終了すると、パッケ
ージへの組立て（ステップＳ２４）、パッケージ状態で
のＤＣテスト（ステップＳ２５）、パッケージ状態での
タイミングテスト（ステップＳ２６）を行なって完成品
とされる。上記のように、バーンイン試験の際にウェハ
上のメモリでテスト回路を構成して他のメモリのテスト
を実行することにより、従来行なわれていたパッケージ
状態でのメモリテスト（ｊ）、タイミングテスト（ｋ）
やスクリーニング（ｌ）を省略することができる。さら
に、パッケージ状態での低温下と高温下でのメモリテス
ト（ｏ，ｏ’）、低温下と高温下のタイミングテスト
（ｐ，ｐ’）、低温下と高温下のスクリーニング（ｑ，
ｑ’）を省略することも可能となる。これによって、テ
スト工程およびテスト所要時間を大幅に短縮することが
できる。

【００６６】次に、図２１を用いて、本発明を、ＳＲＡ
Ｍを内蔵したシステムＬＳＩに適用した場合の実施例に
ついて説明する。なお、同図において、本来のＪＴＡＧ
部分は図示を省略しているので注意されたい。本実施例
のシステムＬＳＩでは、１つの半導体チップ上にＳＲＡ
Ｍが数十ないし数千個設けられる。なお、このようなＳ
ＲＡＭは、レジスタファイルあるいはレジスタセットと
呼ばれる数１０〜数百ビットのデータを一時的に記憶す
る回路として使用される場合が含まれる。図２１におい
て、符号２１０〜２４０は上記半導体チップ２００上に
構成された内部回路、２５０はこれらの内部回路と外部
装置との間の信号の入出力を行なうインタフェース回
路、２６０は上記内部回路２１０〜２４０相互間および
インタフェース回路２８０との間を接続する内部バスで
ある。上記内部回路２１０〜２４０のうち、２１０はユ
ーザが要求する論理機能を構成するユーザ論理回路のよ
うなカスタム論理回路、２２０はプログラムの命令を解
読して対応する処理や演算を実行するＣＰＵ（中央処理
ユニット）、２３０はＳＲＡＭ、２４０はＤＲＡＭであ
る。インタフェース回路２５０は、特に制限されるもの
でないが、５Ｖ系のＬＳＩとの間の信号の送受信を行な
うインタフェース回路５ＶＩ／Ｆと、３．３Ｖ系のＬＳ
Ｉとの間の信号の送受信を行なうインタフェース回路
３．３ＶＩ／Ｆとを含む。

【００６７】さらに、この実施例のシステムＬＳＩに
は、特に制限されるものでないが、内部回路のテスト時
に外部のテスタとの間の信号の入出力を行なうため、Ｉ
ＥＥＥ１１４９．１規格で規定されているＴＡＰ（Test
Access Port）２７０がテスト用のインタフェース回路
として設けられている。本実施例の半導体集積回路にＴ
ＡＰ２７０を介して接続されるテスタは、従来の論理Ｌ
ＳＩやメモリのテスタのような高機能のものでなくデー
タの書き込みと読み出しおよび簡単なデータ処理が行な
えるものでよく、パーソナルコンピュータを用いること
も可能である。

【００６８】上記ＳＲＡＭ２３０およびＤＲＡＭ２４０
は、内部バス２６０を介してアドレス信号が与えられた
ときに対応するメモリセルを選択するアドレスデコーダ
等のメモリ周辺回路を含む。さらに、ＤＲＡＭ２４０
は、非アクセス時間が長くなってもメモリセルの情報電
荷が失われないように周期的に疑似選択するリフレッシ
ュ制御回路を含む。また、特に制限されるものでない
が、この実施例では、ダイナミックＲＡＭ２４０には、
メモリアレイ内に欠陥ビットがあった場合にその欠陥ビ
ットを含むメモリ行もしくはメモリ列を予備のメモリ行
２４１もしくは予備のメモリ列２４２と置き替えるいわ
ゆる冗長回路がそれぞれ設けられている。この実施例に
おいては、ＳＲＡＭ２３０がそれぞれ例えば図４のよう
な任意の論理を構成可能な形式の回路とされている。従
って、このＳＲＡＭを使用してＡＬＰＧなどのテスト回
路を構成して自己テストすることが可能にされている。

【００６９】次に、図２２を用いて、図２１のシステム
ＬＳＩの製造方法の手順を説明する。まず、ＬＳＩチ
ップ上の一部のＳＲＡＭ２３０を用いて他のＳＲＡＭを
テストするテストパターンを発生するＡＬＰＧをＨＤＬ
記述に基づいて構成させる（ステップＳｌ０１）。それ
により、他のＳＲＡＭ２３０をテストする（ステップＳ
１０２）。そして、このＳＲＡＭ２３０のテストの結果
を判定し（ステップＳ１０３）、不良であればその製品
は不良として不良信号を生成し（ステップＳ１０４）、
外部のテスタに認知させてテストを終了させる。一方、
ＳＲＡＭ２３０のテストの結果、良品と判定した場合に
は、一部のＳＲＡＭと他のＳＲＡＭを用いてロジック回
路部分をテストするテスト回路をＨＤＬ記述に基づいて
構成するとともに、そのテストパターンを格納するメモ
リを上記ステップＳ１０２のテストで良品と判定された
ＳＲＡＭ２３０に構成して（ステップＳ１０５）、それ
にテストパターンを記述してユーザロジック回路２１０
やＣＰＵ２２０を検査する（ステップＳ１０６、Ｓ１０
７）。このテストで不良であれば、その製品は不良とし
て不良信号を生成し（ステップＳ１０４）、外部のテス
タに認知させてテストを終了する。

【００７０】さらに、ユーザロジック回路２１０やＣＰ
Ｕ２２０のテストで良品と判定された場合には、一部の
ＳＲＡＭにＤＲＡＭのテストパターンを生成するＡＬＰ
Ｇを構成して（ステップＳ１０８）、かつ他のＳＲＡＭ
を用いてそのテスト結果を格納するフェールメモリを構
成する（ステップＳ１０９）。それから、ＣＰＵ２２０
にＤＲＡＭ１５０の救済アルゴリズムをロードさせて
（ステップＳ１１０）、ＡＬＰＧでＤＲＡＭ２４０をテ
ストしつつＣＰＵ２２０によりビット救済を実施する
（ステップＳ１１１）。そして、ＤＲＡＭ２４０のテス
トで不良かつ救済不可能であれば、その製品は不良とし
て不良信号を生成し（ステップＳ１０４）、外部のテス
タに認知させてテストを終了する。一方、テストの結
果、良品と判定された場合には、テスト回路を構成した
ＳＲＡＭを通常のＳＲＡＭに再構成し、システムの記憶
装置として動作させる（ステップＳ１１２）。

【００７１】以上の方法により、テスト専用の回路をチ
ップ上に設ける必要のないいわゆる「オーバヘッドなし
ロジックテスト回路」を実現でき、テスト回路を構成す
るＳＲＡＭはその構成の大部分がもともとＳＲＡＭの構
成に類似しているのでＲＡＭへの加工はそのオーバヘッ
ドが微小なものであり、この手法での回路の増加は微小
にとどまる。

【００７２】

【発明の効果】本発明に従うと、メモリ回路を使用して
接続変換器を構成できるため、ＬＳＩを新たに開発する
たびに接続変換器を新たに設計することが不要となると
ともに、接続変換器を構成するスイッチ素子へのオン、
オフ情報の伝達の仕方について苦慮することなく任意の
論理機能を有するＬＳＩを構築することができるように
なる。また、本発明に従うと、可変論理セルと接続変換
器の区別のないＬＳＩを実現することができ、これによ
って同一の単位回路ブロックを並べるだけで従来のＦＰ
ＧＡと同様な機能を有するＬＳＩを実現することができ
るようになる。

【図面の簡単な説明】

【図１】本発明を適用したプログラマブル論理ＬＳＩの
第１実施例の概略構成を示すブロック図である。

【図２】図１のプログラマブル論理ＬＳＩを構成する接
続変換器の具体例を示す回路構成図である。

【図３】図２の実施例の接続変換器を構成するメモリ回
路に格納するデータの一例を示す真理値表である。

【図４】図１のプログラマブル論理ＬＳＩを構成する可
変論理セルの一例を示す回路構成図である。

【図５】本発明を適用したプログラマブル論理回路の第
２の実施例の概略構成を示すブロック図である。

【図６】図５の実施例のプログラマブル論理回路を構成
する共通セルの構成例とその記号の例および論理積回路
の構成例を示す説明図である。

【図７】図５の実施例おける共通セルの配列の仕方の一
例を示すレイアウト図とその構造を示す側面図である。

【図８】図５の実施例おける共通セルの他の配列方式を
示すレイアウト図である。

【図９】図５の実施例の共通セルを用いて論理積回路を
構成する場合のセル内メモリ回路に格納するデータの例
を示す真理値表である。

【図１０】図１または図５のような構成を有する可変論
理ＬＳＩにおいて、任意の可変論理セルと配線スイッチ
回路または共通セルを用いて所望の論理機能を構成する
具体的な手順を示すフローチャートである。

【図１１】スキャンパスを構成するシフタブルレジスタ
の具体例を示す回路構成図である。

【図１２】本発明を、ＤＲＡＭが形成されたウェハに適
用した場合の実施例を示すブロック図である。

【図１３】所定のアルゴリズムに従ってメモリを検査す
るためのテストパターンを発生するＡＬＰＧの概略構成
を示すブロック図である。

【図１４】図６のＡＬＰＧのシーケンス制御回路の構成
例を示すブロック図である。

【図１５】図６のＡＬＰＧのアドレス演算回路の構成例
を示すブロック図である。

【図１６】ＡＬＰＧにより対角ピンポンテストを行なう
場合のテストプログラムの一例を示す命令リスト図であ
る。

【図１７】対角ピンポンテストの手順を示す説明図であ
る。

【図１８】ＡＬＰＧを可変論理ＬＳＩ上に構築する際の
ＡＬＰＧ構成回路と可変論理セルとの関係を示す説明図
である。

【図１９】ウェハ上もしくはボード上に搭載されたＳＲ
ＡＭもしくはＤＲＡＭのテストの手順を示すフローチャ
ートである。

【図２０】従来のメモリのテスト手順と、本発明を適用
した場合におけるメモリのテスト手順を示すフローチャ
ートである。

【図２１】本発明を、ＳＲＡＭを内蔵したシステムＬＳ
Ｉに適用した場合の実施例を示すブロック図である。

【図２２】図２１のシステムＬＳＩの製造方法の手順を
示すフローチャートである。

【符号の説明】

１０可変論理セル１１メモリ回路１２〜１４レジスタ２０配線スイッチ回路２１〜２４双方向バッファ２５，２６レジスタ２７メモリ回路３０共通セル３１メモリ回路３２〜３５レジスタ４０プリント基板４１ボンディングパッド４２ボンディングワイヤＳＰＳ１，ＳＰＳ２スキャンパス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/82 ＳＦターム(参考） 4M106 AA01 AA04 AC08 BA01 CA26 5B048 AA19 AA20 CC20 5F064 AA08 BB13 FF04 FF36 FF52 5J042 BA01 BA09 BA11 BA12 CA00 CA13 CA14 DA04 DA05 5J056 AA03 BB58 BB60 CC00 CC14 EE00 FF01 FF07 FF10 GG14 KK00 KK01 KK02

Claims

【特許請求の範囲】

【請求項１】第１端子群と、複数の第２端子群と、前記第１端子群と上記複数の第２端子群との間に設けら
れてなるメモリ回路とを備えてなり、前記メモリ回路は、上記第１端子群及び上記複数の第２
端子群の内の一方からの信号をアドレス入力となし、か
つ前記第１端子群及び前記複数の第２端子群の内の他方
へデータを供給するものであり、そのアドレス入力とデ
ータ出力との関係が、前記第１端子群と前記複数の第２
端子群との間の選択的な結合を意味する関係をもたらす
ようにその記憶データが設定されるものであることを特
徴とする半導体集積回路。
【請求項２】前記第１端子群が複数からなり、前記メモリ回路は、その保持データによって前記複数の
第１端子群と、前記複数の第２端子群とを選択的に結合
せしめるものであることを特徴とする請求項１に記載の
半導体集積回路。
【請求項３】前記メモリ回路は、電気的書き込み可能
なメモリ回路からなることを特徴とする請求項１又は２
に記載の半導体集積回路。
【請求項４】それぞれその入力と出力との関係がプロ
グラムによって信号伝達回路及び論理回路のいずれにも
設定可能にされた複数の回路ブロックと、前記複数の回
路ブロック相互に設けられた配線群とを備え、前記複数
の回路ブロックを経由する信号伝達及び論理処理によっ
ての所要の論理動作が可能にされてなる半導体集積回路
であって、前記複数の回路ブロックのそれぞれは、第１端子、複数
の第２端子、及び前記第１端子及び前記複数の第２端子
の内の一方からの信号をアドレス入力となし、前記第１
端子及び前記複数の第２端子の内の他方へデータを供給
するメモリ回路からなることを特徴とする半導体集積回
路。
【請求項５】前記複数の回路ブロックは、半導体基板
上に２次元配置されてなり、前記複数の回路ブロックのそれぞれにおいて、前記第１
端子が互いに異なる方位に延長される配線に適合可能な
複数の端子からなるとともに、前記複数の第２端子がそ
れぞれ前記の互いに異なる方位に対応されるべき方位に
延長される配線に適合可能な端子を構成してなり、前記複数の回路ブロックの互いに隣接する回路ブロック
間において、互いに対応されるべき方位に適合可能にさ
れた前記第１端子と前記第２端子との相互が前記配線群
を介して結合されるようにされてなることを特徴とする
請求項４に記載の半導体集積回路。
【請求項６】前記複数の回路ブロックは、互に同じ端
子構成及び回路構成を持ち、かつ前記半導体基板上に行
列配置されてなり、前記配線群は、行方向に延長される配線群と、列方向に
延長される配線群とからなることを特徴とする請求項５
に記載の半導体集積回路。
【請求項７】前記複数の回路ブロックの各々は、スキ
ャンパスをなすシフト動作可能なレジスタを備え、前記
レジスタを介してデータの書き込みのためのアドレスデ
ータと書き込みデータが、前記メモリ回路に供給される
ようにされていることを特徴とする請求項４、５、また
は６に記載の半導体集積回路。
【請求項８】前記レジスタは、前記メモリ回路のアド
レス端子とそれに対応されるべき前記第１端子もしくは
第２端子との間に設けられてなる第1レジスタと、前記
メモリ回路のデータ端子と、それに対応されるべき前記
第１端子もしくは第２端子との間に設けられてなる第２
レジスタとを備え、前記第１レジスタと前記第２レジスタとは、直列接続形
態をもってスキャンパスを構成するようにされてなるこ
とを特徴とする請求項７に記載の半導体集積回路。
【請求項９】前記第1レジスタは前記メモリ回路のア
ドレス入力端子に供給されるべき信号をラッチ可能であ
って、前記第２レジスタは、前記メモリ回路のデータ入
出力端子に供給されるべき信号および前記メモリ回路か
ら読み出された信号をラッチ可能であることを特徴とす
る請求項８に記載の半導体集積回路。
【請求項１０】前記複数の回路ブロックの各々は、互
いに直交する４つの方向のいずれかに向いた４つの入出
力端子と、これらの入出力端子の各々と前記メモリ回路
との間に設けられた双方向バッファ回路とを備え、前記双方向バッファ回路は、前記メモリ回路に格納され
ているデータに応じてその信号伝達方向が制御されるよ
うに構成されていることを特徴とする請求項２〜９のい
ずれかに記載の半導体集積回路。
【請求項１１】前記複数の回路ブロックの各々におい
て、前記第1の端子は、互いに直交する４つの方向のう
ちいずれか２つの方向に向いた２つの入力端子群をな
し、前記第２の端子は、他の２つの方向に向いた２つの
出力端子群をなし、前記複数の回路ブロックの各々は、前記２つの入力端子
群と前記メモリ回路との間に設けられたシフト動作可能
な第１のレジスタと、前記２つの出力端子群と前記メモ
リ回路との間に設けられたシフト動作可能な第２のレジ
スタとを備え、前記第１のレジスタはラッチしたデータ
を前記メモリ回路のアドレス入力端子に供給し、前記第
２のレジスタは前記メモリ回路より読み出されたデータ
をラッチして前記２つの出力端子群に出力しシフト動作
で取り込んだデータを前記メモリ回路のデータ入出力端
子に供給するように構成されていることを特徴とする請
求項４に記載の半導体集積回路。
【請求項１２】前記複数の回路ブロックの隣接する回
路ブロックは、互いに一方のブロックの入力端子群が設
けられている辺が他方のブロックの出力端子群が設けら
れている辺と対向するように配置されていることを特徴
とする請求項６に記載の半導体集積回路。
【請求項１３】データ書き込みが可能とされてなるメ
モリ回路と、該メモリ回路へのデータ設定を可能とする
スキャンイン回路との組み合わせを機能ブロックとな
し、かつ前記機能ブロックの複数を設けてなるととも
に、前記複数機能ブロックの相互間に配線を設けてなる
ウエハを用意し、前記スキャンイン回路を介するデータ設定によって可能
とされる前記機能ブロックによる可変論理機能及び選択
的信号伝達機能の利用の元で、前記複数の機能ブロック
相互を電気的に連結せしめ、かつ前記複数の記機能ブロ
ックの一部によってテスト動作回路を構成せしめ、前期
テスト動作回路によって前記複数の機能ブロックにおけ
る被テスト対象とされる機能ブロックをテストし、前記テストの後、ウエハをチップ分割技術によって複数
のチップにする、ようにしてなることを特徴とする半導
体集積回路の製造方法。
【請求項１４】前記メモリ回路は、スタティック型の
メモリ回路からなり、前記スキャンイン回路は、スキャンイン動作可能なフリ
ップフロップ回路を備え、前記スキャンイン回路をなすフリップフロップ回路は、
前記ウエハに設定されるチップ分割のための領域内に設
定されるものであることを特徴とする請求項１３に記載
の半導体集積回路の製造方法。
【請求項１５】前記メモリ回路は、ダイナミック型の
メモリ回路からなり、前記スキャンイン回路は、前記複数の機能ブロックの各
メモリ回路に格納すべきデータを保持するシフト動作可
能な複数のレジスタと、これらのレジスタ同士を直列形
態に接続するスキャンパスとからなり、前記レジスタは、前記ウエハに設定されるチップ分割の
ための領域内に設定されるものであることを特徴とする
請求項１３に記載の半導体集積回路の製造方法。
【請求項１６】それぞれ入力端子と、第１の出力端子
および第２の出力端子と、前記入力端子より入力された
信号をアドレスとして記憶されているデータを出力する
メモリ回路と、前記入力端子と前記メモリ回路との間に
設けられたシフト動作可能な第１のレジスタと、前記第
１または第２の出力端子と前記メモリ回路との間に設け
られたシフト動作可能な第２のレジスタとを備えてなる
単位回路ブロックが複数個並んで配置されてなるととも
に、前記第１と第２のレジスタを直列形態に接続するス
キャンパスと、前記単位回路ブロック間を接続する配線
群とが設けられてなる半導体集積回路を用いた論理回路
の構成方法であって、前記スキャンパスおよびレジスタを使用して前記複数の
単位回路ブロックの各メモリ回路にデータを格納せしめ
ることによって、前記複数の単位回路ブロックの一部を
可変論理回路として機能せしめるとともに、他の単位回
路ブロックを信号伝達回路として機能せしめ、前記可変
論理機能と信号伝達回路機能とによって所望の論理機能
を有する論理回路を構成することを特徴とする論理回路
の構成方法。
【請求項１７】データ書き込みが可能にされてなるメ
モリ回路と、前記メモリ回路のアドレス入力端子側に設
けられたシフト動作可能な第１のレジスタと、前記メモ
リ回路のデータ端子側に設けられたシフト動作可能な第
２のレジスタとを備えた単位回路ブロックが複数個並ん
で配置され、前記第１および第２のレジスタを直列形態
に接続するスキャンパスと、前記単位回路ブロック間を
接続する配線群とが設けられてなる半導体集積回路のテ
スト方法であって、前記スキャンパスおよびレジスタを使用して前記複数の
単位回路ブロックの一部のメモリ回路にデータを格納し
てテスト回路を構成し、該テスト回路を用いて前記複数
の単位回路ブロックのうちテスト対象とされた他の単位
回路ブロックをテストすることを特徴とする半導体集積
回路のテスト方法。