JPH1051292A - 信号伝達回路 - Google Patents

Abstract

(57)【要約】 【課題】 異なる処理ブロック間で信号伝達可能な信号
伝達回路に関し、高速かつ消費電力量の少ない信号伝達
回路を提供することを課題とする。 【解決手段】 第１の電源ライン（１０，１３）に接続
され、２つの電圧状態とハイインピーダンス状態との３
状態を有するトライステート回路（１２）を含む第１の
処理ブロック（１）と、第２の電源ライン（２０，２
３）に接続され、履歴を有さず外部から入力される信号
を直ちに２値論理でラッチするためのラッチ回路（７
１）を含む第２の処理ブロック（２）と、第１の処理ブ
ロックから出力される信号を第２の処理ブロックに伝達
するため、第１および第２の処理ブロックをＡＣカップ
リングする接続手段（３）とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号伝達回路に関
し、特に異なる処理ブロック間で信号伝達可能な信号伝
達回路に関する。

【０００２】

【従来の技術】図１１は、従来技術による双方向の信号
伝達回路の構成図である。信号伝達回路は、半導体チッ
プ１と半導体チップ２との間で双方向の信号伝達を行
う。

【０００３】半導体チップ１は、入出力回路４を有し、
電源１３およびグランド１０に接続される。入出力回路
４は、チップ１の外部に信号を出力するためのトライス
テート回路１２と、チップ１の外部から信号を入力する
ためのシュミット回路１１を有する。

【０００４】半導体チップ２は、半導体チップ１と同様
の構成であり、入出力回路５を有する。入出力回路５
は、チップ２の外部に信号を出力するためのトライステ
ート回路２２と、チップ２の外部から信号を入力するた
めのシュミット回路２１を有する。半導体チップ２に
は、電源２３およびグランド２０が接続される。

【０００５】ここで、チップ２に接続される電源２３と
グランド２０は、それぞれチップ１に接続される電源１
３とグランド１０とは別系統のラインであり、電気的に
絶縁されている。つまり、電源１３とグランド１０の電
位差、および電源２３とグランド２０の電位差が同じ
（例えば５Ｖ）であったとしても、グランド１０の電位
とグランド２０の電位がずれていることも考えられる。
グランド１０の電位とグランド２０の電位が異なれば、
電源１３の電位と電源２３の電位も異なる。すなわち、
チップ１の動作電位とチップ２の動作電位が異なる。

【０００６】チップ１とチップ２の動作電位が同じであ
れば、チップ１とチップ２をダイレクトに接続し、信号
を伝達することができる。チップ１とチップ２の動作電
位が異なる場合には、外部部品３を介してチップ１とチ
ップ２を接続することにより、信号を伝達することがで
きる。１つの回路基盤上に、チップ１とチップ２と外部
部品３が配設される。

【０００７】チップ１の入出力回路４内において、トラ
イステート回路１２の出力信号線とシュミット回路１１
の入力信号線が、チップ１の入出力信号線に接続され
る。チップ２の入出力回路５内において、トライステー
ト回路２２の出力信号線とシュミット回路２１の入力信
号線が、チップ２の入出力信号線に接続される。

【０００８】外部部品３は、チップ１の電源ラインを抵
抗分割するための抵抗３３と３１と、チップ２の電源ラ
インを抵抗分割するための抵抗３６と３４と、チップ１
とチップ２のそれぞれの入出力信号線を結ぶ２つの容量
３２と３５と、当該２つの容量の接続点とグランド３０
を結ぶ抵抗３７を有する。グランド３０は、グランド１
０および２０と電気的に絶縁されている。

【０００９】チップ１とチップ２との間では、双方向に
信号の伝達を行うことができる。チップ１からチップ２
に信号を伝達するには、チップ１のトライステート回路
１２が信号を出力し、当該信号をチップ２のシュミット
回路１２が入力する。

【００１０】逆に、チップ２からチップ１に信号を伝達
するには、チップ２のトライステート回路２２が信号を
出力し、当該信号をチップ１のシュミット回路１１が入
力する。

【００１１】両方向の信号伝達は、お互いに同様の動作
を行う。以下、チップ１からチップ２へ信号を伝達する
場合を例に説明する。

【００１２】図１２は、当該動作を説明するための信号
波形である。チップ１中のトライステート回路１２は、
信号１０２を入力し、信号１０３の制御の下、３状態
（３値論理）を有する信号３０１を出力する。トライス
テート回路１２の動作を説明する。

【００１３】入力信号１０２と制御信号１０３は、ハイ
レベルＶＨ１とローレベルＶＬ１の２状態（２値論理）
を有する。出力信号３０１は、ハイレベルＶＨ１、中間
レベルＶＩ１およびローレベルＶＬ１の３状態（３値論
理）を有する。ハイレベルＶＨ１は、電源１３の電位で
あり、ローレベルＶＬ１はグランド１０の電位であり、
中間レベルＶＩ１は抵抗３３と３１により抵抗分割され
るＶＨ１とＶＬ１の間の中間電位である。

【００１４】トライステート回路１２は、制御信号１０
３がローレベルＶＬ１のとき、入力信号１０２をそのま
ま出力信号３０１として出力し、制御信号１０３がハイ
レベルＶＨ１のとき、トライステート回路１２の出力は
ハイインピーダンス状態となり、出力信号３０１は入力
信号１０２とは無関係に中間レベルＶ１Ｉになる。

【００１５】信号３０３は、容量３２と３５の間の電位
であり、グランド３０にプルダウンされている。信号３
０３は、信号３０１の直流レベルを変移させた信号であ
る。信号３０３の３状態ＶＨ３、ＶＩ３、ＶＬ３は、そ
れぞれ信号３０１の３状態ＶＨ１、ＶＩ１、ＶＬ１に相
当する。ただし、直流バイアス値が異なる。

【００１６】中間レベルＶＩ３は、グランド３０の電位
である。グランド３０の電位に対し、ハイレベルＶＨ３
は正電位であり、ローレベルＶＬ３は負電位である。Ｖ
Ｈ３とＶＬ３の電位差は、ＶＨ１とＶＬ１の電位差と同
じである。信号３０３と３０１は、相対的電位は同じで
あるが、絶対電位が異なる。

【００１７】信号３０２は、チップ２内のシュミット回
路２１に入力される信号である。信号３０２は、信号３
０３の直流レベルを変移させた信号である。信号３０２
の３状態ＶＨ２、ＶＩ２、ＶＬ２は、それぞれ信号３０
３の３状態ＶＨ３、ＶＩ３、ＶＬ３に相当する。ただ
し、直流バイアス値が異なる。

【００１８】ハイレベルＶＨ２は、電源２３の電位であ
り、ローレベルＶＬ２はグランド２０の電位であり、中
間レベルＶＩ２は抵抗３６と３４により抵抗分割される
ＶＨ２とＶＬ２の間の中間電位である。

【００１９】次に、シュミット回路２１の動作を説明す
る。図１３（Ａ）は、シュミット回路２１の入出力特性
を示すグラフである。シュミット回路は、ヒステリシス
特性を有する。

【００２０】入力電圧が上昇する際は、入力電圧が０Ｖ
からしきい電圧Ｖ２までの間は出力電圧が０Ｖになり、
入力電圧がしきい電圧Ｖ２を越えると出力電圧がハイレ
ベルＶＨになる。入力電圧が下降する際は、入力電圧が
しきい電圧Ｖ１までは出力電圧がハイレベルＶＨにな
り、入力電圧がしきい電圧Ｖ１から０Ｖまでの間は出力
電圧が０Ｖになる。しきい電圧Ｖ１は、しきい電圧Ｖ２
よりも小さい。

【００２１】しきい電圧Ｖ１とＶ２は、しきい電圧Ｖ１
とＶ２の間に中間レベルＶＩ２がくるように設定され
る。中間レベルＶＩ２は、シュミット回路２１の入力信
号３０２が有する中間レベルである。

【００２２】図１３（Ｂ）は、シュミット回路２１に入
力される入力電圧とそれに対応する出力電圧の例であ
る。入力電圧が上昇ししきい電圧Ｖ２を越えると、出力
電圧は０ＶからハイレベルＶＨに変化する。その後、入
力電圧が下降ししきい電圧Ｖ１より小さくなると、出力
電圧はハイレベルＶＨから０Ｖに変化する。

【００２３】図１１に戻り、シュミット回路２１は、信
号３０２を入力し、信号２０１を出力することにより、
３状態の信号３０２を２状態の信号２０１に復調する。
図１２において、入力信号３０２が中間レベルＶＩ２を
越えハイレベルＶＨ２に達すると、出力信号２０１はロ
ーレベルＶＬ２からハイレベルＶＨ２へ変化する。その
後、入力信号３０２がハイレベルＶＨ２から中間レベル
ＶＩ２まで下がり中間レベルＶＩ２を維持している間
も、出力信号２０１は引き続きハイレベルＶＨ２を維持
する。

【００２４】入力信号３０２が中間レベルＶＩ２からロ
ーレベルＶＬ２まで下がると、出力信号２０１はハイレ
ベルＶＨ２からローレベルＶＬ２に変化する。以下、同
様な動作を行い、信号２０１が生成される。

【００２５】以上のようにして、チップ１内の信号１０
２は、チップ２へ信号２０１として伝達される。信号１
０２と２０１は、信号レベルが異なるが、論理は同じで
ある。

【００２６】図１４は、従来技術による単方向の信号伝
達回路の構成図である。信号伝達回路は、半導体チップ
１から半導体チップ２への単方向の信号伝達を行う。チ
ップ１は出力回路６を有し、チップ２は入力回路７を有
する。チップ１とチップ２の間に接続される外部部品３
は、双方向信号伝達回路（図１１）のものと同じ構成で
ある。

【００２７】チップ１の出力回路６は、チップ２へ信号
を出力するためのトライステート回路１２を有する。チ
ップ２の入力回路７は、チップ１から信号を入力するた
めのシュミット回路２１を有する。つまり、単方向信号
伝達回路（図１４）は、双方向信号伝達回路（図１１）
のうちチップ１内のシュミット回路１１とチップ２内の
トライステート回路２２を取り除いた構成と同じであ
る。

【００２８】単方向信号伝達回路は、単方向のみ信号伝
達が可能である点を除けば、上記の双方向信号伝達回路
と同じ動作をする。

【００２９】

【発明が解決しようとする課題】信号伝達回路は、例え
ばＩＥＥＥ１３９４規格のデジタル通信のインターフェ
ース回路に用いられる。そのため、信号伝達は、高速性
が要求される。また、部品点数削減および消費電力の低
減が要求される。

【００３０】チップ２内のシュミット回路２１は、ヒス
テリシス特性を有するため、ハイレベルとローレベルの
間の変化速度が遅い。すなわち、シュミット回路２１
は、入力電圧上昇時のしきい電圧Ｖ２と入力電圧下降時
のしきい電圧Ｖ１が異なるため、当該２つのしきい電圧
の差に相当する分だけ時間の遅れが生じる。信号の伝達
を高速に行うことが困難である。

【００３１】トライステート回路１２は、中間レベルを
有する３状態を出力可能である。シュミット回路２１
は、中間レベルを入力すると電流が流れ、電力が消費さ
れる。３値論理ではなく、２値論理を扱うのであれば、
ＣＭＯＳ等を用いれば電流を消費させないこともでき
る。３値論理を扱うと、消費電力量が多くなる。

【００３２】トライステート回路１２は、通信を行って
いないとき、スタンバイ状態として中間レベルを出力す
る。そして、通信を行う際のみ、ハイレベルまたはロー
レベルを出力する。

【００３３】一般的に、通信を行わない時間は圧倒的に
長い。つまり、トライステート回路１２は中間レベルを
出力している時間が長い。通信を行っていない長時間に
おいて、シュミット回路２１は中間レベルを入力し、電
力を消費してしまう。

【００３４】動作速度が遅いことと消費電力量が多いこ
とは、回路設計を行う上で大きな制約になる。通常、動
作速度を速くするには、消費電力量が多くなってしま
う。そのため、信号伝達回路をＡＳＩＣ設計することは
困難であり、カスタム設計にせざるを得ない。カスタム
設計は、ＡＳＩＣ設計に比べコスト高である。

【００３５】また、外部部品３は、チップ１とチップ２
の電位差を吸収するために必要であるが、抵抗および容
量の部品点数が多すぎるという欠点がある。

【００３６】本発明の目的は、高速に動作する信号伝達
回路を提供することである。本発明の他の目的は、消費
電力の少ない信号伝達回路を提供することである。

【００３７】本発明の他の目的は、部品点数の少ない信
号伝達回路を提供することである。

【００３８】

【課題を解決するための手段】本発明の信号伝達回路
は、第１の電源ラインに接続され、２つの電圧状態とハ
イインピーダンス状態との３状態を有するトライステー
ト回路を含む第１の処理ブロックと、第２の電源ライン
に接続され、履歴を有さず外部から入力される信号を直
ちに２値論理でラッチするためのラッチ回路を含む第２
の処理ブロックと、前記第１の処理ブロックから出力さ
れる信号を前記第２の処理ブロックに伝達するため、第
１および第２の処理ブロックをＡＣカップリングする接
続手段とを有する。

【００３９】第１および第２の処理ブロックの間で信号
の伝達を行うことができる。第１の処理ブロックは、３
状態を有するトライステート回路を有する。第２の処理
ブロックは、外部から信号を入力するためのシュミット
回路の代わりにラッチ回路を有する。シュミット回路の
代わりにラッチ回路を設けることにより、ヒステリシス
特性を持つシュミット回路に比べ、高速に動作させるこ
とができる。また、ラッチ回路を設けることによりトラ
イステート回路の出力信号を２値論理に変換することが
できるので、設計が容易かつ消費電力量を少なくするこ
とができる。さらに、２値論理にすることにより接続手
段の部品点数を少なくすることができる。

【００４０】

【発明の実施の形態】図１は、本発明の第１の実施例に
よる双方向の信号伝達回路の構成図である。信号伝達回
路は、半導体チップ（ＩＣ）１と半導体チップ２との間
で双方向の信号伝達を行う。信号伝達回路は、例えばＩ
ＥＥＥ１３９４規格のデジタル通信のインターフェース
回路に用いられる。

【００４１】半導体チップ１は、入出力回路４を有し、
電源１３およびグランド１０に接続される。入出力回路
４は、チップ１の外部に信号を出力するためのトライス
テート回路１２と、チップ１の外部から信号を入力する
ためのラッチ回路６１を有する。ラッチ回路６１は、３
つのインバータＬ１，Ｌ２，Ｌ３により構成される。

【００４２】半導体チップ２は、半導体チップ１と同様
の構成であり、入出力回路５を有し、電源２３およびグ
ランド２０に接続される。入出力回路５は、チップ２の
外部に信号を出力するためのトライステート回路２２
と、チップ２の外部から信号を入力するためのラッチ回
路７１を有する。ラッチ回路７１は、３つのインバータ
Ｌ１，Ｌ２，Ｌ３により構成される。

【００４３】ここで、チップ２に接続される電源２３と
グランド２０は、それぞれチップ１に接続される電源１
３とグランド１０とは別系統のラインであり、電気的に
絶縁されている。

【００４４】信号伝達回路は、チップ１とチップ２の電
源電位が異なるときにも信号伝達を行うことができる。
電源１３とグランド１０の電位差、および電源２３とグ
ランド２０の電位差が同じ（例えば５Ｖ）であったとし
ても、グランド１０の電位とグランド２０の電位がずれ
ていることも想定される。グランド１０の電位とグラン
ド２０の電位が異なれば、電源１３の電位と電源２３の
電位も異なる。すなわち、チップ１の動作電位とチップ
２の動作電位が異なる。

【００４５】チップ１とチップ２の動作電位が同じであ
れば、チップ１とチップ２をダイレクトに接続し、信号
を伝達することができる。チップ１とチップ２の動作電
位が異なる場合には、外部部品３を介してチップ１とチ
ップ２を接続することにより、信号を伝達することがで
きる。１つの回路基盤上に、チップ１とチップ２と外部
部品３が配設される。

【００４６】外部部品３は、チップ１とチップ２のそれ
ぞれの入出力信号線を結ぶ容量３２を有する。外部部品
３は、チップ１とチップ２をＡＣカップリングし、直流
成分を非接続することにより、チップ１とチップ２の間
の有害な電位差を吸収する。外部部品３は、１つの容量
３２により構成されるので、従来の信号伝達回路（図１
１）に比べ部品点数が少なくてすむ。

【００４７】チップ１の入出力回路４内において、トラ
イステート回路１２の出力信号線とラッチ回路６１の入
力信号線が、チップ１の入出力信号線に接続される。チ
ップ２の入出力回路５内において、トライステート回路
２２の出力信号線とラッチ回路７１の入力信号線が、チ
ップ２の入出力信号線に接続される。

【００４８】チップ１とチップ２との間では、双方向に
信号の伝達を行うことができる。チップ１からチップ２
に信号を伝達するには、チップ１のトライステート回路
１２が信号を出力し、当該信号をチップ２のラッチ回路
７１が入力する。

【００４９】逆に、チップ２からチップ１に信号を伝達
するには、チップ２のトライステート回路２２が信号を
出力し、当該信号をチップ１のラッチ回路６１が入力す
る。

【００５０】両方向の信号伝達は、それぞれ同様の動作
である。以下、チップ１からチップ２へ信号を伝達する
場合を例に説明する。

【００５１】図２は、当該動作を説明するための信号波
形である。チップ１中のトライステート回路１２は、信
号１０２を入力し、信号１０３の制御の下、信号８０１
を出力する。トライステート回路１２は、ハイレベル、
中間レベル、ローレベルの３状態を出力可能であり、Ｉ
ＥＥＥ１３９４の通信を行っていないときはスタンバイ
状態として中間レベルを出力する。トライステート回路
１２が中間レベルを出力しているとき、トライステート
回路１２の出力はハイインピーダンス状態になり、動作
が停止する。

【００５２】例えば、チップ１のトライステート回路１
２が信号を出力し、当該信号をチップ２のラッチ回路７
１が入力する場合、チップ２のトライステート回路２２
はハイインピーダンス状態になり中間レベルを出力す
る。

【００５３】トライステート回路２２がハイインピーダ
ンス状態であれば、トライステート回路２２の出力はラ
ッチ回路７１に影響を与えない。すなわち、入出力回路
５が入力モードにあるとき、トライステート回路２２は
ハイインピーダンス状態になる。

【００５４】出力だけを行う回路であればトライステー
ト回路は必ずしも必要でない。入力と出力の両方を行う
場合には、２値の出力状態と１つの入力状態との３状態
を有するトライステート回路が必要になる。トライステ
ート回路はハイインピーダンス状態を有するので、トラ
イステート回路２２の出力とラッチ回路７１の入力を接
続することができる。

【００５５】トライステート回路１２は、本来３状態
（３値論理）を有する。しかし、トライステート回路１
２の出力信号線がラッチ回路６１の入力信号線に接続さ
れているため、トライステート回路１２の出力信号８０
１は２状態（２値論理）を有することになる。

【００５６】まず、ラッチ回路６１がない場合のトライ
ステート回路１２の動作を説明する。ラッチ回路６１が
なければ、トライステート回路１２は３状態を有する信
号３０１（図１２）を出力する。

【００５７】トライステート回路１２の入力信号１０２
と制御信号１０３は、ハイレベルＶＨ１とローレベルＶ
Ｌ１の２状態を有する。ハイレベルＶＨ１は、電源１３
の電位であり、ローレベルＶＬ１はグランド１０の電位
である。

【００５８】図１２において、トライステート回路１２
は、制御信号１０３がローレベルＶＬ１のとき、入力信
号１０２をそのまま出力信号３０１として出力し、制御
信号１０３がハイレベルＶＨ１のとき、入力信号１０２
とは無関係に出力信号３０１を中間レベルＶ１Ｉにして
出力する。中間レベルＶＩ１は、ハイレベルＶＨ１とロ
ーレベルＶＬ１の間の中間レベルである。

【００５９】なお、制御信号１０３は、ＩＥＥＥ１３９
４の規格に基づいた信号であり、入力信号１０２のレベ
ルが変化した際にローレベルＶＬ１（通過信号）にな
る。

【００６０】次に、ラッチ回路６１がある場合を説明す
る。ラッチ回路６１は、３つのインバータＬ１，Ｌ２，
Ｌ３を有し、メモリ機能を有する。ラッチ回路６１に入
力される信号８０１は、インバータＬ１とＬ２により構
成されるループ回路を介して、信号レベルがラッチされ
る。

【００６１】つまり、トライステート回路１２の出力信
号８０１が一度ハイレベルＶＨ１になると、その後トラ
イステート回路１２の出力がハイインピーダンス状態に
なっても、信号８０１はハイレベルＶＨ１を維持する。
ラッチ回路６１がトライステート回路１２を支配する形
になる。

【００６２】逆に、トライステート回路１２の出力信号
８０１が一度ローレベルＶＬ１になると、その後トライ
ステート回路１２の出力がハイインピーダンス状態にな
っても、信号８０１はローレベルＶＨ１を維持する。

【００６３】その結果、トライステート回路１２の出力
信号８０１は、入力信号１０２と同じ信号になる。トラ
イステート回路１２を用いながらも、出力信号８０１は
２状態を有し、中間レベルが存在しない。

【００６４】なお、上記の動作は、信号１０２がローレ
ベルＶＬ１で始まる場合、ラッチ回路６１の初期内部状
態がローレベルＶＬ１であることが前提となる。初期
時、トライステート回路１２がハイインピーダンス状態
になると、トライステート回路１２の出力信号はラッチ
回路６１の初期状態がローレベルＶＬ１であればローレ
ベルＶＬ１になる。しかし、ラッチ回路６１の初期内部
状態は不定である。そこで、実際の通信を行う前、何回
かダミー信号を伝達することにより、ラッチ回路６１の
内部状態を適正な論理レベルにすることが好ましい。

【００６５】インバータＬ１，Ｌ２，Ｌ３をＣＭＯＳで
構成すれば、信号８０１がハイレベルＶＨ１であっても
ローレベルＶＬ１であっても電流は流れず、電力は消費
されない。

【００６６】シュミット回路（図１１）の代わりにラッ
チ回路６１を用いることにより、消費電力量を少なくす
ることができる。また、２値論理の論理設計を行うこと
ができるので、設計が容易になる。

【００６７】図１において、外部部品３は容量３２を有
し、チップ１とチップ２をＡＣカップリングする。容量
３２は、チップ１とチップ２を交流的には接続し直流的
には切断する。信号８０１の交流成分は、容量３２を通
過し、信号８０２となる。

【００６８】従来の信号伝達回路（図１１）では、チッ
プ１の出力信号３０１が３状態を有していたために、外
部回路３が複雑なものになっていた。本実施例によれ
ば、チップ１の出力信号８０１は２状態のみを有するの
で、外部部品３を簡単なものにすることができる。

【００６９】図２に戻り、信号８０２は、チップ２内の
ラッチ回路７１の入力信号である。チップ１の出力信号
８０２の論理レベルは、チップ２の入力信号８０１の論
理レベルと同じである。ただし、両者の絶対電位は異な
っていてもよい。信号８０２は、信号８０１の直流レベ
ルを変移させた信号である。

【００７０】信号８０２の２状態ＶＨ２、ＶＬ２は、そ
れぞれ信号８０１の２状態ＶＨ１、ＶＬ１に相当する。
ハイレベルＶＨ２は、電源２３の電位であり、ローレベ
ルＶＬ２はグランド２０の電位である。

【００７１】信号２０１は、ラッチ回路７１の出力信号
である。ラッチ回路７１の入力信号８０２は、２つのイ
ンバータＬ１，Ｌ３を介して、出力信号２０１になる。
出力信号２０１は、入力信号８０２と同じ信号である。
チップ２の信号２０１は、チップ１の信号１０２が復調
された信号であり、チップ１からチップ２に信号が伝達
されたことになる。

【００７２】ラッチ回路７１は、ヒステリシス特性を持
つシュミット回路（図１１）に比べ、高速に動作する。
本実施例による信号伝達回路は、高速に信号を伝達する
ことができる。

【００７３】図３は、本発明の第２の実施例による単方
向の信号伝達回路の構成図である。信号伝達回路は、半
導体チップ１から半導体チップ２へ単方向の信号伝達を
行うことができる。チップ１は出力回路６を有し、チッ
プ２は入力回路７を有する。チップ１とチップ２の間に
接続される外部部品３は、先の実施例（図１）のものと
同じ構成である。

【００７４】チップ１の出力回路６は、チップ２へ信号
を出力するためのトライステート回路１２を有する。チ
ップ２の入力回路７は、チップ１から信号を入力するた
めのラッチ回路７１を有する。つまり、単方向信号伝達
回路（図３）は、双方向信号伝達回路（図１）のうちチ
ップ１内のラッチ回路６１とチップ２内のトライステー
ト回路２２を取り除いた構成と同じである。

【００７５】単方向信号伝達回路の動作は、トライステ
ート回路１２の出力信号３０１が３状態を有する点で上
記の双方向信号伝達回路の場合と異なる。以下、その違
いを説明する。

【００７６】図４は、当該動作を説明するための信号波
形である。トライステート回路１２の入力信号１０２と
制御信号１０３は、先の実施例（図２）と同じである。
トライステート回路１２の出力信号線には、図１に示す
ラッチ回路６１が接続されていないので、トライステー
ト回路１２の出力信号３０１は３状態を有する。

【００７７】すなわち、トライステート回路１２は、制
御信号１０３がローレベルＶＬ１のとき、入力信号１０
２をそのまま出力信号３０１として出力し、制御信号１
０３がハイレベルＶＨ１のとき、入力信号１０２とは無
関係に出力信号３０１を中間レベルＶ１Ｉにして出力す
る。

【００７８】図３において、外部部品３内の容量３２
は、チップ１とチップ２をＡＣカップリングする。信号
３０１の交流成分は、容量３２を通過し、信号８０２と
なる。信号８０２は、チップ２内のラッチ回路７１の入
力信号である。

【００７９】ラッチ回路７１は、３つのインバータＬ
１，Ｌ２，Ｌ３を有し、メモリ機能を有する。ラッチ回
路７１の入力信号８０２は、インバータＬ１およびＬ２
のループ回路を介して、信号レベルがラッチされる。

【００８０】トライステート回路１２の出力信号３０１
が一度ハイレベルＶＨ１になると、その後トライステー
ト回路１２の出力がハイインピーダンス状態になって
も、信号８０２はハイレベルＶＨ１を維持する。

【００８１】逆に、トライステート回路１２の出力信号
３０１が一度ローレベルＶＬ１になると、その後トライ
ステート回路１２の出力がハイインピーダンス状態にな
っても、信号８０２はローレベルＶＨ１を維持する。

【００８２】その結果、ラッチ回路７１の入力信号８０
２の論理は、信号１０２の論理と同じになる。信号１０
２は、ハイレベルＶＨ１とローレベルＶＬ１の２状態を
有する。それに対し、信号８０２は、ハイレベルＶＨ２
とローレベルＶＬ２の２状態を有する。

【００８３】信号２０１は、ラッチ回路７１の出力信号
である。ラッチ回路７１の入力信号８０２は、２つのイ
ンバータＬ１，Ｌ３を介して、出力信号２０１になる。
出力信号２０１は、入力信号８０２と同じ信号である。
チップ２の信号２０１は、チップ１の信号１０２が復調
された信号であり、チップ１からチップ２に信号が伝達
されたことになる。

【００８４】ラッチ回路７１は、ヒステリシス特性を持
つシュミット回路に比べ、高速に動作する。また、イン
バータＬ１，Ｌ２，Ｌ３をＣＭＯＳで構成することによ
り消費電力量を少なくすることができる。さらに、外部
部品３の部品点数を少なくすることができる。

【００８５】ラッチ回路の初期内部状態が不定である場
合、実際の信号伝達を行う前、ダミー信号を伝達するこ
とによりラッチ回路の内部状態を適正にすることができ
る。次に、リセット信号によりラッチ回路の内部状態を
強制的にリセットする例を示す。

【００８６】図５は、本発明の第３の実施例による双方
向の信号伝達回路の構成図である。本実施例は、第１の
実施例（図１）においてラッチ回路６１の代わりにラッ
チ回路６２を設けたものである。ラッチ回路６２は、２
つのインバータＬ１，Ｌ２と１つのＮＡＮＤ回路Ｌ４に
より構成される。

【００８７】ＮＡＮＤ回路Ｌ４とインバータＬ１は、ル
ープ回路を構成する。ＮＡＮＤ回路Ｌ４の１つの入力端
子には、インバータＬ１の出力信号が入力される。ＮＡ
ＮＤ回路Ｌ４の他の入力端子には、リセット信号１０４
が入力される。

【００８８】ＩＥＥＥ１３９４規格では、信号１０２が
ローレベルＶＬ１から開始することが決められている。
したがって、初期化時には、ラッチ回路６２をローレベ
ルＶＬ１にリセットする必要がある。

【００８９】初期化時に、リセット信号１０４を単発的
にローレベルＶＬ１にすれば、ＮＡＮＤ回路Ｌ４の出力
信号８０１は、ローレベルＶＬ１になる。その後、リセ
ット信号１０４をハイレベルＶＨ１に維持し、ＮＡＮＤ
回路Ｌ４をインバータとして機能させる。ＮＡＮＤ回路
Ｌ４をインバータとして機能させれば、第１の実施例と
同じ動作を行わせることができる。

【００９０】チップ２内の入出力回路５についても同様
に、ラッチ回路７２を設ける。ラッチ回路７２は、２つ
のインバータＬ１，Ｌ２と１つのＮＡＮＤ回路Ｌ４を有
する。ＮＡＮＤ回路Ｌ４にリセット信号２０４を入力す
ることにより、ラッチ回路７２をリセットすることがで
きる。

【００９１】本実施例によれば、リセット信号を用いて
ラッチ回路を初期化することができるので、実際に通信
を行う前に、余分なダミー信号を伝達する必要がなくな
る。

【００９２】図６は、本発明の第４の実施例による単方
向の信号伝達回路の構成図である。本実施例による単方
向信号伝達回路は、先の双方向信号伝達回路（図５）の
うちチップ１内のラッチ回路６２とチップ２内のトライ
ステート回路２２を取り除いた構成と同じである。ラッ
チ回路７２のリセット方法も、先の実施例（図５）と同
じである。本実施例によれば、単方向の信号伝達におい
ても、リセット信号２０４を用いてラッチ回路７２をリ
セットすることができる。

【００９３】以上は、リセット信号を用いてラッチ回路
をリセットする例を説明した。次に、回路素子（抵抗）
によりラッチ回路をリセットする例を説明する。

【００９４】図７は、本発明の第５の実施例による双方
向の信号伝達回路の構成図である。本実施例は、第１の
実施例（図１）に２つの抵抗３８と３９を付加したもの
である。抵抗３８と３９は、外部部品３に含まれる。

【００９５】抵抗３８は、チップ１の入出力信号線とグ
ランド１０の間に接続される。抵抗３９は、チップ２の
入出力信号線とグランド２０の間に接続される。チップ
１およびチップ２の入出力信号線は、それぞれプルダウ
ンされる。

【００９６】信号８０１がローレベルＶＬ１であるとき
に、信号８０２がローレベルＶＬ２になるようにラッチ
回路７１がラッチしていれば、ラッチ回路７１をリセッ
トする必要がない。本実施例によれば、信号８０１がロ
ーレベルＶＬ１であるときに、ラッチ回路７１が信号８
０２をハイレベルＬＨ２にラッチしていても、信号８０
２をローレベルＶＬ１にリセットすることができる。

【００９７】以下、信号８０１がローレベルＶＬ１であ
り、かつ信号８０２がハイレベルＶＨ２であるとき、信
号８０２をローレベルＶＬ２にリセットする例を説明す
る。

【００９８】図８（Ａ）は、図７の回路の等価回路であ
る。抵抗３９の一端には、インバータＬ１とＬ２が接続
される。当該接続点には、信号８０２が印加される。信
号８０２の初期状態が、ハイレベルＶＨ２である場合を
説明する。その場合、インバータＬ２は、ローレベルＶ
Ｌ２を入力し、ハイレベルＶＨ２を出力する。

【００９９】図８（Ｂ）は、図８（Ａ）のインバータＬ
２をＣＭＯＳで構成した例を示す。インバータＬ２は、
ｐチャネルＭＯＳトランジスタＴｒ１とｎチャネルＭＯ
ＳトランジスタＴｒ２で構成される。

【０１００】インバータＬ２にローレベルＬＶ２が入力
されると、トランジスタＴｒ１がオンになり、トランジ
スタＴｒ２がオフになる。電流Ｉは、トランジスタＴｒ
１と抵抗３９の直列回路を流れる。

【０１０１】ここで、抵抗３９の抵抗値をＲ１とする
と、インバータＬ１には、Ｉ×Ｒ１の電圧が入力され
る。この電圧がローレベルの電圧範囲内にあれば、信号
８０２はローレベルＶＬ２にラッチされる。

【０１０２】例えば、インバータＬ１の入力電圧のしき
い値がＶｃｃ／２である場合を考える。この場合、次式
を満足すれば、信号８０２はローレベルＶＬ２にリセッ
トされる。

【０１０３】 Ｉ×Ｒ１ ＜ Ｖｃｃ／２ ・・・（１） ここで、トランジスタＴｒ１のオン抵抗４０の抵抗値を
Ｒ２とすると、電流Ｉは、次式で表される Ｉ ＝ Ｖｃｃ／（Ｒ１＋Ｒ２） ・・・（２） 式（２）を式（１）に代入すると、次式のようになる。

【０１０４】 Ｒ１×Ｖｃｃ／（Ｒ１＋Ｒ２） ＜ Ｖｃｃ／２ ・・・（３） 式（３）を満足させるためには、抵抗Ｒ１を以下の値に
設定すればよい。

【０１０５】（Ｒ１＋Ｒ２）／Ｒ１ ＞ ２ １＋Ｒ２／Ｒ１ ＞ ２ Ｒ２／Ｒ１ ＞ １ Ｒ１ ＜ Ｒ２ 抵抗Ｒ１を抵抗Ｒ２よりも小さくすれば、信号８０２を
ローレベルＶＬ２にリセットすることができる。信号８
０２がローレベルＶＬ２にリセットされると、インバー
タＬ１はハイレベルＶＨ２を出力する。インバータＬ２
は、当該ハイレベルＶＨ２を入力し、ローレベルＶＬ２
を出力する。信号８０２は、インバータＬ２の出力を受
けて、ローレベルＶＬ２にラッチされる。

【０１０６】例えば、抵抗Ｒ１を抵抗Ｒ２に対して１０
倍程度大きくしておくと、周辺容量と抵抗Ｒ１及びＲ２
で定まる時定数を基にインバータＬ１の出力はハイレベ
ルに安定する。この動作を利用し、ラッチ回路をリセッ
トすることができる。

【０１０７】本実施例によれば、リセット信号を用いな
くても、抵抗３８と３９を設けることにより、ラッチ回
路６１と７１を初期化することができる。リセット信号
を生成する回路およびリセット回路を入力する回路が必
要なくなる。

【０１０８】図９は、本発明の第６の実施例による単方
向の信号伝達回路の構成図である。本実施例による単方
向信号伝達回路は、先の実施例による双方向信号伝達回
路（図７）のうちチップ１内のラッチ回路６１とチップ
２内のトライステート回路２２と外部部品３の内の抵抗
３８を取り除いた構成と同じである。ラッチ回路７１の
リセット方法は、先の実施例（図７）と同じである。本
実施例によれば、単方向の信号伝達においても、リセッ
ト信号を用いずに、ラッチ回路７１をリセットすること
ができる。

【０１０９】次に、信号伝達回路をＩＥＥＥ１３９４規
格の通信インターフェース回路に用いる例を示す。

【０１１０】図１０は、ＩＥＥＥ１３９４規格の通信ネ
ットワークの構成を示す。通信ネットワークは、複数の
ノードを通信ケーブル５０３で接続することにより構成
される。１つのノードは、通信インターフェース回路５
０１とデバイス５０２を有する。デバイス５０２は、例
えばビデオ機器やオーディオ機器やコンピュータ等であ
る。

【０１１１】通信インターフェース回路５０１は、上記
で示したチップ１とチップ２と外部部品３を有する。通
信インターフェース回路５０１のうち、チップ１は物理
層であり、チップ２は論理層である。物理層は、通信ケ
ーブル５０３と直接信号の授受を行う層であり、論理層
はデバイス５０２と信号の授受を行う層である。通信イ
ンターフェース回路５０１は、チップ１とチップ２のセ
ットで構成される。

【０１１２】上記の通り、物理層チップ１は入出力回路
４を有し、論理層チップ２は入出力回路５を有する。本
実施例によれば、双方向の信号伝達を行うことができ
る。双方向の信号伝達だけでなく、単方向の信号伝達を
行うこともできる。単方向の信号伝達を行う場合には、
入出力回路の代わりに入力回路または出力回路を設けれ
ばよい。

【０１１３】通信ケーブル５０３は、信号ラインの他、
電源ラインを有する。物理層チップ１は、通信ケーブル
５０３から電源の供給を受ける。一方、論理層２は、デ
バイス５０２から電源の供給を受ける。したがって、物
理層チップ１の電源電位と論理層チップ２の電源電位は
異なる場合も想定される。

【０１１４】本来であれば、論理層チップ２だけでなく
物理層チップ１についても、デバイス５０２から電源の
供給を受けることが望ましい。そのようにすれば、通信
インターフェース回路５０１を物理層チップ１と論理層
チップ２の２つに分ける必要はなく、通信インターフェ
ース回路５０１を１つのチップで構成することができ
る。

【０１１５】しかし、その場合、デバイス５０２の電源
を切ると、通信インターフェース回路５０１に電源が供
給されなくなり、通信インターフェース回路５０１が動
作しなくなる。

【０１１６】ＩＥＥＥ１３９４の通信ネットワークは、
チェイン状にノードが接続されており、接続されている
ノードのうちの１つの通信インターフェース回路５０１
が動作しないと、他のノードに通信データを伝えること
ができなくなってしまうという不都合がある。

【０１１７】そのため、通信インターフェース回路５０
１を、物理層チップ１と論理層チップ２に分けている。
物理層チップ１は、通信ケーブル５０３から電源の供給
を受けるので、デバイス５０２の電源を切っても動作す
る。物理層チップ１が動作していれば、通信ネットワー
クは他のノートに通信データを伝えることができる。論
理層チップ２は、デバイス５０２の電源を切ると動作し
ない。

【０１１８】物理層チップ１と論理層チップ２は電源供
給源が異なるので、それぞれの電源電位が異なることも
十分に考えられる。本実施例によれば、物理層チップ１
と論理層チップ２の電源電位が異なる場合であっても、
両チップ間で信号を伝達することができる。

【０１１９】また、物理層チップ１のみに電源が供給さ
れ、論理層チップ２に電源が供給されていなくても、外
部部品３を設けることにより物理層チップ１と論理層チ
ップ２がＡＣカップリングされているので、物理層チッ
プ１は悪影響を受けない。

【０１２０】本実施例による信号伝達回路は、シュミッ
ト回路の代わりにラッチ回路を有するので、ヒステリシ
ス特性を持つシュミット回路に比べ、高速に動作する。
また、ラッチ回路を設けることによりトライステート回
路の出力信号を２値論理に変換することができるので、
設計が容易かつ消費電力量を少なくすることができる。
さらに、２値論理にすることにより外部部品の部品点数
を少なくすることができる。

【０１２１】高速動作および低消費電力量を実現できる
ので、回路設計上の制約が緩やかであり、容易にＡＳＩ
Ｃ設計を行うことができ、コストを低減させることがで
きる。

【０１２２】なお、本実施例による信号伝達回路は、通
信インターフェース回路に用いる場合に限定されない。
信号伝達を行うものであれば、広く適用することができ
る。

【０１２３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１２４】

【発明の効果】以上説明したように、本発明によれば、
信号を入力するためのシュミット回路の代わりにラッチ
回路を設けることにより、高速に動作させることができ
る。また、設計が容易かつ消費電力量を少なくすること
ができる。さらに、２つの処理ブロックを結ぶ接続手段
の部品点数を少なくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による双方向の信号伝達
回路の構成図である。

【図２】第１の実施例による信号伝達回路の動作を説明
するための信号波形図である。

【図３】本発明の第２の実施例による単方向の信号伝達
回路の構成図である。

【図４】第２の実施例による信号伝達回路の動作を説明
するための信号波形図である。

【図５】本発明の第３の実施例による双方向の信号伝達
回路の構成図である。

【図６】本発明の第４の実施例による単方向の信号伝達
回路の構成図である。

【図７】本発明の第５の実施例による双方向の信号伝達
回路の構成図である。

【図８】図８（Ａ）と（Ｂ）は、図７に示す信号伝達回
路の一部を示す等価回路図である。

【図９】本発明の第６の実施例による単方向の信号伝達
回路の構成図である。

【図１０】ＩＥＥＥ１３９４規格の通信ネットワークの
構成を示す図である。

【図１１】従来技術による双方向の信号伝達回路の構成
図である。

【図１２】図１１に示す信号伝達回路の動作を説明する
ための信号波形図である。

【図１３】図１３（Ａ）と（Ｂ）は、シュミット回路の
特性を説明するための図である。

【図１４】従来技術による単方向の信号伝達回路の構成
図である。

【符号の説明】

１，２ 半導体チップ ３ 外部部品 ４，５ 入出力回路 ６ 出力回路 ７ 入力回路 １３，２３ 電源 １０，２０ グランド １１，２１ シュミット回路 １２，２２ トライステート回路 ６１，６２，７１，７２ ラッチ回路 ３１，３３，３４，３６，３７，３８，３９ 抵抗 ３２，３５ 容量 ５０１ 通信インターフェース回路 ５０２ デバイス ５０３ 通信ケーブル

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１の電源ラインに接続され、２つの電
   圧状態とハイインピーダンス状態との３状態を有するト
   ライステート回路を含む第１の処理ブロックと、 第２の電源ラインに接続され、履歴を有さず外部から入
   力される信号を直ちに２値論理でラッチするためのラッ
   チ回路を含む第２の処理ブロックと、 前記第１の処理ブロックから出力される信号を前記第２
   の処理ブロックに伝達するため、第１および第２の処理
   ブロックをＡＣカップリングする接続手段とを有する信
   号伝達回路。
2. 【請求項２】 さらに、前記第１の処理ブロックは履歴
   を有さず外部から入力される信号を直ちに２値論理でラ
   ッチするためのラッチ回路を含み、前記第２の処理ブロ
   ックは２つの電圧状態とハイインピーダンス状態との３
   状態を有するトライステート回路を含み、 前記接続手段は、第１および第２の処理ブロックの間で
   双方向に信号を伝達する請求項１記載の信号伝達回路。
3. 【請求項３】 さらに、前記第２の処理ブロック内のラ
   ッチ回路をリセットするためのリセット手段を有する請
   求項１記載の信号伝達回路。
4. 【請求項４】 さらに、前記第１および第２の処理ブロ
   ック内のラッチ回路をリセットするためのリセット手段
   を有する請求項２記載の信号伝達回路。
5. 【請求項５】 前記リセット手段は、ラッチ回路の入力
   信号線をプルダウンする手段である請求項３または４記
   載の信号伝達回路。
6. 【請求項６】 前記ラッチ回路は、少なくとも３つのイ
   ンバータを含む請求項１から５のいずれかに記載の信号
   伝達回路。
7. 【請求項７】 前記リセット手段は、外部から供給され
   るリセット信号によりラッチ回路をリセットする請求項
   ３または４記載の信号伝達回路。
8. 【請求項８】 前記ラッチ回路は、少なくとも２つのイ
   ンバータと１つのＮＡＮＤ回路を含む請求項７記載の信
   号伝達回路。
9. 【請求項９】 前記接続手段は、１つの容量素子により
   構成される請求項１から８のいずれかに記載の信号伝達
   回路。
10. 【請求項１０】 前記第１の電源ラインと前記第２の電
    源ラインは、電気的に絶縁されている請求項１から９の
    いずれかに記載の信号伝達回路。