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JPH104182A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JPH104182A
JPH104182A JP8175507A JP17550796A JPH104182A JP H104182 A JPH104182 A JP H104182A JP 8175507 A JP8175507 A JP 8175507A JP 17550796 A JP17550796 A JP 17550796A JP H104182 A JPH104182 A JP H104182A
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JP
Japan
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well
region
oxide film
field oxide
semiconductor substrate
Prior art date
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Pending
Application number
JP8175507A
Other languages
English (en)
Inventor
Hiroshi Kamata
浩 鎌田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
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Priority to TW086104999A priority patent/TW476154B/zh
Priority to US08/851,080 priority patent/US6124623A/en
Priority to KR1019970020197A priority patent/KR980006292A/ko
Priority to DE69729242T priority patent/DE69729242T2/de
Priority to EP97109492A priority patent/EP0813249B1/en
Priority to CN97113622A priority patent/CN1171630A/zh
Publication of JPH104182A publication Critical patent/JPH104182A/ja
Priority to US09/243,471 priority patent/US6180455B1/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 周辺素子領域部分２０ｂに形成される素子の
耐圧性に優れた半導体装置１０を製造工程の複雑化を招
くことなく製造する。 【解決手段】 基板１１への不純物イオンの注入によ
り、第１のウエル部１４を形成し、第１のウエル部の表
面を含む基板の表面に複数の活性領域２０を区画すべく
フィールド酸化膜１９を形成し、第１のウエル部１４に
不純物イオンを注入してメモリアレイ領域部分２０ａお
よび周辺素子領域部分２０ｂを構成する複数の活性領域
２０を備える第２のウエル部２２を形成し、両領域部分
２０ａ、２０ｂに対応する領域を露出させ、該領域以外
の領域を覆うマスク２３を形成し、マスク２３から露出
する第２のウエル部２２にフィールド酸化膜１９を透過
するエネルギーでチャンネルストップイオン２４ａ、２
４ｂを注入する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば不揮発性半
導体素子を含むメモリ装置のような半導体装置に好適な
半導体装置およびその製造方法に関し、特に、半導体基
板内に互いに異極の２重ウエル構造を有する半導体基板
を備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】例えばＥＰ−ＲＯＭあるいはＥＥＰ−Ｒ
ＯＭのような不揮発性半導体素子を含むメモリ装置ある
いはｎチャンネルＭＯＳおよびｐチャンネルＭＯＳを組
み合わせたＣＭＯＳを含むメモリ装置の製造には、１枚
の基板内に相互に異極の基板領域が必要になることがあ
る。このような場合、例えばｐ型半導体基板の表面に露
出して形成され、この基板の極性と異なるｎ極性を有す
る第１のウエル部と、第１のウエル部内で半導体基板の
表面に露出して形成され、前記半導体基板の極性と同一
極性を有する第２のウエル部とが設けられた２重ウエル
構造を有する半導体基板が用いられている。
【０００３】この２重ウエル構造の形成には、例えばｐ
型半導体基板内に不純物イオンを注入して、第１のウエ
ル部が形成され、活性領域を区画するフィールド酸化膜
の形成に先立ち、このフィールド酸化膜下にチャンネル
を構成する反転層が形成されることを抑制するためのチ
ャンネルストッパイオンが第１のウエル部を除く基板領
域に注入される。フィールド酸化膜の形成により、第１
のウエル部は、多数の活性領域に区画され、さらにこの
第１のウエル部内に第２のウエル部が不純物イオンの注
入により形成される。
【０００４】この第２のウエル部には、複数の活性領域
が含まれ、その一部が例えば浮遊ゲートを有するＭＯＳ
型トランジスタのような不揮発性記憶素子のためのメモ
リアレイ領域部分として利用され、他の一部がこの記憶
素子の制御用トランジスタのような周辺回路のための周
辺素子領域部分として利用される。
【０００５】第２のウエル部は、チャンネルストッパイ
オンが注入されていない第１のウエル部内に形成されて
いる。この第２のウエル部に形成された周辺素子領域部
分では、第２ウエル部の形成時に、この第２のウエル部
の形成のために注入された不純物イオンによって、この
周辺素子領域部分内に形成されるトランジスタのソース
・ドレイン間の耐圧性が充分に確保できると考えられて
いた。そのため、この第２のウエル部の形成後、そのメ
モリアレイ領域部分にのみ、寄生チャンネルの発生原因
となる反転層の形成を抑制するためのチャンネルストッ
パイオンが注入されていた。
【０００６】
【発明が解決しようとする課題】しかしながら、第２の
ウエル部の形成のために注入された不純物イオンの拡散
制御を行うための、イオン注入に関連して行われるドラ
イブインと呼ばれる熱処理工程によって、注入された不
純物イオンがフィールド酸化膜中に拡散することから、
周辺素子領域部分におけるフィールド酸化膜直下部分の
不純物濃度が低下する。そのため、周辺素子領域部分に
形成されるトランジスタのソース・ドレイン間の耐圧性
の確保が困難になることがあった。この耐圧性の低下
は、暗電流の増大による閾値の低下およびこれらに起因
する種々の電気特性の低下を招く。
【０００７】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明に係る半導体製造装置は、互いに極性を
異にする第１のウエル部と該ウエル部内に形成された第
２のウエル部とからなる２重ウエル構造を有し、両ウエ
ル部の表面を含む表面がフィールド酸化膜により複数の
活性領域に区画された半導体基板を含む半導体装置であ
って、第２のウエル部には、メモリアレイ領域部分およ
び周辺素子領域部分として利用される複数の活性領域が
形成され、これらメモリアレイ領域部分および周辺素子
領域部分の両領域部分に、反転層の発生を抑制するため
のイオン注入によるチャンネルストッパ領域が形成され
ていることを特徴とする。
【０００８】また、本発明に係る半導体装置の製造方法
は、基本的には、相互に異なる極性を有する第１のウエ
ル部および第２のウエル部が設けられた２重ウエル構造
からなる半導体基板を備える半導体装置の製造方法にお
いて、半導体基板の所定領域への不純物イオンの注入に
より、第１のウエル部を形成すること、この第１のウエ
ル部の表面を含む半導体基板の表面に複数の活性領域を
区画すべくフィールド酸化膜を形成すること、第１のウ
エル部の複数の活性領域を含む所定領域に不純物イオン
を注入してメモリアレイ領域部分および周辺素子領域部
分を構成する複数の活性領域を備える第２のウエル部を
形成すること、半導体基板の表面における第２のウエル
部のメモリアレイ領域部分および周辺素子領域部分に対
応する領域を露出させ、該領域以外の領域を覆うマスク
を形成すること、このマスクから露出する第２のウエル
部にフィールド酸化膜を透過するエネルギーでチャンネ
ルストップイオンを注入すること、とを含むことを特徴
とする。
【０００９】〈作用〉本発明に係る半導体装置では、第
２のウエル部のメモリアレイ領域部分に加えて、周辺素
子領域部分にも、反転層の発生を抑制するためのイオン
注入によるチャンネルストッパ領域が形成されているこ
とから、周辺素子領域部分のチャンネル発生防止領域が
フィールド酸化膜下で発生する正の固定電荷に起因する
寄生チャンネルの発生を抑制し、周辺素子領域部分の素
子の耐圧性の低下、暗電流の増大による閾値の低下およ
びこれらに起因する種々の電気特性の低下が防止され
る。
【００１０】また、本発明に係る半導体製造の製造方法
では、第２ウエル部の形成後、この第２ウエル部に含ま
れる活性領域のメモリアレイ領域部分に加えて、周辺素
子領域部分にも、マスクを用いたイオン注入法により、
フィールド酸化膜を透過するエネルギーでチャンネルス
トップイオンが注入される。従って、周辺素子領域部分
へのイオン注入のための格別な工程を付加することな
く、メモリアレイ領域部分へのチャンネルストップイオ
ンの打ち込みと同時に、周辺素子領域部分へも一括的に
チャンネルストップイオンを注入することができる。
【００１１】第２のウエル部へのチャンネルストップイ
オンの注入に用いられるマスクに、第２のウエル部内の
活性領域を覆い該活性領域に隣接するフィールド酸化膜
の縁部に至る補助マスク部を設けることができる。この
補助マスク部により、チャンネルストップイオンの活性
領域の中央部への注入を防止し、これにより活性領域の
不純物濃度を過剰に高めることを防止した状態で第２の
ウエル部におけるフィールド酸化膜下にのみ選択的にチ
ャンネルストップイオンを注入することができる。
【００１２】また、前記マスクの第１のウエル部を除く
半導体基板領域にチャンネルストップイオンの注入を許
す開口部を設けることにより、チャンネルストップイオ
ンの注入を、第２のウエル部におけるメモリアレイ領域
部分および周辺素子領域部分を含む活性領域に加えて、
半導体基板へもこれと同時的に行うことができることか
ら、半導体装置の製造工程の一層の簡素化を図ることが
可能となる。
【００１３】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法を図示の具体例に示す実施の形態に沿って詳細
に説明する。 〈具体例１の構成〉図１は、本発明に係る半導体装置の
製造方法の第１具体例を示す工程図である。半導体メモ
リ装置１０の基板として、図１（ａ）に示されているよ
うに、例えばｐ型のシリコン半導体基板１１が用いられ
る。半導体基板１１の表面はマスク用の例えば約５００
０Ａ゜の厚さの酸化膜１２で覆われる。この酸化膜１２
の、半導体基板１１の第１のウエル部の形成領域となる
所定の領域を覆う部分が、フォトリソグラフィおよびエ
ッチングにより除去され、この酸化膜１２が部分的に除
去された半導体基板１１の露出部分には、引き続くイオ
ン注入から表面の保護を図るための例えば１０００Ａ゜
の厚さの酸化膜１３が形成される。
【００１４】部分的に酸化膜１２が除去され、酸化膜１
３により表面が保護された半導体基板１１には、ドナー
となるリンのイオンが、１８０ｋｅＶの加速電圧、１０
13個／ｃｍ2 のイオン濃度で、酸化膜１２をマスクとし
て選択的に打ち込まれる。このイオンの打ち込み後、こ
の不純物の拡散距離の制御のために、例えば１１５０
℃、窒素ガス雰囲気下で約６０分のドライブイン処理が
施される。この熱処理により、半導体基板１１の酸化膜
１２から露出した領域には、半導体基板１１の極性とは
異なるｎ型極性の第１のウエル部１４が形成される。
【００１５】第１のウエル部１４の形成後、図１（ｂ）
に示されているように、マスク用酸化膜１２および保護
用酸化膜１３が除去され、半導体基板１１の表面には、
パッド用酸化膜１５およびシリコン窒化膜１６が形成さ
れる。シリコン窒化膜１６は、ＬＯＣＯＳ法として従来
よく知られているように、後述する半導体基板１１の酸
化によるフィールド酸化膜の形成に際し、この酸化を抑
制することにより、半導体基板１１の選択的な酸化を可
能とする。また、パッド用酸化膜１５は、窒化膜１６と
半導体基板１１との熱膨張差を吸収して半導体基板１１
の熱歪みを緩和する作用をなす。従って、パッド用酸化
膜１５は、半導体基板１１の全表面を覆うように形成さ
れ、窒化膜１６は、このパッド用酸化膜１５を介して、
フィールド酸化膜を形成すべき領域を除く部分を選択的
に覆うように、形成される。
【００１６】パッド用酸化膜１５および窒化膜１６の形
成後、第１のウエル部１４を覆うようにチャンネルスト
ッパイオン用マスク１７が形成され、その後、アクセプ
タとなるボロンのイオンがチャンネルストッパイオンと
して、３０ｋｅＶの加速電圧、７×１０13個／ｃｍ2 の
イオン濃度で、半導体基板１１に打ち込まれる。チャン
ネルストッパイオンは、マスク１７から露出した半導体
基板１１の第１のウエル部１４を除く領域のうち、窒化
膜１６から露出した部分に選択的に注入される。この注
入されたボロン１８は、窒化膜１６から露出する領域
で、フィールド酸化膜の形成時に寄生チャンネルの発生
源となる反転層が発生することを抑制する作用をなす。
【００１７】マスク１７をアッシングにより除去した
後、パッド用酸化膜１５および窒化膜１６を残して、半
導体基板１１は、高温水蒸気雰囲気下で、酸化処理を施
される。この酸化処理により、図１（ｃ）に示されてい
るように、半導体基板１１の窒化膜１６で覆われていな
い部分が例えば５０００Ａ゜の厚さを有するフィールド
酸化膜１９として成長する。フィールド酸化膜１９は、
半導体基板１１上を多数の区画された活性領域２０（２
０ａ、２０ｂ、２０ｃ、２０ｄ）に区画する。
【００１８】フィールド酸化膜１９の形成後、図１
（ｃ）に示したように、パッド用酸化膜１５および窒化
膜１６が除去され、各活性領域２０は、窒化物を除去す
るためのシリコン酸化膜２１で覆われる。その後、図示
しないが、マスク１７と同様なマスクが、半導体基板１
１の第１のウエル部１４内における所定領域を露出させ
るように形成され、このマスクを選択パターンマスクと
して、第１のウエル部１４内の所定領域に、アクセプタ
となるボロンのイオンが、２００ｋｅＶの加速電圧、１
０13個／ｃｍ2 のイオン濃度で、選択的に打ち込まれ
る。このイオンの打ち込み後、この不純物の拡散距離の
制御のために、例えば１１５０℃、窒素ガス雰囲気下で
約６０分のドライブイン処理が施される。この熱処理に
より、第１のウエル部１４内には、半導体基板１１に露
出し、第１のウエル部１４の極性とは異なる極性すなわ
ち半導体基板１１の極性と同一極性のｐ型極性を有する
第２のウエル部２２が形成される。
【００１９】図示の例では、第２のウエル部２２には、
２つの活性領域２０ａおよび２０ｂが含まれ、第１のウ
エル部１４には、２つの活性領域２０ｃおよび２０ｃが
含まれ、半導体基板１１の基板部には、２つの活性領域
２０ｄおよび２０ｄが含まれている。半導体メモリ装置
１０では、第２のウエル部２２の一方の活性領域２０ａ
がメモリアレイ領域部分として利用され、このメモリア
レイ領域部分２０ａには、例えばｎＭＯＳ型メモリ素子
が形成される。また、第２のウエル部２２の他方の活性
領域２０ｂがこれらメモリ素子の周辺回路素子のための
周辺素子領域部分２０ｂとして利用され、この周辺素子
領域部分２０ｂには、例えばスイッチング作用をなすｎ
型ＭＯＳ等が形成される。また、第１のウエル部１４の
活性領域２０ｃには、必要に応じて、ｐ型ＭＯＳのよう
な半導体素子あるいは回路素子等が形成される。
【００２０】このような素子の形成に先立って、第２の
ウエル部２２のメモリアレイ領域部分２０ａおよび周辺
素子領域部分２０ｂには、一括的にチャンネルストッパ
イオンが注入される。このメモリアレイ領域部分２０ａ
および周辺素子領域部分２０ｂへの選択的ストッパイオ
ンの注入のために、図１（ｄ）に示されているように、
メモリアレイ領域部分２０ａおよび周辺素子領域部分２
０ｂを露出させ、その他の部分を覆うマスク２３が形成
される。このマスク２３をパターンマスクとして、メモ
リアレイ領域部分２０ａおよび周辺素子領域部分２０ｂ
に選択的にチャンネルストッパイオンが注入される。
【００２１】このチャンネルストッパイオンとして、ボ
ロンのイオンが用いられ、ボロンイオンにフィールド酸
化膜１９を透過して第２のウエル部２２に到達するに充
分なエネルギーを与えるために、ボロンイオンが２００
ｋｅＶの加速電圧で加速された。そのときのイオン濃度
は、１０13個／ｃｍ2 である。このチャンネルストッパ
イオンの注入により、第２のウエル部２２におけるフィ
ールド酸化膜１９下、メモリアレイ領域部分２０ａおよ
び周辺素子領域部分２０ｂには、ボロン２４（２４ａお
よび２４ｂ）が打ち込まれる。
【００２２】このチャンネルストップイオンの打ち込み
後、シリコン酸化膜２１が除去され、活性領域２０ａお
よび２０ｂ上に新たに図示しないゲート酸化膜が形成さ
れた後、このゲート酸化膜上に従来と同様な、よく知ら
れた方法により、メモリアレイ領域部分２０ａにはメモ
リ素子が形成され、また周辺素子領域部分２０ｂには周
辺トランジスタのような周辺回路素子が形成される。
【００２３】メモリ素子および周辺回路素子がそれぞれ
形成される活性領域であるメモリアレイ領域部分２０ａ
および周辺素子領域部分２０ｂには、第２のウエル部２
２におけるフィールド酸化膜１９下を含む部分にボロン
２４が注入されていることから、この注入ボロンが第２
のウエル部２２形成時に注入されたボロンのうち、フィ
ールド酸化膜１９に吸収された分を補償する作用をな
す。また第２のウエル部２２におけるフィールド酸化膜
１９下の注入ボロン２４ａは、チャンネルストッパ領域
を構成し、フィールド酸化膜１９での反転層の発生を効
果的に抑制する。
【００２４】このことから、第２のウエル部２２内のメ
モリアレイ領域部分２０ａおよび周辺素子領域部分２０
ｂに形成されるトランジスタのソース・ドレイン間の耐
圧性の向上を図ることができ、また第２のウエル部２２
内での反転層の形成を確実に防止して、閾値の低下を招
く寄生チャンネルの発生を抑制することができる。従っ
て、本発明の方法によれば、メモリアレイ領域部分２０
ａおよび周辺素子領域部分２０ｂに一括的にチャンネル
ストッパイオンの注入が可能となり、製造工程の複雑化
を招くことなく、電気特性に優れた半導体装置を比較容
易に製造することが可能となる。
【００２５】第１具体例では、メモリアレイ領域部分２
０ａおよび周辺素子領域部分２０ｂの中央部にもボロン
２４ｂが打ち込まれる例を示したが、このメモリアレイ
領域部分２０ａおよび周辺素子領域部分２０ｂに形成さ
れる素子の特性によっては、このボロン２４ｂによっ
て、第２のウエル部２２内のボロン濃度の増大が望まし
くないことがある。
【００２６】〈第２具体例〉図２は、第２のウエル部２
２の不純物濃度の大きな増大を招かない例を示す第２具
体例についての図１（ｄ）と同様な図面である。図２に
示す例では、第２のウエル部２２への選択的なチャンネ
ルストップイオンの打ち込みに使用されるマスク２３に
は、メモリアレイ領域部分２０ａおよび周辺素子領域部
分２０ｂをそれぞれ覆う補助マスク部２３ａが設けられ
ている。
【００２７】各補助マスク部２３ａは、活性領域である
メモリアレイ領域部分２０ａあるいは周辺素子領域部分
２０ｂを覆い、それぞれの活性領域に隣接するフィール
ド酸化膜１９の縁部に重なるように、フィールド酸化膜
１９の縁部に至る。この重なりの程度は、約０．２μｍ
以上とすることが望ましい。
【００２８】補助マスク部２３ａにより、第２のウエル
部２２内には、フィールド酸化膜１９部分にのみチャン
ネルストッパイオンの打ち込みを許す開口部２５が規定
されている。従って、この開口部２５に対応するフィー
ルド酸化膜１９の中央部直下へのチャンネルストッパイ
オンの注入（２４ａ）が許されるが、メモリアレイ領域
部分２０ａおよび周辺素子領域部分２０ｂの中央部への
チャンネルストッパイオンの打ち込みが防止される。
【００２９】このことから、第２具体例では、第２のウ
エル部２２内のボロン濃度の増大による第２のウエル部
２２上の素子のドレインあるいはソースと、第２のウエ
ル部２２との接合部における耐圧性の低下を招くことな
く、第２のウエル部２２内のメモリアレイ領域部分２０
ａおよび周辺素子領域部分２０ｂに形成されるトランジ
スタのソース・ドレイン間の耐圧性の向上を図ることが
でき、また第２のウエル部２２内での反転層の形成を確
実に防止して、閾値の低下を招く寄生チャンネルの発生
を抑制することができる電気特性に優れた半導体装置を
効率的に製造することができる。
【００３０】〈第３具体例〉図３は、第２具体例におけ
るチャンネルストッパイオンの注入に際し、半導体基板
１１へのチャンネルストッパイオンの注入をも同時的に
行う第３の具体例についての図１（ｄ）と同様な図面で
ある。図３に示す例では、第２のウエル部２２への選択
的なチャンネルストップイオンの打ち込みに使用される
マスク２３には、メモリアレイ領域部分２０ａおよび周
辺素子領域部分２０ｂをそれぞれ覆い第２のウエル部２
２内のフィールド酸化膜１９部分にイオンの打ち込みを
許す開口部２５が設けられた補助マスク部２３ａに加え
て、半導体基板１１の基板部分におけるフィールド酸化
膜１９部分へのイオンの打ち込みを許す開口部２６が設
けられている。
【００３１】従って、第３具体例では、第２のウエル部
２２へのチャンネルストッパイオンの注入および半導体
基板１１の基板部分へのチャンネルストッパイオンの注
入を同時に行うことができることから、第１具体例で図
１（ｂ）に沿って説明した半導体基板１１の基板部分へ
の単独のチャンネルストッパイオンの打ち込み工程を不
要とすることができる。このことから、第３具体例によ
れば、電気特性に優れた半導体装置を一層効率的に製造
することが可能となる。
【００３２】各具体例に述べたイオンの種類、あるいは
加速エネルギーおよびイオン濃度等の数値は、例示に過
ぎず、必要に応じてこれらを適宜選択することができ
る。また、以上に述べたところでは、本発明の方法を不
揮発性半導体素子が形成される半導体基板について説明
したが、これに限らず、例えばキャパシタとＭＯＳＦＥ
Ｔとを組み合わせた揮発性半導体素子が形成される半導
体基板の２重ウエル構造の形成等にも適用することがで
きる。
【００３３】
【発明の効果】本発明に係る半導体装置によれば、以上
に説明したように、第２ウエル部に形成される周辺素子
領域部分での寄生チャンネルの発生をも効果的に防止す
ることができることから、この周辺素子領域に形成され
る周辺素子の耐圧性の低下、暗電流の増大による閾値の
低下およびこれらに起因する種々の電気特性の低下が防
止され、半導体装置の電気特性の向上を図ることができ
る。
【００３４】また、本発明に係る製造方法では、以上に
説明したように、第２ウエル部の形成後、この第２ウエ
ル部に含まれる活性領域のメモリアレイ領域部分に加え
て、周辺素子領域部分にも、一括的にチャンネルストッ
プイオンを注入することができることから、格別な付加
工程を追加することなく、周辺素子領域部分における寄
生チャンネルの発生をも効果的に抑制することができ
る。
【００３５】従って、本発明に係る方法によれば、製造
工程に格別な付加工程を施すことなく、２重ウエル構造
における周辺素子領域部分での寄生チャンネルの発生を
確実に防止することができ、この周辺素子領域部分に形
成される素子のリーク電流の増大、暗電流の閾値の低下
等による電気特性の低下を確実に防止することができ、
これにより電気特性に優れた半導体装置を製造工程の複
雑化を招くことなく、比較的効率的に製造することが可
能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の第１具体
例を示す工程図である。
【図２】本発明に係る半導体装置の製造方法の第２具体
例を示す図１（ｄ）と同様な図面である。
【図３】本発明に係る半導体装置の製造方法の第３具体
例を示す図１（ｄ）と同様な図面である。
【符号の説明】
１０ 半導体メモリ装置 １１ 半導体基板 １４ 第１のウエル部 １８、２４ａ、２４ｂ チャンネルストップイオン １９ フィールド酸化膜 ２０（２０ａ、２０ｂ、２０ｃ、２０ｄ） 活性領域 ２０ａ メモリアレイ領域部分 ２０ｂ 周辺素子領域部分 ２２ 第２のウエル部 ２３ マスク ２３ａ 補助マスク部 ２６ 開口部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 互いに極性を異にする第１のウエル部と
    該ウエル部内に形成された第２のウエル部とからなる２
    重ウエル構造を有し、両ウエル部の表面を含む表面がフ
    ィールド酸化膜により複数の活性領域に区画された半導
    体基板を含む半導体装置であって、 前記第２のウエル部には、メモリアレイ領域部分および
    周辺素子領域部分として利用される複数の前記活性領域
    が形成され、該両領域部分には反転層の発生を抑制する
    ためのイオン注入によるチャンネルストッパ領域が形成
    されていることを特徴とする半導体装置。
  2. 【請求項２】 互いに極性を異にする第１のウエル部と
    該ウエル部内に形成された第２のウエル部とからなる２
    重ウエル構造を有し、両ウエル部の表面を含む表面がフ
    ィールド酸化膜により複数の活性領域に区画された半導
    体基板を備える半導体装置の製造方法であって、 半導体基板の所定領域への不純物イオンの注入により、
    第１のウエル部を形成すること、 該第１のウエル部の表面を含む前記半導体基板の表面に
    複数の活性領域を区画すべくフィールド酸化膜を形成す
    ること、 前記第１のウエル部の複数の活性領域を含む所定領域に
    不純物イオンを注入してメモリアレイ領域部分および周
    辺素子領域部分を構成する複数の活性領域を備える第２
    のウエル部を形成すること、 前記半導体基板の表面における前記第２のウエル部の前
    記メモリアレイ領域部分および周辺素子領域部分に対応
    する領域を露出させ、該領域以外の領域を覆うマスクを
    形成すること、 該マスクから露出する第２のウエル部に前記フィールド
    酸化膜を透過するエネルギーでチャンネルストップイオ
    ンを注入することを含む、半導体装置の製造方法。
  3. 【請求項３】 前記マスクは、第２のウエル部内の前記
    活性領域を覆い該活性領域に隣接する前記フィールド酸
    化膜の縁部に至る補助マスク部を備え、前記チャンネル
    ストップイオンの注入が前記第２のウエル部におけるフ
    ィールド酸化膜下に選択的に施される請求項２記載の、
    半導体装置の製造方法。
  4. 【請求項４】 前記マスクは、前記第１のウエル部を除
    く半導体基板領域において、前記フィールド酸化膜の縁
    部を除く中央部へのチャンネルストップイオンの注入を
    許す開口部を備え、前記チャンネルストップイオンの注
    入が、前記第２のウエル部と同時に前記半導体基板へも
    施される、請求項２記載の半導体装置の製造方法。
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DE69729242T DE69729242T2 (de) 1996-06-14 1997-06-11 Halbleiterbauelement mit einer Isolationsdoppelwanne und deren Herstellungsmethode
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465606B1 (ko) * 1998-06-30 2005-04-06 주식회사 하이닉스반도체 반도체소자의 삼중웰 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661044B2 (en) * 2001-10-22 2003-12-09 Winbond Electronics Corp. Method of manufacturing MOSEFT and structure thereof
KR20160011136A (ko) 2015-03-25 2016-01-29 한국기계연구원 내식성이 향상된 마그네슘 합금 및 이를 이용하여 제조한 마그네슘 합금 부재의 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091324A (en) * 1990-08-10 1992-02-25 Advanced Micro Devices, Inc. Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures
DE69125794T2 (de) * 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
JPH05198666A (ja) * 1991-11-20 1993-08-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
EP1126472B1 (en) 1991-11-20 2003-03-05 Fujitsu Limited Flash-erasable semiconductor memory device
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
KR950009815B1 (ko) * 1991-12-23 1995-08-28 삼성전자주식회사 트리플웰 구조를 가지는 고집적 반도체 메모리 장치
US5411908A (en) * 1992-05-28 1995-05-02 Texas Instruments Incorporated Flash EEPROM array with P-tank insulated from substrate by deep N-tank
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
JP3002371B2 (ja) 1993-11-22 2000-01-24 富士通株式会社 半導体装置とその製造方法
JPH07176701A (ja) 1993-12-17 1995-07-14 Nec Corp 半導体装置とその製造方法
KR0138312B1 (ko) * 1994-05-13 1998-04-28 김광호 비휘발성 반도체 메모리장치의 제조방법
US5627099A (en) 1994-12-07 1997-05-06 Lsi Logic Japan Semiconductor, Inc. Method of manufacturing semiconductor device
US5494851A (en) 1995-01-18 1996-02-27 Micron Technology, Inc. Semiconductor processing method of providing dopant impurity into a semiconductor substrate
JP2679683B2 (ja) 1995-04-28 1997-11-19 日本電気株式会社 半導体装置の製造方法
US5604150A (en) * 1995-10-25 1997-02-18 Texas Instruments Incorporated Channel-stop process for use with thick-field isolation regions in triple-well structures
JP3008854B2 (ja) * 1996-07-12 2000-02-14 日本電気株式会社 不揮発性半導体記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465606B1 (ko) * 1998-06-30 2005-04-06 주식회사 하이닉스반도체 반도체소자의 삼중웰 제조방법

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