JPH103789A

JPH103789A - トランジスタのしきい値補正回路及び半導体記憶装置並びにしきい値補正方法

Info

Publication number: JPH103789A
Application number: JP8154512A
Authority: JP
Inventors: Yoshihisa Saito; 美寿齋藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-06-14
Filing date: 1996-06-14
Publication date: 1998-01-06
Anticipated expiration: 2016-06-14
Also published as: KR980006224A; TW366586B; JP4043060B2; KR100275345B1; US5949270A

Abstract

(57)【要約】【課題】トランジスタのしきい値を補正する技術に関
し、トランジスタの微細化に伴うしきい値のばらつきを
トランジスタが近接している場合も含めて補正すること
を目的とする。【解決手段】しきい値補正対象のトランジスタＱのゲ
ートと入力端子ＩＮの間にキャパシタＣを、トランジス
タＱの一端に接続された電流源ＣＩとゲートの間にスイ
ッチング素子Ｓ１を、入力端子と参照電圧Ｖ_REFが入力
される端子Ｂの間にスイッチング素子Ｓ２をそれぞれ設
け、スイッチング素子Ｓ１をオンにしてトランジスタＱ
をダイオード接続させ、スイッチング素子Ｓ２をオンに
して参照電圧Ｖ_REFを入力端子ＩＮに印加すると共に、
トランジスタの他端である電流流入端子Ａに参照電圧Ｖ
_GNDを印加し、トランジスタＱのしきい値Ｖ_THに依存し
た電荷をキャパシタＣに蓄積した後、スイッチング素子
Ｓ１をオフにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路に用い
られるトランジスタのしきい値を補正する技術に係り、
特に、しきい値のばらつきを補正するのに有用な回路と
それを用いたセンスアンプの構成に関する。近年、半導
体素子の微細化に伴い、短チャネル効果や狭チャネル効
果などが現れている。短チャネル効果はゲート長が短く
なるとしきい値が小さくなってしまう現象であり、一
方、狭チャネル効果はゲート幅が小さくなるとしきい値
が大きくなってしまう現象である。このため、製造ばら
つきなどでゲート長やゲート幅がばらつくと、結果とし
てしきい値がばらつくことになる。また、チャネルを形
成するためのイオン注入の際の自然な分布によっても避
けることのできないしきい値ばらつきが生じてしまうこ
とが報告されている。今後さらに素子の微細化が進め
ば、このようなばらつきを抑えることが難しくなってく
ると考えられる。そこで、このようなばらつきを考慮し
た回路設計技術が要求されている。

【０００２】

【従来の技術】従来、しきい値のばらつきを考慮した設
計技術のうち、しきい値を補正する方法がある。一つの
方式としては、いわゆるウエルドライブ方式が知られて
おり、これは、半導体基板内のウエルの電位を変化させ
ることで実効的なしきい値を変化させる方法である。こ
の方法は、例えばチップ全体あるいはチップ内の比較的
広い領域においてしきい値が同じであるが、ロット間に
しきい値のばらつきがあって、そのばらつきのためにシ
ステムが目標の仕様で動作しないといった場合には有効
な方法である。しかし、チップ内である領域のしきい値
は高めで、別の領域ではしきい値が低いと、領域毎の動
作スピードが異なり、全体で見るとスキューの遅れが出
てしまい、回路が正常に動作しないといった不都合があ
る。

【０００３】このように従来の方法は、チップ間でしき
い値がばらつく場合や、チップ内でのしきい値が比較的
広い領域毎にばらつく場合には有効であるが、ばらつき
の形態はこれに限るものではない。例えば、近接したト
ランジスタ間でのばらつきも無視できないような状況が
今後益々増えていくと考えられる。それは、上述したよ
うにプロセス上不可避的な状況になってきているからで
ある。

【０００４】ここに、近接したトランジスタ間のしきい
値のばらつきにより、最も大きな影響を受ける回路とし
てフリップフロップ型のセンスアンプがある。そして、
かかる影響を極力無くすための方法として、ＤＲＡＭ用
のセンスアンプが幾つか提案されている。例えば、一つ
の方式として、センスアンプに、フリップフロップを構
成するトランジスタのしきい値をセンス動作時に補正す
る機能を持たせたものがある。

【０００５】また、他の方式として、センス動作時とし
きい値補正時とでトランジスタのソースとドレインの交
換（つまり接続替え）を行うようにしたものもある。さ
らに、ＤＲＡＭのセルデータを読み出す方式としてプリ
チャージ方式が広く採用されているが、従来の方式の中
にはこのプリチャージをＶｃｃ（電源電圧）で行うもの
もある。

【０００６】

【発明が解決しようとする課題】上述した従来技術のう
ち、センス動作時にしきい値を補正する機能をセンスア
ンプに持たせた方式では、センス動作に加えてしきい値
補正といった付加的な動作を行わせる必要があるため、
近年益々必要とされる高速動作には不向きであるといっ
た課題があった。

【０００７】また、センス動作時としきい値補正時とで
トランジスタのソースとドレインの交換を行う方式で
は、トランジスタのしきい値に方向により違いがある場
合には完全に補正をすることができないといった課題が
あった。また、近年はセンスアンプも周辺回路をＣＭＯ
Ｓで構成するためにＶｃｃ／２プリチャージ方式が主流
となってきている。従って、Ｖｃｃプリチャージ方式を
採用しているセンスアンプもこのＶｃｃ／２プリチャー
ジに対応できるようにするのが望ましい。

【０００８】本発明の主な目的は、上述した従来技術に
おける課題に鑑み、トランジスタの微細化に伴うしきい
値のばらつきをトランジスタが近接している場合も含め
て補正することができるしきい値補正回路を提供するこ
とにある。また、本発明の他の目的は、上記しきい値補
正回路をセンスアンプに適用することで、センス動作時
にしきい値を補正する必要を無くし、ひいては高速動作
に適応させることができるセンスアンプを提供すること
にある。

【０００９】さらに、本発明の他の目的は、上記しきい
値補正回路をセンスアンプに適用することで、センス動
作時としきい値補正時とでトランジスタのソースとドレ
インの交換を行う必要を無くし、ひいては完全なしきい
値補正を実現することができるセンスアンプを提供する
ことにある。さらに、本発明の他の目的は、Ｖｃｃ／２
プリチャージ方式に対応したセンスアンプを提供するこ
とにある。

【００１０】

【課題を解決するための手段】図１には本発明に係るト
ランジスタのしきい値補正回路の原理構成が模式的に示
される。図中、Ｑはしきい値補正対象のトランジスタを
示し、このトランジスタＱの一端には電流源ＣＩが接続
され、トランジスタＱの他端は、電流源ＣＩからの電流
をトランジスタＱを通して流し込む電流流入端子Ａを構
成している。この端子Ａには、トランジスタＱのしきい
値補正時に参照電圧Ｖ_GNDが印加されるようになってい
る。また、ＩＮはトランジスタＱの通常動作時の入力端
子、ＢはトランジスタＱのしきい値補正時に参照電圧Ｖ
_REFが入力される参照用端子を示す。

【００１１】また、トランジスタＱのゲートと入力端子
ＩＮの間には、トランジスタＱのゲート容量に比べて十
分に大きい容量を有するキャパシタＣが接続されてい
る。さらに、トランジスタＱの一端とゲートの間にスイ
ッチング素子Ｓ１が接続され、参照用端子Ｂと入力端子
ＩＮの間にスイッチング素子Ｓ２が接続されている。ス
イッチング素子Ｓ１がオフの時には、トランジスタＱの
ゲートとキャパシタＣの間は「フローティング」ノード
になり、いわゆるフローティングゲートとして働く。

【００１２】かかる構成において、トランジスタＱのし
きい値を補正する時、先ず、スイッチング素子Ｓ１をオ
ンにしてトランジスタＱをダイオード接続させ、電流源
ＣＩとフローティングノードを接続する。これによっ
て、トランジスタＱのフローティングゲート部、すなわ
ちキャパシタＣの一端は、端子Ａの電位（Ｖ_GND）に対
してしきい値電圧（Ｖ_TH）分だけ充電される。またこの
時、トランジスタＱの電流流入端子Ａに参照電圧Ｖ_GND
を印加すると共に、スイッチング素子Ｓ２をオンにして
参照用端子Ｂからの参照電圧Ｖ_REFを入力端子ＩＮ、す
なわちキャパシタＣの他端に印加する。

【００１３】これによって、キャパシタＣに参照電圧Ｖ
_REFとトランジスタＱのフローティングゲート部の電位
に依存した電荷（つまり、トランジスタＱの補正後のし
きい値Ｖ_THに依存した電荷）を蓄積することができる。
この後、スイッチング素子Ｓ１をオフにすることで、フ
ローティングゲート部は本来のフローティングゲートと
なる。キャパシタＣに蓄積される電荷のＶ_REF、Ｖ_TH依
存性は、補正後に端子ＩＮから見たしきい値がＶ_REF−
Ｖ_GNDとなるようなものである。

【００１４】このように、入力端子ＩＮに印加する電圧
Ｖ_IN（つまり通常動作時のゲート電圧）に対するトラン
ジスタＱのしきい値Ｖ_THは、参照電圧Ｖ_REF及びＶ_GND
を適宜選定することで任意に決定することができる。こ
の時、トランジスタＱのしきい値はダイオード接続時に
補正されているので、通常動作時での入力電圧Ｖ_INに対
するトランジスタＱのしきい値Ｖ_THは、（補正前の）初
期のしきい値には依存しないようにすることができる。
つまり、トランジスタＱのしきい値Ｖ_THを初期のしきい
値にかかわらず所望の値に制御することが可能となる。

【００１５】従って、本発明に係るしきい値補正回路に
よれば、トランジスタの微細化に伴うしきい値のばらつ
きをトランジスタが近接している場合も含めて補正する
ことができる。なお、本発明の他の構成上の特徴及び作
用の詳細については、添付図面を参照しながら以下に記
述される実施形態を用いて説明する。

【００１６】

【発明の実施の形態】図２に本発明の第１の実施形態に
係るしきい値補正回路の構成が示される。図１に示す原
理構成との対比において、しきい値補正対象のトランジ
スタＱはｎＭＯＳトランジスタＱＸに、キャパシタＣは
キャパシタＣＸに、スイッチング素子Ｓ１はｎＭＯＳト
ランジスタＱ１に、スイッチング素子Ｓ２はｎＭＯＳト
ランジスタＱ２に、電流源ＣＩはｐＭＯＳトランジスタ
Ｑ３にそれぞれ対応する。本実施形態において、キャパ
シタＣＸの容量は２５ｆＦに設定され、トランジスタＱ
Ｘのゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）は
２．２５／０．２２（単位はμｍ）に設定され、トラン
ジスタＱ３のＷ／Ｌは２．５／０．４に設定されてい
る。キャパシタＣＸは、通常のＤＲＡＭのセルキャパシ
タと同等のプロセスで形成してもよいし、あるいは、通
常の平行平板型キャパシタの形態で形成してもよい。ま
た、トランジスタＱＸのしきい値Ｖ_THNは０．２７Ｖに
設定されている。なお、本実施形態でのしきい値（Ｖ
_THN）と各トランジスタ及びキャパシタのサイズについ
ては、あくまでも一例であり、これに限定されるもので
はない。

【００１７】次に、本実施形態の回路の動作（トランジ
スタＱＸのしきい値（Ｖ_THN）補正動作）について、動
作波形の一例を示す図３を参照しながら説明する。な
お、電源電圧Ｖｃｃは１Ｖで、参照電圧はそれぞれＶ
_GND＝０．３Ｖ、Ｖ_REF＝０．５Ｖとする。後で他の値
の場合も示すが、この値も一例にすぎない。先ず、トラ
ンジスタＱ１及びＱ２をオンにするためにそれぞれゲー
ト制御信号ＳＷ１及びＳＷ２を“Ｈ”レベルにする（図
３の例では既に“Ｈ”レベルとなっている）。また、電
流源を構成するトランジスタＱ３のゲートに制御信号Ｃ
Ｓ１として０．５Ｖを印加する。なお、この電圧（０．
５Ｖ）はこれに限るものではなく、トランジスタＱ３が
飽和動作に近い状態になるような電圧であれば十分であ
る。

【００１８】トランジスタＱ１のオンによりドレイン・
ゲート間がダイオード接続されたトランジスタＱＸのフ
ローティングノードＦＬＴの電位は、電流源Ｑ３からの
電流により徐々に上昇する。この電位が安定になったと
ころで（図示の例では０．７Ｖ前後）、制御信号ＳＷ１
及びＳＷ２を“Ｌ”レベルにし、トランジスタＱ１及び
Ｑ２をオフにする。

【００１９】これによって、フローティングノードＦＬ
Ｔに、トランジスタＱＸのしきい値Ｖ_THNに依存した電
荷が蓄積される。この時のしきい値Ｖ_THNは、トランジ
スタＱＸのバックゲート（Ｖｓｓ）を０．５Ｖとした時
に約０．２７Ｖとなる（ここでは、Ｖｃｃ／２プリチャ
ージ方式に対応できるよう０．５Ｖとしている）。な
お、バックゲートをグランドレベルとした場合には、し
きい値Ｖ_THNは約０．１４Ｖとなる。従って、値は異な
るが、所望のしきい値Ｖ_THNに制御できることに変わり
はない。

【００２０】図４には本実施形態の回路によるしきい値
制御の様子が示される。ここでも、トランジスタＱＸの
バックゲートを０．５Ｖとした時のしきい値Ｖ_THNを示
す。図４に示すように、しきい値制御時に印加する参照
電圧Ｖ_GND及びＶ_REFの値に応じてトランジスタＱＸの
しきい値Ｖ_THNは任意に制御できることがわかる。ここ
では０．５Ｖで示しているが、０Ｖでも同様である。

【００２１】従って、図２に示すような構成により既に
しきい値が作り込みによって決まってしまっているトラ
ンジスタＱＸのしきい値Ｖ_THNを所望の値に制御するこ
とができる。この結果は、トランジスタＱＸの初めの作
り込まれたしきい値（初期のしきい値）には依存しな
い。その結果の一例を図５に示す。

【００２２】図５において、横軸はトランジスタＱＸの
初期のしきい値を表しており、縦軸は制御された後（つ
まり補正後）のしきい値を表している。ここでも、参照
電圧はそれぞれＶ_GND＝０．３Ｖ、Ｖ_REF＝０．５Ｖで
ある。図５から明らかなように、初期のしきい値のばら
つきにかかわらず、補正後のしきい値をほぼ一定にする
ことができる。具体的には、初期のしきい値の４００ｍ
Ｖのばらつきに対して補正後のしきい値のばらつきを約
８．８ｍＶに抑えることができる。

【００２３】このように本実施形態によれば、トランジ
スタＱＸのしきい値のばらつきを抑制すると共に、参照
電圧Ｖ_GND及びＶ_REFの値に応じてトランジスタＱＸの
しきい値Ｖ_THNを所望の値に制御することができる。な
お、本実施形態ではｎＭＯＳトランジスタＱＸのしきい
値を補正するようにしたが、これは、しきい値補正対象
のトランジスタＱＸと電流源としてのトランジスタＱ３
の導電型をそれぞれ互いに反対の導電型とすることで、
ｐＭＯＳトランジスタのしきい値を補正することも可能
である。

【００２４】図６に本発明の第２の実施形態に係るしき
い値補正回路の構成が示される。上述した第１の実施形
態（図２参照）では、電流源を構成しているｐＭＯＳト
ランジスタＱ３のしきい値がばらついた場合、それに応
じてしきい値補正対象のトランジスタＱＸのしきい値も
ばらつく可能性がある。この第２の実施形態は、かかる
不都合を解消するためのものである。このために、ｐＭ
ＯＳトランジスタＱ３と直列に、しきい値補正対象のト
ランジスタＱＸとは反対側にもう一つの電流源としての
ｐＭＯＳトランジスタＱ４が接続されている。他の回路
構成については、上述した第１の実施形態（図２参照）
と同じである。

【００２５】本実施形態では、制御信号ＣＳ１によるト
ランジスタＱ３のオフ動作と制御信号ＣＳ２によるトラ
ンジスタＱ４のオフ動作に時間差を設定している。これ
によって、ｐＭＯＳトランジスタＱ３のしきい値Ｖ_THP
がばらついた場合でも、トランジスタＱＸのしきい値Ｖ
_THNのばらつきを抑制し、当該しきい値を所望の値に制
御することができる。

【００２６】図７に動作波形の一例を示す。図７の例で
は、本実施形態の回路の動作特性の主要な部分をわかり
易くするため、トランジスタＱＸのしきい値Ｖ_THNは等
しい場合で、トランジスタＱ３のしきい値Ｖ_THPが異な
る時の補正動作の様子を示している。図７に示されるよ
うに、制御信号ＣＳ１を“Ｈ”レベルにしてトランジス
タＱ３をオフにした後、しばらくの間、制御信号ＣＳ２
を“Ｌ”レベルのままにしてトランジスタＱ４をオンに
しておくことにより、トランジスタＱＸのフローティン
グゲート部の電位がトランジスタＱ３のしきい値Ｖ_THP
に依らず擬似安定な電位に収束していくことがわかる。
この後で、制御信号ＳＷ１を“Ｌ”レベルにしてトラン
ジスタＱ１をオフにすれば、トランジスタＱ３のしきい
値Ｖ_THPに依存しないしきい値補正電荷がフローティン
グゲート部に蓄えられることになる。

【００２７】これ以外の動作とそれに基づく効果につい
ては、上述した第１の実施形態（図２参照）と同様であ
る。図８には、本実施形態に係る回路による補正後のト
ランジスタＱＸのしきい値Ｖ_THNとトランジスタＱ３の
しきい値Ｖ_THPとの関係が示される。図８から分かるよ
うに、ほぼ−０．３０Ｖまでのしきい値Ｖ_THPの変動に
対して、トランジスタＱＸのしきい値Ｖ_THNを安定して
制御することができる。

【００２８】このように本実施形態によれば、電流源を
構成しているｐＭＯＳトランジスタのしきい値がばらつ
いた場合でも、しきい値補正対象のトランジスタＱＸの
しきい値Ｖ_THNのばらつきを抑制して所望の値に制御す
ることが可能となる。また、上述した第１の実施形態
（図２参照）と同様に、しきい値補正対象のトランジス
タＱＸと電流源としてのトランジスタＱ３及びＱ４の導
電型をそれぞれ互いに反対の導電型とすることで、ｐＭ
ＯＳトランジスタのしきい値を補正する回路を実現する
ことも可能である。図９に本発明の第３の実施形態に係
るしきい値補正回路を用いたセンスアンプの構成が示さ
れる。

【００２９】図中、ＳＡはセンスアンプ（Ｓ／Ａ）を示
し、基本的な構成として、２つのｎＭＯＳトランジスタ
Ｑ１１及びＱ１２と２つのｐＭＯＳトランジスタＱ１３
及びＱ１４がフリップフロップを構成するように接続さ
れている。また、トランジスタＱ１１及びＱ１２の各ゲ
ートとそれぞれ対応するドレインとの間にはｎＭＯＳト
ランジスタＱ１５及びＱ１６が接続されている。これら
のトランジスタＱ１５及びＱ１６は、しきい値補正時に
それぞれオンにされて、対応するトランジスタＱ１１及
びＱ１２をダイオード接続させる。また、トランジスタ
Ｑ１１及びＱ１２の各ドレインと１対の相補ビット線Ｂ
Ｌ及びＢＬＸとの間にはｎＭＯＳトランジスタＱ１７及
びＱ１８が接続されている。これらのトランジスタＱ１
７及びＱ１８は、しきい値補正時にそれぞれオフにされ
る。さらに、トランジスタＱ１１及びＱ１２の各ゲート
と相補ビット線ＢＬＸ及びＢＬとの間にはそれぞれキャ
パシタＣ１及びＣ２が接続されている。

【００３０】また、ＣＣＳはセンスアンプＳＡのフリッ
プフロップを構成するｎＭＯＳトランジスタＱ１１及び
Ｑ１２の各ドレインに電流を供給するための電流源を示
す。この電流源ＣＣＳは、他のセンスアンプ（Ｓ／Ａ）
と共用されるように設けられた電流源としてのｐＭＯＳ
トランジスタＱ２３と、このトランジスタＱ２３のドレ
インとｎＭＯＳトランジスタＱ１１及びＱ１２の各ドレ
インとの間に接続された１対のｐＭＯＳトランジスタＱ
２１及びＱ２２（電流源）とを有している。

【００３１】また、ＰＣはセンスアンプＳＡの活性化に
先立ってビット線ＢＬ及びＢＬＸを電源電圧Ｖｃｃの１
／２の電位にプリチャージする回路を示す。このプリチ
ャージ回路ＰＣは、ビット線ＢＬ及びＢＬＸの間に接続
されたｎＭＯＳトランジスタＱ３０と、同じくビット線
ＢＬ及びＢＬＸの間に直列に接続された２つのｎＭＯＳ
トランジスタＱ３１及びＱ３２とを有している。トラン
ジスタＱ３１及びＱ３２の接続点はＶｃｃ／２の電源ラ
インに接続されている。なお、Ｑ３３及びＱ３４は、セ
ンスアンプ側のビット線ＢＬ及びＢＬＸをセルアレイ
（図示せず）側の対応するビット線に接続するためのｎ
ＭＯＳトランジスタを示す。

【００３２】図１０には本実施形態に係るセンスアンプ
の動作波形の一例が示される。基本的な動作について
は、上述した第１又は第２の実施形態と同様である。以
下、本実施形態に特有の動作について説明する。なお、
回路の各部における信号の電圧レベルはそれぞれスケー
ル的に異なっていることを考慮して、見易くするために
図１０の動作波形図を（ａ）及び（ｂ）の２つに分けて
ある。また、ｔ_Cはしきい値補正動作期間、ｔ_Sはセン
ス動作期間を表している。

【００３３】先ず、プリチャージ信号ＰＲを“Ｈ”レベ
ルにし、また制御信号ＳＮＬ及びＳＰＬをＶｃｃ／２に
してセンスアンプＳＡを（ノードＮ１及びＮ２も含め
て）Ｖｃｃ／２にプリチャージする。また、制御信号Ｄ
ＩＯを“Ｈ”レベルにしてトランジスタＱ１５及びＱ１
６をオンにし、しきい値補正対象のトランジスタＱ１１
及びＱ１２をそれぞれダイオード接続させる。

【００３４】次に、制御信号ＣＯＮを“Ｌ”レベルにし
てトランジスタＱ１７及びＱ１８をオフにし、しきい値
補正と関係ない回路部分（すなわち、フリップフロップ
を構成するｐＭＯＳトランジスタＱ１３及びＱ１４）を
切り離す。この時、キャパシタＣ１及びＣ２の各々の他
端、すなわちビット線ＢＬＸ及びＢＬにつながる側のノ
ードは、Ｖｃｃ／２の電位に保持されていることにな
る。このＶｃｃ／２は、図１に示した参照電圧Ｖ_REFに
相当する。

【００３５】次に、制御信号ＳＮＬをＶｃｃ／２とＶｓ
ｓの間の電位（図示の例では約０．３３Ｖ）にする。こ
の電位は、図１に示した参照電圧Ｖ_GNDに相当する。次
いで、制御信号ＣＳ２としてＶｃｃ／２（＝０．５Ｖ）
を印加し、トランジスタＱ２３をオンにする。なお、こ
の電圧（０．５Ｖ）はこれに限るものではなく、トラン
ジスタＱ２３が飽和動作に近い状態になるような電圧で
あれば十分である。さらに、制御信号ＣＳ１としてＶｃ
ｃ／２を印加し、トランジスタＱ２１及びＱ２２をオン
にする。同様に、この電圧についても、トランジスタＱ
２１及びＱ２２が飽和動作に近い状態になるような電圧
であれば十分である。

【００３６】これによって、しきい値補正動作が開始さ
れる。つまり、ノードＮ１及びＮ２は、トランジスタＱ
１１及びＱ１２の各々のしきい値（Ｖ_THN）が補正され
るように充電される。ある程度補正がなされた時点で、
制御信号ＣＳ１としてＶｃｃを印加すると、トランジス
タＱ２１及びＱ２２のしきい値にばらつきがある場合の
補正動作として、ノードＮ１及びＮ２は擬似安定の状態
まで変化する。かかる動作形態は、第２の実施形態（図
６参照）で説明した動作と同じである。これによって、
定電流源を構成するｐＭＯＳトランジスタＱ２１及びＱ
２２のしきい値のばらつきを抑えることができる。

【００３７】補正が十分になされた時点で、制御信号Ｄ
ＩＯを“Ｌ”レベルにしてトランジスタＱ１５及びＱ１
６をオフにする。これによって、補正された情報がキャ
パシタＣ１及びＣ２の各々の一端（ノードＮ１及びＮ
２）に保持された状態となる。この結果、トランジスタ
Ｑ１１及びＱ１２の各々のしきい値（Ｖ_THN）を一つの
値に揃えることができ、センスアンプＳＡのしきい値の
アンバランスによる誤動作を防ぐことができる。

【００３８】図１０において、しきい値補正動作期間ｔ
_Cに続くセンス動作期間ｔ_Sに注目すると、補正直後の
トランジスタＱ１１及びＱ１２の各々のしきい値の差
は、約２３０ｍＶである。ビット線ＢＬ及びＢＬＸにセ
ルから出てきた電荷により生じる電圧差はわずか７０ｍ
Ｖであるにもかかわらず、この２３０ｍＶを補正して正
常な増幅動作をしていることがわかる。

【００３９】また、図１０に示すように、しきい値補正
時の情報はノードＮ１及びＮ２がフローティングノード
となってこれらのノードに蓄えられているので、センス
動作毎にしきい値を補正する必要はない。ただし、この
センスアンプを動作させるに際しては、ｎＭＯＳトラン
ジスタＱ１１及びＱ１２だけをしきい値補正しているの
で、センス動作は必ずｎＭＯＳトランジスタ側から行わ
なくてはならない。

【００４０】次に、本実施形態に係るセンスアンプの利
点について、図１１を参照しながら説明する。図１１に
示されるように、この補正方式ではトランジスタＱ１１
及びＱ１２の各々のしきい値を一つの値に揃えることが
同じ補正動作条件でできるので、センスアンプの動作ス
ピードを初期の（つまり補正前の）しきい値にかかわら
ず等しくすることができる。このことは、異なるセンス
アンプ同士のスピード差がなくなることを意味するの
で、動作のタイミングを完全に一致させることができ
る。このため、センスアンプ動作の場合、最悪の動作ス
ピードのセンスアンプのセンス動作の終了を待つ必要が
なくなるため、通常より高速なセンス動作のサイクル時
間を得ることができる。また、しきい値は所望の値に制
御できるので、例えばしきい値にばらつきが無い場合で
も、製造時には高いしきい値であってもこの方式により
しきい値を下げることができるので、より高速なセンス
動作を実現することが可能となる。

【００４１】センスアンプのリフレッシュに関しては、
ノードＮ１及びＮ２に保持された情報（つまり電荷）は
素子のリーク等により減衰していくため、あるサイクル
毎にリフレッシュを行う必要がある。例えば本実施形態
では、リークによりノードＮ１及びＮ２の電位が２０ｍ
Ｖ減衰する時間は８５ｍｓで、しかも最悪のケースで３
４０ｍｓである。従って、この時間内にリフレッシュを
行う必要がある。

【００４２】この時間は、実はセルのリフレッシュを行
っている場所と異なる場所でリフレッシュ動作をすれば
間に合う時間である。従って、センスアンプのリフレッ
シュは、セルのリフレッシュ動作と同時に並列的に行う
ことができるため、従来技術におけるセンスアンプのし
きい値補正の際の問題点であった、補正動作に伴う時間
の損失を無くすことができる。

【００４３】図１２には本発明を適用したセンスアンプ
を駆動するための第１の構成例が概略的に示される。図
示の例では、或るセルに対して読み出し／書き込み又は
リフレッシュ（セルフリフレッシュも含む）が行われる
時に当該セルが含まれるセルアレイと異なるセルアレイ
においてしきい値補正が行われる構成となっている。

【００４４】また、図示の例ではロウアドレスによりし
きい値補正が行われるセルアレイの選択を行っている
が、これは、コラムアドレスを使う構成にしてもよい。
また、図示の例ではリフレッシュ信号ＲＥＦに応答する
通常リフレッシュ用カウンタとセルフリフレッシュ信号
ＳＬＦに応答するセルフリフレッシュ用カウンタを別々
に備えた構成となっているが、これに限らず、例えば図
１３に示されるように、１つのリフレッシュカウンタに
リフレッシュ信号ＲＥＦとセルフリフレッシュ信号ＳＬ
Ｆを入力することで、通常リフレッシュ用とセルフリフ
レッシュ用を兼用するようにしてもよい。

【００４５】図１２の構成において、複数のブロック
（図示の例ではＡとＢ）に分割されたメモリに対して読
み出し／書き込み動作が生じた時、アドレスＡＤＤがマ
ルチプレクサを介してロウアドレスバッファに入力さ
れ、選択セルをアクセスするために、複数の相補のロウ
アドレス信号が出力され、各選択デコーダに入力され
る。この時、例えばアドレス信号ａに注目すると、この
アドレス信号ａに応答する正論理用のセルアレイ／ブロ
ック選択デコーダＡから、このアドレス信号ａに対応す
るブロック内のセルアレイを選択するためのセルアレイ
選択信号ｐｄｅｃが出力される。これによって、選択さ
れたセルアレイ中の１本のワード線が選択（活性化）さ
れ、通常のセルデータの読み出し／書き込みが行われ
る。

【００４６】また、このアドレス信号ａにより負論理用
のセルアレイ／ブロック選択デコーダＢＸが活性化さ
れ、しきい値補正動作選択信号ｎｄｅｃ’が出力され
る。これによって、しきい値補正が行われるセルアレイ
が選択される。もし、アドレス信号が上記アドレス信号
ａと相補の信号ａｘである場合には、アドレス信号ａの
時に読み出し／書き込みが行われるセルアレイとして選
択されたセルアレイが、しきい値補正が行われるセルア
レイとして選択される。また、アドレス信号ａの時にし
きい値補正が行われるセルアレイとして選択されたセル
アレイが、読み出し／書き込みが行われるセルアレイと
して選択される。

【００４７】再び説明のためにアドレス信号がａの場合
に戻る。読み出し／書き込みが行われるセルアレイに対
してはセルアレイ選択信号ｐｄｅｃが活性化され、この
信号ｐｄｅｃとセンスアンプ活性化信号ＳＡの論理（図
示の例ではＮＯＲ論理）をとることにより、通常のセン
スアンプ（Ｓ／Ａ）ドライバＡ１が活性化され、センス
アンプ（Ｓ／Ａ）列は通常動作を行う。この時、このセ
ルアレイＡｐに関しては、しきい値補正用センスアンプ
ドライバＢ１は、センスアンプ活性化信号ＳＡが入力さ
れても非活性となるようにしている。

【００４８】一方、しきい値補正が行われるセルアレイ
として選択されたセルアレイにおいては、負論理デコー
ダであるしきい値補正用セルアレイ選択デコーダＢＸの
デコード信号ｎｄｅｃ’とセンスアンプ活性化信号ＳＡ
の論理をとることにより、しきい値補正用センスアンプ
ドライバＢ２が活性化される。この時には、このしきい
値補正が行われるセルアレイＢｑにつながっている正論
理デコーダＢは活性化されない。また、しきい値補正選
択信号ｎｄｅｃ’が、ワード線選択信号ｗｏ’を活性化
しないように、信号ｎｄｅｃ’と信号ｗｏ’の論理（図
示の例ではＮＡＮＤ論理）をとることにより、セルアレ
イＢｑ内のワード線が活性化されないようにしている。

【００４９】これによって、しきい値補正が行われるセ
ルアレイにおいてワード線が選択されないようにするこ
とができる。この場合、ワード線選択信号ｗｏ’がしき
い値補正選択信号ｎｄｅｃ’より遅れて出力される必要
がある。そこで、この例ではワード線選択用アドレス信
号がブロック／セルアレイ選択信号より遅れて各々のデ
コーダに到来するようにロウアドレスバッファでタイミ
ングを調整している。この調整は必ずしもロウアドレス
バッファ内で行う必要はなく、例えば、ワード線選択デ
コーダ内で遅延をかけたり、あるいはロウアドレスバッ
ファとワード線選択デコーダの間で調整してもよい。

【００５０】なお、図１２において、センスアンプドラ
イバＡ１及びＡ２の出力Ｄ１は、図９に示した制御信号
ＳＮＬ及びＳＰＬに相当し、センスアンプドライバＢ１
及びＢ２の出力Ｄ２は、図９に示した制御信号ＳＮＬ，
ＳＰＬ，ＣＯＮ，ＤＩＯ，ＣＳ１及びＣＳ２に相当す
る。また、実線表示はセンスアンプドライバが活性化さ
れている様子を表しており、破線表示はセンスアンプド
ライバが非活性となっている様子を表している。

【００５１】また、図１４にはセンスアンプを駆動する
ための動作波形の一例が示される。図中、（ａ）はセル
データの読み出し／書き込みが行われるセルアレイに対
する動作波形を示し、（ｂ）はしきい値補正が行われる
セルアレイに対する動作波形を示している。以上の説明
は、セルデータの読み出し／書き込みが行われるセルア
レイの選択としきい値補正が行われるセルアレイの選択
との関係についてである。通常のリフレッシュが行われ
るセルアレイの選択としきい値補正が行われるセルアレ
イの選択との関係、及び、セルフリフレッシュが行われ
るセルアレイの選択としきい値補正が行われるセルアレ
イの選択との関係については、ロウアドレスバッファか
ら先の構成は同様となるので、その説明は省略する。

【００５２】通常のリフレッシュ動作においては、リフ
レッシュ信号ＲＥＦに応答してリフレッシュカウンタが
動作し、このリフレッシュカウンタが生成するアドレス
がマルチプレクサを介してロウアドレスバッファに送ら
れる。この時、リフレッシュ信号ＲＥＦから生成される
制御信号に基づいて、マルチプレクサは通常リフレッシ
ュ用のリフレッシュカウンタのアドレスを読み込むよう
にしている。

【００５３】また、セルフリフレッシュ動作時も同様
に、セルフリフレッシュ信号ＳＬＦに応答してリフレッ
シュカウンタが動作し、このリフレッシュカウンタが生
成するアドレスがマルチプレクサを介してロウアドレス
バッファに送られる。この時、セルフリフレッシュ信号
ＳＬＦから生成される制御信号に基づいて、マルチプレ
クサはセルフリフレッシュ用のリフレッシュカウンタの
アドレスを読み込むようにしている。

【００５４】また、セルフリフレッシュ時にはリフレッ
シュタイマによって生成される時間毎にリフレッシュカ
ウンタをカウントアップし、アドレスを進めている。ま
た、図１２に示す構成例ではセルアレイ選択デコーダと
ブロック選択デコーダを便宜上隣合わせのように描いて
いるが、これは、離れていてもよい。実際には、ブロッ
ク選択デコーダの数はセルアレイ選択デコーダに比べて
少ない場合が多く、隣合わせとならない場合が多い。こ
の場合の一構成例は図１５に示される。

【００５５】図１５は本発明を適用したセンスアンプを
駆動するための第２の構成例を概略的に示したものであ
る。この例では、同じブロックＡ内のあるセルアレイＡ
ｐではセルデータの読み出し／書き込み、リフレッシュ
又はセルフリフレッシュの何れかが行われ、これとは異
なる他のセルアレイＡｑではしきい値補正が行われる構
成となっている。

【００５６】また、図１６には本発明を適用したセンス
アンプを駆動するための第３の構成例が概略的に示され
る。図示の例では、リフレッシュ（又はセルフリフレッ
シュ）が行われる時に、当該リフレッシュ（又はセルフ
リフレッシュ）が行われるセルアレイと異なるセルアレ
イにおいてしきい値補正が行われ、セルデータの読み出
し／書き込みが行われる時にはしきい値補正が行われな
いように構成されている。

【００５７】図１６の例では、リフレッシュ信号ＲＥＦ
とセルフリフレッシュ信号ＳＬＦに応答するＯＲゲート
を設け、このＯＲゲートの出力に基づいて、リフレッシ
ュ又はセルフリフレッシュが行われる時に負論理デコー
ダＡＸ及びＢＸが活性化されるようになっている。ま
た、図１６に示すようにセルデータの読み出し／書き込
みが行われる時にはしきい値補正が行われないようにす
る動作方法は、例えば図１７に変形例として示されるよ
うに、外部からのコマンド信号ＣＭＤによりＯＲゲート
を制御することで、しきい値補正を行うか行わないかの
いずれかを選択することもできる。

【００５８】

【発明の効果】以上説明したように本発明によれば、ト
ランジスタの微細化に伴うしきい値のばらつきを、近接
したトランジスタ間でしきい値がばらつく場合も含めて
補正することができる。また、センスアンプに適用した
場合には、センス動作時にしきい値を補正する必要を無
くし、またセンス動作時としきい値補正時とでソース／
ドレインの交換を行う必要を無くすことができる。これ
は、高速動作への適応化及び誤動作の防止と満足なしき
い値補正の実現に寄与する。

【図面の簡単な説明】

【図１】本発明に係るトランジスタのしきい値補正回路
の原理構成を示す図である。

【図２】本発明の第１の実施形態に係るしきい値補正回
路の構成を示す図である。

【図３】図２の回路の動作波形の一例を示す図である。

【図４】図２の回路によるしきい値制御の様子を示す図
である。

【図５】図２の回路による効果を説明するための図であ
る。

【図６】本発明の第２の実施形態に係るしきい値補正回
路の構成を示す図である。

【図７】図６の回路の動作波形の一例を示す図である。

【図８】図６の回路による効果を説明するための図であ
る。

【図９】本発明の第３の実施形態に係るしきい値補正回
路を用いたセンスアンプの構成を示す図である。

【図１０】図９のセンスアンプの動作波形の一例を示す
図である。

【図１１】図９のセンスアンプによる効果を説明するた
めの図である。

【図１２】本発明を適用したセンスアンプを駆動するた
めの第１の構成例を概略的に示した図である。

【図１３】図１２の構成の変形例における要部の構成を
示す図である。

【図１４】図１２の構成におけるセンスアンプを駆動す
るための動作波形の一例を示す図である。

【図１５】本発明を適用したセンスアンプを駆動するた
めの第２の構成例を概略的に示した図である。

【図１６】本発明を適用したセンスアンプを駆動するた
めの第３の構成例を概略的に示した図である。

【図１７】図１６の構成の変形例における要部の構成を
示す図である。

【符号の説明】

Ａ…電流流入端子Ｂ…参照用端子Ｃ…キャパシタＣＩ…電流源ＩＮ…入力端子Ｑ…（しきい値補正対象の）トランジスタＳ１，Ｓ２…スイッチング素子Ｖ_TH…トランジスタのしきい値Ｖ_REF，Ｖ_GND…参照電圧

Claims

【特許請求の範囲】

【請求項１】トランジスタ（Ｑ）のしきい値を補正す
る回路であって、入力端子（ＩＮ）と、該入力端子と前記トランジスタのゲートの間に接続さ
れ、前記トランジスタのゲート容量に比べて大きい容量
を有するキャパシタ（Ｃ）と、前記トランジスタの一端に接続された電流源（ＣＩ）
と、該電流源からの電流を前記トランジスタを通して流し込
む電流流入端子（Ａ）と、前記トランジスタのしきい値補正時に第１の参照電圧
（Ｖ_REF）が入力される参照用端子（Ｂ）と、前記トランジスタの一端とゲートの間に接続された第１
のスイッチング素子（Ｓ１）と、前記参照用端子と前記入力端子の間に接続された第２の
スイッチング素子（Ｓ２）とを備え、前記第１のスイッチング素子をオンにして前記トランジ
スタをダイオード接続させ、前記第２のスイッチング素
子をオンにして前記第１の参照電圧を前記入力端子に印
加すると共に第２の参照電圧（Ｖ_GND）を前記電流流入
端子に印加し、当該トランジスタのしきい値（Ｖ_TH）に
依存した電荷を前記キャパシタに蓄積した後、前記第１
のスイッチング素子をオフにすることを特徴とするトラ
ンジスタのしきい値補正回路。
【請求項２】請求項１に記載のしきい値補正回路にお
いて、前記第１及び第２のスイッチング素子がそれぞれ
トランジスタ（Ｑ１，Ｑ２）で構成され、前記電流源が
前記しきい値補正対象のトランジスタと反対の導電型の
トランジスタ（Ｑ３）で構成されることを特徴とするし
きい値補正回路。
【請求項３】請求項１に記載のしきい値補正回路にお
いて、前記第１及び第２のスイッチング素子がそれぞれ
トランジスタ（Ｑ１，Ｑ２）で構成され、前記電流源が
前記しきい値補正対象のトランジスタと反対の導電型の
２つの直列接続されたトランジスタ（Ｑ３，Ｑ４）で構
成され、前記第１のスイッチング素子をオンにした後オ
フにする前に、前記２つの直列接続されたトランジスタ
のうち前記しきい値補正対象のトランジスタに近い側の
トランジスタ（Ｑ３）を遠い側のトランジスタ（Ｑ４）
よりも早めにオフにすることを特徴とするしきい値補正
回路。
【請求項４】請求項１に記載のしきい値補正回路を用
いた半導体記憶装置であって、１対の相補ビット線（ＢＬ，ＢＬＸ）の間に接続された
フリップフロップ型のセンスアンプ（ＳＡ）と、該センスアンプのフリップフロップを構成するしきい値
補正対象の１対のトランジスタ（Ｑ１１，Ｑ１２）の各
ドレインに電流を供給する電流源（ＣＣＳ）とを具備
し、前記センスアンプは、前記しきい値補正対象の１対のト
ランジスタの各ゲートとそれぞれ対応するドレインとの
間に接続され、しきい値補正時にそれぞれオンにされて
対応するトランジスタをダイオード接続させる１対のト
ランジスタ（Ｑ１５，Ｑ１６）と、前記しきい値補正対
象の１対のトランジスタの各ドレインと前記１対の相補
ビット線との間に接続され、しきい値補正時にそれぞれ
オフにされる１対のトランスファゲート用トランジスタ
（Ｑ１７，Ｑ１８）と、前記しきい値補正対象の１対の
トランジスタの各ゲートに各々の一端が接続され、各々
の他端はそれぞれ対応するしきい値補正対象のトランジ
スタのドレインがつながっているビット線と反対側のビ
ット線に接続されている１対のキャパシタ（Ｃ１，Ｃ
２）とを有することを特徴とする半導体記憶装置。
【請求項５】請求項４に記載の半導体記憶装置におい
て、前記電流源は、他のセンスアンプと共用され、トラ
ンジスタ（Ｑ２３）で構成される第１の電流源と、該第
１の電流源と前記しきい値補正対象の１対のトランジス
タの各ドレインとの間に接続された１対のトランジスタ
（Ｑ２１，Ｑ２２）で構成される第２の電流源とを有す
ることを特徴とする半導体記憶装置。
【請求項６】請求項５に記載の半導体記憶装置におい
て前記しきい値補正対象のトランジスタのしきい値を補
正する方法であって、前記センスアンプ内の各ノードを第１の電圧にプリチャ
ージし、前記しきい値補正対象の１対のトランジスタの各ゲート
とそれぞれ対応するドレインとの間をダイオード接続さ
せ、前記１対のトランスファゲート用トランジスタをオフに
し、前記１対のキャパシタの各々の他端を前記第１の電
圧が印加されている状態にしておき、前記しきい値補正対象のトランジスタの各ソースに第２
の電圧を印加し、前記第１の電流源を構成するトランジスタをオンにし、
次いで前記第２の電流源を構成するトランジスタをオン
にして補正動作を開始し、ある程度補正がなされた時点で前記第２の電流源を構成
するトランジスタをオフにし、そのオフ状態を保って更
に補正を行い、補正が十分になされた時点で前記ダイオード接続してい
るトランジスタをオフにし、補正された情報を前記１対
のキャパシタの各々の一端に蓄えた状態にしておき、前記しきい値補正対象のトランジスタの各ソースへの前
記第２の電圧の印加を止め、前記第１の電流源を構成するトランジスタをオフにし、
次いで前記１対のトランスファゲート用トランジスタを
オンにして補正動作を終了することを特徴とするしきい
値補正方法。
【請求項７】請求項６に記載のしきい値補正方法にお
いて、前記第１の電圧をＶｃｃ／２、但しＶｃｃは高電
位の電源電圧、に設定し、前記第２の電圧をＶｓｓ、但
しＶｓｓは低電位の電源電圧、とＶｃｃ／２の間に設定
したことを特徴とするしきい値補正方法。
【請求項８】請求項６に記載のしきい値補正方法にお
いて、前記センスアンプのリフレッシュ動作を行う場合
に、セルのリフレッシュ動作と同時に当該セルのリフレ
ッシュ動作を行っている場所と異なる場所でセンスアン
プのリフレッシュ動作を行うことを特徴とするしきい値
補正方法。
【請求項９】請求項４又は５に記載の半導体記憶装置
において、しきい値補正を所定の大きさのセルアレイ又
はブロック単位で行い、セルデータの読み出し／書き込
み又はリフレッシュが行われているセルアレイと異なる
セルアレイにおいて当該しきい値補正を行うことを特徴
とする半導体記憶装置。
【請求項１０】請求項９に記載の半導体記憶装置にお
いて、アドレス信号（ａ）に応答して活性化され、これにより
セルデータの読み出し／書き込み又はリフレッシュが行
われるセルアレイを選択する第１のセルアレイ選択デコ
ーダ（Ａ，ＢＸ）と、前記アドレス信号と相補をなすアドレス信号（ａｘ）に
応答して活性化され、これによりしきい値補正が行われ
るセルアレイを選択する第２のセルアレイ選択デコーダ
（ＡＸ，Ｂ）と、対応するセルアレイでセルデータの読み出し／書き込み
又はリフレッシュが行われる場合に活性化される第１の
センスアンプドライバ（Ａ１，Ｂ２）と、対応するセルアレイでしきい値補正が行われる場合に活
性化される第２のセンスアンプドライバ（Ｂ１，Ａ２）
とを備え、前記第２のセルアレイ選択デコーダによってしきい値補
正が行われるセルアレイが選択された時に、当該セルア
レイでワード線が活性化されないようにして当該しきい
値補正を行うことを特徴とする半導体記憶装置。
【請求項１１】請求項１０に記載の半導体記憶装置に
おいて、セルデータのリフレッシュが行われる時のみ、
当該リフレッシュが行われるセルアレイと異なるセルア
レイにおいてしきい値補正を行い、セルデータの読み出
し／書き込みが行われる時にはしきい値補正を行わない
ことを特徴とする半導体記憶装置。
【請求項１２】請求項１０に記載の半導体記憶装置に
おいて、セルデータのリフレッシュが行われる時には、
当該リフレッシュが行われるセルアレイと異なるセルア
レイにおいてしきい値補正を行い、セルデータの読み出
し／書き込みが行われる時には、セルデータの読み出し
／書き込みが行われるセルアレイと異なるセルアレイに
おいてしきい値補正を行うか行わないかのいずれかを外
部からのコマンドにより選択することを特徴とする半導
体記憶装置。