CN106560897B - 用于非易失性存储装置的感测电路以及非易失性存储装置 - Google Patents

Abstract

本发明涉及一种用于非易失性存储装置的感测电路以及非易失性存储装置。该感测电路，被设置于包含锁存器的页面缓冲器中，并且感测数据，所述锁存器是在对非易失性存储装置的存储单元写入或读出数据时暂时保存数据，该感测电路包括：第1开关组件及叠栅型控制组件，串联连接于第1讯号线与锁存器的第1端子之间；以及第2开关组件，连接于第1开关组件与叠栅型控制组件之间，在经由感测致能讯号来使第1开关组件导通的感测开始前，叠栅型控制组件的浮动栅极的电压设定为将从叠栅型控制组件的浮动栅极所见的临限值电压加上规定电压所得的电压值，之后感测存储单元的数据。

Description

用于非易失性存储装置的感测电路以及非易失性存储装置

技术领域

本发明涉及一种例如用于闪存(flash memory)等电可重写的非易失性半导体存储装置(电可抹除可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，EEPROM))的感测电路以及非易失性存储装置。

背景技术

已知有一种与非(NAND)型非易失性半导体存储装置，其在位线(bit line)与源极线(source line)之间串联连接多个存储单元晶体管(memory cell transistor)(以下称作存储单元)而构成NAND串(string)，从而实现了高集成化(例如参照专利文献1)。

图1A是表示现有例的NAND型快闪EEPROM的整体构成的方块图。而且，图1B是表示图1A的存储单元阵列(memory cell array)10及其周边电路的构成的电路图。

在图1A中，现有例的NAND型快闪EEPROM是具备存储单元阵列10、控制其动作的控制电路11、行译码器(row decoder)12、高电压产生电路13、包含数据重写及读出电路的页面缓冲器(page buffer)电路14、列译码器(column decoder)15、指令缓存器(commandregister)17、地址缓存器(address register)18、动作逻辑控制器(logic controller)19、数据(data)输入/输出缓冲器50以及数据输入/输出端子51而构成。

存储单元阵列10如图1B所示，例如是将16个叠栅(stacked-gate)结构的电可重写的非易失性存储单元MC0～MC15串联连接而构成NAND单元部件(cell unit)NU(NU0、NU1、…)。各NAND单元部件NU的漏极(drain)侧经由选择栅极晶体管SG1而连接于位线BL，源极侧经由选择栅极晶体管SG2而连接于共享源极线CELSRC。沿列方向排列的存储单元MC的控制栅极共同连接于字线(word line)WL，选择栅极晶体管SG1、SG2的栅极电极连接于与字线WL平行地配设的选择栅极线SGD、SGS。经由1根字线WL而选择的存储单元的范围是成为写入及读出单位的1页面。1页面或其整数倍范围的多个NAND单元部件NU的范围成为数据抹除的单位即1区块(block)。页面缓冲器电路14为了进行以页面为单位的数据写入及读出，而包含对于每根位线设置的感测放大器(sense amplifier)电路(SA)及锁存(latch)电路(DL)。

图1B的存储单元阵列10具有简化的构成，可由多根位线共有页面缓冲器。此时，在数据写入或读出动作时选择性地连接于页面缓冲器的位线数成为1页面的单位。而且，图1B表示在与1个输入/输出端子51之间进行数据的输入/输出的单元阵列的范围。为了进行存储单元阵列10的字线WL及位线BL的选择，分别设置有行译码器12及列译码器15。控制电路11进行数据写入、抹除及读出的序列(sequence)控制。由控制电路11所控制的高电压产生电路13产生被用于数据重写、抹除、读出的经升压的高电压或中间电压。

输入/输出缓冲器50被用于数据的输入/输出及地址讯号的输入。即，经由输入/输出缓冲器50及数据讯号线52，在输入/输出端子51与页面缓冲器电路14之间进行数据的传输。从数据输入/输出端子51输入的地址讯号是由地址缓存器18予以保持，并被送往行译码器12及列译码器15进行译码。从数据输入/输出端子51亦输入动作控制的指令。所输入的指令经译码后保持于指令缓存器17，由此，控制电路11受到控制。芯片致能(chip enable)讯号CEB、指令锁存致能讯号CLE、地址锁存致能讯号ALE、写入致能讯号WEB、读出致能讯号REB等外部控制讯号被导入至动作逻辑控制电路19，对应于动作模式(mode)而产生内部控制讯号。内部控制讯号被用于输入/输出缓冲器50中的数据锁存、传输等的控制，进而被送往控制电路11而进行动作控制。

页面缓冲器电路14具备2个锁存电路14a、14b，且以可切换执行多值动作功能与快取(cache)功能的方式而构成。即，当在1个存储单元存储1位的二值数据时，具备快取功能，当在1个存储单元存储2位的四值数据时，设为快取功能，或者根据地址进行限制，但可将快取功能设为有效。

图1C是表示图1A的NAND型快闪EEPROM中的页面缓冲器电路14及编程结束检测电路16的构成例的方块图。在图1C中，编程结束检测电路16基于来自页面缓冲器PBn(n＝0、1、2、…、N)的判断控制讯号来检测编程的结束。以下，对于编程(数据写入)及校验(verify)判断与失效位(fail bit)的计数，在下文进行说明。

在NAND型快闪EEPROM中，1次向存储单元写入1页面的数据。此处，为了检查(check)是否已写入所有位，采用对每个位的编程校验处理(以下亦将编程校验称作「校验」)。基本上，在所有位超过规定的临限值电压Vth后，视为所有位已通过(pass)而校验处理完成。然而，在最近的闪存，即使残留若干失效位，仍视为通过状态。这被称作「拟似通过处理」，被用于在用户模式(user mode)下设置(set)通过。这是因为，多数位是在基于错误检查与校正(Error Checking and Correction，ECC)功能而动作时所使用，由于多个位的ECC功能，即便使数据写入时的少量位拟似通过，整体上亦不成问题。另外，在进行编程特性或失败分析时，经由增减拟似通过的位数等来进行评价，可实现时间缩短或效率提高。

图2是表示图1C的编程结束检测电路16的详细构成例的电路图。而且，图3是表示图2的页面缓冲器PBn与编程结束判断部29-n的构成例的电路图。

在图2中，电源电压VDD经由金属氧化物半导体(Metal-Oxide Semiconductor，MOS)晶体管21及MOS晶体管22而接地，MOS晶体管21及MOS晶体管22的连接点经由输出判断结果的讯号输出线即讯号线A(PBPUP)及反相器23，而生成表示是否为通过状态的状态讯号STB。判断致能讯号JENB被施加至MOS晶体管21的栅极，判断重置(reset)讯号JRST被施加至MOS晶体管22的栅极。讯号线A(PBPUP)经由与各页面缓冲器PBn连接的MOS晶体管TJn与栅极被施加有校验判断切换讯号JDG_SW的MOS晶体管TJEn而接地(n＝0、1、…、N)。各MOS晶体管TJn、TJEn构成编程结束判断部29-n，整体上构成编程结束判断电路27。

在图3中，MOS晶体管TJn的栅极连接于页面缓冲器PBn的锁存器L1的节点SLS1。而且，页面缓冲器PBn包括：由2个反相器61、62构成的锁存器L1；由2个反相器63、64构成的锁存器L2；校验用电容器70；预充电(precharge)用晶体管71；校验用晶体管72～74；行栅极晶体管81、82；传输开关晶体管83～85、88、89；位线选择晶体管86、87；以及重置晶体管90。

在图3中，2根位线BLe、BLo选择性地连接于页面缓冲器PBn。此时，根据位线选择讯号BLSE或BLSO，使位线选择晶体管86或87导通，将位线BLe或位线BLo中的一者选择性地连接于页面缓冲器PBn。另外，在其中一根位线被选择的期间，非选择状态的另一根位线根据位线非选择讯号YBLE或YBLO而设为固定的接地电位或电源电压电位，由此来削减邻接位线间的噪声(noise)。

图3的页面缓冲器PBn具有第1锁存器L1与第2锁存器L2。页面缓冲器PBn经由规定的动作控制，主要有助于读出、写入动作。而且，第2锁存器L2是在二值动作中实现快取功能的二次性的锁存电路，在未使用快取功能的情况下，辅助性地有助于该页面缓冲器PBn的动作而实现多值动作。

锁存器L1是将时控反相器(clocked inverter)61、62反并联连接而构成。存储单元阵列10的位线BLe、BLo经由传输开关晶体管85而连接于感测节点SNS，感测节点SNS进而经由传输开关晶体管83而连接于锁存器L1的数据保持节点SLR1。在感测节点SNS，设置有预充电用晶体管71。节点SLR1经由校验用晶体管74而连接于用于暂时存储节点SLR1的数据的暂时存储节点SN3。节点SN3连接于晶体管72的栅极，晶体管72的漏极连接于电压V2，源极经由校验用晶体管73而连接于感测节点SNS，根据校验用晶体管73的讯号REG及节点SN3的电压值，感测节点SNS与电压V2的连接或阻断受到控制。进而，在感测节点SNS，亦连接有预充电用晶体管71，该预充电用晶体管71用于对位线BLe、BLo预充电电压V1。在感测节点SNS，连接有用于电平保持的电容器70。电容器70的另一端接地。

第2锁存器L2是与第1锁存器L1同样地，将时控反相器63、64反并联连接而构成。锁存器L2的2个数据节点SLR2、SLS2经由根据行选择讯号CSL受到控制的行栅极晶体管81、82而连接于数据讯号线52，该数据讯号线52连接于数据输入/输出缓冲器50。节点SLR2经由传输开关晶体管84而连接于感测节点SNS。

图1B是表示存储单元阵列10、页面缓冲器PBn与数据输入/输出缓冲器50的连接关系。NAND型快闪EEPROM的读出、写入的处理单位为在某列地址处同时选择的1页面量的容量(例如512字节(byte))。由于存在8个数据输入/输出端子51，因此相对于1个数据输入/输出端子51，例如为512位，在图1B中表示该512位量的构成。

在将数据写入存储单元时，从数据讯号线52将写入数据导入第2锁存器L2。对于开始写入动作，写入数据必须位于第1锁存器L1中，因此接下来将保持于锁存器L2的数据传输至锁存电路L1。而且，在读出动作时，为了向数据输入/输出端子51输出数据，读出的数据必须位于锁存器L2中，因此必须将由锁存器L1读出的数据传输至锁存器L2。因而构成为，可将传输开关晶体管83、84设为导通状态而在锁存器L1与锁存器L2之间进行数据的传输。此时，将传输目标的锁存电路设为非活性状态后传输数据，随后使传输目标的锁存电路恢复至活性状态以保持数据。

接下来，以下对图2及图3的编程结束检测电路16的动作进行说明。

首先，对于与并非编程对象的存储单元对应的页面缓冲器PBn的锁存器L1，设置数据「1」，节点SLR1的电压成为高电平，从而自校验判断处理的对象中除去。并且，对于编程对象的存储单元，在编程校验失败时，在保持对页面缓冲器PBn的锁存器L1设置有数据「0」的状态下，节点SLR1的电压成为低电平。在编程校验通过时，对页面缓冲器PBn的锁存器L1设置数据「1」，节点SLR1的电压成为高电平。该些锁存器L1的状态被反映为MOS晶体管TJn的导通断开状态而用于校验判断处理。如图2所示，MOS晶体管TJn(n＝0、1、…、N)连接于进行反或(NOR)运算的讯号线A(PBPUP)。若针对1页面的所有存储单元的编程结束而所有节点SLR1成为高电平，则所有MOS晶体管TJn被断开。此时，讯号线A(PBPUP)成为高电平，状态讯号STB成为低电平，从而可知晓编程已结束。

接下来，以下对现有技术的「拟似通过编程」进行说明。

图4是表示在图1A的NAND型快闪EEPROM中用于拟似通过判断的编程结束检测电路16A的构成例的电路图。

在图4的左侧，设置有具备编程结束判断部29-0～29-N的所述编程结束判断电路27，在讯号线A(PBPUP)上，从电源电压VDD经由MOS晶体管24而流动有漏极电流Id的整数n倍的漏极电流n×Id。此处的整数n相当于编程校验尚未通过的存储单元的数量，是流动有漏极电流Id的电路29的数量。另一方面，图4右侧的基准电压产生电路28具备基准电压产生部29a-0～29a-J，是具备连接在讯号线A'(PBREF)与接地之间的多个MOS晶体管对(BFj、BFEj)(此处，j＝0、1、…、J)而构成。此处，MOS晶体管BFE1～BFEJ是复制电路，该复制电路以使与电路29的漏极电流Id相同的值的电流Id流动的方式而完全等同地设定晶体管的尺寸与电压施加。MOS晶体管BF0及BFE0以使漏极电流0.5Id流动的方式而控制尺寸或栅极电压。而且，在讯号线PBREF上，从电源电压VDD经由MOS晶体管25而流动有临限值基准电流Iref，该临限值基准电流Iref是分别包含各一对MOS晶体管(BF0、BFE0；BF1、BFE1；BF2、BFE2；…)的各基准电流产生部中流动的单位基准电流之和。

并且，对应于编程结束判断电路27中的各MOS晶体管TJn的导通的个数n，与流经MOS晶体管24的漏极电流n×Id对应的电压被施加至比较器26的反相输入端子，另一方面，与流经MOS晶体管25的临限值基准电流Iref对应的电压被施加至比较器26的非反相输入端子，比较器26在n×Id＜Iref时输出低电平的状态讯号STB。即，相对于流动有临限值基准电流Iref的J+1组MOS晶体管BFj、BFEj(j＝0、1、…、J)，当编程校验未通过的存储单元的数量N为J≧N时，状态讯号STB成为低电平而判断为拟似通过。例如，在J＝2时，临限值基准电流Iref＝2.5Id，因此流经编程结束判断电路27的漏极电流N×Id因N≦2而为拟似通过。

而且，图5是表示图1A的NAND型快闪EEPROM的编程通过判断处理的流程图。在图5中，首先，在步骤S101中加载(load)数据，在步骤S102中，将数据编程后，在步骤S103中进行校验。在步骤S104中，若所有存储单元(1页面量)全部为「1」，则在步骤S105中判断为「真实通过」而结束该处理。另一方面，若在步骤S104中为否(NO)，则在步骤S106中判断是否已超时(time out)，为否时返回步骤S102，另一方面，为是(YES)时前进至步骤S107。在步骤S107中，判断是否为可容忍的错误(error)，为是时前进至步骤S108，另一方面，为否时前进至步骤S109。在步骤S108中，判断为「拟似通过」而结束该处理。在步骤S109中，判断为「失败」而结束该处理。

[现有技术文献]

[专利文献]

专利文献1：日本特开平9-147582号公报

专利文献2：日本特开2006-134482号公报

专利文献3：日本特开2013-127827号公报

专利文献4：日本特开2008-004178号公报

专利文献5：日本特开2008-198337号公报

[发明所欲解决之课题]

现有的NAND型闪存在存储单元的数据读出时，例如使用图3的反相器62之类的反相器型的电路来作为感测放大器，若位线电压高于反相器的跳变点(trip point)，则判定为数据0，若位线电压低于反相器的跳变点，则判定为数据1。然而，此种简单的感测放大器电路存在下述问题，即，随着NAND型闪存的微细化的进展，因制造偏差造成的跳变点的偏差变大，从而无法准确地判定数据。

而且，最近的NAND型闪存具有4位以上的错误检查与校正(Error Checking andCorrection，ECC)的能力，因此ECC能力的一部分可分配给图4所示的编程或数据抹除的失效位的修复。将讯号线A(PBPUP)的电流Id×n与基准讯号线PBREF的基准电流Iref进行比较。此时，当MOS晶体管BF0导通而基准电流Iref＝0.5×Id时，若尚未编程的存储单元为1以上，则编程结束通知讯号STB成为高电平，表示失败状态。另一方面，若所有存储单元已被编程时，编程状态成为通过状态，编程结束通知讯号STB成为低电平。而且，例如当基准电流Iref被设定为2.5×Id时，即使未被编程的存储单元为2以下，仍设定为通过状态，这是「拟似通过状态」。随着NAND型闪存的微细化的进展，经由ECC而修复的位数增多，而且，拟似通过位数可增多。然而，在此种简单的编程结束检测电路16A中，存在无法应对大量位的拟似通过状态的问题。

图6(a)、图6(b)是表示构成图3的页面缓冲器PBn及编程结束判断部29-n的MOS晶体管的配置例的平面图，图6(a)是在沿着位线的方向配置栅极的平面图，图6(b)是表示相对于位线成直角地配置栅极的例子的平面图。在图6(a)、图6(b)中，G1、G2为栅极，AR1、AR2为有效(active)区域，CH1、CH2为接触孔(contact hole)。

例如，在NAND型闪存的构成例中，一对存储单元的间距例如为30nm×2，将页面缓冲器PBn布局(layout)于16根位线的空间(space)，页面缓冲器PBn的间距为0.96μm。此处，每1个布局中，堆栈8个PBn。

在图6(a)、图6(b)中，例如必须在0.96μm这一非常窄的页面缓冲器PBn的间距布局中，形成所述的MOS晶体管TJn、TJEn。当然，亦可使用2×0.96μm的区域，但若在所有部分使用该尺寸，则页面缓冲器PBn的高度亦会变成2倍，页面缓冲器PBn的尺寸将大幅增大。因而存在下述问题，即，伴随闪存的微细化，该些MOS晶体管必须形成为更小，该些MOS晶体管的电气特性的偏差亦会愈发增大。

而且，页面尺寸今后进一步增大的可能性高，伴随于此，1芯片内的MOS晶体管的电气特性的偏差亦会增大。若设偏差为标准偏差σ＝10mV(2％)且感测放大器的跳变点的平均电压为0.5V，则在页面缓冲器中最差的偏差将达到10％。并且，若P信道MOS晶体管与N信道MOS晶体管稍许偏离地排列，则跳变点的偏差在最差时有可能相差10％以上。如此，MOS晶体管的电气特性的偏差将对进一步微小化的闪存的感测的准确性造成大的影响。

发明内容

本发明的目的在于提供一种用于非易失性存储装置的感测电路以及非易失性存储装置，例如伴随NAND型闪存等非易失性存储装置的微细化，存储单元的间距变小，伴随于此，周边电路的晶体管尺寸变小，即便如此，与现有技术相比较，亦可准确地感测数据值。

[解决课题之手段]

本发明第一方面的感测电路被设置于包含锁存器的页面缓冲器中，并且感测数据，所述锁存器是在对非易失性存储装置的存储单元写入或读出所述数据时暂时保存所述数据，所述感测电路的特征在于包括：

第1开关组件及叠栅型控制组件，插入于第1讯号线与所述锁存器的第1端子之间，且彼此串联连接；以及

第2开关组件，连接于所述第1开关组件与所述叠栅型控制组件之间，

所述锁存器的第1端子连接于所述第1开关组件的第1端子，

所述第1开关组件的第2端子连接于所述叠栅型控制组件的第1端子及所述第2开关组件的第1端子，

所述第2开关组件的第2端子连接于所述叠栅型控制组件的浮动栅极，

所述叠栅型控制组件的第2端子连接于所述第1讯号线，

所述第1开关组件经由感测致能讯号而导通或断开，

所述第2开关组件经由感测判断切换讯号而导通或断开，

所述叠栅型控制组件经由与所述锁存器的第2端子连接的所述感测电路的感测节点的讯号电压而受到控制，

所述感测电路在经由所述感测致能讯号来使第1开关组件导通的感测开始前，所述叠栅型控制组件的浮动栅极的电压设定为将从所述叠栅型控制组件的浮动节点所见的临限值电压加上规定电压所得的电压值，之后感测所述存储单元的数据并保存于所述锁存器中。

在所述感测电路中，所述叠栅型控制组件是：

(1)叠栅型MOS晶体管，或者

(2)具有连接有电容器的栅极的MOS晶体管。

而且，在所述感测电路中，所述叠栅型MOS晶体管具有与所述非易失性存储装置的存储单元的MOS晶体管中的叠栅型MOS晶体管同样的结构。

进而，在所述感测电路中，所述规定电压为0V～1.5V的范围中的1个电压值。

进而，在所述感测电路中，所述叠栅型控制组件的浮动栅极的电压的电压设定是经由从所述锁存器的第1端子或从所述第1讯号线进行的充电来执行。

而且，在所述感测电路中，更包括：第3开关组件及第4开关组件，插入于第2讯号线与所述第1开关组件的第2端子之间，且彼此串联连接，

所述第3开关组件的第1端子连接于所述第2讯号线，所述第3开关组件的第2端子连接于所述第4开关组件的第1端子，所述第4开关组件的第2端子连接于所述第1开关组件的第2端子，

所述第3开关组件经由所述锁存器的第1端子的电压或所述锁存器的第2端子的电压而导通或断开，

所述第4开关组件经由规定的校验判断切换讯号而导通或断开。

进而，在所述感测电路中，在所述数据的写入后为了进行校验读出而感测数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述锁存器的第1端子或从所述第1讯号线进行的充电来执行。

进而，在所述感测电路中，在所述数据的写入后为了进行校验读出而感测数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述第1讯号线或从所述第2讯号线进行的充电来执行。

此处，在所述感测电路中，在所述数据的写入后为了进行校验读出而感测数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述第1讯号线进行的充电来执行。

在所述感测电路中，更包括：第5开关组件，连接于第2讯号线与所述第1开关组件的第2端子之间，

所述第1开关组件的第1端子取代所述锁存器的第1端子而连接于所述锁存器的第2端子，

所述第5开关组件的第1端子连接于所述第2讯号线，所述第5开关组件的第2端子连接于所述第1开关组件的第2端子，

所述第5开关组件经由所述锁存器的第1端子的电压或所述锁存器的第2端子的电压而导通或断开。

而且，在所述感测电路中，在所述数据的写入后为了进行校验读出而感测数据时，所述叠栅型控制组件的浮动栅极的电压设定是将保存于所述锁存器的数据反相后，经由从所述锁存器的第2端子或从所述第1讯号线进行的充电来执行。

进而，在所述感测电路中，在所述数据的写入后为了进行校验读出而感测数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述第2讯号线或从所述第1讯号线进行充电后，将保存于所述锁存器的数据反相，将所述第2讯号线设为浮动，并将所述第1讯号线设定为所述规定电压来执行。

在所述感测电路中，所述第3开关组件为N信道MOS晶体管，

所述第3开关组件经由所述锁存器的第1端子的电压而导通或断开。

而且，在所述感测电路中，所述第3开关组件为P信道MOS晶体管，

所述第3开关组件经由所述锁存器的第2端子的电压而导通或断开。

进而，在所述感测电路中，所述第5开关组件为N信道MOS晶体管，

所述第5开关组件经由所述锁存器的第1端子的电压而导通或断开。

进而，在所述感测电路中，所述第5开关组件为P信道MOS晶体管，

所述第5开关组件经由所述锁存器的第2端子的电压而导通或断开。

本发明第二方面的非易失性存储装置的特征在于包括所述感测电路。

(发明的效果)

根据本发明的用于非易失性存储装置的感测电路，例如伴随NAND型闪存等非易失性存储装置的微细化，存储单元的间距变小，伴随于此，周边电路的晶体管尺寸变小，即便如此，与现有技术相比较，亦可准确地感测数据值。

附图说明

图1A是表示现有例的NAND型快闪EEPROM的整体构成的方块图。

图1B是表示图1A的存储单元阵列10及其周边电路的构成的电路图。

图1C是表示图1A的NAND型快闪EEPROM中的页面缓冲器电路14及编程结束检测电路16的构成例的方块图。

图2是表示图1C的编程结束检测电路16的详细构成例的电路图。

图3是表示图2的页面缓冲器PBn与编程结束判断部29-n的构成例的电路图。

图4是表示在图1A的NAND型快闪EEPROM中用于拟似通过判断的编程结束检测电路16A的构成例的电路图。

图5是表示图1A的NAND型快闪EEPROM的编程通过判断处理的流程图。

图6(a)、图6(b)是表示构成图3的页面缓冲器PBn及编程结束判断部29-n的MOS晶体管的配置例的平面图，图6(a)是在沿着位线的方向上配置栅极的平面图，图6(b)是相对于位线成直角地配置栅极的例子的平面图。

图7是表示实施例1的用于NAND型快闪EEPROM的感测电路30A及页面缓冲器PBn的构成例的电路图。

图8是表示由图7的感测电路30A及页面缓冲器PBn所执行的数据读出处理的流程图。

图9是表示实施例2的用于NAND型快闪EEPROM的感测电路30B及页面缓冲器PBn的构成例的电路图。

图10是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-1的数据编程及校验处理(SLR1＝Low而进行编程的情况)的流程图。

图11是表示图10的次例程(subroutine)即数据判断处理的流程图。

图12是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-1的数据编程及校验处理(SLR1＝High而未进行编程的情况)的流程图。

图13是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-2的数据编程及校验处理(SLR1＝Low而进行编程的情况)的流程图。

图14是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-2的数据编程及校验处理(SLR1＝High而未进行编程的情况)的流程图。

图15是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-3的数据编程及校验处理(SLR1＝Low而进行编程的情况)的流程图。

图16是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-3的数据编程及校验处理(SLR1＝High而未进行编程的情况)的流程图。

图17是表示实施例3的用于NAND型快闪EEPROM的感测电路30C及页面缓冲器PBn的构成例的电路图。

图18是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-1的数据编程及校验处理(SLR1＝Low而进行编程的情况)的流程图。

图19是表示图18的次例程即数据判断处理的流程图。

图20是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-1的数据编程及校验处理(SLR1＝High而未进行编程的情况)的流程图。

图21是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-2的数据编程及校验处理(SLR1＝Low而进行编程的情况)的流程图。

图22是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-2的数据编程及校验处理(SLR1＝High而未进行编程的情况)的流程图。

图23是表示实施例4的用于NAND型快闪EEPROM的感测电路30D及页面缓冲器PBn的构成例的电路图。

图24是表示变形例的感测电路30E的一部分的构成例的电路图。

附图标记列表

10：存储单元阵列

11：控制电路

12：行译码器

13：高电压产生电路

14：数据重写及读出电路(页面缓冲器)

14a、14b：锁存电路

15：列译码器

16、16A：编程结束检测电路

17：指令缓存器

18：地址缓存器

19：动作逻辑控制器

21、22、24、25、71～90：MOS晶体管

23、61、62、63、64：反相器

26：比较器

27：编程结束判断电路

28：基准电压产生电路

29-0～29-N、29-n：编程结束判断部

29a-0：基准电压产生部

30A～30D：感测电路

50：数据输入/输出缓冲器

51：数据输入/输出端子

52：数据讯号线

70：校验用电容器

A(PBPUP)、A'(PBREF)、B：讯号线

AR1、AR2：有效区域

BF0、BFE0、BF1、BFE1、BF2、BFE2、BFE3、N1～N5、N1A、P5：MOS晶体管

BL：位线

BLCLAMP：讯号

BLe、BLo：位线

BLSE、BLSO：位线选择讯号

C1：电容器

CELSRC：共享源极线

CH1、CH2：接触孔

CSL：行选择讯号

DL：锁存电路

G1、G2：栅极

Id：漏极电流

Iref：临限值基准电流

JENB：判断致能讯号

JDG_D、JDG_G：节点电压

JDG_SW：感测判断切换讯号/校验判断切换讯号

JRST：判断重置讯号

L1、L2：锁存器

MC、MC0、MC1、MC15：非易失性存储单元

N3：暂时存储节点

NU0、NU1、NU2：NAND单元部件

PBn：页面缓冲器

REG：讯号

S1～S14、S8A、S10A～S13A、S10E、S10F、S11E、S11F、S13E、S13F、S14E、S21、S21A、S22、S22A、S22B、S22D、S22E、S22F、S22G、S22H、S31～S33、S101～S109：步骤

SG1、SG2：选择栅极晶体管

SGD、SGS：选择栅极线

SLS1：节点

SLS2、SLR2：数据节点

SLR1：数据保持节点

SNS：感测节点

SSW、SW：感测致能讯号/编程结束通知讯号

STB：状态讯号

V1、V2：电压

VDD：电源电压

VSW：校验判断切换讯号

WL：字线

YBLE、YBLO：位线非选择讯号

具体实施方式

以下，参照附图来说明本发明的实施例。另外，在以下的各实施例，对于同样的构成要素标注有相同的标号。

实施例1.

图7是表示实施例1的用于NAND型快闪EEPROM的感测电路30A及页面缓冲器PBn的构成例的电路图。图7中，实施例1的感测电路30A是对应于各页面缓冲器PBn的每一个而设置，且被设置在页面缓冲器PBn的节点SNS、SLS1与讯号线B之间，具备1个叠栅型N通道MOS晶体管N1以及分别作为开关组件的2个N信道MOS晶体管N2、N3而构成。

MOS晶体管N1的控制栅极连接于节点SNS(页面缓冲器PBn的感测节点)，MOS晶体管N1的浮动栅极连接于MOS晶体管N2的源极，MOS晶体管N1的源极连接于讯号线B。MOS晶体管N1的漏极连接于MOS晶体管N3的源极及MOS晶体管N2的漏极。而且，对于MOS晶体管N2的栅极，施加感测判断切换讯号JDG_SW，该感测判断切换讯号JDG_SW是用于切换感测电路30A的判断的讯号，且在设定MOS晶体管N1的源极及浮动栅极的电位时导通。进而，对于MOS晶体管N3的栅极施加感测致能讯号SW，该感测致能讯号SW用于将感测电路30A设为动作状态(感测状态)。另外，所述感测判断切换讯号JDG_SW及感测致能讯号SW是由图1的控制电路11所产生。

页面缓冲器PBn的锁存器L1是对与页面缓冲器PBn对应的存储单元的编程数据或者编程校验的状态进行存储的暂时存储元件，页面缓冲器PBn的锁存器L1的节点SLS1连接于MOS晶体管N3的漏极，页面缓冲器PBn的节点SNS的讯号电压被施加至MOS晶体管N1的控制栅极。此处，以JDG_D来记述MOS晶体管N1的漏极的讯号电压或节点，以JDG_G来记述MOS晶体管N1的浮动栅极的讯号电压或节点。

本实施例的特征在于，为了对MOS晶体管的临限值的偏差进行补偿，而具备包含叠栅型MOS晶体管N1的感测电路30A。感测电路30A连接于锁存器L1的节点SLS1，感测电路30A的动作是由叠栅型MOS晶体管N1来决定，该叠栅型MOS晶体管N1接受页面缓冲器PBn的节点SNS的讯号电压来作为栅极电压。并且，叠栅型MOS晶体管N1经由将浮动栅极的电压设定为基于从浮动栅极所见的N1的临限值的值，从而可对从控制栅极所见的MOS晶体管的临限值的偏差进行补偿。(另外，以下，亦有时将本叠栅型MOS晶体管N1简记作MOS晶体管N1)

图8是表示由图7的感测电路30A及页面缓冲器PBn所执行的、从存储单元进行的数据读出处理的流程图。另外，在本申请的说明书及附图中，为了简化说明，各节点的符号共享作节点名称的符号以及该节点电压或讯号电压的符号。而且，在以下的各处理的流程图中，「＝」表示各讯号的设定或者作为处理结果的讯号电压。而且，例如N3＝ON表示MOS晶体管N3导通，N3＝OFF表示MOS晶体管N3断开。进而，High例如表示5V等的规定的高电平，Low表示例如0V(接地电压)等的规定的低电平。

在图8的步骤S1中，经由对锁存器L1的数据进行重置，从而将节点SLS1设为电源电压VDD，经由将感测致能讯号SW设为0V，从而使MOS晶体管N3断开，使节点SNS成为电源电压VDD。继而，在步骤S2中，经由将讯号线B设置为电源电压VDD，将感测判断切换讯号JDG_SW设为电源电压VDD，从而使MOS晶体管N2导通，经由将感测致能讯号SW设置为电源电压VDD，从而使MOS晶体管N3导通。此时，节点电压JDG_D、JDG-G成为下式。

JDG_D＝VDD-Vth(N3) (1)

JDG_G＝VDD-Max(Vth(N2)、Vth(N3)) (2)

此处，Vth(N3)表示MOS晶体管N3的临限值电压，Max(·)是表示多个自变量中的最大值的最大值函数，例如，Max(Vth(N2)、Vth(N3))表示MOS晶体管N2的临限值电压与MOS晶体管N3的临限值电压中的较高的临限值电压，以下同样。

在步骤S3中，经由将感测致能讯号SW设为0V(接地电压)，从而使MOS晶体管N3断开。继而，在步骤S4中，经由将讯号线B设置为规定电压Va(例如0V～1.5V)，从而此时电流从节点JDG_G经由MOS晶体管N2、节点JDG_D及MOS晶体管N1而流向讯号线B。经由该电流电荷的充电，从而节点电压JDG_G成为下式。

JDG_G＝JDG_D＝Vth(N1)+Va (3)

此处，Vth(N1)表示从MOS晶体管N1的浮动栅极所见的MOS晶体管N1的临限值电压。根据式(3)可明确，MOS晶体管N1的浮动栅极的节点电压JDG_G被设定为将从该MOS晶体管N1的浮动栅极所见的临限值电压加上规定电压Va所得的电压。

继而，在步骤S5中，经由将感测判断切换讯号JDG_SW设为0V(接地电压)，从而使MOS晶体管N2断开。此时，MOS晶体管N1的浮动栅极JDG_G仍保持电压Vth(N1)+Va而成为浮动状态。步骤S6中，在页面缓冲器PBn中，为了连接位线BLe或位线BLo，经由BLSE＝High、讯号BLCLAMP＝High而使晶体管85、86导通，或者经由BLSO＝High、讯号BLCLAMP＝High而使晶体管85、87导通，由此，将从存储单元读出的数据传输至SNS。在步骤S7中，锁存器L1成为高阻抗(high impedance)状态，反相器61、62成为非动作状态。

然后，在步骤S8中，将讯号线B设定为0V(接地电压)。在此条件下，从控制栅极所见的MOS晶体管N1的临限值成为VDD-Va/α(α被称作耦合比(coupling ratio)，是由MOS晶体管N1的控制栅极和浮动栅极间的电容、与浮动栅极和基板间的电容的电容比所决定的0以上且1以下的值)。并且，经由将感测致能讯号SW设定为电源电压VDD，从而使MOS晶体管N3导通而开始数据的感测。在步骤S9中，判断节点电压SNS是否为从所述控制栅极所见的MOS晶体管N1的临限值以上而为编程状态，为是时前进至步骤S10，另一方面，为否时前进至步骤S11。在步骤S10中，此时MOS晶体管N1为导通且MOS晶体管N3为导通，因此电流从节点SLS1经由MOS晶体管N3、N1而流至讯号线B，节点电压SLS1成为低电平(0V)，前进至步骤S12。另一方面，在步骤S11中，节点电压JDG_G因MOS晶体管N1的电容耦合而下降，MOS晶体管N1成为断开状态，电流不从节点SLS1经由MOS晶体管N3、N1而流至讯号线B，节点电压SLS1保持高电平(电源电压VDD)，前进至步骤S12。进而，在步骤S12中，经由将感测致能讯号SW设定为0V(接地电压)，从而使MOS晶体管N3断开，在步骤S13中反相器61被设为动作状态后，反相器62被设为动作状态。此时，锁存器L1保持从存储单元读出的数据并结束该处理。另外，所述步骤S13的处理中，数据与现有技术同样被传输至锁存器L2(参照图1B、图3)，执行数据输出等。

如以所述，根据本实施例，在存储单元的数据感测前，MOS晶体管N1的浮动栅极的节点电压JDG_G被设定为将从该MOS晶体管N1的浮动栅极所见的临限值电压加上规定电压Va所得的电压，因此对于存储单元的数据电压，可补偿感测放大器的MOS晶体管的临限值的偏差而予以感测。由此，与现有技术相比，可准确地感测从存储单元读出的数据电压。

在以上的实施例中，叠栅型MOS晶体管N1较佳为以具有与存储单元用的叠栅型MOS晶体管同样的结构的方式而形成，而非例如在闪存等非易失性存储装置中，具有直接连接控制栅极与浮动栅极的结构的周边电路的MOS晶体管。对此，在后述的实施例及变形例中亦同样。另外，浮动栅极这一名称来源于存储单元的浮动栅极，但在该叠栅型MOS晶体管N1中，以可与其它电路连接的方式来制作栅极电极。

实施例2.

图9是表示实施例2的用于NAND型快闪EEPROM的感测电路30B及页面缓冲器PBn的构成例的电路图。实施例2的感测电路30B除了数据的读出以外，还是用于数据编程及校验处理(包含节点电压SLR1为低电平而进行编程的情况、以及节点电压SLR1为高电平而未进行编程的情况)的感测电路，与图7的实施例1的感测电路30A相比，以下方面不同。

(1)感测电路30B除了MOS晶体管N1、N2以外，还进而具备N通道MOS晶体管N5与N通道MOS晶体管N4而构成，所述N通道MOS晶体管N5是连接于讯号线A及节点SLS1的开关组件，所述N信道MOS晶体管N4是基于校验判断切换讯号VSW而导通/断开的开关组件。

(2)MOS晶体管N3取代感测致能讯号SW而基于感测致能讯号SSW来导通/断开。

在图9中，在讯号线A(PBPUP)与MOS晶体管N3的源极之间，插入连接有MOS晶体管N5、N4。此处，讯号线A(PBPUP)连接于MOS晶体管N5的漏极，MOS晶体管N5的源极连接于MOS晶体管N4的漏极，MOS晶体管N4的源极连接于MOS晶体管N3的源极、以及MOS晶体管N1及MOS晶体管N2的各漏极。

此处，讯号线A(PBPUP)、讯号线B是用于输出编程结束判断讯号的一对讯号线(例如参照图4)。另外，所述感测判断切换讯号JDG_SW、感测致能讯号SSW及校验判断切换讯号VSW是由图1的控制电路11所产生。

实施例2-1.

图10是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-1的数据编程及校验处理(在SLR1＝Low而进行编程的情况下且SLR1＝0V、SLS1＝VDD时)的流程图。图10的数据编程及校验处理与图8的数据读出处理相比，以下方面不同。另外，在图10的各处理中，用底线来表示与图8的对应的处理的不同点，以下同样用底线来表示与之前的对应的处理的不同点。

(1)取代图8的步骤S1～步骤S4而包含步骤S21、S22的处理。

(2)取代图8的步骤S8、S12而分别包含步骤S8A、S12A的处理。

(3)在步骤S13的处理之后，执行图11的编程结束判断处理(S14)。

以下，对所述不同点进行详述。

在图10的步骤S21中，经由将感测致能讯号SSW及校验判断切换讯号VSW均设定为0V(接地电压)，从而使MOS晶体管N3、N4均断开，例如执行增量阶跃脉波编程(IncrementStep Pulse Program，ISPP)法等使用编程脉波的编程序列。继而，在步骤S22中，如下所述般进行包含步骤S22-1～步骤S22-4的节点电压「JDG_G＝Vth(N1)+Va」的设定处理。

在步骤S22-1中，如上所述般将节点电压SLS1设定为电源电压VDD，将感测致能讯号SSW设定为0V(接地电压)，由此使MOS晶体管N3断开，将节点电压SNS设定为VDD。继而，在步骤S22-2中，经由将讯号线电压B设定为电源电压VDD，将感测判断切换讯号JDG_SW设定为电源电压VDD，从而将MOS晶体管N2设为导通，经由将感测致能讯号SSW设定为电源电压VDD，从而使MOS晶体管N3导通。此时，节点电压JDG_D、JDG_G以下式表示。

JDG_D＝VDD-Vth(N3) (4)

JDG_G＝VDD-Max(Vth(N2)、Vth(N3)) (5)

在步骤S22-3中，经由将感测致能讯号SSW设定为0V(接地电压)，从而使MOS晶体管N3断开。继而，在步骤S22-4中，将讯号线电压B设定为规定电压Va(＝0V～1.5V)。此时，电流从节点JDG_G经由MOS晶体管N2、节点JDG_D及MOS晶体管N1而流至讯号线B。由此，节点电压JDG_G以下式表示。

JDG_G＝JDG_D＝Vth(N1)+Va (6)

继而，与图8同样地，执行步骤S5、S6、S7的处理后，在步骤S8A中，将讯号线电压B设定为0V(接地电压)。在此条件下，从控制栅极所见的MOS晶体管N1的临限值成为VDD-Va/α(α被称作耦合比，是由MOS晶体管N1的控制栅极和浮动栅极间的电容、与浮动栅极和基板间的电容的电容比所决定的0以上且1以下的值)。并且，经由将感测致能讯号SSW设定为电源电压VDD，从而使MOS晶体管N3导通而开始数据的感测。进而，在执行步骤S9～步骤S13的处理后，执行次例程即编程结束判断处理S14并结束该数据编程及校验处理。

图11是表示图10的次例程即用于编程校验的编程结束判断处理(S14)的流程图。

在图11的步骤S31中，节点电压SNS被设定为规定的固定电压Vf。继而，在步骤S32中，将校验判断切换讯号VSW设定为高电平后，在步骤S33中，执行该编程序列结束的判断处理，并返回原本的主例程(main routine)。图9中的MOS晶体管N5相当于图2、图3或者图4的MOS晶体管TJn，MOS晶体管N4及MOS晶体管N1相当于MOS晶体管TJEn，与编程结束检测电路16或者编程结束检测电路16A一同如前所述般进行动作，来进行该编程序列是通过校验而结束、抑或是尚未通过而应继续进行编程的判断处理。

图12是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-1的数据编程及校验处理(在SLR1＝High而未进行编程的情况下且SLR1＝VDD、SLS1＝0V时)的流程图。图12的数据编程及校验处理与进行图10的数据编程及校验处理的处理序列完全相同，但根据锁存器L1的状态，与图10相比，以下方面不同。另外，在图12中，对于与对应的图10的处理不同的处理标注底线。

(1)取代SLR1＝0V、SLS1＝VDD的条件，而为SLR1＝VDD、SLS1＝0V的条件。

(2)取代步骤S22而包含步骤22A的处理。此处，取代式(4)、(5)而分别仅下式不同。

JDG_D＝VDD-Vth (N1)

JDG_G＝VDD-Max(Vth(N2)、Vth (N1))

(3)取代步骤S10而为步骤S10A的结果。

(4)取代步骤S11而为步骤S11A的结果。

(5)取代步骤S13而执行步骤S13A的处理。处理本身完全相同，但结果不同。

以下，对不同点进行详述。

图12对应于节点电压SLS1被设定为0V(接地电压)而非电源电压VDD(图10)的情况，即，对应于编程数据「未写入」的情况或者存储单元已写入并通过了校验的情况。此时，在步骤S10A及步骤S11A中，不同于步骤S10与步骤S11，节点电压SLS1已经成为低电平，因此与节点SNS的电压或者MOS晶体管N1的导通/断开无关，节点电压SLS1保持低电平。即，节点电压SLS1与从存储单元读出的数据无关而保持SLSl＝Low、SLR1＝High。继而，在步骤S13A中，反相器61及反相器62被设为动作状态，锁存器L1与从存储单元读出的数据无关而确定SLS1＝Low、SLR1＝High的保持。进而，在步骤S14中，执行图11的编程结束判断处理并结束该数据编程及校验处理。

根据以上的实施例2-1，在图12的步骤S22-2中，设定为节点SLS1＝0V且讯号线B＝VDD，但此处，由于MOS晶体管N1、N3被导通，因此在节点JDG_D上的路径(path)处会发生不同的电压彼此冲突的所谓总线冲突(bus fight)，但由于在各组件的电压侧电压确定，因此在该实施例2-1中不会发生误动作，而且，即便因所述总线冲突而导致MOS晶体管N1的浮动栅极电压JDG_G未被正确设置，但在步骤S13A中，锁存器Ll是与从存储单元读出的数据无关而保持SLS1＝Low、SLR1＝High，因此亦不会发生动作上的问题。

因而，根据实施例2-1，在存储单元的数据感测之前，MOS晶体管N1的浮动栅极的节点电压JDG_G被设定为将从该MOS晶体管N1的浮动栅极所见的临限值电压加上规定电压Va所得的电压，因此对于存储单元的数据电压，可补偿感测放大器的MOS晶体管的临限值的偏差而予以感测。由此，与现有技术相比，可准确地感测从存储单元读出的数据电压。

在以上的图10～图12中，对使用图9的实施例2的感测电路30B及页面缓冲器PBn的、实施例2-1的数据编程及校验处理进行了说明，但本发明并不限于此，亦可使用以下的图13及图14的实施例2-2的数据编程及校验处理、与图15及图16的实施例2-3的数据编程及校验处理。

实施例2-2.

图13是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-2的数据编程及校验处理(在SLR1＝Low而进行编程的情况下且SLR1＝0V、SLS1＝VDD时)的流程图。图13的实施例2-2的数据编程及校验处理与图10的数据编程及校验处理相比，以下方面不同。

(1)取代步骤S22而执行步骤S22B的处理。此处，特征在于：步骤S22B的处理取代图10的步骤S22-1、S22-2、S22-3、S22-4而包含步骤S22-1、S22-2B、S22-3B、S22-4的处理。以下，对不同点进行详述。

在步骤S22B中，进行JDG_G＝Vth(N1)+Va的设定处理。此处，在步骤S22-2B中，将讯号线B设定为电源电压VDD，将讯号线A设定为电源电压VDD，将感测判断切换讯号JDG_SW设定为电源电压VDD，由此使MOS晶体管N2导通，经由将校验判断切换讯号VSW设定为电源电压VDD，从而使MOS晶体管N4导通。此时，节点电压JDG_D、JDG_G以下式表示。

JDG_D＝VDD-Max(Vth(N4)、Vth(N5)) (7)

JDG_G＝VDD-Max(Vth(N2)、Vth(N4)、Vth(N5)) (8)

继而，在步骤S22-3B中，经由将校验判断切换讯号VSW设定为0V(接地电压)，从而使MOS晶体管N4断开。另外，随后的处理与图10同样。

图14是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-2的数据编程及校验处理(在SLR1＝High而未进行编程的情况下且SLR1＝VDD、SLS1＝0V时)的流程图。图14的数据编程及校验处理与图12的数据编程及校验处理相比，以下方面不同。

(1)取代图12的步骤S22A而执行步骤S22B的处理。步骤S22B的处理是取代图12的步骤S22-1、S22-2、S22-3、S22-4而分别执行步骤S22-1、S22-2B、S22-3B、S22-4的处理。

图14的处理与图13的情况同样，处理的结果(S10A、S11A、S13A)与图12同样，省略详细说明。

根据以上的实施例2-2，在图14的步骤S22-1中，感测致能讯号SSW＝0V(N3＝OFF)，在步骤S22-2B中，设定为讯号线电压B＝VDD。在此情况下，由于MOS晶体管N3被断开，因此不会发生总线冲突，因此在该实施例2-2中不会发生误动作，不会发生动作上的问题。

因而，根据实施例2-2，在存储单元的数据感测之前，MOS晶体管N1的浮动栅极的节点电压JDG_G被设定为将从该MOS晶体管N1的浮动栅极所见的临限值电压加上规定电压Va所得的电压，因此对于存储单元的数据电压，可补偿感测放大器的MOS晶体管的临限值的偏差而予以感测。由此，与现有技术相比，可准确地感测从存储单元读出的数据电压。

实施例2-3.

图15是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-3的数据编程及校验处理(在SLR1＝Low而进行编程的情况下且SLR1＝0V、SLS1＝VDD时)的流程图。图15的实施例2-3的数据编程及校验处理与图10的数据编程及校验处理相比，以下方面不同。

(1)取代步骤S22而执行步骤S22D的处理。此处，特征在于，步骤S22D的处理取代图10的步骤S22-1、S22-2、S22-3、S22-4而包含步骤S22-1、S22-2D、S22-4的处理(不进行相当于S22-3的处理)。以下，对不同点进行详述。

图15的步骤S22D如下所述般进行JDG_G＝Vth(N1)+Va的设定处理。首先，在步骤S22-1中，经由将感测致能讯号SSW设定为0V(接地电压)，从而使MOS晶体管N3断开，将节点电压SNS设定为电源电压VDD。继而，在步骤S22-2D中，经由将讯号线电压B设定为电源电压VDD，将感测判断切换讯号JDG_SW设定为电源电压VDD，从而使MOS晶体管N2导通。此时，电流从讯号线B经由MOS晶体管N1、节点JDG_D及MOS晶体管N2而流至节点JDG_G。由此，节点电压JDG_D、JDG_G以下式表示。

JDG_D＝Vdd-Vth(N1) (11)

JDG_G＝Vdd-Max(Vth(N1)、Vth(N2)) (12)

进而，经由与图10同样地执行步骤S22-4的处理，从而进行JDG_G＝Vth(N1)+Va的设定。

图16是表示由图9的感测电路30B及页面缓冲器PBn所执行的、实施例2-3的数据编程及校验处理(在SLR1＝High而未进行编程的情况下且SLR1＝VDD、SLSl＝0V时)的流程图。图16的实施例2-3的数据编程及校验处理与图12的数据编程及校验处理相比，以下方面不同。

(1)取代步骤S22A而执行与图15相同的步骤S22D的处理。此处，特征在于，步骤S22D的处理取代图12的步骤S22-1、S22-2、S22-3、S22-4而包含步骤S22-1、S22-2D、S22-4的处理。其它处理与图12同样。

根据以上的实施例2-3，在图14的步骤S22-1中，感测致能讯号SSW＝0V(N3＝OFF)，在步骤S22-2D中设定为讯号线电压B＝VDD。而且，在步骤S21中，MOS晶体管N4断开。在此情况下，由于MOS晶体管N3、N4被断开，因此不会发生总线冲突，在该实施例2-3中亦不会发生误动作，不会发生动作上的问题。

因而，根据实施例2-3，在存储单元的数据感测之前，MOS晶体管N1的浮动栅极的节点电压JDG_G被设定将从该MOS晶体管N1的浮动栅极所见的临限值电压加上规定电压Va所得的电压，因此对于存储单元的数据电压，可补偿感测放大器的MOS晶体管的临限值的偏差而予以感测。由此，与现有技术相比，可准确地感测从存储单元读出的数据电压。

实施例3.

图17是表示实施例3的用于NAND型快闪EEPROM的感测电路30C及页面缓冲器PBn的构成例的电路图。图17的感测电路30C是用于进行数据编程及校验处理(包含节点电压SLR1为低电平而进行编程的情况、及节点电压SLR1为高电平而未进行编程的情况)的感测电路，与图9的实施例2的感测电路30B相比，以下方面不同。

(1)特征在于，省略了MOS晶体管N4，且MOS晶体管N3的漏极变更为连接于锁存器的节点SLR1。此处，讯号线A(PBPUP)连接于MOS晶体管N5的漏极，MOS晶体管N5的栅极连接于节点SLS1，MOS晶体管N3的漏极连接于节点SLR1。另外，作为控制讯号，使用来自控制电路11的感测致能讯号SSW及感测判断切换讯号JDG_SW。而且，当然，不省略MOS晶体管N4而仅变更MOS晶体管N3的漏极连接，亦可进行与本实施例同样的动作。

实施例3-1.

图18是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-1的数据编程及校验处理(在SLR1＝Low而进行编程的情况下且SLR1＝0V、SLS1＝VDD时)的流程图。图18的数据编程及校验处理与图10的数据编程及校验处理相比，以下方面不同。

(1)在步骤S21之后且步骤S22E之前，执行步骤S21A的处理。

(2)取代图10的步骤S22而执行步骤S22E的处理。

(3)取代图10的步骤S9～步骤S14而执行步骤S9、S10E、S11E、S12A、S13E、S14E的处理。

以下，对不同点进行详述。

在步骤S21A中，使锁存器L1的保存数据反相。由此，节点SLR1＝VDD。步骤S22E是进行JDG_G＝Vth(N1)+Va的设定处理，但即使电路发生了变化，仍为与图10的步骤S22相同的处理。在步骤S21A中，如上所述般将节点电压SLR1设定为电源电压VDD，由于为与图10的步骤S22相同的动作条件，因此步骤S22E的处理与图10的步骤S22的处理同样。

图18的实施例3-1中，继而与图10同样地执行步骤S5、S6、S7、S8A的处理。进而，在步骤S9中，判断节点电压SNS是否为从控制栅极所见的MOS晶体管N1的临限值以上而为编程状态，为是时前进至步骤S10E，另一方面，为否时前进至步骤S11E。在步骤S10E中，此时MOS晶体管N1、N3均为导通，电流从节点电压SLR1经由MOS晶体管N3、N1而流至讯号线B，节点电压SLR1成为低电平(0V)，前进至步骤S12A。另一方面，在步骤S11E中，节点电压JDG_G因晶体管N1的电容耦合而下降，晶体管N1成为断开，电流不从节点SLR1经由MOS晶体管N3、N1而流至讯号线B，节点电压SLR1保持作为高电平的电源电压VDD，前进至步骤S12A。在步骤S12A中，经由将感测致能讯号SSW设定为0V(接地电压)，从而使MOS晶体管N3断开，在步骤S13E中，反相器62被设为动作状态后，反相器61被设为动作状态。此时，锁存器L1保持从存储单元读出的数据，在步骤S14E中，执行图19的次例程即编程结束判断处理后，结束该数据编程及校验处理。

此处，图17的感测电路30C不具备相当于图9中的晶体管N4的开关晶体管，因此若晶体管N3导通，则会形成从讯号线A经由晶体管N5、N3而连通至节点SLR1的路径，但在本动作中，节点SLR1为VDD，因此节点SLS1为0V，即，晶体管N5的栅极为0V而断开，因此对动作无影响。

图19是表示图18的次例程即用于编程校验的编程结束判断处理(S14E)的流程图。

在图19的步骤S34中，首先使锁存器Ll的保存数据反相。继而，在步骤S31中，将节点电压SNS设定为规定的固定电压Vf。进而，在步骤S33中，执行编程结束的判断处理后，返回原本的例程。

图20是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-1的数据编程及校验处理(在SLR1＝High而未进行编程的情况下且SLR1＝VDD、SLS1＝0V时)的流程图。图20的数据编程及校验处理与图12的数据编程及校验处理相比，以下方面不同。

(1)在步骤S21之后且步骤S22F之前，执行步骤S21A的处理。

(2)取代图12的步骤S22A而执行步骤S22F的处理。

(3)取代图12的步骤S10A、S11A、S12A、S13A、S14而执行步骤S10F、S11F、S12A、S13F、S14E。

以下，对不同点进行详述。

在步骤S21A中，使锁存器L1的保存数据反相。由此，节点SLR1成为0V。在步骤S22F中，进行JDG_G＝Vth(N1)+Va的设定处理，但即使电路发生了变化，仍与图12的步骤S22的处理同样。在步骤S21A中，如上所述，节点电压SLR1被设定为VDD(电源电压)，由于为与图12的步骤S22A相同的动作条件，因此步骤S22F的处理与图12的步骤S22A的处理同样。

图20的实施例3-1中，继而，与图12同样地执行步骤S5、S6、S7的处理。进而，在步骤S8A中，开始感测动作而向节点SNS导入存储单元的数据状态，但在步骤S9处分支的步骤S10F或者步骤S11F中，与晶体管N1的导通/断开无关，由于节点SLR1已为0V，因此节点电压SLR1保持低电平。由此，节点电压SLR1从节点SNS的状态变成独立。继而，在步骤S12A中，经由将感测致能讯号SSW设定为0V(接地电压)，从而使MOS晶体管N3断开，在步骤S13F中反相器62被设为动作状态后，反相器61被设为动作状态。由此，节点电压SLS1恢复高电平的状态，锁存器L1与从存储单元读出的数据无关而保持SLS1＝High、SLR1＝Low。进而，在步骤S14E中，执行图19的编程结束判断处理并结束该数据编程及校验处理。

根据以上的实施例3-1，在图20的步骤S21A中，节点SLR1＝0V，在步骤S22-2中设定为讯号线B＝VDD，由于MOS晶体管N3被导通，因此会发生总线冲突，但由于在各组件的电压侧电压确定，因此在该实施例3-1中不会发生误动作，而且，即便因所述总线冲突而导致MOS晶体管N1的浮动栅极电压JDG_G未被正确设置，在步骤S13F中，由于锁存器L1与从存储单元读出的数据无关而保持SLS1＝High、SLR1＝Low，因此亦不会发生动作上的问题。

而且，在步骤S22F、S10F或者S11F中，在晶体管N3导通的期间，节点SLS1为高电平，因此讯号线A-晶体管N5-晶体管N3-节点SLR1的路径连通，与此同时，若晶体管N1导通，则讯号线A-晶体管N5-晶体管N1-讯号线B的路径亦会连通。讯号线A的设定尽管会对节点SLR1的低电平造成少许影响但不会如上所述般反相，而会使电流流动，因而不佳，因此较为理想的是设为浮动或者与讯号线B的设定相同。

因而，根据实施例3-1，在存储单元的数据感测之前，MOS晶体管N1的浮动栅极的节点电压JDG_G被设定为将从该MOS晶体管N1的浮动栅极所见的临限值电压加上规定电压Va所得的电压，因此对于存储单元的数据电压，可补偿感测放大器的MOS晶体管的临限值的偏差而予以感测。由此，与现有技术相比，可准确地感测从存储单元读出的数据电压。

实施例3-2.

图21是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-2的数据编程及校验处理(在SLR1＝Low而进行编程的情况下且SLR1＝0V、SLS1＝VDD时)的流程图。图21的数据编程及校验处理与图10的数据编程及校验处理相比，以下方面不同。

(1)取代图10的步骤S22而执行步骤S22G的处理。

(2)取代图10的步骤S9～步骤S14而执行步骤S9、S10E、S11E、S12A、S13E、S14E。

以下，对作为不同点的步骤S22G进行详述。另外，对于步骤S10E～步骤S14E，由于与所述(图18)同样，因此省略说明。

步骤S22G是进行JDG_G＝Vth(N1)+Va的设定处理，但与图10的步骤S22相比，其特征在于，图10的步骤S22-1相同，但取代图10的步骤S22-2、S22-3、S22-4而分别执行步骤S22-2G、S22-3G、S22-4G的处理。在步骤S22-2G中，经由将讯号线电压B设定为电源电压VDD，将感测判断切换讯号JDG_SW设定为电源电压VDD，从而使MOS晶体管N2导通，进而，将讯号线电压A设定为电源电压VDD。此时，节点电压JDG_D、JDG_G以下式表示。

JDG_D＝VDD-Vth(N5) (13)

JDG_G＝VDD-Max(Vth(N2)、Vth(N5)) (14)

继而，在步骤S22-3G中，若使锁存器L1的保存数据反相，将节点SLS1设为低电平，则晶体管N5断开。进而，在步骤S22-4G中，将讯号线A设定为浮动状态，将讯号线电压B设定为规定电压Va(＝0V～1.5V)。此时，电流从节点JDG_G经由MOS晶体管N2、节点JDG_D、MOS晶体管N1而流至讯号线B。由此，节点电压JDG_G以下式表示。

JDG_G＝JDG_D＝Vth(N1)+Va (15)

继而，步骤S5以后的处理是与图18同样地执行。

图22是表示由图17的感测电路30C及页面缓冲器PBn所执行的、实施例3-2的数据编程及校验处理(在SLR1＝High而未进行编程的情况下且SLR1＝VDD、SLS1＝0V时)的流程图。图22的数据编程及校验处理与图12的数据编程及校验处理相比，以下方面不同。

(1)取代图12的步骤S22A而执行步骤S22H的处理。

(2)取代图12的步骤S10A～步骤S13A、S14而执行步骤S10F～步骤S13F、S14E。

以下，对作为不同点的步骤S22H进行详述。另外，步骤S10F～步骤S14E的处理与所述同样，因此省略说明。

步骤S22H是进行JDG_G＝Vth(N1)+Va的设定处理，但与图12的步骤S22A相比，执行步骤S22-1、S22-2G、S22-3G、S22-4G。最初的步骤S22-1的处理与图12同样。继而，在步骤S22-2G中，经由将讯号线B设定为电源电压VDD，将感测判断切换讯号JDG_SW设定为电源电压VDD，从而使MOS晶体管N2导通，将讯号线A设定为电源电压VDD。由于晶体管N3断开，节点SLS1为低电平，因此晶体管N5亦断开，此时，节点电压JDG_D、JDG_G以下式表示。

JDG_D＝VDD-Vth(N1) (16)

JDG_G＝VDD-Max(Vth(N2)、Vth(N1)) (17)

在步骤S22-3G中，使锁存器L1的保存数据反相。节点SLR1＝0V、SLS1＝VDD。继而，在步骤S22-4G中，将讯号线A设定为浮动状态，将讯号线B设定为规定电压Va(例如0V～1.5V)。此时，电流从节点JDG_G经由MOS晶体管N2、节点JDG_D、MOS晶体管N1而流至讯号线B。由此，节点电压JDG_D、JDG_G如下式般设定。

JDG_G＝JDG_D＝Vth(N1)+Va (18)

根据以上的实施例3-2，在图22的步骤S22-1中，节点SLS1＝0V，在步骤S22-2G中设定为讯号线B＝VDD，但此处，由于MOS晶体管N3被断开，因此不会发生总线冲突，由于在各组件的电压侧电压确定，因此在该实施例3-2中不会发生误动作，不会发生动作上的问题。

因而，根据实施例3-2，在存储单元的数据感测之前，MOS晶体管N1的浮动栅极的节点电压JDG_G被设定为将从该MOS晶体管N1的浮动栅极所见的临限值电压加上规定电压Va所得的电压，因此对于存储单元的数据电压，可补偿感测放大器的MOS晶体管的临限值的偏差而予以感测。由此，与现有技术相比，可准确地感测从存储单元读出的数据电压。

实施例4.

图23是表示实施例4的用于NAND型快闪EEPROM的感测电路30D及页面缓冲器PBn的构成例的电路图。实施例4的感测电路30D是图9的实施例2的感测电路30B的变形例，其特征在于，由P信道MOS晶体管P5构成N通道MOS晶体管N5，且将MOS晶体管P5的栅极连接于节点SLR1。实施例4的数据编程及校验处理可与实施例2-1～实施例2-3同样地执行，具有同样的作用效果。而且，当然，在图17的实施例3的感测电路30C中，亦可进行同样的变形。

变形例.

图24是表示变形例的感测电路30E的一部分的构成例的电路图。在以上的实施例1～实施例4中，由叠栅型MOS晶体管构成MOS晶体管N1，但本发明并不限于此，亦可如图24的变形例所示般，使用栅极上连接有电容器C1的N通道MOS晶体管N1A。即，浮动栅极型MOS晶体管N1或者具有电容器C1的MOS晶体管N1A构成叠栅型控制组件。此处，电容器C1较佳为以SiO2、SiN、SiO2的顺序而积层的ONO型电容器。

在图24中，节点SNS经由电容器C1而连接于MOS晶体管N1A的栅极，该栅极连接于节点JDG_G。而且，MOS晶体管N1A的漏极连接于节点JDG_D，MOS晶体管N1A的源极连接于讯号线B。

在以上的实施例，对NAND型快闪EEPROM等闪存进行了说明，但本发明并不限于此，可适用于NOR型闪存等非易失性存储装置。

进而，在以上的实施例中，由MOS晶体管N1～MOS晶体管N3等构成感测电路30A～感测电路30D，但本发明并不限于此，亦可由根据外部控制讯号受到导通断开控制的开关组件所构成。

[产业上的可利用性]

如以上所详述，根据本发明的用于非易失性存储装置的感测电路，例如伴随NAND型闪存等非易失性存储装置的微细化，存储单元的间距变小，伴随于此，周边电路的晶体管尺寸变小，即便如此，与现有技术相比较，亦可准确地感测数据值。

Claims (17)

1.一种感测电路，被设置于包含锁存器的页面缓冲器中，并且感测数据，所述锁存器是在对非易失性存储装置的存储单元写入或读出所述数据时暂时保存所述数据，所述感测电路的特征在于包括：

第1开关组件及叠栅型控制组件，插入于第1讯号线与所述锁存器的第1端子之间，且彼此串联连接；以及

第2开关组件，连接于所述第1开关组件与所述叠栅型控制组件之间，

所述锁存器的第1端子连接于所述第1开关组件的第1端子，

所述第1开关组件的第2端子连接于所述叠栅型控制组件的第1端子及所述第2开关组件的第1端子，

所述第2开关组件的第2端子连接于所述叠栅型控制组件的浮动栅极，

所述叠栅型控制组件的第2端子连接于所述第1讯号线，

所述第1开关组件经由感测致能讯号而导通或断开，

所述第2开关组件经由感测判断切换讯号而导通或断开，

所述叠栅型控制组件经由与所述锁存器的第2端子连接的所述感测电路的感测节点的讯号电压而受到控制，

所述感测电路在经由所述感测致能讯号来使所述第1开关组件导通的感测开始前，所述叠栅型控制组件的浮动栅极的电压设定为将从所述叠栅型控制组件的浮动节点所见的临限值电压加上所述第1讯号线设置的规定电压的电压值，之后感测所述存储单元的数据并保存于所述锁存器中。

2.如权利要求1所述的感测电路，其中

所述叠栅型控制组件是：

叠栅型金属氧化物半导体晶体管，或者

具有连接有电容器的栅极的金属氧化物半导体晶体管。

3.如权利要求2所述的感测电路，其中

所述叠栅型金属氧化物半导体晶体管具有与所述非易失性存储装置的存储单元的金属氧化物半导体晶体管中的叠栅型金属氧化物半导体晶体管同样的结构。

4.如权利要求1至3中任一项所述的感测电路，其中

所述规定电压为0 V～1.5 V的范围中的1个电压值。

5.如权利要求1至3中任一项所述的感测电路，其中

所述叠栅型控制组件的浮动栅极的电压的电压设定是经由从所述锁存器的第1端子或从所述第1讯号线进行的充电来执行。

6.如权利要求1至3中任一项所述的感测电路，更包括：

第3开关组件及第4开关组件，插入于第2讯号线与所述第1开关组件的第2端子之间，且彼此串联连接，

所述第3开关组件的第1端子连接于所述第2讯号线，所述第3开关组件的第2端子连接于所述第4开关组件的第1端子，所述第4开关组件的第2端子连接于所述第1开关组件的第2端子，

所述第3开关组件经由所述锁存器的第1端子的电压或所述锁存器的第2端子的电压而导通或断开，

所述第4开关组件经由规定的校验判断切换讯号而导通或断开。

7.如权利要求6所述的感测电路，其中

在所述数据的写入后为了进行校验读出而感测所述数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述锁存器的第1端子或从所述第1讯号线进行的充电来执行。

8.如权利要求6所述的感测电路，其中

在所述数据的写入后为了进行校验读出而感测所述数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述第1讯号线或从所述第2讯号线进行的充电来执行。

9.如权利要求6所述的感测电路，其中

在所述数据的写入后为了进行校验读出而感测所述数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述第1讯号线进行的充电来执行。

10.如权利要求1至3中任一项所述的感测电路，更包括：

第5开关组件，连接于第2讯号线与所述第1开关组件的第2端子之间，

所述第1开关组件的第1端子取代所述锁存器的第1端子而连接于所述锁存器的第2端子，

所述第5开关组件的第1端子连接于所述第2讯号线，所述第5开关组件的第2端子连接于所述第1开关组件的第2端子，

所述第5开关组件经由所述锁存器的第1端子的电压或所述锁存器的第2端子的电压而导通或断开。

11.如权利要求10所述的感测电路，其中

在所述数据的写入后为了进行校验读出而感测所述数据时，所述叠栅型控制组件的浮动栅极的电压设定是将保存于所述锁存器的所述数据反相后，经由从所述锁存器的第2端子或从所述第1讯号线进行的充电来执行。

12.如权利要求10所述的感测电路，其中

在所述数据的写入后为了进行校验读出而感测所述数据时，所述叠栅型控制组件的浮动栅极的电压设定是经由从所述第2讯号线或从所述第1讯号线进行充电后，将保存于所述锁存器的所述数据反相，将所述第2讯号线设为浮动，并将所述第1讯号线设定为所述规定电压来执行。

13.如权利要求6所述的感测电路，其中

所述第3开关组件为N信道金属氧化物半导体晶体管，

所述第3开关组件经由所述锁存器的第1端子的电压而导通或断开。

14.如权利要求6所述的感测电路，其中

所述第3开关组件为P信道金属氧化物半导体晶体管，

所述第3开关组件经由所述锁存器的第2端子的电压而导通或断开。

15.如权利要求10所述的感测电路，其中

所述第5开关组件为N信道金属氧化物半导体晶体管，

所述第5开关组件经由所述锁存器的第1端子的电压而导通或断开。

16.如权利要求10所述的感测电路，其中

所述第5开关组件为P信道金属氧化物半导体晶体管，

所述第5开关组件经由所述锁存器的第2端子的电压而导通或断开。

17.一种非易失性存储装置，其特征在于包括如权利要求1至16中任一项所述的感测电路。