JPH10303664A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- JPH10303664A JPH10303664A JP9109456A JP10945697A JPH10303664A JP H10303664 A JPH10303664 A JP H10303664A JP 9109456 A JP9109456 A JP 9109456A JP 10945697 A JP10945697 A JP 10945697A JP H10303664 A JPH10303664 A JP H10303664A
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- gain amplifier
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
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- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45394—Indexing scheme relating to differential amplifiers the AAC of the dif amp comprising FETs whose sources are not coupled, i.e. the AAC being a pseudo-differential amplifier
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- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 原理的には全くひずみを発生しない可変利得
増幅器を、ＣＭＯＳトランジスタによるアナログ回路で
実現する。 【解決手段】 ソース接続点を定電圧端子に接続した１
組の差動ＭＯＳトランジスタＭ1 、Ｍ2 とカレントミラ
ーで構成し、入力に直流電圧Ｖc を付加して入力信号を
与えることにより、原理的に無ひずみの出力を得ること
ができる。制御範囲も無限小からの制御が可能であり制
御範囲が広いこと、利得が制御電圧に正比例するため制
御が簡単で扱い易いこと、シングル出力でも無ひずみな
いことから多段に接続してもひずみのないものとなる。
増幅器を、ＣＭＯＳトランジスタによるアナログ回路で
実現する。 【解決手段】 ソース接続点を定電圧端子に接続した１
組の差動ＭＯＳトランジスタＭ1 、Ｍ2 とカレントミラ
ーで構成し、入力に直流電圧Ｖc を付加して入力信号を
与えることにより、原理的に無ひずみの出力を得ること
ができる。制御範囲も無限小からの制御が可能であり制
御範囲が広いこと、利得が制御電圧に正比例するため制
御が簡単で扱い易いこと、シングル出力でも無ひずみな
いことから多段に接続してもひずみのないものとなる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型半導体
集積回路においてアナログ信号処理を行う場合の基本と
なる可変利得増幅回路に関するものである。
集積回路においてアナログ信号処理を行う場合の基本と
なる可変利得増幅回路に関するものである。
【０００２】
【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によって、デジタル信号処理に適した
ＣＭＯＳ集積回路が半導体市場の大部分を占めるように
なってきている。
号処理技術の進歩によって、デジタル信号処理に適した
ＣＭＯＳ集積回路が半導体市場の大部分を占めるように
なってきている。
【０００３】ところが、映像や音声信号は入出力がアナ
ログであるため、アナログで処理する方が簡単であった
り、デジタルで処理する場合でもＡ／Ｄ、Ｄ／Ａ変換や
その前後のフィルタ処理およびクロック発生のための発
振器などにアナログ回路が必要である。
ログであるため、アナログで処理する方が簡単であった
り、デジタルで処理する場合でもＡ／Ｄ、Ｄ／Ａ変換や
その前後のフィルタ処理およびクロック発生のための発
振器などにアナログ回路が必要である。
【０００４】アナログ回路にはバイポーラが向いてお
り、ＣＭＯＳはアナログスイッチやサンプルホールドな
どの一部の回路を除いては不向きとされてきた。しか
し、バイポーラやＢｉＣＭＯＳプロセスはややコスト高
になる上、ＣＭＯＳでのデジタルアナログ混載による１
チップ化という要求が強く、ＣＭＯＳでアナログ信号処
理を行うための回路開発が盛んになってきつつある。
り、ＣＭＯＳはアナログスイッチやサンプルホールドな
どの一部の回路を除いては不向きとされてきた。しか
し、バイポーラやＢｉＣＭＯＳプロセスはややコスト高
になる上、ＣＭＯＳでのデジタルアナログ混載による１
チップ化という要求が強く、ＣＭＯＳでアナログ信号処
理を行うための回路開発が盛んになってきつつある。
【０００５】アナログ信号処理で頻度が高く、トータル
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、２つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、２つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。
【０００６】ところが、ＣＭＯＳで可変利得増幅器を作
る場合、単にバイポーラをＣＭＯＳに置き換えた回路や
その変形回路では必ず大きな２次ひずみを発生する、と
いう問題に遭遇する。例えば、図９は最近公開された
（特開平８−２９８４１６号公報）ＣＭＯＳで構成する
可変利得差動増幅器である。これを例に従来回路の問題
点を述べる。
る場合、単にバイポーラをＣＭＯＳに置き換えた回路や
その変形回路では必ず大きな２次ひずみを発生する、と
いう問題に遭遇する。例えば、図９は最近公開された
（特開平８−２９８４１６号公報）ＣＭＯＳで構成する
可変利得差動増幅器である。これを例に従来回路の問題
点を述べる。
【０００７】この回路はＭＯＳトランジスタＭ1 、Ｍ2
と電流源Ｉ1 で構成する差動回路と、ＭＯＳトランジス
タＭ3 、Ｍ4 と電流源Ｉ2 で構成する差動回路が中心と
なっている。これらはいずれもソースを直結したペアト
ランジスタを電流源でバイアスする形式になっている。
そこで片側のＭＯＳトランジスタＭ1 とＭ2 と電流源Ｉ
1 で構成する片側の差動回路について考える。ただし、
入力は完全差動信号であることを前提とし、両トランジ
スタはいずれも飽和領域（ピンチオフ領域）で動作して
いるものとし、簡単のため短チャネル効果は考慮しない
ものとする。
と電流源Ｉ1 で構成する差動回路と、ＭＯＳトランジス
タＭ3 、Ｍ4 と電流源Ｉ2 で構成する差動回路が中心と
なっている。これらはいずれもソースを直結したペアト
ランジスタを電流源でバイアスする形式になっている。
そこで片側のＭＯＳトランジスタＭ1 とＭ2 と電流源Ｉ
1 で構成する片側の差動回路について考える。ただし、
入力は完全差動信号であることを前提とし、両トランジ
スタはいずれも飽和領域（ピンチオフ領域）で動作して
いるものとし、簡単のため短チャネル効果は考慮しない
ものとする。
【０００８】このとき、各ＭＯＳトランジスタの特性は
主要なパラメータであるｋとしきい値電圧Ｖthの値を用
いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2 と表わすことができる。ここでｋはゲート幅をＷ、ゲー
ト長をＬ、ゲート容量をＣox、チャネルのキャリア移動
度をμとして「μＣoxＷ／Ｌ」で表わされる定数であ
る。これを用いて、ＭＯＳトランジスタＭ1 とＭ2 の動
作の記述式は次のように表わせる。
主要なパラメータであるｋとしきい値電圧Ｖthの値を用
いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2 と表わすことができる。ここでｋはゲート幅をＷ、ゲー
ト長をＬ、ゲート容量をＣox、チャネルのキャリア移動
度をμとして「μＣoxＷ／Ｌ」で表わされる定数であ
る。これを用いて、ＭＯＳトランジスタＭ1 とＭ2 の動
作の記述式は次のように表わせる。
【０００９】 Ｍ１：Ｉ11＝（ｋ／２）（ＶGS1 −Ｖth）2 … （１） Ｍ２：Ｉ12＝（ｋ／２）（ＶGS2 −Ｖth）2 … （２） ここで、（１）−（２）を計算すると、 Ｉ11−Ｉ12＝（ｋ／２）（ＶGS1 ＋ＶGS2 −２Ｖth）（ＶGS1 −ＶGS2 ） ＝（ｋ／２）（ＶGS1 ＋ＶGS2 −２Ｖth）Ｖin … （３） となる。ただし、ＶGS1 、ＶGS2 は、ＭＯＳトランジス
タＭ1 、Ｍ2 のそれぞれゲート・ソース間電圧、Ｖinは
差動入力電圧である。入力信号は完全差動信号と仮定し
ているので、入力信号の中点電位をＶB として、入力端
子へ供給される入力電圧はＶB ＋Ｖin／２とＶB −Ｖin
／２と表わせる。ここで、差動ペアのソース電位ＶA を
計算する。この場合、 ＶGS1 ＝ＶB ＋Ｖin／２−ＶA ＶGS2 ＝ＶB −Ｖin／２−ＶA となるので、ＶB −ＶA −Ｖth＝Ａとして（１）＋
（２）より
タＭ1 、Ｍ2 のそれぞれゲート・ソース間電圧、Ｖinは
差動入力電圧である。入力信号は完全差動信号と仮定し
ているので、入力信号の中点電位をＶB として、入力端
子へ供給される入力電圧はＶB ＋Ｖin／２とＶB −Ｖin
／２と表わせる。ここで、差動ペアのソース電位ＶA を
計算する。この場合、 ＶGS1 ＝ＶB ＋Ｖin／２−ＶA ＶGS2 ＝ＶB −Ｖin／２−ＶA となるので、ＶB −ＶA −Ｖth＝Ａとして（１）＋
（２）より
【数１】 となる。ゆえに、
【数２】 となる。これを（３）に代入してこの差動ペアのトラン
スコンダクタンスＧｍ1［＝（Ｉ11−Ｉ12）／Ｖin］を
求めると、
スコンダクタンスＧｍ1［＝（Ｉ11−Ｉ12）／Ｖin］を
求めると、
【数３】 となる。同様にして、ＭＯＳトランジスタＭ3 、Ｍ4 と
電流源Ｉ2 で構成する片側の差動回路についても同様に
トランスコンダクタンスＧｍ2 ［＝（Ｉ21−Ｉ22）／Ｖ
in］を計算すると、
電流源Ｉ2 で構成する片側の差動回路についても同様に
トランスコンダクタンスＧｍ2 ［＝（Ｉ21−Ｉ22）／Ｖ
in］を計算すると、
【数４】 と求まる。ただし、ＭＯＳトランジスタＭ3 とＭ4 のパ
ラメータｋとしきい値電圧Ｖthの値は、ＭＯＳトランジ
スタＭ1 とＭ2 に等しい値であるとした。以上、計算し
た２つの差動回路は逆極性の出力同士を繋いでいるので
トータルのＧｍ値は（５）と（６）の差になり、
ラメータｋとしきい値電圧Ｖthの値は、ＭＯＳトランジ
スタＭ1 とＭ2 に等しい値であるとした。以上、計算し
た２つの差動回路は逆極性の出力同士を繋いでいるので
トータルのＧｍ値は（５）と（６）の差になり、
【数５】 ということになる。この式からも明らかなように、トラ
ンスコンダクタンスＧｍは入力信号の瞬時振幅値Ｖinに
応じてダイナミックに変動することになる。これは出力
にひずみが発生することを意味する。トランスコンダク
タンスＧｍに差動入力電圧Ｖinの２乗項を含むため主に
２次のひずみとなる。これは出力に抵抗などの線形素子
を負荷とした場合はもちろんのこと、２乗特性を持つＭ
ＯＳトランジスタを負荷とした場合でもキャンセルでき
るものではなく、より複雑なひずみ波形となるだけであ
る。ＣＭＯＳトランジスタで可変利得増幅器を作る場
合、必ず大きなひずみ発生を伴うことが避けられず、信
号の品位を劣化させる、という問題点があった。
ンスコンダクタンスＧｍは入力信号の瞬時振幅値Ｖinに
応じてダイナミックに変動することになる。これは出力
にひずみが発生することを意味する。トランスコンダク
タンスＧｍに差動入力電圧Ｖinの２乗項を含むため主に
２次のひずみとなる。これは出力に抵抗などの線形素子
を負荷とした場合はもちろんのこと、２乗特性を持つＭ
ＯＳトランジスタを負荷とした場合でもキャンセルでき
るものではなく、より複雑なひずみ波形となるだけであ
る。ＣＭＯＳトランジスタで可変利得増幅器を作る場
合、必ず大きなひずみ発生を伴うことが避けられず、信
号の品位を劣化させる、という問題点があった。
【００１０】
【発明が解決しようとする課題】以上述べてきたよう
に、従来、アナログ回路として可変利得差動増幅器をＣ
ＭＯＳだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
に、従来、アナログ回路として可変利得差動増幅器をＣ
ＭＯＳだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
【００１１】この発明の目的は、原理的に全くひずみを
発生しない可変利得差動増幅器をＣＭＯＳによるアナロ
グ回路で提供することにある。
発生しない可変利得差動増幅器をＣＭＯＳによるアナロ
グ回路で提供することにある。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、この発明の可変利得増幅器においては、ゲート端
子間に入力差動信号を与え、ソース端子はともに基準電
位に接続した第１および第２の電界効果トランジスタと
からなる差動トランジスタ対と、前記第１の電界効果ト
ランジスタのドレイン電流を定電圧端子で折り返し、前
記第２の電界効果トランジスタのドレイン電流に足し込
んで得られる電流を出力電流とする差電流出力手段と、
前記入力差動信号の直流電圧を制御する第１の制御手段
と、前記直流電圧を変化させることにより、前記出力電
流の電流振幅の入力信号振幅に対する比を制御する第２
の制御手段とからなることを特徴とする。
めに、この発明の可変利得増幅器においては、ゲート端
子間に入力差動信号を与え、ソース端子はともに基準電
位に接続した第１および第２の電界効果トランジスタと
からなる差動トランジスタ対と、前記第１の電界効果ト
ランジスタのドレイン電流を定電圧端子で折り返し、前
記第２の電界効果トランジスタのドレイン電流に足し込
んで得られる電流を出力電流とする差電流出力手段と、
前記入力差動信号の直流電圧を制御する第１の制御手段
と、前記直流電圧を変化させることにより、前記出力電
流の電流振幅の入力信号振幅に対する比を制御する第２
の制御手段とからなることを特徴とする。
【００１３】このような手段をとることにより、入力信
号はＣＭＯＳ差動ペアのそれぞれの素子のゲートソース
間電圧として直接入力されることになるため、ＭＯＳの
２乗特性により純粋な２乗電流に変換される。差動出力
としては「直流＋信号分」の２乗と「直流−信号分」の
２乗という形態になり、カレントミラー等でこれらの差
をとれば、数学の公式に沿って「直流×信号分（１次
分）」という出力が取り出せることになる。従って、こ
の回路のトランスコンダクタンスＧｍ（出力電流を入力
電圧で割ったもの）は直流電圧だけに比例することにな
り、この直流電圧を変えることでＧｍを変えてゲインを
変えることができる。また、Ｇｍは入力信号の瞬時振幅
値Ｖinには全く依存しないことになる。つまり、入力信
号に応じてＧｍ値がダイナミックに変動するようなこと
はなく、可変利得にしたことでひずみが発生するような
ことはない。
号はＣＭＯＳ差動ペアのそれぞれの素子のゲートソース
間電圧として直接入力されることになるため、ＭＯＳの
２乗特性により純粋な２乗電流に変換される。差動出力
としては「直流＋信号分」の２乗と「直流−信号分」の
２乗という形態になり、カレントミラー等でこれらの差
をとれば、数学の公式に沿って「直流×信号分（１次
分）」という出力が取り出せることになる。従って、こ
の回路のトランスコンダクタンスＧｍ（出力電流を入力
電圧で割ったもの）は直流電圧だけに比例することにな
り、この直流電圧を変えることでＧｍを変えてゲインを
変えることができる。また、Ｇｍは入力信号の瞬時振幅
値Ｖinには全く依存しないことになる。つまり、入力信
号に応じてＧｍ値がダイナミックに変動するようなこと
はなく、可変利得にしたことでひずみが発生するような
ことはない。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
図である。これはＭＯＳトランジスタＭ1 とＭ2 で構成
する１対のソース接地の差動トランジスタ回路である。
この差動トランジスタ回路のゲート端子へは直流電圧制
御手段により入力差動信号に直流電圧Ｖc を加算して供
給する。さらにＭＯＳトランジスタＭ1 のドレイン電流
Ｉ11を電源Ｖccで折り返し、ＭＯＳトランジスタＭ2の
ドレイン流し込む。電流の折り返しにはカレントミラー
を用いている。こうしてＭＯＳトランジスタＭ2 のドレ
イン端ではＭＯＳトランジスタＭ1 のドレイン電流Ｉ11
とＭＯＳトランジスタＭ2 のドレイン電流Ｉ12との差電
流Ｉｏ１（＝Ｉ11−Ｉ12）を出力する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
図である。これはＭＯＳトランジスタＭ1 とＭ2 で構成
する１対のソース接地の差動トランジスタ回路である。
この差動トランジスタ回路のゲート端子へは直流電圧制
御手段により入力差動信号に直流電圧Ｖc を加算して供
給する。さらにＭＯＳトランジスタＭ1 のドレイン電流
Ｉ11を電源Ｖccで折り返し、ＭＯＳトランジスタＭ2の
ドレイン流し込む。電流の折り返しにはカレントミラー
を用いている。こうしてＭＯＳトランジスタＭ2 のドレ
イン端ではＭＯＳトランジスタＭ1 のドレイン電流Ｉ11
とＭＯＳトランジスタＭ2 のドレイン電流Ｉ12との差電
流Ｉｏ１（＝Ｉ11−Ｉ12）を出力する。
【００１５】このような回路で直流電圧を制御すること
により出力電流Ｉｏ１の入力信号振幅に対する比を制御
する。この回路は基本となる差動トランジスタをＮＭＯ
Ｓで構成した例を示すが、上下反転させてＶｃｃをＧＮ
Ｄに、ＧＮＤをＶｃｃに、ＮＭＯＳをＰＭＯＳに置き換
えても全く同じ動作をさせることができる。図９の従来
例と比較した場合、基本的な相違は、図９の従来例では
差動トランジスタのソース接続点が電流源でバイアスさ
れているのに対し、本願では差動トランジスタのソース
接続点が定電位（図１の実施例ではＧＮＤ）に固定され
ている点である。従来回路では、ＮＭＯＳ差動ペアのソ
ース接続点は、（４）式にＶin２を含む項があることか
らも明らかなように、信号の２次リップルでが乗ってひ
ずみ発生の原因となっていた。図１の実施の形態ではこ
の点をＧＮＤに繋いでいるため、入力信号電圧はＮＭＯ
Ｓ差動ペアのそれぞれの素子のゲートソース間に直接加
わることになり、後述する作用によりひずみ発生を抑制
している。
により出力電流Ｉｏ１の入力信号振幅に対する比を制御
する。この回路は基本となる差動トランジスタをＮＭＯ
Ｓで構成した例を示すが、上下反転させてＶｃｃをＧＮ
Ｄに、ＧＮＤをＶｃｃに、ＮＭＯＳをＰＭＯＳに置き換
えても全く同じ動作をさせることができる。図９の従来
例と比較した場合、基本的な相違は、図９の従来例では
差動トランジスタのソース接続点が電流源でバイアスさ
れているのに対し、本願では差動トランジスタのソース
接続点が定電位（図１の実施例ではＧＮＤ）に固定され
ている点である。従来回路では、ＮＭＯＳ差動ペアのソ
ース接続点は、（４）式にＶin２を含む項があることか
らも明らかなように、信号の２次リップルでが乗ってひ
ずみ発生の原因となっていた。図１の実施の形態ではこ
の点をＧＮＤに繋いでいるため、入力信号電圧はＮＭＯ
Ｓ差動ペアのそれぞれの素子のゲートソース間に直接加
わることになり、後述する作用によりひずみ発生を抑制
している。
【００１６】図１の実施の形態がひずみを発生しないこ
とを証明するため、図１の差動回路のトランスコンダク
タンスＧｍを計算する。ただし各種条件は図９の従来例
の場合と同様に、入力は完全差動信号、両トランジスタ
はいずれも飽和領域（ピンチオフ領域）で動作、短チャ
ネル効果は考慮しない、各ＭＯＳトランジスタのｋとＶ
thの値はそれぞれ等しく、ｋはゲート幅をＷ、ゲート長
をＬ、ゲート容量をＣox、チャネルのキャリア移動度を
μとして「μＣoxＷ／Ｌ」で表わされる定数、であるも
のとする。入力信号は完全差動信号と仮定しているの
で、ＧＮＤを基準とした入力信号の中点電圧をＶB とし
て、入力端子へ供給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖc ＋Ｖin／２ ＶGS2 ＝ＶB ＋Ｖc −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 と
Ｍ2 の動作の記述式は次のように表わせる。
とを証明するため、図１の差動回路のトランスコンダク
タンスＧｍを計算する。ただし各種条件は図９の従来例
の場合と同様に、入力は完全差動信号、両トランジスタ
はいずれも飽和領域（ピンチオフ領域）で動作、短チャ
ネル効果は考慮しない、各ＭＯＳトランジスタのｋとＶ
thの値はそれぞれ等しく、ｋはゲート幅をＷ、ゲート長
をＬ、ゲート容量をＣox、チャネルのキャリア移動度を
μとして「μＣoxＷ／Ｌ」で表わされる定数、であるも
のとする。入力信号は完全差動信号と仮定しているの
で、ＧＮＤを基準とした入力信号の中点電圧をＶB とし
て、入力端子へ供給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖc ＋Ｖin／２ ＶGS2 ＝ＶB ＋Ｖc −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 と
Ｍ2 の動作の記述式は次のように表わせる。
【００１７】 Ｍ１：Ｉ11＝（ｋ／２）（ＶGS1 −Ｖth）2 ＝（ｋ／２）（ＶB ＋Ｖc −Ｖth＋Ｖin／２）2 … （８） Ｍ２：Ｉ12＝（ｋ／２）（ＶGS2 −Ｖth）2 ＝（ｋ／２）（ＶB ＋Ｖc −Ｖth−Ｖin／２）2 … （９） 従って、出力電流Ｉｏ１は次のようになる。
【００１８】 Ｉｏ１＝Ｉ11−Ｉ12 ＝ｋ( ＶB ＋Ｖc −Ｖth) Ｖin … （１０） ｋはＭＯＳ素子の形状できまる定数であり、（ＶB ＋Ｖ
c −Ｖth）は制御可能な直流電圧なので、出力電流Ｉｏ
１は入力振幅Ｖinに正比例し、ひずみ成分はない。
c −Ｖth）は制御可能な直流電圧なので、出力電流Ｉｏ
１は入力振幅Ｖinに正比例し、ひずみ成分はない。
【００１９】このように図１の実施の形態では原理的に
ひずみのない出力波形となる。この回路の差動回路とし
てのトランスコンダクタンスＧｍ（＝Ｉｏ１／Ｖin）
は、 Ｇｍ＝ｋ（ＶB ＋Ｖc −Ｖth） … （１１） となる。従来回路の（７）式とこの式との比較からもひ
ずみが完全に除去できていることがわかる。トランスコ
ンダクタンスＧｍは、直流電圧Ｖc を可変させることで
簡単に制御できる。直流電圧Ｖc を−ＶB ＋Ｖthと等し
くなるまで低減すれば、Ｇｍ＝０とすることができる。
このようにゲイン（トランスコンダクタンス）を無限小
から制御できるので、制御範囲が広いという特長があ
る。ただし、この場合は入力ダイナミックレンジも小さ
くなるので、トランスコンダクタンスＧｍを０近くまで
下げるのはあまり現実的ではない。
ひずみのない出力波形となる。この回路の差動回路とし
てのトランスコンダクタンスＧｍ（＝Ｉｏ１／Ｖin）
は、 Ｇｍ＝ｋ（ＶB ＋Ｖc −Ｖth） … （１１） となる。従来回路の（７）式とこの式との比較からもひ
ずみが完全に除去できていることがわかる。トランスコ
ンダクタンスＧｍは、直流電圧Ｖc を可変させることで
簡単に制御できる。直流電圧Ｖc を−ＶB ＋Ｖthと等し
くなるまで低減すれば、Ｇｍ＝０とすることができる。
このようにゲイン（トランスコンダクタンス）を無限小
から制御できるので、制御範囲が広いという特長があ
る。ただし、この場合は入力ダイナミックレンジも小さ
くなるので、トランスコンダクタンスＧｍを０近くまで
下げるのはあまり現実的ではない。
【００２０】また、電流源でバイアスする方式と違っ
て、差動回路を構成するＭＯＳトランジスタＭ1 とＭ2
のソースをＧＮＤに落として使うため、ドレイン側に広
いダイナミックレンジを確保することができる。このた
め低電圧化にも適している。さらにはソースをＧＮＤに
接続していることで、通常のＰ基板プロセスで作っても
基板効果の影響を受けないという特長があり、高精度・
低ひずみのアナログ回路が構築できる。
て、差動回路を構成するＭＯＳトランジスタＭ1 とＭ2
のソースをＧＮＤに落として使うため、ドレイン側に広
いダイナミックレンジを確保することができる。このた
め低電圧化にも適している。さらにはソースをＧＮＤに
接続していることで、通常のＰ基板プロセスで作っても
基板効果の影響を受けないという特長があり、高精度・
低ひずみのアナログ回路が構築できる。
【００２１】図２は、この発明の第２の実施の形態につ
いて説明するための回路図である。この実施の形態は、
ＭＯＳトランジスタＭ3 とＭ2 で構成するソース接地の
差動トランジスタ回路とＭＯＳトランジスタＭ1 とＭ4
で構成するソース接地の差動トランジスタ回路とを組み
合わせたものである。それぞれの差動トランジスタ回路
は図１の回路と全く同じ回路構成であり、入力を共通と
する以外はそれぞれが独立した構成であるため平衡に動
作する。図２のカレントミラー２と図１のカレントミラ
ーの向きは同じなので、図２のＭＯＳトランジスタＭ3
とＭ2 は図１のＭＯＳトランジスタＭ1 とＭ2 にそれぞ
れ対応し、図２の一方の出力電流Ｉｏ２は図１のＩｏ１
と全く等しくなる。すなわち Ｉｏ２＝Ｉ11−Ｉ12 ＝ｋ（ＶB ＋Ｖc −Ｖth）Ｖin … （１２） と表わすことができる。一方、図２のカレントミラー１
と図１のカレントミラーの向きが逆になっていて、図２
のＭＯＳトランジスタＭ4 とＭ1 は図１のＭＯＳトラン
ジスタＭ1 とＭ2 にそれぞれ対応しているので、出力に
対する入力差動信号の極性だけが逆の関係にあることに
なる。
いて説明するための回路図である。この実施の形態は、
ＭＯＳトランジスタＭ3 とＭ2 で構成するソース接地の
差動トランジスタ回路とＭＯＳトランジスタＭ1 とＭ4
で構成するソース接地の差動トランジスタ回路とを組み
合わせたものである。それぞれの差動トランジスタ回路
は図１の回路と全く同じ回路構成であり、入力を共通と
する以外はそれぞれが独立した構成であるため平衡に動
作する。図２のカレントミラー２と図１のカレントミラ
ーの向きは同じなので、図２のＭＯＳトランジスタＭ3
とＭ2 は図１のＭＯＳトランジスタＭ1 とＭ2 にそれぞ
れ対応し、図２の一方の出力電流Ｉｏ２は図１のＩｏ１
と全く等しくなる。すなわち Ｉｏ２＝Ｉ11−Ｉ12 ＝ｋ（ＶB ＋Ｖc −Ｖth）Ｖin … （１２） と表わすことができる。一方、図２のカレントミラー１
と図１のカレントミラーの向きが逆になっていて、図２
のＭＯＳトランジスタＭ4 とＭ1 は図１のＭＯＳトラン
ジスタＭ1 とＭ2 にそれぞれ対応しているので、出力に
対する入力差動信号の極性だけが逆の関係にあることに
なる。
【００２２】従って、図２のもう一方の出力電流Ｉｏ１
は、図１のＩｏ１を表わす式（１０）でＶinを−Ｖinと
置いたものと等しくなる。すなわち、 Ｉｏ１＝Ｉ12−Ｉ11 ＝−ｋ（ＶB ＋Ｖc −Ｖth）Ｖin … （１３） と表わすことができる。このように図２の回路の２つの
出力端子は（１２）式と（１３）式で表わされるように
完全な差動信号を出力する。図２の入力も完全な差動信
号が前提だったので、図２の回路を多段に接続して利得
制御範囲を拡大していくことができる。図２の回路のト
ランスコンダクタンス（１２）と（１３）より、 Ｇｍ＝（Ｉｏ２−Ｉｏ１）／Ｖin ＝２ｋ（ＶB ＋Ｖc −Ｖth） … （１４） となって、図１の回路のＧｍのちょうど２倍となる。直
流電圧を制御することにより出力電流Ｉｏ２−Ｉｏ１の
入力信号振幅に対する比を制御できる点や、ＮＭＯＳを
ＰＭＯＳに置き換えても全く同じ動作をさせることがで
きる点は先の図１の実施の形態とまったく同じである。
は、図１のＩｏ１を表わす式（１０）でＶinを−Ｖinと
置いたものと等しくなる。すなわち、 Ｉｏ１＝Ｉ12−Ｉ11 ＝−ｋ（ＶB ＋Ｖc −Ｖth）Ｖin … （１３） と表わすことができる。このように図２の回路の２つの
出力端子は（１２）式と（１３）式で表わされるように
完全な差動信号を出力する。図２の入力も完全な差動信
号が前提だったので、図２の回路を多段に接続して利得
制御範囲を拡大していくことができる。図２の回路のト
ランスコンダクタンス（１２）と（１３）より、 Ｇｍ＝（Ｉｏ２−Ｉｏ１）／Ｖin ＝２ｋ（ＶB ＋Ｖc −Ｖth） … （１４） となって、図１の回路のＧｍのちょうど２倍となる。直
流電圧を制御することにより出力電流Ｉｏ２−Ｉｏ１の
入力信号振幅に対する比を制御できる点や、ＮＭＯＳを
ＰＭＯＳに置き換えても全く同じ動作をさせることがで
きる点は先の図１の実施の形態とまったく同じである。
【００２３】この発明の実施の形態には色々な変形例が
考えられる。図３はこのような変形例の１つである。図
２の回路に対してＭＯＳトランジスタＭ1 、Ｍ２とそれ
ぞれの出力端子との間にゲートを定電圧Ｖb につないだ
ＭＯＳトランジスタＭ5 とＭ6 を挿入したものである。
こうすることにより、出力端子から寄生容量を介して入
力側に信号が漏れ戻ることを阻止し、周波数特性を改善
するものである。
考えられる。図３はこのような変形例の１つである。図
２の回路に対してＭＯＳトランジスタＭ1 、Ｍ２とそれ
ぞれの出力端子との間にゲートを定電圧Ｖb につないだ
ＭＯＳトランジスタＭ5 とＭ6 を挿入したものである。
こうすることにより、出力端子から寄生容量を介して入
力側に信号が漏れ戻ることを阻止し、周波数特性を改善
するものである。
【００２４】図４は別の変形例である。図２の回路に対
して出力端子と定電圧Ｖｂの間に抵抗ＲL をつなぎこれ
を負荷抵抗として電圧出力を取り出すようにしたもので
ある。図３や図４のような変形は図２の回路に対してだ
けではなく、図１の回路に対しても成立するものである
ことは言うまでもない。
して出力端子と定電圧Ｖｂの間に抵抗ＲL をつなぎこれ
を負荷抵抗として電圧出力を取り出すようにしたもので
ある。図３や図４のような変形は図２の回路に対してだ
けではなく、図１の回路に対しても成立するものである
ことは言うまでもない。
【００２５】この発明の第３の実施の形態について図５
の回路図を用いて説明する。この実施の形態は、ＭＯＳ
トランジスタＭ1 〜Ｍ4 で構成する図２の回路を、２組
用いて構成したものである。図２に相当する回路は、Ｍ
ＯＳトランジスタＭ1 、Ｍ1'、Ｍ2 、Ｍ2'で構成する右
半分の回路とＭＯＳトランジスタＭ3 、Ｍ3'、Ｍ4 、Ｍ
4'で構成する左半分の回路である。これらの２つの回路
の逆極性の電流出力同士を互いに接続して合成出力とし
ている。
の回路図を用いて説明する。この実施の形態は、ＭＯＳ
トランジスタＭ1 〜Ｍ4 で構成する図２の回路を、２組
用いて構成したものである。図２に相当する回路は、Ｍ
ＯＳトランジスタＭ1 、Ｍ1'、Ｍ2 、Ｍ2'で構成する右
半分の回路とＭＯＳトランジスタＭ3 、Ｍ3'、Ｍ4 、Ｍ
4'で構成する左半分の回路である。これらの２つの回路
の逆極性の電流出力同士を互いに接続して合成出力とし
ている。
【００２６】このとき、Ｍ2'−Ｍ1 間のカレントミラー
とＭ3'−Ｍ4 間のカレントミラーとはまとめてカレント
ミラーＣＭ１とし、Ｍ1'−Ｍ2 間のカレントミラーとＭ
4'−Ｍ3 間のカレントミラーとはまとめてカレントミラ
ーＣＭ２とした。そして右半分と左半分の回路には同じ
入力信号を直流オフセットを与えて供給する。この回路
の出力電流Ｉｏ１、Ｉｏ２とトランスコンダクタンスＧ
ｍを計算する。ただし、各種条件は図１の第１の実施の
形態の場合と同様であるとする。入力信号は完全差動信
号と仮定しているので、ＧＮＤを基準とした入力信号の
中点電圧をＶBとして、入力端子へ供給される入力電圧
は、 ＶGS1 ＝ＶB ＋Ｖin／２ ＶGS2 ＝ＶB −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 〜
Ｍ4 の動作の記述式は次のように表わせる。
とＭ3'−Ｍ4 間のカレントミラーとはまとめてカレント
ミラーＣＭ１とし、Ｍ1'−Ｍ2 間のカレントミラーとＭ
4'−Ｍ3 間のカレントミラーとはまとめてカレントミラ
ーＣＭ２とした。そして右半分と左半分の回路には同じ
入力信号を直流オフセットを与えて供給する。この回路
の出力電流Ｉｏ１、Ｉｏ２とトランスコンダクタンスＧ
ｍを計算する。ただし、各種条件は図１の第１の実施の
形態の場合と同様であるとする。入力信号は完全差動信
号と仮定しているので、ＧＮＤを基準とした入力信号の
中点電圧をＶBとして、入力端子へ供給される入力電圧
は、 ＶGS1 ＝ＶB ＋Ｖin／２ ＶGS2 ＝ＶB −Ｖin／２ となる。従って、この場合のＭＯＳトランジスタＭ1 〜
Ｍ4 の動作の記述式は次のように表わせる。
【００２７】 Ｍ１：Ｉ11＝（ｋ／２）（ＶGS1 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖth＋Ｖin／２）2 …（１５） Ｍ２：Ｉ12＝（ｋ／２）（ＶGS2 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖth−Ｖin／２）2 …（１６） Ｍ３：Ｉ21＝（ｋ／２）（ＶGS3 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖc −Ｖth＋Ｖin／２）2 …（１７） Ｍ４：Ｉ22＝（ｋ／２）（ＶGS4 −Ｖth）2 ＝（ｋ／２）（ＶB −Ｖc −Ｖth−Ｖin／２）2 …（１８） 従って、出力電流Ｉｏ１とＩｏ２をはそれぞれ次のよう
に表わせる。
に表わせる。
【００２８】 Ｉｏ１＝（Ｉ12＋Ｉ21）−（Ｉ11＋Ｉ22） ＝（Ｉ21−Ｉ22）−（Ｉ11−Ｉ12） ＝（ｋ／２）｛２（ＶB −Ｖc −Ｖth）Ｖin −２（ＶB −Ｖth）Ｖin｝ ＝−ｋＶc Ｖin …（１９） Ｉｏ２＝（Ｉ11＋Ｉ22）−（Ｉ12＋Ｉ21） ＝（Ｉ11−Ｉ12）−（Ｉ21−Ｉ22） ＝（ｋ／２）｛２（ＶB −Ｖth）Ｖin −２（ＶB −Ｖc −Ｖth）Ｖin｝ ＝ｋＶc Ｖin …（２０） ｋはＭＯＳ素子の形状できまる定数であり、Ｖc は直流
制御電圧なので、出力電流Ｉｏ１とＩｏ２は入力振幅Ｖ
inに正比例し、ひずみ成分はない。
制御電圧なので、出力電流Ｉｏ１とＩｏ２は入力振幅Ｖ
inに正比例し、ひずみ成分はない。
【００２９】このように、図５の実施の形態でも差動出
力はもちろんシングル出力でもひずみのない出力波形と
なり、差動では完全に対称な無ひずみの出力とが得られ
る。この回路の差動回路としてのトランスコンダクタン
スＧｍ［＝（Ｉｏ２−Ｉｏ１）／Ｖin］を求めると、 Ｇｍ＝２ｋＶc … （２１） となる。この式が従来例にあるようなＶinの項を含まな
いことから明らかなように、第１の実施の形態と同様に
ひずみが完全に除去できていることがわかる。トランス
コンダクタンスＧｍは、直流制御電圧Ｖc を可変させる
ことで簡単に制御できる。Ｖc を０になるまで低減すれ
ば、Ｇｍ＝０とすることができる。
力はもちろんシングル出力でもひずみのない出力波形と
なり、差動では完全に対称な無ひずみの出力とが得られ
る。この回路の差動回路としてのトランスコンダクタン
スＧｍ［＝（Ｉｏ２−Ｉｏ１）／Ｖin］を求めると、 Ｇｍ＝２ｋＶc … （２１） となる。この式が従来例にあるようなＶinの項を含まな
いことから明らかなように、第１の実施の形態と同様に
ひずみが完全に除去できていることがわかる。トランス
コンダクタンスＧｍは、直流制御電圧Ｖc を可変させる
ことで簡単に制御できる。Ｖc を０になるまで低減すれ
ば、Ｇｍ＝０とすることができる。
【００３０】このように、ゲイン（トランスコンダクタ
ンス）を無限小から制御できるので、制御範囲が広いと
いう特長がある。この場合Ｖc はＶB などとは無関係に
設定できるため、中点電位ＶB を必要値に設定して入力
ダイナミックレンジを確保しておくことができる。従っ
て、第１の実施の形態で説明したように、トランスコン
ダクタンスＧｍを絞ったときに入力ダイナミックレンジ
が不足してしまうということもなく、良好な特性を維持
することができる。また、トランスコンダクタンスＧｍ
はｋとＶc だけの非常に単純な形で与えられ、しきい置
電圧Ｖthなどｋ以外の素子パラメータを含まないことか
ら、プロセスパラメータのばらつきに対するばらつき感
度も低く、高精度の可変利得回路が構成できる。シング
ル出力でも無ひずみなので多段に接続してもひずまない
点、低電圧化にも適している点と基板効果の影響を受け
ないという特長は第１の実施の形態と同様である。
ンス）を無限小から制御できるので、制御範囲が広いと
いう特長がある。この場合Ｖc はＶB などとは無関係に
設定できるため、中点電位ＶB を必要値に設定して入力
ダイナミックレンジを確保しておくことができる。従っ
て、第１の実施の形態で説明したように、トランスコン
ダクタンスＧｍを絞ったときに入力ダイナミックレンジ
が不足してしまうということもなく、良好な特性を維持
することができる。また、トランスコンダクタンスＧｍ
はｋとＶc だけの非常に単純な形で与えられ、しきい置
電圧Ｖthなどｋ以外の素子パラメータを含まないことか
ら、プロセスパラメータのばらつきに対するばらつき感
度も低く、高精度の可変利得回路が構成できる。シング
ル出力でも無ひずみなので多段に接続してもひずまない
点、低電圧化にも適している点と基板効果の影響を受け
ないという特長は第１の実施の形態と同様である。
【００３１】この発明の第３の実施の形態の変形例を図
６の回路図を用いて説明する。この実施の形態は、図５
に示した回路において、左半分の回路の２組の差動ペア
を構成するＭ3 −Ｍ4 とＭ3'−Ｍ4'への入力に与える直
流オフセットＶc を、図５に示したように差動ペアトラ
ンジスタのゲート電圧に与える代わりに、差動ペアトラ
ンジスタのソース電圧に与えたものである。
６の回路図を用いて説明する。この実施の形態は、図５
に示した回路において、左半分の回路の２組の差動ペア
を構成するＭ3 −Ｍ4 とＭ3'−Ｍ4'への入力に与える直
流オフセットＶc を、図５に示したように差動ペアトラ
ンジスタのゲート電圧に与える代わりに、差動ペアトラ
ンジスタのソース電圧に与えたものである。
【００３２】図５の回路の可変利得動作は、同じ入力信
号を供給する右半分の回路の差動トランジスタと左半分
の差動トランジスタのゲート・ソース間に相対的な直流
電圧差を付けることでこの機能を達成するものである。
従って、ゲート電圧にオフセットを持たせた図５の回路
と、ソース電圧にオフセットを持たせた図６の回路は、
右半分の回路のトランジスタと左半分の回路のトランジ
スタのゲート・ソース間の相対的な関係は全く同じにな
るため、全く同じ動作になることは明らかである。
号を供給する右半分の回路の差動トランジスタと左半分
の差動トランジスタのゲート・ソース間に相対的な直流
電圧差を付けることでこの機能を達成するものである。
従って、ゲート電圧にオフセットを持たせた図５の回路
と、ソース電圧にオフセットを持たせた図６の回路は、
右半分の回路のトランジスタと左半分の回路のトランジ
スタのゲート・ソース間の相対的な関係は全く同じにな
るため、全く同じ動作になることは明らかである。
【００３３】図７と図８は、図２に示したこの発明の第
２の実施の形態の回路に、コンデンサの負荷を付けて周
波数特性の調整が可能なフィルタ回路への応用が可能な
ことについて説明するためのものである。図７の左の回
路は図２と全く同じ回路図であり、これを図７右に示す
ようなシンボルで表わすものとする。そして、この回路
とコンデンサを組み合わせて図８のような回路を組むこ
とにより、２次のＢＰＦを構成したものである。
２の実施の形態の回路に、コンデンサの負荷を付けて周
波数特性の調整が可能なフィルタ回路への応用が可能な
ことについて説明するためのものである。図７の左の回
路は図２と全く同じ回路図であり、これを図７右に示す
ようなシンボルで表わすものとする。そして、この回路
とコンデンサを組み合わせて図８のような回路を組むこ
とにより、２次のＢＰＦを構成したものである。
【００３４】各トランスコンダクタンスＧｍは前述した
ように完全に線形な特性を有し、各コンデンサは線形な
素子であるため、このフィルタからは無ひずみの出力を
得ることができる。また、直流オフセットＶc を変える
ことにより、各Ｇｍ値を一括して制御できるため、周波
数特性を周波数軸に対して比例制御することができ、半
導体の製造ばらつきに起因した時定数ずれによるフィル
タ特性のばらつきを補正することができる。
ように完全に線形な特性を有し、各コンデンサは線形な
素子であるため、このフィルタからは無ひずみの出力を
得ることができる。また、直流オフセットＶc を変える
ことにより、各Ｇｍ値を一括して制御できるため、周波
数特性を周波数軸に対して比例制御することができ、半
導体の製造ばらつきに起因した時定数ずれによるフィル
タ特性のばらつきを補正することができる。
【００３５】このようなフィルタへの応用は、図１に示
した実施の形態でも、図５に示した実施の形態でも全く
同様にして、フィルタ回路を構成することができる。
した実施の形態でも、図５に示した実施の形態でも全く
同様にして、フィルタ回路を構成することができる。
【００３６】以上、この発明を用いた例として第１から
第３までの実施の形態とその変形・応用例について説明
してきたが、これまでの説明ではＮＭＯＳを基本とした
構成を例に示したが、ＮＭＯＳをＰＭＯＳに変え、Ｖｃ
ｃをＧＮＤに、ＧＮＤをＶｃｃに置き換えることによ
り、全く同様のＰＭＯＳ可変利得差動増幅器が構成でき
る。
第３までの実施の形態とその変形・応用例について説明
してきたが、これまでの説明ではＮＭＯＳを基本とした
構成を例に示したが、ＮＭＯＳをＰＭＯＳに変え、Ｖｃ
ｃをＧＮＤに、ＧＮＤをＶｃｃに置き換えることによ
り、全く同様のＰＭＯＳ可変利得差動増幅器が構成でき
る。
【００３７】
【発明の効果】以上説明したように、この発明に係るＣ
ＭＯＳで構成する可変利得増幅器は、ソース接続点を定
電圧端子に接続した１組または２組の差動ＭＯＳトラン
ジスタとカレントミラーで構成し、入力に直流電圧また
は直流オフセットを付加して入力信号を与えることによ
り、原理的に無ひずみの出力を得ることができる。ま
た、制御範囲も無限小からの制御が可能であり制御範囲
が広いこと、利得が制御電圧に正比例するため制御が簡
単で扱い易いこと、シングル出力でも無ひずみなので多
段に接続してもひずまない等の利点を有している。
ＭＯＳで構成する可変利得増幅器は、ソース接続点を定
電圧端子に接続した１組または２組の差動ＭＯＳトラン
ジスタとカレントミラーで構成し、入力に直流電圧また
は直流オフセットを付加して入力信号を与えることによ
り、原理的に無ひずみの出力を得ることができる。ま
た、制御範囲も無限小からの制御が可能であり制御範囲
が広いこと、利得が制御電圧に正比例するため制御が簡
単で扱い易いこと、シングル出力でも無ひずみなので多
段に接続してもひずまない等の利点を有している。
【図１】この発明に係る可変利得増幅器の第１の実施の
形態について説明するための回路図。
形態について説明するための回路図。
【図２】この発明の第２の実施の形態について説明する
ための回路図。
ための回路図。
【図３】この発明の第２の実施の形態の第１の変形例に
ついて説明するための回路図。
ついて説明するための回路図。
【図４】この発明の第２の実施の形態の第２の変形例に
ついて説明するための回路図。
ついて説明するための回路図。
【図５】この発明の第３の実施の形態について説明する
ための回路図。
ための回路図。
【図６】この発明の第３の実施の形態の変形例について
説明するための回路図。
説明するための回路図。
【図７】図２の回路図とそれをシンボルで示した説明
図。
図。
【図８】この発明に係る可変利得増幅器のフィルタへの
応用例について説明するための回路図。
応用例について説明するための回路図。
【図９】従来の可変利得増幅器について説明するための
回路図。
回路図。
Ｍ1 〜Ｍ6 ，Ｍ1'〜Ｍ4'…ＣＭＯＳトランジスタ、Ｃ
Ｍ，ＣＭ1 ，ＣＭ2 …カレントミラー、Ｖc …直流電
圧。
Ｍ，ＣＭ1 ，ＣＭ2 …カレントミラー、Ｖc …直流電
圧。
Claims (8)
- 【請求項１】 ゲート端子間に入力差動信号を与え、ソ
ース端子はともに基準電位に接続した第１および第２の
電界効果トランジスタとからなる差動トランジスタ対
と、 前記第１の電界効果トランジスタのドレイン電流を定電
圧端子で折り返し、前記第２の電界効果トランジスタの
ドレイン電流に足し込んで得られる電流を出力電流とす
る差電流出力手段と、 前記入力差動信号の直流電圧を制御する第１の制御手段
と、 前記直流電圧を変化させることにより、前記出力電流の
電流振幅の入力信号振幅に対する比を制御する第２の制
御手段とからなることを特徴とする可変利得増幅器。 - 【請求項２】 前記差電流出力手段として、前記差動ト
ランジスタ対に用いた電界効果トランジスタとは逆の導
電性を有する電界効果トランジスタによるカレントミラ
ー回路を用いて構成したことを特徴とする請求項１記載
の可変利得増幅器。 - 【請求項３】 前記出力電流を抵抗に流して得られる電
圧を出力としたことを特徴とする請求項１記載の可変利
得増幅器。 - 【請求項４】 前記差電流出力手段を備える前記差動ト
ランジスタ対を２組組み合せ、第１の差動トランジスタ
対の第１の電界効果トランジスタと第２の差動トランジ
スタ対の第２の電界効果トランジスタに前記入力差動信
号の一方を供給し、第１の差動トランジスタ対の第２の
電界効果トランジスタと第２の差動トランジスタ対の第
１の電界効果トランジスタに前記入力差動信号のもう一
方を供給し、第１の差動トランジスタ対の差電流出力と
第２の差動トランジスタ対の差電流出力を１対の差動出
力として全差動型を構成してなることを特徴とする請求
項１記載の可変利得増幅器。 - 【請求項５】 請求項４記載で構成される全差動型の可
変利得増幅器を２組組み合せ、第１の全差動型可変利得
増幅器と第２の全差動型可変利得増幅器には同じ入力差
動信号を同じ極性で相対的な直流オフセットを与えて入
力し、第１の全差動型可変利得増幅器の差動出力と第２
の全差動型可変利得増幅器の差動出力間でそれぞれ入力
に対して逆極性の出力同士を加算してこれを合成差動出
力とし、前記相対的な直流オフセットを変化させること
により前記合成差動出力の電流振幅の入力信号振幅に対
する比を制御することを特徴とする可変利得増幅器。 - 【請求項６】 前記第１の全差動型可変利得増幅器の第
１の差動トランジスタ対と第２の差動トランジスタ対の
ソース端子の接続先である第１の基準電位と第２の全差
動型可変利得増幅器の第１の差動トランジスタ対と第２
の差動トランジスタ対のソース端子の接続先である第２
の基準電位は共通であり、前記第１の全差動型可変利得
増幅器の第１の差動トランジスタ対と第２の差動トラン
ジスタ対のゲート端子への入力差動電圧と第２の全差動
型可変利得増幅器の第１の差動トランジスタ対と第２の
差動トランジスタ対のゲート端子への入力差動電圧との
間に利得制御のための直流オフセットを与えたことを特
徴とする請求項５記載の全差動型可変利得増幅器。 - 【請求項７】 前記第１の全差動型可変利得増幅器の第
１および第２の差動トランジスタ対のそれぞれのソース
端子の接続先である第１の基準電位と第２の全差動型可
変利得増幅器の第１および第２の差動トランジスタ対の
それぞれのソース端子の接続先である第２の基準電位間
に利得制御のための直流オフセットを与え、前記第１の
全差動型可変利得増幅器の第１および第２の差動トラン
ジスタ対のそれぞれのゲート端子への入力差動電圧と第
２の全差動型可変利得増幅器の第１および第２の差動ト
ランジスタ対のそれぞれのゲート端子への入力差動電圧
とは共通にしたことを特徴とする請求項５記載の可変利
得増幅器。 - 【請求項８】 前記出力電流を流出する出力端子には負
荷としてコンデンサを接続して積分回路の機能を持た
せ、このような積分回路を２個以上用いて互いに結線し
てフィルタ回路を構成し、利得制御のための前記直流電
圧または直流オフセットを変化させることによりフィル
タの周波数特性を制御することを特徴とする請求項１，
４，５のいずれかに記載の可変利得増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10945697A JP3486072B2 (ja) | 1997-04-25 | 1997-04-25 | 可変利得増幅器 |
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|---|---|---|---|---|
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Cited By (4)
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|---|---|---|---|---|
| JP2003500879A (ja) * | 1999-05-13 | 2003-01-07 | ハネウェル・インコーポレーテッド | アクティブフィルタ選択性、ｄｃオフセット制御のための制御オフセットを有するフィルタ |
| KR100501187B1 (ko) * | 2003-02-19 | 2005-07-18 | 삼성전기주식회사 | 전류미러를 이용한 가변 이득 증폭기 |
| JP2007019908A (ja) * | 2005-07-08 | 2007-01-25 | Niigata Seimitsu Kk | フィルタ回路 |
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