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JP2002111412A - 増幅回路 - Google Patents

増幅回路

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JP2002111412A
JP2002111412A JP2000298278A JP2000298278A JP2002111412A JP 2002111412 A JP2002111412 A JP 2002111412A JP 2000298278 A JP2000298278 A JP 2000298278A JP 2000298278 A JP2000298278 A JP 2000298278A JP 2002111412 A JP2002111412 A JP 2002111412A
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JP
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signal
amplifier circuit
circuit
terminal
value
Prior art date
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Application number
JP2000298278A
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English (en)
Inventor
Toshiyuki Umeda
俊之 梅田
Shoji Otaka
章二 大高
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US09/950,625 priority patent/US6768379B2/en
Priority to EP01307805A priority patent/EP1193863A3/en
Priority to KR10-2001-0057535A priority patent/KR100427878B1/ko
Publication of JP2002111412A publication Critical patent/JP2002111412A/ja
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Abstract

(57)【要約】 【課題】 本発明は出力電力を抑える必要なく３次相互
変調歪を抑制した増幅回路を提供することを目的とす
る。 【解決手段】 一対のトランジスタからなる差動増幅回
路（１０２）と、エミッタ接地型トランジスタを含む信
号増幅回路（１０１）を有する増幅回路であって、前記
差動増幅回路と前記信号増幅回路は並列接続され、か
つ、共通の信号入力端子及び信号出力端子を備えること
を特徴とする増幅回路。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は増幅回路に関し、特
にスペクトラム拡散通信などの歪発生が問題となる増幅
回路等に関する。
【０００２】
【従来の技術】従来技術の増幅回路の一例として線形増
幅器について説明する。線形増幅器は小信号を入力し、
線形増幅された後に所望信号を出力する。一般に線形増
幅器は差動増幅回路で構成され、当該差動増幅器は電圧
信号を入力して、電流信号を出力した後に、負荷抵抗に
よって電圧変換される。差動増幅器の電圧電流変換によ
って得られる電流利得ΔI1はVinを入力信号振幅として
【数１】 で表される。ここでAは差動対の定電流源の電流値、VT
は熱起電力である。tanhxは近似すると tanh x≒x‐x3/
3 と表すことができる。従って、式(1)は
【数２】 と表される。ここでの第2項は歪成分を表し、特にスペ
クトル拡散無線方式における信号の隣接チャネル漏洩電
力として最も問題となる3次相互変調歪(IM3)は、この項
の存在によって発生する。VTは室温で26mVであるため、
低歪の条件としてIM3を‐60dBc以下に下げる場合、Vin
は2.8mV以下である必要があり、増幅器としては入力信
号振幅が非常に小さい場合のみ低歪となり、取り扱う信
号が10mVpp~1Vppのような大きい信号の増幅器、特に電
力増幅器などには利用できない。
【０００３】上述のように増幅器の歪みの主要因である
3次相互変調歪は出力電力を大きくすると増大するた
め、低歪に信号を増幅するためには、１段あたりの増幅
器の出力電力は低くして、多段の増幅器を構成して利得
を稼ぐ方法が用いられ、消費電力の増加、チップ数の増
加による実装面積の増大、コストの増大の課題があっ
た。
【０００４】
【発明が解決しようとする課題】本発明は出力電力を抑
える必要なく３次相互変調歪を抑制した増幅回路を提供
することである。
【０００５】
【課題を解決するための手段】第１の発明は、一対のト
ランジスタからなる差動増幅回路と、エミッタ接地型ト
ランジスタを含む信号増幅回路を有する増幅回路であっ
て、前記差動増幅回路と前記信号増幅回路は並列接続さ
れ、かつ、共通の信号入力端子及び信号出力端子を備え
ることを特徴とする増幅回路である。
【０００６】第２の発明は、前記信号増幅回路又は前記
差動増幅回路のうち少なくとも一方のバイアスレベルを
制御するバイアス制御部をさらに備えることを特徴とす
る第１の発明記載の増幅回路である。
【０００７】第３の発明は、前記バイアス制御部による
バイアスレベルの制御により、前記差動増幅回路の出力
電流の３次相互変調歪を前記信号増幅回路の出力電流で
抑制することを特徴とする第２の発明記載の増幅回路で
ある。
【０００８】第４の発明は、前記信号入力端子又は信号
出力端子のうち少なくとも一方の信号のピーク値を検出
する信号ピーク値検出部をさらに備え、このピーク値に
応じた制御信号を前記バイアス制御部へ出力することを
特徴とする第２の発明記載の増幅回路である。
【０００９】第５の発明は、前記一対のトランジスタ又
は前記エミッタ接地型トランジスタのうち少なくとも一
方のエミッタ端子に接続されたインピーダンス素子をさ
らに備えることを特徴とする第１の発明記載の増幅回路
である。
【００１０】第６の発明は、電圧信号入力・電流信号出
力特性が双曲線正接関数特性となる第１信号増幅回路
と、電圧信号入力・電流信号出力特性が指数関数特性と
なる第２信号増幅回路を有する増幅回路であって、前記
第１信号増幅回路と前記第２信号増幅回路は並列接続さ
れ、かつ、共通の信号入力端子及び信号出力端子を備え
ることを特徴とする増幅回路である。
【００１１】本発明の方式によると、複数並列接続され
た信号増幅回路の少なくとも１つの信号増幅回路の電圧
信号入力・電流信号出力特性は指数関数特性となり、他
の信号増幅器の少なくとも１つの信号増幅回路の電圧信
号入力・電流信号出力特性は双曲線正接関数特性(ハイパ
ボリックタンジェント)となることを特徴とするもので
あり、ハイパボリックタンジェントの特性を持つ増幅回
路は式(1)で示したように、差動増幅回路で実現でき
る。
【００１２】一方、指数関数特性を持つ増幅回路はエミ
ッタ接地型のトランジスタで実現できる。このとき、エ
ミッタ接地型増幅回路のあるバイアス時の電流利得をΔ
I2とすると
【数３】 となる。ここでBは定数である。このエミッタ接地型増
幅器を差動信号それぞれに用いるとしてexpを展開する
と
【数４】 と表される。式(4)の第２項はIM3を表すが式(2)では係
数が負となっているのに対し、係数が正となっている。
【００１３】本発明の方式によると、当該指数関数特性
を持つ信号増幅回路と当該双曲線正接関数特性を持つ信
号増幅回路が並列接続されているため、合成した出力電
流ΔIは式(2)、式(4)より
【数５】 となり、B=Aの条件で
【数６】 となり、歪の項が完全に消え、かつ所望波信号は増長さ
れる、理想的な電力増幅器が得られる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
【００１５】（第１の実施形態）図１は第１の実施形態
に係る増幅回路の基本構成を示すブロック図である。図
中の入力信号端子Vinより信号を入力し、出力信号端子V
outより信号を出力する。本実施形態の増幅回路は２つ
の信号増幅回路の並列接続で構成され、信号入力端子お
よび信号出力端子が共通となっている。当該２つの信号
増幅回路のうち一方は信号の入出力特性（電圧信号入力
・電流信号出力特性）が実質的に指数関数特性となる増
幅回路（以下、“exp回路”という）101で、もう一方は
実質的に双曲線正接関数特性となる増幅回路（以下、
“tanh回路”という）102である。
【００１６】図２は、図１の回路構成の具体的な構成を
示す回路図である。バイポーラトランジスタQT1及びQT2
の差動増幅回路が前記tanh回路に相当し、可変電流源I1
で当該差動対の共通電流源を構成している。エミッタ接
地型のバイポーラトランジスタQE1及びQE2が前記exp回
路に相当し、それぞれのエミッタ端子は可変電圧源Ｖ1 1
を介して接地されている。トランジスタQT1、QE1のベー
ス端子は信号入力端子D 1へ接続され、トランジスタQT2、
QE2のベース端子は信号入力端子D2へ接続されている。D
1、D2端子は差動信号が入力される。トランジスタQT1、Q
E1のコレクタ端子は共通端子として信号出力端子Iout1
へ接続され、トランジスタQT2、QE2のコレクタ端子は共
通端子として信号出力端子Iout2へ接続されている。
【００１７】差動対QT1，QT2の可変電流源I1の電流値を
IE1とする。このとき式(1)の係数ＡはほぼIE1の値とな
る。一方、エミッタ接地トランジスタQE1、QE2のエミッ
タ電位を決めている可変電圧源V11の電圧値をVE1とす
る。また、信号入力端子D1,D2は所定のバイアス電位VB1
に固定されており、式(3)の係数BはVB1‐VE1で決まる値
となる。VE1の値を調整し、B=Aとなる値とすると、式
(6)で示したように歪の項が消え、3次相互変調歪が抑制
された電流特性が得られる。
【００１８】以上は可変電圧源V11の電圧値VE1を変更す
ることによって、式(6)が得られる最適値へ調整した
が、その他に、設計段階でトランジスタQT1，QT2，
QE1，QE2のエミッタサイズの最適値もしくはトランジス
タ数の最適値を見積もり、I1、V11は固定電源としても良
い。
【００１９】尚、本実施形態ではtanh回路に相当する差
動増幅回路を構成するトランジスタとしてバイポーラト
ランジスタQT1，QT2を用いて説明したが、この差動増幅
回路を構成するトランジスタはバイポーラトランジスタ
に限定されるものではなく、MOS型電界効果トランジス
タやショットキー接合型電界効果トランジスタであって
も良い。また、上述した電流源I1、電圧源V11がそれぞ
れtanh回路、exp回路のバイアスレベルを制御するバイ
アス制御部に相当する。
【００２０】（第２の実施形態）図３は第２の実施形態
に係る増幅回路の基本構成を示すブロック図である。図
１と同じ構成要素については図１と同じ符号をつけてあ
る。図１と異なる点はexp回路101、tanh回路102にバイ
アスレベルコントロール回路（バイアス制御部）201を
接続したことである。
【００２１】図４は、図３の具体的な回路構成を実現す
る他の実施例を示す。トランジスタQT1、QT2で差動対回
路を構成し、定電流源I1で当該差動対の共通電流源を構
成している。QE1及びQE2はエミッタ接地型のトランジス
タでそれぞれのエミッタ端子は接地されている。トラン
ジスタQT1、QE1のベース端子はキャパシタC1,C4をそれ
ぞれ介して信号入力端子D1へ接続され、QT2、QE2のベー
ス端子はキャパシタC2,C3をそれぞれ介して信号入力端
子D2へ接続されている。D1、D2端子は差動信号が入力さ
れる。トランジスタQT1，QE1のコレクタ端子は共通端子
として、カスコード接続トランジスタQC1を介して、信
号出力端子O2へ接続され、トランジスタQT2，QE2のコレ
クタ端子は共通端子として、カスコード接続トランジス
タQC2を介して、信号出力端子O1へ接続されている。
【００２２】トランジスタQT1，QT2，QE1，QE2の各バイ
アス電位はバイアスレベルコントロール回路201より供
給される。トランジスタQT1，QT2へ供給するバイアス電
位をV B2、トランジスタQE1，QE2へ供給するバイアス電
位をVB3とする。式(1)の係数ＡはVB2の値に依らず定電
流源I1の値で決まる。一方、式(3)の係数BはVB3の値に
依存する。従って、VB3の値を調整し、B=Aとなる値とす
ると、(6)で3次相互変調歪の生じない電流特性が得られ
る。尚、電流源I1を可変電流源としてもよい。この場合
I1値を調整してB=Aとしてもよいし、VB3とI1の両方を調
整してB=Aとしてもよい。
【００２３】以上はバイアスレベルコントロール回路に
よって電圧値VB3もしくは電流源I1の値を変更すること
によって、式(6)が得られる最適値へ調整したが、設計
段階でトランジスタQT1，QT2，QE1，QE2のエミッタサイ
ズの最適値もしくはトランジスタ数の最適値を見積も
り、バイアスレベルまたはI1は固定電源とする方法もあ
る。
【００２４】図５は、図４のバイアスレベルコントロー
ル回路201の具体的構成を示す回路図である。バイアス
レベルコントロール回路201は電圧源V2、可変電流源I2、
抵抗R3,R4,R5,R6,R7、トランジスタQB1で構成されてい
る。トランジスタQT1，QT2のバイアスレベルは、V2,R6,
R7である固定電圧にバイアスされている。トランジスタ
QE1,QE2のバイアスレベルは、I2,R3,R4,R5,QB1によって
I2のミラー回路を構成し、トランジスタQE1,QE2のコレ
クタバイアス電流はI2の電流値IC1に比例した電流が流
れることになる。式(1)の係数Ａは定電流源I1の値で決
まる。一方、式(3)の係数BはIC1の値に依存する。従っ
て、IC1の値を調整し、B=Aとなる値とすると、式(6)で3
次相互変調歪の生じない電流特性が得られる。尚、電流
源I1を可変電流源としてもよい。この場合I1値を調整し
てB=Aとしてもよいし、VB3とI1の両方を調整してB=Aと
してもよい。
【００２５】以上はバイアスレベルコントロール回路に
よって電流値IC1もしくは電流源I1の値を変更すること
によって、式(6)が得られる最適値へ調整したが、設計
段階でトランジスタQT1，QT2，QE1，QE2のエミッタサイ
ズの最適値もしくはトランジスタ数の最適値を見積も
り、バイアスレベルまたはI1は固定電源とする方法もあ
る。
【００２６】図６は第２の実施形態に係る増幅回路の他
の実施例を示す回路図である。ここではトランジスタQ
T1, QE1の共通負荷としてインダクタL1を用い、出力端
子O1へキャパシタC22を介して接続され、トランジスタQ
T2,QE2の共通負荷としてキャパシタC21を用い、出力端
子O1へインダクタL2を介して接続されている。即ち、差
動の信号に対してO1は共通の出力端子となっており、差
動・単相変換が成されている。
【００２７】L1,L2及びC21,C22の値は信号周波数をｆと
して
【数７】 となる値を選ぶことにより、周波数ｆで位相が+/-90度
移相し、その結果、出力端子O1では同位相で増長された
信号が出力される。
【００２８】図７は図４で説明した本発明回路に高周波
信号を２波入力した時の出力信号スペクトラムを実線で
示し、従来の回路として一般的な差動回路の主力信号ス
ペクトラムを破線で示している。ここで本発明の回路
（図４）と従来の回路は同一消費電力としている。入力
信号それぞれ2.05GHzと2.055GHzの2波で入力信号パワー
は-10dBmである。本発明の回路（図４）では出力信号は
350mVを示している。これは出力パワー0dBm以上とな
る。3次相互変調歪は周波数2.045GHzと2.06GHzに発生す
るが、本発明の回路（図４）では3次相互変調歪は40uV
程度である。従って-78dBcの歪となり、信号出力の大き
い割に非常に小さい歪となっている。
【００２９】一方、従来の回路では出力が150mV程で、
出力パワーとして-6dBm程になる。
【００３０】この時の3次相互変調歪は10mVで、-23dBc
の歪が生じており、実用に支障を来たすレベルである。
これらの結果から、本発明の回路（図４）は従来の回路
と比較して所望信号に対しては出力パワーを増加させ、
歪に対しては大幅に減少させる効果があることがわか
る。
【００３１】図８は図４の回路に高周波信号を２波入力
した時の出力信号スペクトラムを測定しているときの、
当該増幅回路の差動増幅回路とエミッタ接地増幅回路そ
れぞれに流れる信号電流と、それらを共通コレクタで合
成したときの合成電流の信号スペクトラムを示してい
る。図７と同様に入力信号を2.05GHzと2.055GHzとして3
次相互変調歪を2.045GHzで測定している。
【００３２】3次相互変調歪について着目すると、エミ
ッタ接地増幅回路の出力電流(1)の値と差動増幅回路の
出力電流(2)の値は共に大きな値を発生させているが、
ほぼ等しい値となっている。一方、それらを合わせた合
成電流の値は両者よりも非常に低い値となっている。こ
れは式(5)の指数関数特性の増幅器と双曲線正接関数特
性の増幅器の並列接続により、歪が相殺される原理と同
様な結果を示しており、測定結果は実用上有用な状態で
実現可能であることを示している。さらに、所望波信号
である2.05GHzのスペクトラムを見ると、合成電流はエ
ミッタ接地増幅回路と差動増幅回路のそれぞれの信号電
流の足し合わされた値を示しており、所望波信号に対し
ては両増幅器がお互いに強め合う効果があることがわか
る。
【００３３】図９は本発明の回路（図４）と従来の一般
回路である差動回路の同一消費電力時の信号入出力特性
を示している。実線は本発明の回路（図４）で所望波信
号と3次相互変調歪の特性を示し、破線は従来の回路で
所望波信号と３次相互変調歪の特性を示している。本発
明の回路（図４）は各信号入力パワー毎に最適な３次相
互変調歪特性が得られるようにバイアスを調整した結果
を示している。この結果から、本発明の回路では利得は
10dB得られており、出力パワーも10dBm以上のパワーが
得られているが、このときでも3次相互変調歪は-70dBc
以下で非常に良好な特性が得られている。
【００３４】これに対して、従来回路では本発明に比べ
利得4dB程度と低く、歪は0dBm出力時に-10dBcと非常に
悪い結果となっている。
【００３５】（応用例）図１０は本実施形態をミキサ回
路に適用した場合の回路構成を示す回路図である。トラ
ンジスタQT1、QT2で差動対回路を構成し、定電流源I1で
当該差動対の共通電流源を構成している。QE1及びQE2は
エミッタ接地型のトランジスタでそれぞれのエミッタ端
子は接地されている。QT1及びQE1のベース端子はキャパ
シタC1,C4をそれぞれ介して信号入力端子D1へ接続さ
れ、QT2、QE2のベース端子はキャパシタC2,C3をそれぞれ
介して信号入力端子D2へ接続されている。D1、D2端子は
差動信号が入力される。
【００３６】トランジスタQ1,Q2及びトランジスタQ3,Q4
はそれぞれ差動対を構成し、Q1,Q4のベース端子は局部
発振信号入力端子LO1に接続され、Q2,Q3のベース端子は
局部発振信号入力端子LO2に接続されている。LO1,LO2は
差動信号が入力される。QT1、QE 1のコレクタ端子は共通
端子として、Q1,Q2の共通エミッタ端子を介して、信号
出力端子O1,O2へそれぞれ接続され、QT2、QE2のコレクタ
端子は共通端子として、トランジスタQ3,Q4の共通エミ
ッタ端子を介して、信号出力端子O1,O2へそれぞれ接続
されている。
【００３７】トランジスタQT1,QT2,QE1,QE2の各バイア
ス電位はバイアスレベルコントロール回路201より供給
される。QT1,QT2へ供給するバイアス電位をVB2、QE1,Q
E2へ供給するバイアス電位をVB3とする。式(1)の係数Ａ
はVB2の値に依らず定電流源I1の値で決まる。一方、式
(3)の係数BはVB3の値に依存する。従って、VB3の値を調
整し、B=Aとなる値とすると、式(6)で3次相互変調歪の
生じない電流特性が得られる。尚、電流源I1を可変電流
源としてもよい。この場合I1値を調整してB=Aとしても
よいし、VB3とI1の両方を調整してB=Aとしてもよい。
【００３８】以上はバイアスレベルコントロール回路に
よって電圧値VB3もしくは電流源I1の値を変更すること
によって、式(6)が得られる最適値へ調整したが、設計
段階でトランジスタQT1，QT2，QE1，QE2のエミッタサイ
ズの最適値もしくはトランジスタ数の最適値を見積も
り、バイアスレベルまたはI1は固定電源とする方法もあ
る。
【００３９】図１１は図２の回路構成を備える他の実施
例の回路図を示す。トランジスタQT 1、QT2で差動対回路
を構成し、QT1、QT2のエミッタ端子にはそれぞれインピ
ーダンス素子Zd1,Zd2が接続され、Zd1,Zd2の他端は可変
電流源I1に接続される。可変電流源I1で当該差動対の共
通電流源を構成している。トランジスタQE1及びQE2はエ
ミッタ接地型のトランジスタで各エミッタ端子は、それ
ぞれインピーダンス素子Zd3,Zd4に接続され、Zd3,Zd4の
他端は可変電圧源V11を介して接地されている。Q T1、Q
E1のベース端子は信号入力端子D1へ接続され、QT2、QE2
のベース端子は信号入力端子D2へ接続されている。D1、D
2端子は差動信号が入力される。QT1、QE1のコレクタ端
子は共通端子として信号出力端子Iout1へ接続され、
QT2、QE2のコレクタ端子は共通端子として信号出力端子I
out2へ接続されている。
【００４０】差動対QT1、QT2の可変電流源I1の電流値をI
E1とする。このとき式(1)の係数ＡはほぼIE1の値とな
る。一方、エミッタ接地トランジスタQE1、QE2のエミッ
タ電位を決めている可変電圧源V11の電圧値をVＥ1とす
る。また、信号入力端子D1、D2は所定のバイアス電位VB1
に固定されており、式(3)の係数BはVB1‐VE1で決まる値
となる。VE1の値を調整し、B=Aとなる値とすると、式
(6)で示した3次相互変調歪の生じない電流特性が得られ
る。
【００４１】インピーダンス素子Zd1,Zd2,Zd3,Zd4は使
用周波数帯で縮退インピーダンスとして機能し、式(1),
式(3)の分母にあるVTが縮退インピーダンスで発生する
電圧分だけ増すため、Vinに対するΔIの変動を小さくす
ることができる。この結果、本発明の方式と共に用いる
ことによって、Vinがさらに大きい値となっても歪を抑
制することが可能となる。尚、上述したインピーダンス
素子はZd1,Zd2又はZd3,Zd4だけ設けてもよい。
【００４２】以上は可変電圧源V11の電圧値VE1を変更す
ることによって、式(6)が得られる最適値へ調整した
が、設計段階でトランジスタQT1，QT2，QE1，QE2のエミ
ッタサイズの最適値もしくはトランジスタ数の最適値を
見積もり、I1、V11は固定電源とする方法もある。
【００４３】図１２は図４の回路構成を備える他の実施
例の回路図を示す。トランジスタQT 1，QT2で差動対回路
を構成し、QT1，QT2のエミッタ端子にはそれぞれインピ
ーダンス素子Zd1,Zd2が接続され、Zd1,Zd2の他端は定電
流源I1に接続される。定電流源I1で当該差動対の共通電
流源を構成している。トランジスタQE1及びQE2はエミッ
タ接地型のトランジスタで各エミッタ端子は、それぞれ
インピーダンス素子Zd 3,Zd4を介して接地されている。Q
T1，QE1のベース端子はキャパシタC1,C4をそれぞれ介し
て信号入力端子D1へ接続され、QT2，QE2のベース端子は
キャパシタC2,C 3をそれぞれ介して信号入力端子D2へ接
続されている。D1、D2端子は差動信号が入力される。
QT1，QE1のコレクタ端子は共通端子として、カスコード
接続トランジスタQC1を介して、信号出力端子O1へ接続
され、QT2，QE2のコレクタ端子は共通端子として、カス
コード接続トランジスタQC2を介して、信号出力端子O2
へ接続されている。
【００４４】トランジスタQT1，QT2，QE1，QE2の各バイ
アス電位はバイアスレベルコントロール回路201より供
給される。QT1，QT2へ供給するバイアス電位をVB2、
QE1，QE2へ供給するバイアス電位をVB3とする。式(1)の
係数ＡはVB2の値に依らず定電流源I1の値で決まる。一
方、式(3)の係数BはVB3の値に依存する。従って、VB3の
値を調整し、B=Aとなる値とすると、(6)で3次相互変調
歪の生じない電流特性が得られる。尚、電流源I1を可変
電流源としてもよい。この場合I1値を調整してB=Aとし
てもよいし、VB3とI1の両方を調整してB=Aとしてもよ
い。
【００４５】インピーダンス素子Zd1,Zd2,Zd3,Zd4は使
用周波数帯で縮退インピーダンスとして機能し、式(1),
式(3)の分母にあるVTが縮退インピーダンスで発生する
電圧分だけ増すため、Vinに対するΔIの変動を小さくす
ることができる。この結果、本発明の方式と共に用いる
ことによって、Vinがさらに大きい値となっても歪を抑
制することが可能となる。
【００４６】以上はバイアスレベルコントロール回路に
よって電圧値VB3もしくは電流源I1の値を変更すること
によって、式(6)が得られる最適値へ調整したが、設計
段階でトランジスタQT1，QT2，QE1，QE2のエミッタサイ
ズの最適値もしくはトランジスタ数の最適値を見積も
り、バイアスレベルまたはI1は固定電源とする方法もあ
る。
【００４７】図１３は本発明を単相信号入力回路に適用
した場合の他の実施例を示す回路図である。トランジス
タQT1、QT2で差動対回路を構成し、定電流源I1で当該差
動対の共通電流源を構成している。QE1はエミッタ接地
型のトランジスタでエミッタ端子は接地されている。Q
T1、QE1のベース端子はキャパシタC1,C2をそれぞれ介し
て信号入力端子D1へ接続され、QT2のベース端子は定電
圧源V1で電位を固定している。D1端子は単相信号が入力
される。QT1、QE1のコレクタ端子は負荷をインダクタL1
とする共通端子で、キャパシタC22を介して、信号出力
端子O1へ接続されている。
【００４８】トランジスタQT1、QE1の各バイアス電位は
バイアスレベルコントロール回路201より供給される。
トランジスタQT1へ供給するバイアス電位をVB2、トラン
ジスタQE1へ供給するバイアス電位をVB3とする。VB2はQ
T2のバイアス電位V1とほぼ同一にする。式(1)の係数Ａ
はVB2の値に依らず抵抗RI1を流れる電流値で決まる。一
方、式(3)の係数BはVB3の値に依存する。従って、VB3の
値を調整し、B=Aとなる値とすると、式(6)で3次相互変
調歪の生じない電流特性が得られる。
【００４９】以上はバイアスレベルコントロール回路20
1によって電圧値VB3の値を変更することによって、式
(6)が得られる最適値へ調整したが、設計段階でトラン
ジスタQT1，QT2，QE1のエミッタサイズの最適値もしく
はトランジスタ数の最適値を見積もり、バイアスレベル
は固定電源とする方法もある。
【００５０】図１４は図３の具体的な回路構成を示す他
の実施例の回路図である。トランジスタQT1及びQT2は差
動対回路を構成し、電流源用トランジスタQ10及び抵抗R
8は当該差動対の共通電流源を構成している。QE1及びQ
E2はエミッタ接地型のトランジスタでそれぞれのエミッ
タ端子はダイオード接続されたトランジスタQ9、Q11を
介してそれぞれ接地されている。また、QE1及びQE2のエ
ミッタ端子は、キャパシタC5及びC8を介して、高周波的
にそれぞれ接地されている。トランジスタQT1及びQE1の
ベース端子は共通接続され、エミッタフォロワトランジ
スタQ3のエミッタ端子に接続されている。トランジスタ
QT2及びQE2のベース端子も同様に共通接続され、エミッ
タフォロワトランジスタQ1のエミッタ端子に接続されて
いる。トランジスタQ1、Q2、抵抗R1でエミッタフォロワ回
路を構成し、トランジスタQ1のベース端子から、キャパ
シタC2を介して、信号入力端子D2へ接続されている。同
様に、トランジスタQ3、Q4、抵抗R2でエミッタフォロワ回
路を構成し、トランジスタQ3のベース端子から、キャパ
シタC1を介して、信号入力端子D1へ接続されている。D1、
D2端子は差動信号が入力される。QT1、QE1のコレクタ端
子は共通端子として、信号出力端子Iout1へ接続されて
いる。端子Iout1と電源Vcc間に、負荷としてインダクタ
L1、キャパシタC6、抵抗R7が並列接続されている。QT2、Q
E2のコレクタ端子は共通端子として、信号出力端子I
out2へ接続されている。端子Iout2と電源Vcc間に、負荷
としてインダクタL2、コンデンサC7、抵抗R9が並列接続さ
れている。
【００５１】トランジスタQT1,QE1およびQT2,QE2の各バ
イアス電位は、エミッタフォロワトランジスタQ1,Q3の
ベース電位でそれぞれ制御され、当該ベース電位は抵抗
R5,R4をそれぞれ介して接続されるカレントミラー回路
を流れる電流I2で制御される。ここで当該カレントミラ
ー回路は電流源I2、抵抗R6、トランジスタQ6,Q7,Q8,キャ
パシタC4で構成されている。
【００５２】トランジスタQT1,QT2を流れる電流は電流
源用トランジスタQ10のベース電位で制御され、当該ベ
ース端子は電流源I3,トランジスタQ12,抵抗R10,キャパ
シタC9で構成されるカレントミラー回路に接続される。
従って、電流源I3の電流値でトランジスタQT1,QT2を流
れる電流は制御される。
【００５３】式(1)の係数Aは電流源I3の制御電流値で決
まり、式(3)の係数Bは電流源I2の制御電流値で決まる。
従って、所望の出力パワーを得るように電流源I3を調整
し、当該出力パワーで歪が除去されるように電流源I2を
調整することにより、所望信号出力時にB=Aの条件を満
たし、式(6)で歪の項が消え、3次相互変調歪の発生が抑
制された電流特性が得られる。
【００５４】以上は電流源I2,I3を調整し、トランジス
タQT1,QE1,QT2,QE2のベースバイアスレベルおよびQT1,Q
T2の電流値を変更することによって式(6)が得られる最
適値への調整方法について説明したが、設計段階でトラ
ンジスタQT1,QE1,QT2,QE2のエミッタサイズの最適値も
しくはトランジスタ数の最適値を見積もり、電流源I2,I
3は固定電源とする方法もある。
【００５５】（第３の実施形態）図１５は第３の実施形
態に係る増幅回路の基本構成を示すブロック図である。
図中のVin端子より信号を入力し、Vout端子より信号を
出力する。本実施形態の増幅回路は２つの増幅回路の並
列接続で構成され、信号入力端子および信号出力端子が
共通となっている。当該２つの増幅回路のうち一方は信
号の入出力特性（電圧信号入力・電流信号出力特性）が
実質的に指数関数特性となるexp回路101で、もう一方は
実質的にに双曲線正接関数特性となるtanh回路102であ
る。
【００５６】本回路構成では上記２つの増幅回路に供給
するバイアス電圧をコントロールするバイアスレベルコ
ントロール回路201及び信号のピーク値を検出する信号
ピーク値検出部301を備えている。信号入力部又は信号
出力部の少なくとも一方から信号ピーク値検出部301へ
信号値を入力し、それに応じたコントロール信号をバイ
アスレベルコントロール回路201へ入力する。この結果
を基に上記２つの増幅回路に供給するバイアス電圧は決
定される。本実施形態によって、増幅器のバイアス電位
は入力信号パワーが変化した場合も、自動的に最適なバ
イアス電位が供給され、歪の抑制された良好な出力信号
が得られる。
【００５７】（第４の実施形態）図１６は第４の実施形
態に係る増幅回路の基本構成を示すブロック図である。
図中のVin端子より信号を入力し、Vout端子より信号を
出力する。本実施形態の増幅回路は信号入力端子および
信号出力端子が共通となっている２つの増幅回路の並列
接続と、当該２つの増幅器の出力にカスケード（縦続）
に接続された可変増幅回路402で構成されている。当該
２つの増幅回路のうち一方は信号の入出力特性（電圧信
号入力・電流信号出力特性）が基本的に指数関数特性と
なるexp回路101で、もう一方は基本的に双曲線正接関数
特性となるtanh回路102である。
【００５８】本回路構成では当該２つの増幅回路に供給
するバイアス電圧をコントロールするバイアスレベルコ
ントロール回路201及び利得をコントロールする利得制
御部401を備えている。コントロール信号入力端子CTRL
inから制御信号を入力し、それに応じた利得コントロー
ル信号をバイアスレベルコントロール回路201と可変利
得増幅回路402へ入力する。この結果、利得制御に応じ
て当該２つの増幅回路に供給するバイアス電圧は決定さ
れる。本実施形態によって、増幅器のバイアス電位は出
力信号パワーを変化させる場合も、常に最適なバイアス
電位が供給され、歪の抑制された良好な出力信号が得ら
れる。
【００５９】以上本発明の実施形態について説明した
が、各々の実施形態は適宜組み合せることができること
は言うまでもない。
【００６０】
【発明の効果】本発明によれば、出力電力を抑える必要
なく３次相互変調歪を抑制した増幅回路を提供すること
ができる。
【図面の簡単な説明】
【図１】 第１の実施形態に係る増幅回路の基本構成を
示すブロック図。
【図２】 第１の実施形態に係る増幅回路の構成を示す
回路図。
【図３】 第２の実施形態に係る増幅回路の基本構成を
示すブロック図。
【図４】 第２の実施形態に係る増幅回路の構成を示す
回路図。
【図５】 図４のバイアスレベルコントロール回路201
の構成を示す回路図。
【図６】 第２の実施形態に係る増幅回路の他の構成を
示す回路図。
【図７】 図４の回路に２波信号を入力したときの出力
信号スペクトラム図。
【図８】 図４の回路に２波信号を入力したときの
QT1、QE1、QC1の各コレクタ電流の信号スペクトラム
図。
【図９】 図４の回路と従来の回路の電力信号入出力特
性(所望波およびIM3)の図。
【図１０】 第２の実施形態をミキサ回路へ適用した場
合の回路構成を示す回路図。
【図１１】 図２の回路構成を備える他の実施例の回路
図。
【図１２】 図４の回路構成を備える他の実施例の回路
図。
【図１３】 図４の回路構成を単相信号入力回路に適用
した他の実施例の回路図。
【図１４】 図３の具体的な回路構成を示す他の実施例
の回路図。
【図１５】 第３の実施形態に係る増幅回路の基本構成
を示すブロック図。
【図１６】 第４の実施形態に係る増幅回路の基本構成
を示すブロック図。
【符号の説明】
１０１ exp回路 １０２ tanh回路 ２０１ バイアスレベルコントロール回路 ３０１ 信号ピーク値検出部 ４０１ 利得制御部 ４０２ 可変利得増幅回路 QT1，QT2 tanh回路を構成するバイポーラトランジスタ QE1，QE2 exp回路を構成するバイポーラトランジスタ QC1，QC2 カスコード接続トランジスタ Q1〜Q12 バイポーラトランジスタ R1〜R10 抵抗 L1,L2 インダクタ D1,D2 信号入力端子 LO1,LO2 局部発振信号入力端子 O1,O2 信号出力端子 I1〜I3 電流源 Vcc 電源電圧 C1〜C9，C21，C22 キャパシタ V1，V2，V11 定電圧源 Vin 信号入力端子 Vout 信号出力端子 CTRLin コントロール信号入力端子 Iout1，Iout2 電流信号出力端子 Zd1〜Zd4 インピーダンス素子
フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA21 CA27 FA10 FA20 HA02 HA19 HA25 HA29 HA33 KA00 KA05 KA07 KA09 MA01 MA08 MA17 ND01 ND11 ND22 ND23 PD02 SA13 TA01 TA02 TA03 5J069 AA01 AA12 AA21 CA27 FA10 FA20 HA02 HA19 HA25 HA29 HA33 KA05 KA07 KA09 MA01 MA08 MA17 SA13 TA01 TA02 TA03 5J090 AA01 AA12 AA21 CA27 FA10 FA20 GN01 HA02 HA19 HA25 HA29 HA33 KA00 KA05 KA07 KA09 MA01 MA08 MA17 SA13 TA01 TA02 TA03

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一対のトランジスタからなる差動増幅回
    路と、エミッタ接地型トランジスタを含む信号増幅回路
    を有する増幅回路であって、 前記差動増幅回路と前記信号増幅回路は並列接続され、
    かつ、共通の信号入力端子及び信号出力端子を備えるこ
    とを特徴とする増幅回路。
  2. 【請求項２】 前記信号増幅回路又は前記差動増幅回路
    のうち少なくとも一方のバイアスレベルを制御するバイ
    アス制御部をさらに備えることを特徴とする請求項１記
    載の増幅回路。
  3. 【請求項３】 前記バイアス制御部によるバイアスレベ
    ルの制御により、前記差動増幅回路の出力電流の３次相
    互変調歪を前記信号増幅回路の出力電流で抑制すること
    を特徴とする請求項２記載の増幅回路。
  4. 【請求項４】 前記信号入力端子又は信号出力端子のう
    ち少なくとも一方の信号のピーク値を検出する信号ピー
    ク値検出部をさらに備え、このピーク値に応じた制御信
    号を前記バイアス制御部へ出力することを特徴とする請
    求項２記載の増幅回路。
  5. 【請求項５】 前記一対のトランジスタ又は前記エミッ
    タ接地型トランジスタのうち少なくとも一方のエミッタ
    端子に接続されたインピーダンス素子をさらに備えるこ
    とを特徴とする請求項１記載の増幅回路。
  6. 【請求項６】 電圧信号入力・電流信号出力特性が双曲
    線正接関数特性となる第１信号増幅回路と、電圧信号入
    力・電流信号出力特性が指数関数特性となる第２信号増
    幅回路を有する増幅回路であって、 前記第１信号増幅回路と前記第２信号増幅回路は並列接
    続され、かつ、共通の信号入力端子及び信号出力端子を
    備えることを特徴とする増幅回路。
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