JPH10302464A - 半導体集積回路とその電源電圧降圧回路 - Google Patents
半導体集積回路とその電源電圧降圧回路Info
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- JPH10302464A JPH10302464A JP10043427A JP4342798A JPH10302464A JP H10302464 A JPH10302464 A JP H10302464A JP 10043427 A JP10043427 A JP 10043427A JP 4342798 A JP4342798 A JP 4342798A JP H10302464 A JPH10302464 A JP H10302464A
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Abstract
(57)【要約】
【課題】従来の降圧回路は、トランジスタのホットキャ
リア耐性を向上するには有効であるが、ゲート絶縁膜の
耐圧を向上させることが困難であった。 【解決手段】 ＮチャネルＭＯＳトランジスタＭＮ５は
外部電源電圧を降圧してチップの内部電源電圧（Ｖint
）を生成する。閾値電圧モニタ回路１２はＤタイプＮ
チャネルＭＯＳトランジスタＭＮ５の閾値電圧を検出す
る。抵抗Ｒ１、Ｒ１とにより反転増幅器を構成する差動
増幅回路１０の出力はＮチャネルＭＯＳトランジスタＭ
Ｎ５のゲートに接続されている。差動増幅回路１０の出
力によりＮチャネルＭＯＳトランジスタＭＮ５の閾値電
圧を補償し、内部電源電圧（Ｖint ）を一定とする。
リア耐性を向上するには有効であるが、ゲート絶縁膜の
耐圧を向上させることが困難であった。 【解決手段】 ＮチャネルＭＯＳトランジスタＭＮ５は
外部電源電圧を降圧してチップの内部電源電圧（Ｖint
）を生成する。閾値電圧モニタ回路１２はＤタイプＮ
チャネルＭＯＳトランジスタＭＮ５の閾値電圧を検出す
る。抵抗Ｒ１、Ｒ１とにより反転増幅器を構成する差動
増幅回路１０の出力はＮチャネルＭＯＳトランジスタＭ
Ｎ５のゲートに接続されている。差動増幅回路１０の出
力によりＮチャネルＭＯＳトランジスタＭＮ５の閾値電
圧を補償し、内部電源電圧（Ｖint ）を一定とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に適用される電源電圧降圧回路に係わり、特に、２５６
ＭビットダイナミックＲＡＭ（ＤＲＡＭ）以降で、トラ
ンジスタのチャンネル長が０．２ミクロン程度の以下の
大規模集積回路（ＬＳＩ）デバイスに適用される電源電
圧降圧回路に関する。
に適用される電源電圧降圧回路に係わり、特に、２５６
ＭビットダイナミックＲＡＭ（ＤＲＡＭ）以降で、トラ
ンジスタのチャンネル長が０．２ミクロン程度の以下の
大規模集積回路（ＬＳＩ）デバイスに適用される電源電
圧降圧回路に関する。
【０００２】
【従来の技術】ＤＲＡＭは、１６Ｍの世代からチップ内
で外部電源電圧Ｖｃｃをそれより低い内部電源電圧Ｖin
t に降圧して各回路に供給する方式を採用してきた。こ
の理由は、次のようである。トランジスタの実効的なチ
ャンネル長Ｌｅｆｆが短くなり、このようなトランジス
タに外部電源Ｖｃｃをトランジスタに直接印加すると、
ホットキャリアによる素子の劣化、例えば閾値電圧Ｖth
の変動や、Ｇｍ（トランスコンダクタンス）の劣化が生
じる。このため、１０年間のＤＲＡＭの使用中に不良と
なる危険性が高くなる。
で外部電源電圧Ｖｃｃをそれより低い内部電源電圧Ｖin
t に降圧して各回路に供給する方式を採用してきた。こ
の理由は、次のようである。トランジスタの実効的なチ
ャンネル長Ｌｅｆｆが短くなり、このようなトランジス
タに外部電源Ｖｃｃをトランジスタに直接印加すると、
ホットキャリアによる素子の劣化、例えば閾値電圧Ｖth
の変動や、Ｇｍ（トランスコンダクタンス）の劣化が生
じる。このため、１０年間のＤＲＡＭの使用中に不良と
なる危険性が高くなる。
【０００３】従来、ＤＲＡＭの電源電圧降圧回路は図１
８または図１９に示す回路が用いられていた。図１８に
示す回路は、降圧トランジスタとしてのＰチャネルＭＯ
Ｓトランジスタ１８０を使って外部電源Ｖｃｃから内部
電源電圧Ｖint を生成する回路であり、ＰチャネルＭＯ
Ｓトランジスタ１８０のゲートを比較器１８３の比較出
力で制御する。比較器１８３は基準電位ＶＲＥＦと内部
電源電圧Ｖint を抵抗１８１、１８２で分圧した電位と
を比較する。前記基準電位ＶＲＥＦは温度、外部電源電
圧に依存しない一定電圧であり、チップ内でバンドギャ
ップレファレンス回路などを利用して生成する。比較器
１８３は内部電源電圧Ｖint が設定値よりも下がった場
合、ＰチャネルＭＯＳトランジスタ１８０をオンさせる
ことで、内部電源電圧Ｖint を設定値に引き戻すように
設計されている。
８または図１９に示す回路が用いられていた。図１８に
示す回路は、降圧トランジスタとしてのＰチャネルＭＯ
Ｓトランジスタ１８０を使って外部電源Ｖｃｃから内部
電源電圧Ｖint を生成する回路であり、ＰチャネルＭＯ
Ｓトランジスタ１８０のゲートを比較器１８３の比較出
力で制御する。比較器１８３は基準電位ＶＲＥＦと内部
電源電圧Ｖint を抵抗１８１、１８２で分圧した電位と
を比較する。前記基準電位ＶＲＥＦは温度、外部電源電
圧に依存しない一定電圧であり、チップ内でバンドギャ
ップレファレンス回路などを利用して生成する。比較器
１８３は内部電源電圧Ｖint が設定値よりも下がった場
合、ＰチャネルＭＯＳトランジスタ１８０をオンさせる
ことで、内部電源電圧Ｖint を設定値に引き戻すように
設計されている。
【０００４】一方、図１９は、降圧トランジスタとして
のＮチャネルＭＯＳトランジスタ１９１の閾値電圧Ｖth
を利用して外部電源電圧Ｖｃｃから内部電源電圧Ｖint
を作るものである。ＮチャネルＭＯＳトランジスタ１９
１のゲート電位はＶint ＋Ｖthに設定されている。この
ＮチャネルＭＯＳトランジスタ１９１の動作バイアスは
ソース電圧が内部電源電圧Ｖint と高い。このため、基
板バイアス効果により閾値電圧Ｖthは１．５Ｖ程度と高
くなるため、ＮチャネルＭＯＳトランジスタ１９１のゲ
ート電位はＶint ＋１．５Ｖ程度、例えばＶint ＝２．
５Ｖとすると、４Ｖ程度に設定しなければならない。電
源電圧Ｖｃｃが３．３Ｖであるとすると、この４Ｖの電
圧をチップ内で昇圧しなければならず、図示せぬ発振器
を含むポンプ回路１９２を必要とする。また、閾値電圧
Ｖthが変動した時でも内部電源電圧Ｖint は設定値を保
持しなければならない。このため、ゲート電位は閾値電
圧Ｖthを補償した電位である必要がある。そのため、Ｎ
チャネルＭＯＳトランジスタ１９３によりゲート電位か
ら閾値電圧Ｖthだけ低い電位を生成し、これを抵抗１９
４、１９５により分圧した電位と基準電位ＶＲＥＦとを
比較器１９６で比較し、ポンプ回路１９２を駆動してゲ
ート電位をＶthに変動させている。この結果、閾値電圧
Ｖthの変動に内部電源電圧Ｖint が影響されないように
設計されている。
のＮチャネルＭＯＳトランジスタ１９１の閾値電圧Ｖth
を利用して外部電源電圧Ｖｃｃから内部電源電圧Ｖint
を作るものである。ＮチャネルＭＯＳトランジスタ１９
１のゲート電位はＶint ＋Ｖthに設定されている。この
ＮチャネルＭＯＳトランジスタ１９１の動作バイアスは
ソース電圧が内部電源電圧Ｖint と高い。このため、基
板バイアス効果により閾値電圧Ｖthは１．５Ｖ程度と高
くなるため、ＮチャネルＭＯＳトランジスタ１９１のゲ
ート電位はＶint ＋１．５Ｖ程度、例えばＶint ＝２．
５Ｖとすると、４Ｖ程度に設定しなければならない。電
源電圧Ｖｃｃが３．３Ｖであるとすると、この４Ｖの電
圧をチップ内で昇圧しなければならず、図示せぬ発振器
を含むポンプ回路１９２を必要とする。また、閾値電圧
Ｖthが変動した時でも内部電源電圧Ｖint は設定値を保
持しなければならない。このため、ゲート電位は閾値電
圧Ｖthを補償した電位である必要がある。そのため、Ｎ
チャネルＭＯＳトランジスタ１９３によりゲート電位か
ら閾値電圧Ｖthだけ低い電位を生成し、これを抵抗１９
４、１９５により分圧した電位と基準電位ＶＲＥＦとを
比較器１９６で比較し、ポンプ回路１９２を駆動してゲ
ート電位をＶthに変動させている。この結果、閾値電圧
Ｖthの変動に内部電源電圧Ｖint が影響されないように
設計されている。
【０００５】上記いずれの降圧回路も既に実際に６４Ｍ
ビットＤＲＡＭまで使用されており、実用性という観点
からも十分に実証されている。但し、図１８の場合、降
圧用のＰチャネルＭＯＳトランジスタ１８０のゲート電
位が０Ｖに落ちるとき、すなわち、内部回路に負荷電流
が流れてＶint の電位が設定値よりも下がったとき、こ
のトランジスタ１８０のゲートとソース電極間に電源電
圧Ｖｃｃがかかる。図１９の場合、降圧用のＮチャネル
ＭＯＳトランジスタ１９１のゲートは電源電圧Ｖｃｃ以
上の高い電圧になり、これを作るためのポンプ回路１９
２または図中のキャパシタ１９７を構成するためのＮチ
ャネルＭＯＳトランジスタのゲートに高い電圧がかか
る。しかし、後述するように、絶縁膜の耐圧について
は、余裕があり問題はなく、それらの素子については実
行チャンネル長Ｌｅｆｆをそれら以外の回路のＬｅｆｆ
よりも長く設定することで、降圧回路自体のホットキャ
リア耐性を確保し、ＤＲＡＭ全体の信頼性を確保できて
いた。
ビットＤＲＡＭまで使用されており、実用性という観点
からも十分に実証されている。但し、図１８の場合、降
圧用のＰチャネルＭＯＳトランジスタ１８０のゲート電
位が０Ｖに落ちるとき、すなわち、内部回路に負荷電流
が流れてＶint の電位が設定値よりも下がったとき、こ
のトランジスタ１８０のゲートとソース電極間に電源電
圧Ｖｃｃがかかる。図１９の場合、降圧用のＮチャネル
ＭＯＳトランジスタ１９１のゲートは電源電圧Ｖｃｃ以
上の高い電圧になり、これを作るためのポンプ回路１９
２または図中のキャパシタ１９７を構成するためのＮチ
ャネルＭＯＳトランジスタのゲートに高い電圧がかか
る。しかし、後述するように、絶縁膜の耐圧について
は、余裕があり問題はなく、それらの素子については実
行チャンネル長Ｌｅｆｆをそれら以外の回路のＬｅｆｆ
よりも長く設定することで、降圧回路自体のホットキャ
リア耐性を確保し、ＤＲＡＭ全体の信頼性を確保できて
いた。
【０００６】
【発明が解決しようとする課題】ところが、２５６Ｍビ
ット以降のＤＲＡＭを考えた場合、従来の電源電圧降圧
回路ではデバイスの信頼性を確保できなくなることが考
えられる。その理由は、素子の微細化に伴い、信頼性を
求めている要因が変化してくるからである。具体的に述
べると、６４ＭビットＤＲＡＭまではホットキャリアに
よる耐圧が素子の信頼性を決めていたが、２５６Ｍビッ
トＤＲＡＭ以降は、この要因よりもトランジスタの絶縁
膜の耐圧不良がＤＲＡＭの信頼性を決めるようになるか
らである。
ット以降のＤＲＡＭを考えた場合、従来の電源電圧降圧
回路ではデバイスの信頼性を確保できなくなることが考
えられる。その理由は、素子の微細化に伴い、信頼性を
求めている要因が変化してくるからである。具体的に述
べると、６４ＭビットＤＲＡＭまではホットキャリアに
よる耐圧が素子の信頼性を決めていたが、２５６Ｍビッ
トＤＲＡＭ以降は、この要因よりもトランジスタの絶縁
膜の耐圧不良がＤＲＡＭの信頼性を決めるようになるか
らである。
【０００７】図２０は、微細化と共に電源電圧Ｖｃｃ、
内部電源電圧Ｖint がホットキャリア耐圧ＶＢHCと絶縁
膜耐圧ＶTDDBと共にどのように変化してきているかを示
している。同図から明らかなように、１ＭビットＤＲＡ
Ｍ及び４ＭビットＤＲＡＭではホットキャリア耐圧も絶
縁膜耐圧も外部電源電圧Ｖｃｃ以上であり降圧しなくて
も問題なかった。ところが、１６ＭビットＤＲＡＭにな
ると外部電源電圧Ｖｃｃ＝５Ｖに対してホットキャリア
耐圧ＶＢHCがＶｃｃを下回り、Ｖｃｃを回路の電源とし
て使うと、ホットキャリアの発生でＶthやＧｍ（＝Ｉｄ
ｓ／Ｖｇｓ）の変動をきたし、１０年間のＤＲＡＭとし
ての仕様を満たせなくなることが判った。このため、Ｄ
ＲＡＭ内部に降圧回路を搭載し、外部電源電圧Ｖｃｃか
ら内部電源電圧Ｖint へ電圧を下げて所要の回路に供給
する方法を採った。勿論、降圧回路自体はＶｃｃがかか
るため、この回路を構成するトランジスタは、ホットキ
ャリア耐圧を向上させるために実効チャネル長Ｌｅｆｆ
を大きく設定した。この状況は６４ＭビットＤＲＡＭで
も同じである。
内部電源電圧Ｖint がホットキャリア耐圧ＶＢHCと絶縁
膜耐圧ＶTDDBと共にどのように変化してきているかを示
している。同図から明らかなように、１ＭビットＤＲＡ
Ｍ及び４ＭビットＤＲＡＭではホットキャリア耐圧も絶
縁膜耐圧も外部電源電圧Ｖｃｃ以上であり降圧しなくて
も問題なかった。ところが、１６ＭビットＤＲＡＭにな
ると外部電源電圧Ｖｃｃ＝５Ｖに対してホットキャリア
耐圧ＶＢHCがＶｃｃを下回り、Ｖｃｃを回路の電源とし
て使うと、ホットキャリアの発生でＶthやＧｍ（＝Ｉｄ
ｓ／Ｖｇｓ）の変動をきたし、１０年間のＤＲＡＭとし
ての仕様を満たせなくなることが判った。このため、Ｄ
ＲＡＭ内部に降圧回路を搭載し、外部電源電圧Ｖｃｃか
ら内部電源電圧Ｖint へ電圧を下げて所要の回路に供給
する方法を採った。勿論、降圧回路自体はＶｃｃがかか
るため、この回路を構成するトランジスタは、ホットキ
ャリア耐圧を向上させるために実効チャネル長Ｌｅｆｆ
を大きく設定した。この状況は６４ＭビットＤＲＡＭで
も同じである。
【０００８】しかし、２５６ＭビットＤＲＡＭになると
ホットキャリア耐圧も重要であるが、トランジスタの絶
縁膜の耐圧が電源電圧Ｖｃｃに対して不十分となること
が判ってきた。したがって、従来のように、図１８や図
１９に示す降圧回路を使って内部電源電圧Ｖint を生成
し、その実効チャネル長だけを長くしてホットキャリア
耐圧を確保するという方法が適用できなくなってきた。
つまり、ゲート酸化膜厚（ｔｏｘ）が６０オングストロ
ームのトランジスタで回路を作る場合、絶縁膜の耐圧が
４．５ＭＶ／ｃｍ（これ以上の電界がトランジスタの絶
縁膜にかかると、このデバイスを１０年間使っている間
に絶縁膜の破壊が起こる）とすると、このトランジスタ
のゲートとチャンネルの間には２．７Ｖ以上の電圧は印
加できないことを意味する。したがって、回路に供給す
る電圧を外部電圧３．３Ｖから２．７Ｖに降圧して供給
することは必要であるが、図１８あるいは図１９の降圧
回路では、前述したようにその回路を構成するトランジ
スタ自体に３．３Ｖが印加される部分が含まれており、
この部分で耐圧不良を起こす危険がある。
ホットキャリア耐圧も重要であるが、トランジスタの絶
縁膜の耐圧が電源電圧Ｖｃｃに対して不十分となること
が判ってきた。したがって、従来のように、図１８や図
１９に示す降圧回路を使って内部電源電圧Ｖint を生成
し、その実効チャネル長だけを長くしてホットキャリア
耐圧を確保するという方法が適用できなくなってきた。
つまり、ゲート酸化膜厚（ｔｏｘ）が６０オングストロ
ームのトランジスタで回路を作る場合、絶縁膜の耐圧が
４．５ＭＶ／ｃｍ（これ以上の電界がトランジスタの絶
縁膜にかかると、このデバイスを１０年間使っている間
に絶縁膜の破壊が起こる）とすると、このトランジスタ
のゲートとチャンネルの間には２．７Ｖ以上の電圧は印
加できないことを意味する。したがって、回路に供給す
る電圧を外部電圧３．３Ｖから２．７Ｖに降圧して供給
することは必要であるが、図１８あるいは図１９の降圧
回路では、前述したようにその回路を構成するトランジ
スタ自体に３．３Ｖが印加される部分が含まれており、
この部分で耐圧不良を起こす危険がある。
【０００９】従来は、ホットキャリア耐圧だけを考慮す
れば良く、この部分のトランジスタについては実効チャ
ネル長を長くして耐圧を上げることができたが、絶縁膜
の耐圧を保持するために降圧する場合、降圧回路のトラ
ンジスタのゲート酸化膜を厚くしなければならない。し
かし、この場合、実効チャネル長を長くすると言った設
計的対応ではなく、絶縁膜の異なるトランジスタを２種
類作るといったプロセス的対応を迫られるため、プロセ
スのステップ数の増大、あるいはプロセスの制御性の悪
化に基づく歩留まりの低下により、コストが高騰すると
いう大きな問題を招来する。
れば良く、この部分のトランジスタについては実効チャ
ネル長を長くして耐圧を上げることができたが、絶縁膜
の耐圧を保持するために降圧する場合、降圧回路のトラ
ンジスタのゲート酸化膜を厚くしなければならない。し
かし、この場合、実効チャネル長を長くすると言った設
計的対応ではなく、絶縁膜の異なるトランジスタを２種
類作るといったプロセス的対応を迫られるため、プロセ
スのステップ数の増大、あるいはプロセスの制御性の悪
化に基づく歩留まりの低下により、コストが高騰すると
いう大きな問題を招来する。
【００１０】勿論、外部電源電圧そのものを低下するこ
とが根本的な解決法であることには違いないが、これは
システムとしての制限が多々あり、そう簡単に電源を下
げることができないのが実状である。
とが根本的な解決法であることには違いないが、これは
システムとしての制限が多々あり、そう簡単に電源を下
げることができないのが実状である。
【００１１】この発明は、上記課題を解決するものであ
り、その目的とするところは、ゲート絶縁膜の膜厚を増
大することなく、実質的にトランジスタの耐圧を向上す
ることが可能な半導体集積回路とその電源電圧降圧回路
を提供しようとすものである。
り、その目的とするところは、ゲート絶縁膜の膜厚を増
大することなく、実質的にトランジスタの耐圧を向上す
ることが可能な半導体集積回路とその電源電圧降圧回路
を提供しようとすものである。
【００１２】
【課題を解決するための手段】この発明は、上記課題を
解決するため、電流通路の一端に外部電源電圧が供給さ
れ、他端が内部回路に接続されたディプリションタイプ
ＮチャネルＭＯＳトランジスタからなる降圧トランジス
タと、前記降圧トランジスタのゲート電圧を生成し、こ
のゲート電圧を前記降圧トランジスタのゲートに供給
し、前記降圧トランジスタに対し前記外部電源電圧から
前記内部回路で使われる内部電源電圧を生成させる制御
回路とを有している。
解決するため、電流通路の一端に外部電源電圧が供給さ
れ、他端が内部回路に接続されたディプリションタイプ
ＮチャネルＭＯＳトランジスタからなる降圧トランジス
タと、前記降圧トランジスタのゲート電圧を生成し、こ
のゲート電圧を前記降圧トランジスタのゲートに供給
し、前記降圧トランジスタに対し前記外部電源電圧から
前記内部回路で使われる内部電源電圧を生成させる制御
回路とを有している。
【００１３】また、この発明の電源電圧降圧回路は、電
流通路の一端に外部電源電圧が供給されたディプリショ
ンタイプＮチャネルＭＯＳトランジスタからなる降圧ト
ランジスタと、ディプリションタイプＮチャネルＭＯＳ
トランジスタを含み、前記降圧トランジスタの閾値電圧
を検知する検出回路と、この検出回路により検出された
閾値電圧に対応する電流を電圧に変換する第１の電流電
圧変換回路と、一方入力端に基準電圧が供給され、他方
入力端に前記第１の電流電圧変換回路の出力電圧が供給
された差動増幅回路と、前記差動増幅回路の出力端と前
記他方入力端の相互間に接続され、この差動増幅回路を
反転増幅回路として動作させる前記第１の電流電圧変換
回路と変換率が同一の第２の電流電圧変換回路とを具備
し、前記差動増幅回路の出力端から閾値電圧が補償され
た電圧を出力する。
流通路の一端に外部電源電圧が供給されたディプリショ
ンタイプＮチャネルＭＯＳトランジスタからなる降圧ト
ランジスタと、ディプリションタイプＮチャネルＭＯＳ
トランジスタを含み、前記降圧トランジスタの閾値電圧
を検知する検出回路と、この検出回路により検出された
閾値電圧に対応する電流を電圧に変換する第１の電流電
圧変換回路と、一方入力端に基準電圧が供給され、他方
入力端に前記第１の電流電圧変換回路の出力電圧が供給
された差動増幅回路と、前記差動増幅回路の出力端と前
記他方入力端の相互間に接続され、この差動増幅回路を
反転増幅回路として動作させる前記第１の電流電圧変換
回路と変換率が同一の第２の電流電圧変換回路とを具備
し、前記差動増幅回路の出力端から閾値電圧が補償され
た電圧を出力する。
【００１４】さらに、この発明の半導体集積回路は、チ
ップ内に配置されたメモリ回路と、前記チップ内に配置
されたロジック回路と、電流通路の一端に外部電源電圧
が供給され、他端が前記メモリ回路に接続されたディプ
リションタイプＮチャネルＭＯＳトランジスタからなる
第１の降圧トランジスタと、電流通路の一端に外部電源
電圧が供給され、他端が前記ロジック回路に接続された
ディプリションタイプＮチャネルＭＯＳトランジスタか
らなる第２の降圧トランジスタと、前記第１、第２の降
圧トランジスタのゲート電圧を生成し、このゲート電圧
を前記第１、第２の降圧トランジスタのゲートに供給
し、前記第１、第２の降圧トランジスタにより前記外部
の電源電圧から前記メモリ回路、ロジック回路で使われ
る内部電源電圧をそれぞれ生成させる制御回路とを有し
ている。
ップ内に配置されたメモリ回路と、前記チップ内に配置
されたロジック回路と、電流通路の一端に外部電源電圧
が供給され、他端が前記メモリ回路に接続されたディプ
リションタイプＮチャネルＭＯＳトランジスタからなる
第１の降圧トランジスタと、電流通路の一端に外部電源
電圧が供給され、他端が前記ロジック回路に接続された
ディプリションタイプＮチャネルＭＯＳトランジスタか
らなる第２の降圧トランジスタと、前記第１、第２の降
圧トランジスタのゲート電圧を生成し、このゲート電圧
を前記第１、第２の降圧トランジスタのゲートに供給
し、前記第１、第２の降圧トランジスタにより前記外部
の電源電圧から前記メモリ回路、ロジック回路で使われ
る内部電源電圧をそれぞれ生成させる制御回路とを有し
ている。
【００１５】すなわち、この発明は、ディプリションタ
イプＮチャネルＭＯＳトランジスタを利用したソースフ
ォロワタイプの電源電圧降圧回路である。降圧された電
圧（チップ内の電源電圧：Ｖint ）をディプリションタ
イプＮチャネルＭＯＳトランジスタの閾値電圧Ｖthに依
存せず一定の値とするため、このトランジスタのゲート
電圧をＶthに依存して変動させる。この結果、Ｖint を
一定にすることができ、ディプリションタイプＮチャネ
ルＭＯＳトランジスタの閾値電圧Ｖthを補償できる。従
来の電源電圧降圧回路は電源電圧を降圧することでトラ
ンジスタのホットキャリア耐性を上げる為には有効なも
のであった。しかし、ゲート絶縁膜の耐圧を向上させる
目的には使用できない。この発明は、降圧回路自体にも
外部電源電圧Ｖｃｃがかからない特徴を有しているた
め、２５６ＭビットＤＲＡＭ以降のトランジスタに関し
て、ホットキャリア耐圧のみならず絶縁膜が外部電源電
圧Ｖｃｃに耐えられなくなるデバイスにも適用できる。
イプＮチャネルＭＯＳトランジスタを利用したソースフ
ォロワタイプの電源電圧降圧回路である。降圧された電
圧（チップ内の電源電圧：Ｖint ）をディプリションタ
イプＮチャネルＭＯＳトランジスタの閾値電圧Ｖthに依
存せず一定の値とするため、このトランジスタのゲート
電圧をＶthに依存して変動させる。この結果、Ｖint を
一定にすることができ、ディプリションタイプＮチャネ
ルＭＯＳトランジスタの閾値電圧Ｖthを補償できる。従
来の電源電圧降圧回路は電源電圧を降圧することでトラ
ンジスタのホットキャリア耐性を上げる為には有効なも
のであった。しかし、ゲート絶縁膜の耐圧を向上させる
目的には使用できない。この発明は、降圧回路自体にも
外部電源電圧Ｖｃｃがかからない特徴を有しているた
め、２５６ＭビットＤＲＡＭ以降のトランジスタに関し
て、ホットキャリア耐圧のみならず絶縁膜が外部電源電
圧Ｖｃｃに耐えられなくなるデバイスにも適用できる。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態を示している。トランジスタＭＮ１とＭＮ
５はディプリション型（Ｄタイプ）ＮチャネルＭＯＳト
ランジスタ、つまり負の閾値電圧を有するトランジスタ
である。トランジスタＭＮ５はＭＮ１よりチャネル幅が
大きなトランジスタである。トランジスタＭＮ５は、電
源電圧Ｖｃｃより内部電源電圧Ｖint を生成する降圧ト
ランジスタである。このトランジスタＭＮ５の閾値電圧
をＶth、ゲート電圧をＶ(5) とすると、Ｖint ＝Ｖ(5)
−Ｖthと表わせる。但し、トランジスタＭＮ５はＤタイ
プであるため閾値電圧Ｖthは負であり、内部電源電圧Ｖ
int はゲート電圧Ｖ(5) よりも高い値になる。逆に言う
と、ゲート電圧Ｖ(5) は内部電源電圧Ｖint よりも閾値
電圧Ｖthの絶対値分だけ低いことになる。
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態を示している。トランジスタＭＮ１とＭＮ
５はディプリション型（Ｄタイプ）ＮチャネルＭＯＳト
ランジスタ、つまり負の閾値電圧を有するトランジスタ
である。トランジスタＭＮ５はＭＮ１よりチャネル幅が
大きなトランジスタである。トランジスタＭＮ５は、電
源電圧Ｖｃｃより内部電源電圧Ｖint を生成する降圧ト
ランジスタである。このトランジスタＭＮ５の閾値電圧
をＶth、ゲート電圧をＶ(5) とすると、Ｖint ＝Ｖ(5)
−Ｖthと表わせる。但し、トランジスタＭＮ５はＤタイ
プであるため閾値電圧Ｖthは負であり、内部電源電圧Ｖ
int はゲート電圧Ｖ(5) よりも高い値になる。逆に言う
と、ゲート電圧Ｖ(5) は内部電源電圧Ｖint よりも閾値
電圧Ｖthの絶対値分だけ低いことになる。
【００１７】この降圧方式で重要なのは、内部電源電圧
Ｖint のレベルの制御性である。ＬＳＩの特性は電源電
圧に敏感であり、電源電圧がプロセスや温度変動を受け
ると、メモリのアクセスタイムなどが大きく変動するの
みならず、同期回路などが誤動作する危険がある。した
がって、ＬＳＩの電源を供給するＶint の値は、プロセ
スや温度の変動に対して、さらには必要に応じて外部電
源電圧Ｖｃｃに対しても一定であることが望ましい。こ
れらの内、温度と外部電源電圧Ｖｃｃの変動に対して
は、基準電位ＶＲＥＦが変動しなければ良いため、これ
らの変動対策は従来同様にバンドギャップ基準電位発生
回路などを使って一定にすることができる。しかし、Ｄ
タイプトランジスタＭＮ５の特性変動のうち、特に閾値
電圧Ｖthの変動に対しては別途何らかの対策を施さない
限り、内部電源電圧Ｖint が大きくばらつくことにな
り、ＬＳＩの特性劣化を招く危険性が高い。
Ｖint のレベルの制御性である。ＬＳＩの特性は電源電
圧に敏感であり、電源電圧がプロセスや温度変動を受け
ると、メモリのアクセスタイムなどが大きく変動するの
みならず、同期回路などが誤動作する危険がある。した
がって、ＬＳＩの電源を供給するＶint の値は、プロセ
スや温度の変動に対して、さらには必要に応じて外部電
源電圧Ｖｃｃに対しても一定であることが望ましい。こ
れらの内、温度と外部電源電圧Ｖｃｃの変動に対して
は、基準電位ＶＲＥＦが変動しなければ良いため、これ
らの変動対策は従来同様にバンドギャップ基準電位発生
回路などを使って一定にすることができる。しかし、Ｄ
タイプトランジスタＭＮ５の特性変動のうち、特に閾値
電圧Ｖthの変動に対しては別途何らかの対策を施さない
限り、内部電源電圧Ｖint が大きくばらつくことにな
り、ＬＳＩの特性劣化を招く危険性が高い。
【００１８】図１において、トランジスタＭＮ５及びこ
のトランジスタのゲートに接続されている平滑キャパシ
タＣ以外の回路は、内部電源電圧Ｖint の閾値電圧Ｖth
に対する変動を補償するための閾値電圧補償回路であ
る。
のトランジスタのゲートに接続されている平滑キャパシ
タＣ以外の回路は、内部電源電圧Ｖint の閾値電圧Ｖth
に対する変動を補償するための閾値電圧補償回路であ
る。
【００１９】ＰチャネルＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２、ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ３，
ＭＮ４，インバータ回路ＩＮＶ１、ＩＮＶ２は、差動増
幅回路を構成している。すなわち、トランジスタＭＰ
１，ＭＰ２のソース及びバックゲートには外部電源電圧
Ｖｃｃが供給されている。これらトランジスタＭＰ１，
ＭＰ２のドレインは、ＮチャネルＭＯＳトランジスタＭ
Ｎ２，ＭＮ３のドレインにそれぞれ接続されている。こ
れらトランジスタＭＮ２，ＭＮ３のゲートはトランジス
タＭＮ２のドレインに接続され、各ソースはＮチャネル
ＭＯＳトランジスタＭＮ４を介して接地されている。こ
のトランジスタＭＮ４のゲートには、内部電源電圧Ｖin
t が供給され、このトランジスタＭＮ４及びトランジス
タＭＮ２，ＭＮ３のバックゲートにはバックゲートバイ
アスＶＢＢが供給されている。前記トランジスタＭＰ
２、ＭＮ３のドレインは、前記インバータ回路ＩＮＶ
１、ＩＮＶ２を直列に介して前記トランジスタＭＮ５の
ゲートに接続されるとともに、キャパシタＣを介して接
地されている。前記トランジスタＭＮ５のバックゲート
には内部電源電圧Ｖint が供給されている。
Ｐ２、ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ３，
ＭＮ４，インバータ回路ＩＮＶ１、ＩＮＶ２は、差動増
幅回路を構成している。すなわち、トランジスタＭＰ
１，ＭＰ２のソース及びバックゲートには外部電源電圧
Ｖｃｃが供給されている。これらトランジスタＭＰ１，
ＭＰ２のドレインは、ＮチャネルＭＯＳトランジスタＭ
Ｎ２，ＭＮ３のドレインにそれぞれ接続されている。こ
れらトランジスタＭＮ２，ＭＮ３のゲートはトランジス
タＭＮ２のドレインに接続され、各ソースはＮチャネル
ＭＯＳトランジスタＭＮ４を介して接地されている。こ
のトランジスタＭＮ４のゲートには、内部電源電圧Ｖin
t が供給され、このトランジスタＭＮ４及びトランジス
タＭＮ２，ＭＮ３のバックゲートにはバックゲートバイ
アスＶＢＢが供給されている。前記トランジスタＭＰ
２、ＭＮ３のドレインは、前記インバータ回路ＩＮＶ
１、ＩＮＶ２を直列に介して前記トランジスタＭＮ５の
ゲートに接続されるとともに、キャパシタＣを介して接
地されている。前記トランジスタＭＮ５のバックゲート
には内部電源電圧Ｖint が供給されている。
【００２０】ＤタイプのＮチャネルＭＯＳトランジスタ
ＭＮ１と抵抗Ｒ２によって構成された回路は、Ｄタイプ
ＮチャネルＭＯＳトランジスタの閾値電圧をモニタする
閾値電圧モニタ回路１２を構成している。前記トランジ
スタＭＮ１のドレインは外部電源電圧Ｖｃｃに接続さ
れ、ソースは抵抗Ｒ２を介して前記トランジスタＭＰ１
のゲートに接続される。前記トランジスタＭＮ１及びト
ランジスタＭＰ１のゲートには基準電圧ＶＲＥＦが供給
されている。
ＭＮ１と抵抗Ｒ２によって構成された回路は、Ｄタイプ
ＮチャネルＭＯＳトランジスタの閾値電圧をモニタする
閾値電圧モニタ回路１２を構成している。前記トランジ
スタＭＮ１のドレインは外部電源電圧Ｖｃｃに接続さ
れ、ソースは抵抗Ｒ２を介して前記トランジスタＭＰ１
のゲートに接続される。前記トランジスタＭＮ１及びト
ランジスタＭＰ１のゲートには基準電圧ＶＲＥＦが供給
されている。
【００２１】直列接続された２個の抵抗Ｒ１、Ｒ１の一
端は、前記トランジスタＭＮ１のソースに接続され、他
端は前記トランジスタＭＮ５のゲーに接続されている。
さらに、これらの抵抗Ｒ１、Ｒ１の接続点は、前記トラ
ンジスタＭＰ２のゲートに接続されている。抵抗Ｒ１、
Ｒ１は、前記差動増幅回路１０を反転増幅回路として使
うために導入された同一の抵抗値を有する抵抗である。
抵抗Ｒ１、Ｒ１、及び前記差動増幅回路は、閾値電圧
（Ｖｔｈ）補償回路１１を構成している。抵抗Ｒ１、Ｒ
１は、例えば拡散抵抗やＭＯＳトランジスタを使用して
構成されるが、これらに限定されるもではなく、要は、
電流／電圧変換機能を有する回路要素であればよい。
端は、前記トランジスタＭＮ１のソースに接続され、他
端は前記トランジスタＭＮ５のゲーに接続されている。
さらに、これらの抵抗Ｒ１、Ｒ１の接続点は、前記トラ
ンジスタＭＰ２のゲートに接続されている。抵抗Ｒ１、
Ｒ１は、前記差動増幅回路１０を反転増幅回路として使
うために導入された同一の抵抗値を有する抵抗である。
抵抗Ｒ１、Ｒ１、及び前記差動増幅回路は、閾値電圧
（Ｖｔｈ）補償回路１１を構成している。抵抗Ｒ１、Ｒ
１は、例えば拡散抵抗やＭＯＳトランジスタを使用して
構成されるが、これらに限定されるもではなく、要は、
電流／電圧変換機能を有する回路要素であればよい。
【００２２】上記構成において、抵抗Ｒ１、Ｒ１、Ｒ２
の関係が Ｒ１＞＞Ｒ２ （１） であり、基準電圧ＶＲＥＦを発生する図示せぬ回路の出
力インピーダンスが抵抗Ｒ２よりも十分小さいことが必
要条件である。
の関係が Ｒ１＞＞Ｒ２ （１） であり、基準電圧ＶＲＥＦを発生する図示せぬ回路の出
力インピーダンスが抵抗Ｒ２よりも十分小さいことが必
要条件である。
【００２３】以下に、この回路の動作を説明する。図２
（ａ）は、図１中のトランジスタＭＮ１と抵抗Ｒ２とか
らなるＤタイプＮチャネルＭＯＳトランジスタの閾値電
圧モニタ回路部分を抜き出したものである。簡単のため
に、基準電圧ＶＲＥＦを接地電位（ＧＮＤ）と仮定す
る。基準電圧ＶＲＥＦは実際は電源電圧より低い所定の
電圧である図２（ｂ）は、この回路の負荷−駆動曲線を
示している。抵抗Ｒ２の値を十分大きく設定することに
より駆動曲線の傾斜を小さくすることができ、負荷曲線
と駆動曲線が交差する動作ポイントＶ０を十分閾値電圧
｜Ｖth｜に近づけることができる。実際、トランジスタ
ＭＮ１のチャンネル抵抗よりも抵抗Ｒ２を十分大きく設
定することにより、電圧Ｖ(2) は、 Ｖ(2) ＝Ｖ(3) ＋｜Ｖth｜＝ＶＲＥＦ＋｜Ｖth｜ （２） となるようにできる。また、抵抗Ｒ１の値を抵抗Ｒ２よ
りも十分大きく設定することで、外部電源電圧Ｖｃｃか
ら抵抗Ｒ２を通って流れる電流に対して、外部電源電圧
Ｖｃｃから抵抗Ｒ１へ流れ出す電流を十分小さくする。
これにより、図２（ｂ）に示すような負荷−駆動曲線の
形を乱さないように設計されている。
（ａ）は、図１中のトランジスタＭＮ１と抵抗Ｒ２とか
らなるＤタイプＮチャネルＭＯＳトランジスタの閾値電
圧モニタ回路部分を抜き出したものである。簡単のため
に、基準電圧ＶＲＥＦを接地電位（ＧＮＤ）と仮定す
る。基準電圧ＶＲＥＦは実際は電源電圧より低い所定の
電圧である図２（ｂ）は、この回路の負荷−駆動曲線を
示している。抵抗Ｒ２の値を十分大きく設定することに
より駆動曲線の傾斜を小さくすることができ、負荷曲線
と駆動曲線が交差する動作ポイントＶ０を十分閾値電圧
｜Ｖth｜に近づけることができる。実際、トランジスタ
ＭＮ１のチャンネル抵抗よりも抵抗Ｒ２を十分大きく設
定することにより、電圧Ｖ(2) は、 Ｖ(2) ＝Ｖ(3) ＋｜Ｖth｜＝ＶＲＥＦ＋｜Ｖth｜ （２） となるようにできる。また、抵抗Ｒ１の値を抵抗Ｒ２よ
りも十分大きく設定することで、外部電源電圧Ｖｃｃか
ら抵抗Ｒ２を通って流れる電流に対して、外部電源電圧
Ｖｃｃから抵抗Ｒ１へ流れ出す電流を十分小さくする。
これにより、図２（ｂ）に示すような負荷−駆動曲線の
形を乱さないように設計されている。
【００２４】次に、差動増幅回路及び２個の抵抗Ｒ１に
よるフィードバックループについて説明する。２個の抵
抗Ｒ１は、差動増幅回路を反転増幅器として動作させる
ものである。トランジスタＭＰ１，ＭＰ２，ＭＮ２，Ｍ
Ｎ３，ＭＮ４，及びインバータ回路ＩＮＶ１，ＩＮＶ２
からなる回路は差動増幅回路であり、トランジスタＭＮ
１のソースの電圧Ｖ(3) と抵抗Ｒ１，Ｒ１の接続ノード
に現れる電圧Ｖ(4) の微少な電位差を増幅して電圧Ｖ
(5) として出力する。この電圧Ｖ(5) は、具体的には Ｖ(5) ＝κ｛Ｖ(3) −Ｖ(4) ｝ （３） となる。増幅率κを非常に大きくなるように設計すれ
ば、図１に示したフィードバックループにより、トラン
ジスタＭＰ１とＭＰ２のゲート電圧が等しくなるように
制御される。すなわち、（４）式が成り立つように、Ｖ
(5) の電圧が制御される。
よるフィードバックループについて説明する。２個の抵
抗Ｒ１は、差動増幅回路を反転増幅器として動作させる
ものである。トランジスタＭＰ１，ＭＰ２，ＭＮ２，Ｍ
Ｎ３，ＭＮ４，及びインバータ回路ＩＮＶ１，ＩＮＶ２
からなる回路は差動増幅回路であり、トランジスタＭＮ
１のソースの電圧Ｖ(3) と抵抗Ｒ１，Ｒ１の接続ノード
に現れる電圧Ｖ(4) の微少な電位差を増幅して電圧Ｖ
(5) として出力する。この電圧Ｖ(5) は、具体的には Ｖ(5) ＝κ｛Ｖ(3) −Ｖ(4) ｝ （３） となる。増幅率κを非常に大きくなるように設計すれ
ば、図１に示したフィードバックループにより、トラン
ジスタＭＰ１とＭＰ２のゲート電圧が等しくなるように
制御される。すなわち、（４）式が成り立つように、Ｖ
(5) の電圧が制御される。
【００２５】 Ｖ(3) ＝Ｖ(4) ＝ＶＲＥＦ （４） その時、（２）式と（４）式より、次の関係が成立す
る。 Ｖ(2) −Ｖ(4) ＝｜Ｖth｜ （５） また、外部電源電圧Ｖｃｃから抵抗Ｒ１を通ってノード
Ｎ４に流れる電流は抵抗Ｒ１を通ってノードＶ５に流れ
るので（つまり２個の抵抗Ｒ１を流れる電流は等しいの
で）、 Ｖ(4) −Ｖ(5) ＝Ｖ(2) −Ｖ(4) （６） が成立する。したがって、（４）式、（５）式及び
（６）式より電圧Ｖ(5) は（７）式のようになる。
る。 Ｖ(2) −Ｖ(4) ＝｜Ｖth｜ （５） また、外部電源電圧Ｖｃｃから抵抗Ｒ１を通ってノード
Ｎ４に流れる電流は抵抗Ｒ１を通ってノードＶ５に流れ
るので（つまり２個の抵抗Ｒ１を流れる電流は等しいの
で）、 Ｖ(4) −Ｖ(5) ＝Ｖ(2) −Ｖ(4) （６） が成立する。したがって、（４）式、（５）式及び
（６）式より電圧Ｖ(5) は（７）式のようになる。
【００２６】 Ｖ(5) ＝ＶＲＥＦ−｜Ｖth｜ （７） このように、電圧Ｖ(5) は閾値電圧Ｖthの変動を受け
て、｜Ｖth｜が大きくなると、電圧Ｖ(5) がその変動分
だけ低下するように設計されている。したがって、内部
電源電圧Ｖint は電圧Ｖ(5) より｜Ｖth｜だけ高いレベ
ルなので Ｖint ＝Ｖ(5) ＋｜Ｖth｜ ＝ＶＲＥＦ （８） となり、内部電源電圧Ｖint は、結果としてＤタイプＮ
チャネルＭＯＳトランジスタの閾値電圧の変動からはフ
リーとなり、基準電圧ＶＲＥＦの値に制御されることが
分かる。すなわち、閾値電圧補償回路はデプレションタ
イプのトランジスタに閾値電圧の変動に対しても常にＶ
ＲＥＦ−｜Ｖth｜を出力する。したがって、トランジス
タＭＮ５は基準電圧ＶＲＥＦを出力する。このＶＲＥＦ
の値自身をプロセスや温度、外部電源電圧Ｖｃｃの変動
に対して一定にできれば、内部電源電圧Ｖint を一定値
に設計することが可能となる。
て、｜Ｖth｜が大きくなると、電圧Ｖ(5) がその変動分
だけ低下するように設計されている。したがって、内部
電源電圧Ｖint は電圧Ｖ(5) より｜Ｖth｜だけ高いレベ
ルなので Ｖint ＝Ｖ(5) ＋｜Ｖth｜ ＝ＶＲＥＦ （８） となり、内部電源電圧Ｖint は、結果としてＤタイプＮ
チャネルＭＯＳトランジスタの閾値電圧の変動からはフ
リーとなり、基準電圧ＶＲＥＦの値に制御されることが
分かる。すなわち、閾値電圧補償回路はデプレションタ
イプのトランジスタに閾値電圧の変動に対しても常にＶ
ＲＥＦ−｜Ｖth｜を出力する。したがって、トランジス
タＭＮ５は基準電圧ＶＲＥＦを出力する。このＶＲＥＦ
の値自身をプロセスや温度、外部電源電圧Ｖｃｃの変動
に対して一定にできれば、内部電源電圧Ｖint を一定値
に設計することが可能となる。
【００２７】図３、図４は図１に示す回路において、Ｖ
ｃｃ＝５Ｖ、Ｒ１＝１０ＭΩ、Ｒ２＝１０ｋΩ、ＶＲＥ
Ｆ＝４Ｖ、チャネル幅１ｃｍの場合のシミュレーション
結果を示している。図３はＤタイプＮチャネルＭＯＳト
ランジスタのＶthが−０．７Ｖの場合であり、図４はＶ
thが−０．３Ｖの場合である。これらの結果から分かる
ように、図３から図４にＶthが０．４Ｖ変動した場合、
Ｖ(5) の値は０．３７Ｖ変動しており、ほぼＶthを補償
していることが判る。
ｃｃ＝５Ｖ、Ｒ１＝１０ＭΩ、Ｒ２＝１０ｋΩ、ＶＲＥ
Ｆ＝４Ｖ、チャネル幅１ｃｍの場合のシミュレーション
結果を示している。図３はＤタイプＮチャネルＭＯＳト
ランジスタのＶthが−０．７Ｖの場合であり、図４はＶ
thが−０．３Ｖの場合である。これらの結果から分かる
ように、図３から図４にＶthが０．４Ｖ変動した場合、
Ｖ(5) の値は０．３７Ｖ変動しており、ほぼＶthを補償
していることが判る。
【００２８】図３、図４の中の曲線はＶint の負荷電流
特性であり、Ｖint の電圧に対してＶｃｃから流れ込む
電流をモニターしたものであるが、１ｍＡ程度（図３で
は１．６４ｍＡ，図４では１．０８ｍＡ）を流すＶint
の値で見ると、図３では３．９９Ｖであり、図４では
３．９８Ｖである。すなわち、図３から図４にＶthが
０．４Ｖ程度変動しても、負荷電流特性は殆ど変化せ
ず、内部電源電圧Ｖint をほぼ一定に保持できることが
分かる。
特性であり、Ｖint の電圧に対してＶｃｃから流れ込む
電流をモニターしたものであるが、１ｍＡ程度（図３で
は１．６４ｍＡ，図４では１．０８ｍＡ）を流すＶint
の値で見ると、図３では３．９９Ｖであり、図４では
３．９８Ｖである。すなわち、図３から図４にＶthが
０．４Ｖ程度変動しても、負荷電流特性は殆ど変化せ
ず、内部電源電圧Ｖint をほぼ一定に保持できることが
分かる。
【００２９】次に、この第１の実施の形態に示す電源電
圧降圧回路を使った場合におけるＤＲＡＭの電源設計の
例を示す。先ず、従来の電源電圧降圧回路を適用したと
きの例を図５に示す。この回路において、降圧回路５
１、ワード線の高レベルを作る昇圧回路５２、入力部５
３、データの出力回路５５、データの入力回路５６に内
部電源電圧Ｖint 以上の高電圧がかかる。入力部５３に
高電圧がかかる理由は、入力信号がＶｃｃと等しい電圧
となることが有りうるからである。
圧降圧回路を使った場合におけるＤＲＡＭの電源設計の
例を示す。先ず、従来の電源電圧降圧回路を適用したと
きの例を図５に示す。この回路において、降圧回路５
１、ワード線の高レベルを作る昇圧回路５２、入力部５
３、データの出力回路５５、データの入力回路５６に内
部電源電圧Ｖint 以上の高電圧がかかる。入力部５３に
高電圧がかかる理由は、入力信号がＶｃｃと等しい電圧
となることが有りうるからである。
【００３０】図６は、この発明の第２の実施の形態を示
すものであり、上記第１の実施の形態に示す電源電圧降
圧回路を使用した半導体記憶装置、例えばＤＲＡＭの構
成を示している。このＤＲＡＭは、例えば０．２μｍ以
下のルールにより設計される。
すものであり、上記第１の実施の形態に示す電源電圧降
圧回路を使用した半導体記憶装置、例えばＤＲＡＭの構
成を示している。このＤＲＡＭは、例えば０．２μｍ以
下のルールにより設計される。
【００３１】このＤＲＡＭは、ＲＡＳ（Row Address St
robe）、ＣＡＳ（Column Address Strobe ）、ＷＥ（Wr
ite Enable）等の各種制御信号やアドレス信号（ADD ）
が供給される入力部６０ａ、例えばローアドレスのプリ
デコーダからなるロー系回路６０ｂ、ワード線駆動回路
及びセルアレー６０ｃ、例えばカラムデコーダからなる
カラム系回路６０ｄ、図示せぬＩ／Ｏパッドに共通に接
続されたデータの出力回路６０ｅとデータの入力回路６
０ｆ、基板バイアス発生回路６０ｇを有している。これ
らの回路にはＤタイプＮチャネルＭＯＳトランジスタを
介して電源や信号が供給される。すなわち、入力部６０
ａにはＤタイプＮチャネルＭＯＳトランジスタ６０ｉを
介して入力信号が供給される。また、入力部６０ａ、ロ
ー系回路６０ｂ、カラム系回路６０ｄ、データの入力回
路６０ｆには、ＤタイプＮチャネルＭＯＳトランジスタ
６０ｈを介して外部電源電圧Ｖｃｃを降圧した内部電源
電圧Ｖint が供給される。さらに、ワード線駆動回路及
びセルアレー６０ｃには、ＤタイプＮチャネルＭＯＳト
ランジスタ６０ｊを介して外部電源電圧Ｖｃｃを降圧し
た内部電源電圧が供給され、データの出力回路６０ｅに
は、ＤタイプＮチャネルＭＯＳトランジスタ６０ｋを介
して出力回路用の外部電源電圧ＶｃｃＱを降圧した内部
電源電圧が供給される。
robe）、ＣＡＳ（Column Address Strobe ）、ＷＥ（Wr
ite Enable）等の各種制御信号やアドレス信号（ADD ）
が供給される入力部６０ａ、例えばローアドレスのプリ
デコーダからなるロー系回路６０ｂ、ワード線駆動回路
及びセルアレー６０ｃ、例えばカラムデコーダからなる
カラム系回路６０ｄ、図示せぬＩ／Ｏパッドに共通に接
続されたデータの出力回路６０ｅとデータの入力回路６
０ｆ、基板バイアス発生回路６０ｇを有している。これ
らの回路にはＤタイプＮチャネルＭＯＳトランジスタを
介して電源や信号が供給される。すなわち、入力部６０
ａにはＤタイプＮチャネルＭＯＳトランジスタ６０ｉを
介して入力信号が供給される。また、入力部６０ａ、ロ
ー系回路６０ｂ、カラム系回路６０ｄ、データの入力回
路６０ｆには、ＤタイプＮチャネルＭＯＳトランジスタ
６０ｈを介して外部電源電圧Ｖｃｃを降圧した内部電源
電圧Ｖint が供給される。さらに、ワード線駆動回路及
びセルアレー６０ｃには、ＤタイプＮチャネルＭＯＳト
ランジスタ６０ｊを介して外部電源電圧Ｖｃｃを降圧し
た内部電源電圧が供給され、データの出力回路６０ｅに
は、ＤタイプＮチャネルＭＯＳトランジスタ６０ｋを介
して出力回路用の外部電源電圧ＶｃｃＱを降圧した内部
電源電圧が供給される。
【００３２】前記ＤタイプＮチャネルＭＯＳトランジス
タ６０ｈ、６０ｉはゲート電圧Ｖｇｐで制御され、６０
ｊはゲート電圧Ｖｇｗで制御され、６０ｋはゲート電圧
Ｖｇｏで制御されている。これらゲート電圧は、閾値電
圧（Ｖｔｈ）補償回路６０ｌ、６０ｍ、６０ｎ及びこれ
らに接続され、それぞれ異なる基準電圧を発生する基準
電圧（ＶＲＥＦ）発生回路６０ｏ、６０ｐ、６０ｑによ
り生成される。閾値電圧補償回路６０ｌ、６０ｍ、６０
ｎ及び基準電圧発生回路６０ｏ、６０ｐ、６０ｑは、図
１に示す構成と同様である。各Ｄタイプトランジスタに
供給されるゲート電圧を変えているのは、各回路の内部
電源電圧が異なることを想定しているためであり、勿
論、全てが同一の値であることもあり、信頼性、消費電
力の点からそれが理想である。しかし、基準電圧発生回
路６０ｏ…６０ｑ、閾値電圧補償回路６０ｌ…６０ｎ
は、各回路の構成に応じて、別々としてもよいし、各回
路で共用してもよい。
タ６０ｈ、６０ｉはゲート電圧Ｖｇｐで制御され、６０
ｊはゲート電圧Ｖｇｗで制御され、６０ｋはゲート電圧
Ｖｇｏで制御されている。これらゲート電圧は、閾値電
圧（Ｖｔｈ）補償回路６０ｌ、６０ｍ、６０ｎ及びこれ
らに接続され、それぞれ異なる基準電圧を発生する基準
電圧（ＶＲＥＦ）発生回路６０ｏ、６０ｐ、６０ｑによ
り生成される。閾値電圧補償回路６０ｌ、６０ｍ、６０
ｎ及び基準電圧発生回路６０ｏ、６０ｐ、６０ｑは、図
１に示す構成と同様である。各Ｄタイプトランジスタに
供給されるゲート電圧を変えているのは、各回路の内部
電源電圧が異なることを想定しているためであり、勿
論、全てが同一の値であることもあり、信頼性、消費電
力の点からそれが理想である。しかし、基準電圧発生回
路６０ｏ…６０ｑ、閾値電圧補償回路６０ｌ…６０ｎ
は、各回路の構成に応じて、別々としてもよいし、各回
路で共用してもよい。
【００３３】また、完全にＶｔｈを補償しなくてもよい
場合、あるいは、その値がそれほど相違しない場合は、
一つのＶｔｈ補償回路から異なるゲート電圧を生成する
ことも可能である。つまり、図１に示す回路は、抵抗Ｒ
１、Ｒ１の接続ノードから電位を取り出しているが、抵
抗Ｒ１、Ｒ１の接続ノード以外で、直列接続された抵抗
Ｒ１、Ｒ１の両端間のいずれかから電位を取り出しても
よい。勿論、この場合、厳密な意味でＶｔｈは補償され
ないが、回路構成を簡単化できる利点を有している。
場合、あるいは、その値がそれほど相違しない場合は、
一つのＶｔｈ補償回路から異なるゲート電圧を生成する
ことも可能である。つまり、図１に示す回路は、抵抗Ｒ
１、Ｒ１の接続ノードから電位を取り出しているが、抵
抗Ｒ１、Ｒ１の接続ノード以外で、直列接続された抵抗
Ｒ１、Ｒ１の両端間のいずれかから電位を取り出しても
よい。勿論、この場合、厳密な意味でＶｔｈは補償され
ないが、回路構成を簡単化できる利点を有している。
【００３４】また、図６には図示していないが、後述す
るセンスアンプドライバにはビット線の高レベルＶｂｌ
ｋ用を生成するゲート電圧Ｖｇｂが使用される。近年の
ＤＲＡＭは４，８，１６，３２ビットと複数の出力を出
すものが一般的であり、このような多ビット出力製品の
場合には出力段専用の電源（ＶｃｃＱ）とＧＮＤ（ＶＳ
ＳＱ）が設けられている。したがって、出力回路へ供給
する電源降圧回路は外部電源も降圧された電源も、その
他の周辺回路のものとは別系統として設計できる。これ
は、データ出力時に発生する電源ノイズを周辺回路の動
作に影響するのを避ける為に必要である。
るセンスアンプドライバにはビット線の高レベルＶｂｌ
ｋ用を生成するゲート電圧Ｖｇｂが使用される。近年の
ＤＲＡＭは４，８，１６，３２ビットと複数の出力を出
すものが一般的であり、このような多ビット出力製品の
場合には出力段専用の電源（ＶｃｃＱ）とＧＮＤ（ＶＳ
ＳＱ）が設けられている。したがって、出力回路へ供給
する電源降圧回路は外部電源も降圧された電源も、その
他の周辺回路のものとは別系統として設計できる。これ
は、データ出力時に発生する電源ノイズを周辺回路の動
作に影響するのを避ける為に必要である。
【００３５】また、ＤＲＡＭへの入力信号（ＲＡＳ、Ｃ
ＡＳ、ＷＥ、ＯＥ、Ａｄｄｒｅｓｓ、Ｄｉｎなど）は最
大で外部Ｖｃｃと同じ値が入力することが考えられる。
したがって、入力信号を受ける入力部６０ａもそのまま
では大きなストレスがかかることが避けられない。そこ
で、入力信号を直接ではなく、ゲート電圧Ｖｇｐが入力
されたＤタイプＮチャネルＭＯＳトランジスタ６０ｉを
介して入力するように設計している。これにより、入力
部に入力される信号は最大でもＶint と同一となり、耐
圧的に問題がなくなる。
ＡＳ、ＷＥ、ＯＥ、Ａｄｄｒｅｓｓ、Ｄｉｎなど）は最
大で外部Ｖｃｃと同じ値が入力することが考えられる。
したがって、入力信号を受ける入力部６０ａもそのまま
では大きなストレスがかかることが避けられない。そこ
で、入力信号を直接ではなく、ゲート電圧Ｖｇｐが入力
されたＤタイプＮチャネルＭＯＳトランジスタ６０ｉを
介して入力するように設計している。これにより、入力
部に入力される信号は最大でもＶint と同一となり、耐
圧的に問題がなくなる。
【００３６】また、本発明とは直接関係はないが、従
来、ワード線駆動回路あるいはワード線が接続されるセ
ルのトランスファゲートトランジスタにはセルに十分な
電荷を書き込む為にＶＰＰというＶｃｃ以上の電源が供
給されていた。このままでは、このＶＰＰが唯一のＤＲ
ＡＭ内高電圧として残ることが懸念される。これについ
ては、セルトランスファゲートの基板バイアス効果を低
減し、かつビット線の信号振幅を抑え、ＶＰＰのレベル
をできる限り下げることで対処することが考えられる。
実際に、Ｖｃｃ＝３．３ＶでＶint ＝２．５Ｖに降圧す
る場合は、ＶＲＥＦ＝２．５Ｖ、Ｖｇ＝２．０Ｖ（各デ
プレションタイプトランジスタのゲート電圧）、ＶＰＰ
＝２．７Ｖ程度に設定する必要がある。このようなＤＲ
ＡＭに置いてはｔｏｘ＝６０オングストロームで設計す
ることを前提とするため、トランジスタの絶縁膜にかか
る最大電界Ｅｏｘｍａｘは Eoxmax＝2.7 ×10-6ＭＶ／60×10-8ｃｍ＝4.5 ＭＶ／ｃｍ （９） となり、信頼性上も問題無くなる。
来、ワード線駆動回路あるいはワード線が接続されるセ
ルのトランスファゲートトランジスタにはセルに十分な
電荷を書き込む為にＶＰＰというＶｃｃ以上の電源が供
給されていた。このままでは、このＶＰＰが唯一のＤＲ
ＡＭ内高電圧として残ることが懸念される。これについ
ては、セルトランスファゲートの基板バイアス効果を低
減し、かつビット線の信号振幅を抑え、ＶＰＰのレベル
をできる限り下げることで対処することが考えられる。
実際に、Ｖｃｃ＝３．３ＶでＶint ＝２．５Ｖに降圧す
る場合は、ＶＲＥＦ＝２．５Ｖ、Ｖｇ＝２．０Ｖ（各デ
プレションタイプトランジスタのゲート電圧）、ＶＰＰ
＝２．７Ｖ程度に設定する必要がある。このようなＤＲ
ＡＭに置いてはｔｏｘ＝６０オングストロームで設計す
ることを前提とするため、トランジスタの絶縁膜にかか
る最大電界Ｅｏｘｍａｘは Eoxmax＝2.7 ×10-6ＭＶ／60×10-8ｃｍ＝4.5 ＭＶ／ｃｍ （９） となり、信頼性上も問題無くなる。
【００３７】図６に示す回路は、ワード線の高レベル電
圧もＶint と同じ値に設計された例である。ワード線駆
動時には大きな電流が流れるため、ワード線専用の降圧
回路を用いている。ワード線の高レベルをＶint ＝２．
５Ｖに対して２．７Ｖなどと少し高めに設定したい場合
には、例えば図１に示す回路の接続ノードＮ５に近い側
の抵抗Ｒ１の途中からノードを引き出し、この電圧をゲ
ートに入力することで、値を変えることができる。
圧もＶint と同じ値に設計された例である。ワード線駆
動時には大きな電流が流れるため、ワード線専用の降圧
回路を用いている。ワード線の高レベルをＶint ＝２．
５Ｖに対して２．７Ｖなどと少し高めに設定したい場合
には、例えば図１に示す回路の接続ノードＮ５に近い側
の抵抗Ｒ１の途中からノードを引き出し、この電圧をゲ
ートに入力することで、値を変えることができる。
【００３８】図７は、前記入力部６０ａの構成を示して
いる。同図は／ＲＡＳ（Row Address Strobe）信号の入
力バッファ回路（シュミットトリガー型入力バッファ回
路）を示している。この回路ブロックには降圧用のＤタ
イプＮチャネルＭＯＳトランジスタ６０ｈ（ゲート電位
はＶｇｐ）によりＶｃｃから降圧された内部電源電圧Ｖ
int が供給されている。また、入力信号／ＲＡＳは直接
入力段のゲートに入ることなく、ゲート電位がＶｇｐの
ＤタイプＮチャネルＭＯＳトランジスタ６０ｉを介して
入力段のインバータ回路７０ｅを構成するＰチャネル、
Ｎチャネルトランジスタのゲートに供給されている。こ
れにより、パッド７０ｄに供給される入力信号／ＲＡＳ
がＶｃｃ以上の高い電圧になっても、入力段のインバー
タのゲートにはＶint と同じＶｇｐ＋｜Ｖｔｈ｜しか電
圧がかからず（ここでＶｔｈはＤタイプトランジスタの
閾値電圧）、各トランジスタの絶縁膜の信頼性は十分満
足される。
いる。同図は／ＲＡＳ（Row Address Strobe）信号の入
力バッファ回路（シュミットトリガー型入力バッファ回
路）を示している。この回路ブロックには降圧用のＤタ
イプＮチャネルＭＯＳトランジスタ６０ｈ（ゲート電位
はＶｇｐ）によりＶｃｃから降圧された内部電源電圧Ｖ
int が供給されている。また、入力信号／ＲＡＳは直接
入力段のゲートに入ることなく、ゲート電位がＶｇｐの
ＤタイプＮチャネルＭＯＳトランジスタ６０ｉを介して
入力段のインバータ回路７０ｅを構成するＰチャネル、
Ｎチャネルトランジスタのゲートに供給されている。こ
れにより、パッド７０ｄに供給される入力信号／ＲＡＳ
がＶｃｃ以上の高い電圧になっても、入力段のインバー
タのゲートにはＶint と同じＶｇｐ＋｜Ｖｔｈ｜しか電
圧がかからず（ここでＶｔｈはＤタイプトランジスタの
閾値電圧）、各トランジスタの絶縁膜の信頼性は十分満
足される。
【００３９】図８は、前記ロー系回路６０ｂの構成を示
している。図８（ａ）はロウアドレスのプリデコーダを
示す。この回路は、３つのアドレスＡ２Ｒ，Ａ３Ｒ，Ａ
３Ｒから、ロウデコーダに入力されるアドレス信号であ
るＸＡ０〜ＸＡ７を作るものである。この回路は、全部
で７セットあり、アドレスの入力と出力の対応は図８
（ｂ）に示すテーブルによる。これは典型的なロウ系の
回路であり、周辺回路用の共通の降圧トランジスタ６０
ｈ（ゲート電位はＶｇｐ）によりＶｃｃからＶint に降
圧された電源を用いて回路が構成されている。
している。図８（ａ）はロウアドレスのプリデコーダを
示す。この回路は、３つのアドレスＡ２Ｒ，Ａ３Ｒ，Ａ
３Ｒから、ロウデコーダに入力されるアドレス信号であ
るＸＡ０〜ＸＡ７を作るものである。この回路は、全部
で７セットあり、アドレスの入力と出力の対応は図８
（ｂ）に示すテーブルによる。これは典型的なロウ系の
回路であり、周辺回路用の共通の降圧トランジスタ６０
ｈ（ゲート電位はＶｇｐ）によりＶｃｃからＶint に降
圧された電源を用いて回路が構成されている。
【００４０】図９、図１０は、前記ワード線駆動回路及
びセルアレー６０ｃの構成を示している。図９、図１０
において、この回路は、ワード線を駆動するロウデコー
ダ回路（図９と、図１０の左側）とワード線ドライバ回
路（図１０の右側）からなり、２段階にワード線を選択
する２段デコード方式である。つまり、図１０の回路
で、アドレス信号ＸＡｉ（ｉ＝０〜７）、ＸＢｊ（ｊ＝
０〜７）によってロウデコーダの一つが選択される。一
つのロウデコーダは４本のワード線ＷＬを選択可能であ
るが、図９のデコード回路によって、ＷＤＲＶｎ０〜Ｗ
ＤＲＶｎ３のうち１本が選択されているため、最終的に
１本のワード線ＷＬが選ばれる。
びセルアレー６０ｃの構成を示している。図９、図１０
において、この回路は、ワード線を駆動するロウデコー
ダ回路（図９と、図１０の左側）とワード線ドライバ回
路（図１０の右側）からなり、２段階にワード線を選択
する２段デコード方式である。つまり、図１０の回路
で、アドレス信号ＸＡｉ（ｉ＝０〜７）、ＸＢｊ（ｊ＝
０〜７）によってロウデコーダの一つが選択される。一
つのロウデコーダは４本のワード線ＷＬを選択可能であ
るが、図９のデコード回路によって、ＷＤＲＶｎ０〜Ｗ
ＤＲＶｎ３のうち１本が選択されているため、最終的に
１本のワード線ＷＬが選ばれる。
【００４１】因みに、ＰＲＣＨｎはプリチャージ信号
で、／ＲＡＳプリチャージ時に低レベルを保ち、／ＲＡ
Ｓがアクティブにされて、ワード線ＷＬが選択される直
前に高レベルになる。また、／ＲＳＰｎはリダンダンシ
に関係した信号である。つまり、ここには図示していな
いリダンダンシ（冗長）ワード線を立ち上げる場合に低
レベルに落ちる信号である（入力されたロウアドレスが
プログラムされた不良アドレスに一致しない場合あるい
は不良アドレスがプログラムされていない場合は高レベ
ルを保つ信号である）。さらに添字ｎは複数あるセルア
レイブロックを表しており、各ブロック毎にＰＲＣＨｎ
や／ＲＳＰｎ、さらにＸＡｉ、ＸＢｊ（添字が書いてい
ないが）制御される。言い換えると、ブロック選択され
ていないセルアレイに対してはＰＲＣＨｎは低レベルの
ままであり、／ＲＳＰｎは高レベルのままであり、ＸＡ
ｉ、ＸＢｊは低レベルのままであるように制御されてい
る。
で、／ＲＡＳプリチャージ時に低レベルを保ち、／ＲＡ
Ｓがアクティブにされて、ワード線ＷＬが選択される直
前に高レベルになる。また、／ＲＳＰｎはリダンダンシ
に関係した信号である。つまり、ここには図示していな
いリダンダンシ（冗長）ワード線を立ち上げる場合に低
レベルに落ちる信号である（入力されたロウアドレスが
プログラムされた不良アドレスに一致しない場合あるい
は不良アドレスがプログラムされていない場合は高レベ
ルを保つ信号である）。さらに添字ｎは複数あるセルア
レイブロックを表しており、各ブロック毎にＰＲＣＨｎ
や／ＲＳＰｎ、さらにＸＡｉ、ＸＢｊ（添字が書いてい
ないが）制御される。言い換えると、ブロック選択され
ていないセルアレイに対してはＰＲＣＨｎは低レベルの
ままであり、／ＲＳＰｎは高レベルのままであり、ＸＡ
ｉ、ＸＢｊは低レベルのままであるように制御されてい
る。
【００４２】この回路の電源電圧としてＶｗｌｈが供給
されている。この電圧はワード線の高レベルに対応する
ものである。ワード線の高レベルは、それ以外の周辺回
路の電源電圧とは違った条件で決まるために、周辺回路
の電源電圧Ｖint とは別系統の電源に設定することが必
要である。そのために、専用のＤタイプの降圧トランジ
スタ６０ｊを設けて外部電源電圧Ｖｃｃから降圧するこ
とが必要である。従って、ワード線駆動回路専用の降圧
トランジスタ６０ｊのゲート入力される電圧Ｖｇｗは周
辺回路のものとは異なるものである。
されている。この電圧はワード線の高レベルに対応する
ものである。ワード線の高レベルは、それ以外の周辺回
路の電源電圧とは違った条件で決まるために、周辺回路
の電源電圧Ｖint とは別系統の電源に設定することが必
要である。そのために、専用のＤタイプの降圧トランジ
スタ６０ｊを設けて外部電源電圧Ｖｃｃから降圧するこ
とが必要である。従って、ワード線駆動回路専用の降圧
トランジスタ６０ｊのゲート入力される電圧Ｖｇｗは周
辺回路のものとは異なるものである。
【００４３】ここで、ワード線の電圧を降圧できる理由
について説明する。従来、ワード線はＶｃｃ以上の高い
電圧に昇圧していた。ところが、０．２ミクロン程度以
下の微小トランジスタを使うようになるとトランジスタ
の絶縁膜は６０オングストローム程度以下と非常に薄い
膜を使い、短チャネル効果（チャネル長が短くなってき
たときに閾値電圧が設定値より小さくなる現象で、これ
が起こると、事実上閾値電圧の制御ができなくなるため
実用性がなくなる）を抑制することが必要である。した
がって、ワード線の電圧といえどもＶｃｃ以上はもとよ
りＶｃｃ電圧とて印加することは、絶縁膜の信頼性上許
されない。このため、ワード線に印加する電圧は、周辺
回路の内部電源電圧Ｖint と同じか、あるいは高くとも
絶縁膜にかけうる最大電界を超えない程度の電圧に下げ
る必要がある。理想的には同一であることが望ましい。
について説明する。従来、ワード線はＶｃｃ以上の高い
電圧に昇圧していた。ところが、０．２ミクロン程度以
下の微小トランジスタを使うようになるとトランジスタ
の絶縁膜は６０オングストローム程度以下と非常に薄い
膜を使い、短チャネル効果（チャネル長が短くなってき
たときに閾値電圧が設定値より小さくなる現象で、これ
が起こると、事実上閾値電圧の制御ができなくなるため
実用性がなくなる）を抑制することが必要である。した
がって、ワード線の電圧といえどもＶｃｃ以上はもとよ
りＶｃｃ電圧とて印加することは、絶縁膜の信頼性上許
されない。このため、ワード線に印加する電圧は、周辺
回路の内部電源電圧Ｖint と同じか、あるいは高くとも
絶縁膜にかけうる最大電界を超えない程度の電圧に下げ
る必要がある。理想的には同一であることが望ましい。
【００４４】勿論、このようにワード線に印加する電圧
を下げることは、メモリセルに書き込める電圧がその分
下がることを意味し、セルの信号量が低下して、リフレ
ッシュ特性などが劣化する危険がある。そのため、ＣＳ
（メモリセルのキャパシタンス）を十分大きくすること
が重要である。
を下げることは、メモリセルに書き込める電圧がその分
下がることを意味し、セルの信号量が低下して、リフレ
ッシュ特性などが劣化する危険がある。そのため、ＣＳ
（メモリセルのキャパシタンス）を十分大きくすること
が重要である。
【００４５】また、セルが微細化してくると、トランジ
スタとトランジスタを分離する領域もそれに伴い小さく
なってくる。この素子分離領域は従来ＬＯＣＯＳ方式が
一般的であった。この方式は、トランジスタなどの素子
を作る領域だけ、ＳｉＮなどの酸化防止膜を形成し、シ
リコン基板を熱酸化させることで、素子分離領域のみに
厚い酸化膜を形成するプロセスである。これはよく知ら
れているように、バーズビークと呼ばれている遷移領域
（素子分離領域と素子領域の間に絶縁膜が連続的に変化
する領域ができ、この形状が鳥のくちばしのような形を
しているのでこう呼ばれている）ができるため、微細な
素子分離が原理的にできなくなり、０．２ミクロン程度
以下のＬＳＩには使えないことがわかってきた。
スタとトランジスタを分離する領域もそれに伴い小さく
なってくる。この素子分離領域は従来ＬＯＣＯＳ方式が
一般的であった。この方式は、トランジスタなどの素子
を作る領域だけ、ＳｉＮなどの酸化防止膜を形成し、シ
リコン基板を熱酸化させることで、素子分離領域のみに
厚い酸化膜を形成するプロセスである。これはよく知ら
れているように、バーズビークと呼ばれている遷移領域
（素子分離領域と素子領域の間に絶縁膜が連続的に変化
する領域ができ、この形状が鳥のくちばしのような形を
しているのでこう呼ばれている）ができるため、微細な
素子分離が原理的にできなくなり、０．２ミクロン程度
以下のＬＳＩには使えないことがわかってきた。
【００４６】そこで、近年ではＬＯＣＯＳに代わる素子
分離形成方法としてＳＴＩ（Shallow Trench Isolatio
n）が用いられるようになってきた。このＳＴＩは、素
子分離領域を形成するシリコン基板を浅く掘り、その掘
られた領域にＳｉＯ２を埋め込む方式であり、素子分離
領域と素子領域とを確実且つ完全に分離できるため、素
子の微細化に適した方法である。
分離形成方法としてＳＴＩ（Shallow Trench Isolatio
n）が用いられるようになってきた。このＳＴＩは、素
子分離領域を形成するシリコン基板を浅く掘り、その掘
られた領域にＳｉＯ２を埋め込む方式であり、素子分離
領域と素子領域とを確実且つ完全に分離できるため、素
子の微細化に適した方法である。
【００４７】この方法の利点として、トランジスタの基
板バイアス効果が全くないか、あるいはあっても非常に
小さいことがあげられる。セルのトランスファゲートの
役目は、ワード線が０Ｖの時にセルのキャパシタに電荷
を閉じ込めて保存し、高く昇圧して読み出し、且つ、’
１’側の高い電圧を閾値落ちなく書き込むことが必要で
ある。したがって、ワード線が０Ｖでのサブスレショル
ド電流を十分小さくする必要性から、閾値電圧を十分高
く設定する必要性があった。したがって、読み出し／書
き込み時はその高い閾値電圧に対して、ワード線をＶｂ
ｌｈ＋Ｖｔｈ以上（ＶｂｌｈはＢＬの高レベル）に昇圧
しなければならなかった。しかも、’１’書き込みの場
合、セルトランスファゲートの動作状態を考えると、セ
ルトランスファゲートのソースが電圧Ｖｂｌｈと高いた
め、基板バイアス効果（Ｖｂｓつまりソースから見た基
板の電圧がマイナス側に大きくなるほど閾値電圧が大き
くなる現象）によってワード線電圧ＷＬ＝０Ｖでの閾値
電圧よりもかなり大きくなっている。したがって、この
基板バイアス効果で変動する閾値電圧分はワード線をよ
り高い電圧に昇圧する必要があった。
板バイアス効果が全くないか、あるいはあっても非常に
小さいことがあげられる。セルのトランスファゲートの
役目は、ワード線が０Ｖの時にセルのキャパシタに電荷
を閉じ込めて保存し、高く昇圧して読み出し、且つ、’
１’側の高い電圧を閾値落ちなく書き込むことが必要で
ある。したがって、ワード線が０Ｖでのサブスレショル
ド電流を十分小さくする必要性から、閾値電圧を十分高
く設定する必要性があった。したがって、読み出し／書
き込み時はその高い閾値電圧に対して、ワード線をＶｂ
ｌｈ＋Ｖｔｈ以上（ＶｂｌｈはＢＬの高レベル）に昇圧
しなければならなかった。しかも、’１’書き込みの場
合、セルトランスファゲートの動作状態を考えると、セ
ルトランスファゲートのソースが電圧Ｖｂｌｈと高いた
め、基板バイアス効果（Ｖｂｓつまりソースから見た基
板の電圧がマイナス側に大きくなるほど閾値電圧が大き
くなる現象）によってワード線電圧ＷＬ＝０Ｖでの閾値
電圧よりもかなり大きくなっている。したがって、この
基板バイアス効果で変動する閾値電圧分はワード線をよ
り高い電圧に昇圧する必要があった。
【００４８】このため、ＬＯＣＯＳからＳＴＩに素子分
離方法が変わって、基板バイアス効果が無くなったこと
（あるいは非常に小さくなったこと）は、ワード線の電
圧を従来よりも下げることができる要因となっている。
離方法が変わって、基板バイアス効果が無くなったこと
（あるいは非常に小さくなったこと）は、ワード線の電
圧を従来よりも下げることができる要因となっている。
【００４９】このように、トランジスタの信頼性上の必
要性からと同時に素子分離形成方法の変化によって、ワ
ード線を外部電源電圧Ｖｃｃ以上に昇圧する方法は、
０．２ミクロン程度以下のＤＲＡＭではあり得なくなっ
てきている。むしろ、Ｖｃｃ以下に降圧して使う方式
が、今後一般化すると認識される。
要性からと同時に素子分離形成方法の変化によって、ワ
ード線を外部電源電圧Ｖｃｃ以上に昇圧する方法は、
０．２ミクロン程度以下のＤＲＡＭではあり得なくなっ
てきている。むしろ、Ｖｃｃ以下に降圧して使う方式
が、今後一般化すると認識される。
【００５０】図１１は、シェアードセンスアンプ方式の
センスアンプドライバを示している。図１１において、
セルアレイ１１０ａ、１１０ｂはそれぞれ１０２４個の
ビット線対ＢＬ、／ＢＬを有し、各セルアレイ１１０
ａ、１１０ｂは２５６本のワード線を有している。図１
１はワード線ＷＬ０、ＷＬ１のみを示している。１０２
４個のカラムは同一の構成であるため、カラム選択線Ｃ
ＳＬ１０２３により選択されるカラムの構成について説
明する。このカラムには、２つのセルアレイ１１０ａ，
１１０ｂ、センスアンプ１１０ｃ、トランジスタ対１１
０ｄ、ビット線イコライズ／プリチャージ回路１１０
ｅ，１１０ｆ、分離トランジスタ１１０ｊ、１１０ｋが
配置されている。前記ビット線イコライズ／プリチャー
ジ回路１１０ｅ，１１０ｆはイコライズ信号ＥＱＬｎ，
ＥＱＬｎ+1によりそれぞれ制御される。イコライズ信号
ＥＱＬｎ，ＥＱＬｎ+1はビット線のプリチャージ時は高
レベルで、そのセルアレイが選択されて活性化されると
きに低レベルに落ちる信号である。前記分離トランジス
タ１１０ｊ、１１０ｋはタイミング信号φＴｎ、φＴｎ
＋１に応じて各セルアレイのビット線対をセンスアンプ
１１０ｃから分離する。前記トランジスタ対１１０ｄは
カラム選択信号ＣＳＬ１０２３により制御され、データ
の読み出し時に前記センスアンプ１１０ｃにより検知さ
れたデータをデータ線ＤＱ、／ＤＱに転送し、データの
書き込み時にデータ線ＤＱ、／ＤＱのデータをビット線
対に転送する。
センスアンプドライバを示している。図１１において、
セルアレイ１１０ａ、１１０ｂはそれぞれ１０２４個の
ビット線対ＢＬ、／ＢＬを有し、各セルアレイ１１０
ａ、１１０ｂは２５６本のワード線を有している。図１
１はワード線ＷＬ０、ＷＬ１のみを示している。１０２
４個のカラムは同一の構成であるため、カラム選択線Ｃ
ＳＬ１０２３により選択されるカラムの構成について説
明する。このカラムには、２つのセルアレイ１１０ａ，
１１０ｂ、センスアンプ１１０ｃ、トランジスタ対１１
０ｄ、ビット線イコライズ／プリチャージ回路１１０
ｅ，１１０ｆ、分離トランジスタ１１０ｊ、１１０ｋが
配置されている。前記ビット線イコライズ／プリチャー
ジ回路１１０ｅ，１１０ｆはイコライズ信号ＥＱＬｎ，
ＥＱＬｎ+1によりそれぞれ制御される。イコライズ信号
ＥＱＬｎ，ＥＱＬｎ+1はビット線のプリチャージ時は高
レベルで、そのセルアレイが選択されて活性化されると
きに低レベルに落ちる信号である。前記分離トランジス
タ１１０ｊ、１１０ｋはタイミング信号φＴｎ、φＴｎ
＋１に応じて各セルアレイのビット線対をセンスアンプ
１１０ｃから分離する。前記トランジスタ対１１０ｄは
カラム選択信号ＣＳＬ１０２３により制御され、データ
の読み出し時に前記センスアンプ１１０ｃにより検知さ
れたデータをデータ線ＤＱ、／ＤＱに転送し、データの
書き込み時にデータ線ＤＱ、／ＤＱのデータをビット線
対に転送する。
【００５１】前記ビット線イコライズ／プリチャージ回
路１１０ｅ，１１０ｆに供給されるＶＢＬはビット線の
プリチャージレベルであり、ビット線の高レベルである
電圧Ｖｂｌｈの１／２に設定されているため、このプリ
チャージレベルＶＢＬは ＶＢＬ＝（１／２）×Ｖｂｌｈ である。前記φＴｎ、φＴｎ+1はプリチャージ時に高レ
ベルで、選択されたセルアレイに対しては高レベルを保
ち、逆側の非選択セルアレイに対して低レベルに落ち
て、非選択側のビット線対をセンスアンプから切り離す
役割を持つ。前記カラム選択信号ＣＳＬは図示していな
いカラムデコーダにより１０２４本のうち１本が高レベ
ルにされ、増幅したビット線対ＢＬ、／ＢＬをデータ線
ＤＱ、／ＤＱに接続し、読み出しまたは書き込みを行う
ものである。
路１１０ｅ，１１０ｆに供給されるＶＢＬはビット線の
プリチャージレベルであり、ビット線の高レベルである
電圧Ｖｂｌｈの１／２に設定されているため、このプリ
チャージレベルＶＢＬは ＶＢＬ＝（１／２）×Ｖｂｌｈ である。前記φＴｎ、φＴｎ+1はプリチャージ時に高レ
ベルで、選択されたセルアレイに対しては高レベルを保
ち、逆側の非選択セルアレイに対して低レベルに落ち
て、非選択側のビット線対をセンスアンプから切り離す
役割を持つ。前記カラム選択信号ＣＳＬは図示していな
いカラムデコーダにより１０２４本のうち１本が高レベ
ルにされ、増幅したビット線対ＢＬ、／ＢＬをデータ線
ＤＱ、／ＤＱに接続し、読み出しまたは書き込みを行う
ものである。
【００５２】各センスアンプはワード線が選択されてビ
ット線対に現れた微少信号を電圧Ｖｓｓ側に増幅するク
ロスカップルされたＮチャネルＭＯＳトランジスタと、
前記微小信号を高レベル側に増幅するクロスカップルさ
れたＰチャネルＭＯＳトランジスタより構成されてい
る。ＮチャネルＭＯＳトランジスタにより構成された各
センスアンプのソースは共通接続され、この共通接続さ
れたノードはゲートが信号ＳＥＮｎで制御されるＮチャ
ネルＭＯＳトランジスタ１１０ｇを介して接地される。
ＰチャネルＭＯＳトランジスタにより構成される各セン
スアンプのソースも共通接続され、この共通接続された
ノードにはゲートが信号／ＳＥＰｎで制御されたＰチャ
ネルＭＯＳトランジスタ１１０ｈを介して電圧Ｖｂｌｈ
が供給されている。この電圧Ｖｂｌｈはビット線が最終
的に増幅される高レベルであり、このレベルがＤタイプ
のＮチャネルＭＯＳトランジスタ１１０ｉによりＶｃｃ
より降圧されて作られている。この降圧トランジスタ１
１０ｉは電圧Ｖｂｌｈ専用のものであり、ゲートもＶｇ
ｂとして周辺回路やワード線駆動回路の降圧トランジス
タのものとは別に設定されている。
ット線対に現れた微少信号を電圧Ｖｓｓ側に増幅するク
ロスカップルされたＮチャネルＭＯＳトランジスタと、
前記微小信号を高レベル側に増幅するクロスカップルさ
れたＰチャネルＭＯＳトランジスタより構成されてい
る。ＮチャネルＭＯＳトランジスタにより構成された各
センスアンプのソースは共通接続され、この共通接続さ
れたノードはゲートが信号ＳＥＮｎで制御されるＮチャ
ネルＭＯＳトランジスタ１１０ｇを介して接地される。
ＰチャネルＭＯＳトランジスタにより構成される各セン
スアンプのソースも共通接続され、この共通接続された
ノードにはゲートが信号／ＳＥＰｎで制御されたＰチャ
ネルＭＯＳトランジスタ１１０ｈを介して電圧Ｖｂｌｈ
が供給されている。この電圧Ｖｂｌｈはビット線が最終
的に増幅される高レベルであり、このレベルがＤタイプ
のＮチャネルＭＯＳトランジスタ１１０ｉによりＶｃｃ
より降圧されて作られている。この降圧トランジスタ１
１０ｉは電圧Ｖｂｌｈ専用のものであり、ゲートもＶｇ
ｂとして周辺回路やワード線駆動回路の降圧トランジス
タのものとは別に設定されている。
【００５３】尚、カラム系回路６０ｄは全体的に電圧が
電源電圧より低い内部電源電圧Ｖint とされている。こ
のため、ビット線のハイレベルも電圧Ｖｂｌｈとなって
いる。したがって、イコライズ信号ＥＱＬｎ、ＥＱＬｎ
＋１、タイミング信号φＴｎ、φＴｎ＋１も電圧Ｖｂｌ
ｈとすればよい。
電源電圧より低い内部電源電圧Ｖint とされている。こ
のため、ビット線のハイレベルも電圧Ｖｂｌｈとなって
いる。したがって、イコライズ信号ＥＱＬｎ、ＥＱＬｎ
＋１、タイミング信号φＴｎ、φＴｎ＋１も電圧Ｖｂｌ
ｈとすればよい。
【００５４】図１２は、前記カラム系回路６０ｄの構成
を示している。同図はカラム選択線（ＣＳＬ）デコーダ
いわゆるカラムデコーダ回路を示している。カラムアド
レスＡ３ＣとＡ４Ｃでプリデコードされたアドレス信号
ＹＡｉ（ｉ＝０〜３）、カラムアドレスＡ５ＣとＡ６Ｃ
でプリデコードされたアドレス信号ＹＢｊ（ｊ＝０〜
３）、カラムアドレスＡ７ＣとＡ８Ｃでプリデコードさ
れたアドレス信号ＹＣｋ（ｋ＝０〜３）によりカラムデ
コーダが一つ選択される。このカラムデコーダにはまだ
４本のカラム選択線が含まれているが、カラムアドレス
Ａ１ＣとＡ２Ｃでデコードされる／ＣＤＲＶ０〜／ＣＤ
ＲＶ３によって最終的に１本のＣＳＬが選択されるよう
に構成されるカラムデコーダ回路である。電源電圧は一
般の周辺回路用のＶint であり、このＶint は電圧Ｖｇ
ｐがゲートに印加されているＤタイプの降圧トランジス
タにより外部電源電圧Ｖｃｃから降圧されたものであ
る。
を示している。同図はカラム選択線（ＣＳＬ）デコーダ
いわゆるカラムデコーダ回路を示している。カラムアド
レスＡ３ＣとＡ４Ｃでプリデコードされたアドレス信号
ＹＡｉ（ｉ＝０〜３）、カラムアドレスＡ５ＣとＡ６Ｃ
でプリデコードされたアドレス信号ＹＢｊ（ｊ＝０〜
３）、カラムアドレスＡ７ＣとＡ８Ｃでプリデコードさ
れたアドレス信号ＹＣｋ（ｋ＝０〜３）によりカラムデ
コーダが一つ選択される。このカラムデコーダにはまだ
４本のカラム選択線が含まれているが、カラムアドレス
Ａ１ＣとＡ２Ｃでデコードされる／ＣＤＲＶ０〜／ＣＤ
ＲＶ３によって最終的に１本のＣＳＬが選択されるよう
に構成されるカラムデコーダ回路である。電源電圧は一
般の周辺回路用のＶint であり、このＶint は電圧Ｖｇ
ｐがゲートに印加されているＤタイプの降圧トランジス
タにより外部電源電圧Ｖｃｃから降圧されたものであ
る。
【００５５】図１３（ａ）は、前記出力回路６０ｅを示
している。この回路はＩ／Ｏ（入出力）コモンの場合の
出力回路を示す。近年一般的になってきた多ビット出力
のＤＲＡＭの場合、入力信号と出力信号は共通のパッド
に接続されている。したがって、このような場合は、図
６に示したような入力信号対策だけでは不十分であり、
出力回路にも対策が必要となる。すなわち、出力回路の
最終段において、ローレベル信号を出力する回路を２つ
のＮチャネルＭＯＳトランジスタを直列接続して構成
し、Ｉ／Ｏパッドに近い側のゲートにＤタイプのＮチャ
ネルＭＯＳトランジスタで降圧した電圧を印加するよう
にする。こうすることで、Ｉ／ＯパッドにＶｃｃ以上の
高電圧が印加されても各トランジスタの絶縁膜には高電
界が印加されないようにできる。
している。この回路はＩ／Ｏ（入出力）コモンの場合の
出力回路を示す。近年一般的になってきた多ビット出力
のＤＲＡＭの場合、入力信号と出力信号は共通のパッド
に接続されている。したがって、このような場合は、図
６に示したような入力信号対策だけでは不十分であり、
出力回路にも対策が必要となる。すなわち、出力回路の
最終段において、ローレベル信号を出力する回路を２つ
のＮチャネルＭＯＳトランジスタを直列接続して構成
し、Ｉ／Ｏパッドに近い側のゲートにＤタイプのＮチャ
ネルＭＯＳトランジスタで降圧した電圧を印加するよう
にする。こうすることで、Ｉ／ＯパッドにＶｃｃ以上の
高電圧が印加されても各トランジスタの絶縁膜には高電
界が印加されないようにできる。
【００５６】すなわち、図１３（ａ）において、外部電
源電圧Ｖｃｃと接地間には前記Ｄタイプの降圧トランジ
スタ６０ｋ、ＰチャネルＭＯＳトランジスタ１３０ａ、
ＮチャネルＭＯＳトランジスタ１３０ｂ、１３０ｃが直
列接続され、ＰチャネルＭＯＳトランジスタ１３０ａと
ＮチャネルＭＯＳトランジスタ１３０ｂの接続ノードは
図示せぬＩ／Ｏパッドに接続されている。降圧トランジ
スタ６０ｋのゲートには前記電圧Ｖｇｏが供給され、こ
の降圧トランジスタ６０ｋで降圧された電圧は制御部１
３０ｄの各部に供給されるとともに、ＰチャネルＭＯＳ
トランジスタ１３０ａのソース、ＮチャネルＭＯＳトラ
ンジスタ１３０ｂのゲートに供給されている。前記Ｐチ
ャネルＭＯＳトランジスタ１３０ａ、ＮチャネルＭＯＳ
トランジスタ１３０ｃのゲートには制御部１３０ｄの出
力信号がそれぞれ供給される。制御部１３０ｄには、リ
ードデータ線対ＲＤ、／ＲＤ、タイミング信号線／ＤＸ
ＦＲ、出力制御信号が供給されるイネーブル信号線ＥＮ
ＢＬが接続されている。
源電圧Ｖｃｃと接地間には前記Ｄタイプの降圧トランジ
スタ６０ｋ、ＰチャネルＭＯＳトランジスタ１３０ａ、
ＮチャネルＭＯＳトランジスタ１３０ｂ、１３０ｃが直
列接続され、ＰチャネルＭＯＳトランジスタ１３０ａと
ＮチャネルＭＯＳトランジスタ１３０ｂの接続ノードは
図示せぬＩ／Ｏパッドに接続されている。降圧トランジ
スタ６０ｋのゲートには前記電圧Ｖｇｏが供給され、こ
の降圧トランジスタ６０ｋで降圧された電圧は制御部１
３０ｄの各部に供給されるとともに、ＰチャネルＭＯＳ
トランジスタ１３０ａのソース、ＮチャネルＭＯＳトラ
ンジスタ１３０ｂのゲートに供給されている。前記Ｐチ
ャネルＭＯＳトランジスタ１３０ａ、ＮチャネルＭＯＳ
トランジスタ１３０ｃのゲートには制御部１３０ｄの出
力信号がそれぞれ供給される。制御部１３０ｄには、リ
ードデータ線対ＲＤ、／ＲＤ、タイミング信号線／ＤＸ
ＦＲ、出力制御信号が供給されるイネーブル信号線ＥＮ
ＢＬが接続されている。
【００５７】上記構成において、トランジスタ１３０ｂ
は、トランジスタ６０ｋから供給される電圧により常時
導通され、トランジスタ１３０ｃにＶｃｃレベルの電圧
が印加されることを防止している。したがって、トラン
ジスタ１３０ｃを確実に保護できる。
は、トランジスタ６０ｋから供給される電圧により常時
導通され、トランジスタ１３０ｃにＶｃｃレベルの電圧
が印加されることを防止している。したがって、トラン
ジスタ１３０ｃを確実に保護できる。
【００５８】また、制御部１３０ｄにおいて、リードデ
ータ線対ＲＤ、／ＲＤには、アクセスされたセルから読
み出されたデータが伝播される。これらリードデータ線
対ＲＤ、／ＲＤは高レベル（Ｖint ）にプリチャージさ
れており、信号が伝わってくると、低レベルになるべき
方、つまり’１’信号を読み出したのであればリードデ
ータ線／ＲＤが接地電位、’０’信号を読み出したので
あればリードデータ線ＲＤが接地電位に下がる。その信
号が伝搬するタイミングに合わせて、もともと高レベル
（Ｖint レベル）であったタイミング信号線／ＤＸＦＲ
が低レベルに下がり、データを出力回路内に取り込む。
この状態は直ちに最終段のＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとからなるプッシュ
プル回路に伝わり、Ｉ／Ｏパッドに信号が出力される。
タイミング信号線／ＤＸＦＲはパルス的に低レベルにな
るだけで、再び高レベルに復帰されるが、制御部内に取
り込まれたデータはラッチされて記憶されているため、
データは次のデータが再び取り込まれるか、もともと高
レベルのイネーブル信号線／ＥＮＢＬが低レベルに落と
されない限り、データを出力し続ける。イネーブル信号
線／ＥＮＢＬは、低レベルになると出力端がハイ−イン
ピーダンスとなり、信号を出力する前に高レベルにして
おかなくてはならない。
ータ線対ＲＤ、／ＲＤには、アクセスされたセルから読
み出されたデータが伝播される。これらリードデータ線
対ＲＤ、／ＲＤは高レベル（Ｖint ）にプリチャージさ
れており、信号が伝わってくると、低レベルになるべき
方、つまり’１’信号を読み出したのであればリードデ
ータ線／ＲＤが接地電位、’０’信号を読み出したので
あればリードデータ線ＲＤが接地電位に下がる。その信
号が伝搬するタイミングに合わせて、もともと高レベル
（Ｖint レベル）であったタイミング信号線／ＤＸＦＲ
が低レベルに下がり、データを出力回路内に取り込む。
この状態は直ちに最終段のＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとからなるプッシュ
プル回路に伝わり、Ｉ／Ｏパッドに信号が出力される。
タイミング信号線／ＤＸＦＲはパルス的に低レベルにな
るだけで、再び高レベルに復帰されるが、制御部内に取
り込まれたデータはラッチされて記憶されているため、
データは次のデータが再び取り込まれるか、もともと高
レベルのイネーブル信号線／ＥＮＢＬが低レベルに落と
されない限り、データを出力し続ける。イネーブル信号
線／ＥＮＢＬは、低レベルになると出力端がハイ−イン
ピーダンスとなり、信号を出力する前に高レベルにして
おかなくてはならない。
【００５９】図１３（ｂ）は、図１３（ａ）の変形例を
示すものであり図１３（ａ）と同一部分には同一符号を
付す。この例では、Ｉ／ＯパッドとＮチャネルＭＯＳト
ランジスタ１３０ｃの相互間に、エンハンスメントタイ
プの前記ＮチャネルＭＯＳトランジスタ１３０ｂに代え
て、ディプリションタイプのＮチャネルＭＯＳトランジ
スタ１３０ｅを接続している。このＮチャネルＭＯＳト
ランジスタ１３０ｅのゲートには前記電圧Ｖｇｏが供給
されている。このような構成としても図１３（ａ）と同
様の効果を得ることができる。
示すものであり図１３（ａ）と同一部分には同一符号を
付す。この例では、Ｉ／ＯパッドとＮチャネルＭＯＳト
ランジスタ１３０ｃの相互間に、エンハンスメントタイ
プの前記ＮチャネルＭＯＳトランジスタ１３０ｂに代え
て、ディプリションタイプのＮチャネルＭＯＳトランジ
スタ１３０ｅを接続している。このＮチャネルＭＯＳト
ランジスタ１３０ｅのゲートには前記電圧Ｖｇｏが供給
されている。このような構成としても図１３（ａ）と同
様の効果を得ることができる。
【００６０】図１４は、第１の実施の形態を変形したこ
の発明の第３の実施の形態を示すものであり、図１と同
一部分には同一符号を付す。この実施の形態は、図１に
示すインバータ回路ＩＮＶ１とＩＮＶ２を除いたもので
ある。この構成は差動増幅回路のゲイン（出力電圧／入
力電圧差）が大きいことが前提である。このように差動
増幅回路のゲインを十分大きく設定できる場合、インバ
ータ回路を除くことができるため回路構成を簡単化でき
る。
の発明の第３の実施の形態を示すものであり、図１と同
一部分には同一符号を付す。この実施の形態は、図１に
示すインバータ回路ＩＮＶ１とＩＮＶ２を除いたもので
ある。この構成は差動増幅回路のゲイン（出力電圧／入
力電圧差）が大きいことが前提である。このように差動
増幅回路のゲインを十分大きく設定できる場合、インバ
ータ回路を除くことができるため回路構成を簡単化でき
る。
【００６１】電源電圧降圧回路の構成は、これら２通り
に限らず、一般的に図１５に示すように表すことができ
る。同図では、一般的な差動増幅回路１５０が使われて
おり、この差動増幅回路１５０の出力端がＤタイプのＮ
チャネルＭＯＳトランジスタＭＮ５のゲートに接続され
ている。
に限らず、一般的に図１５に示すように表すことができ
る。同図では、一般的な差動増幅回路１５０が使われて
おり、この差動増幅回路１５０の出力端がＤタイプのＮ
チャネルＭＯＳトランジスタＭＮ５のゲートに接続され
ている。
【００６２】図１６は、基準電位ＶＲＥＦの発生回路の
一例を示している。この回路はＮＰＮバイポーラトラン
ジスタＮＰＮ１、ＮＰＮ２、ＮＰＮ３、ＮＰＮ４、抵抗
Ｒ１、Ｒ２、Ｒ３、定電流源回路Ｉ１を用いたバンドギ
ャップレファレンス回路ＢＧＲと、このバンドギャップ
レファレンス回路ＢＧＲにより発生された、温度、電源
電圧に依存しない基準電位ＶＢＧＲと、抵抗Ｒ４とＲ５
で分圧した基準電圧ＶＲＥＦとを比較するＰチャネルＭ
ＯＳトランジスタＭＰ１，ＭＰ２、ＮチャネルＭＯＳト
ランジスタＭＮ１，ＭＮ２，ＭＮ３とからなる比較器Ｃ
ＯＭによって構成され、この比較器ＣＯＭの出力信号に
よりＰチャネルＭＯＳトランジスタＭＰ３のゲートを制
御することにより、基準電圧ＶＲＥＦを設計値に制御し
ている。
一例を示している。この回路はＮＰＮバイポーラトラン
ジスタＮＰＮ１、ＮＰＮ２、ＮＰＮ３、ＮＰＮ４、抵抗
Ｒ１、Ｒ２、Ｒ３、定電流源回路Ｉ１を用いたバンドギ
ャップレファレンス回路ＢＧＲと、このバンドギャップ
レファレンス回路ＢＧＲにより発生された、温度、電源
電圧に依存しない基準電位ＶＢＧＲと、抵抗Ｒ４とＲ５
で分圧した基準電圧ＶＲＥＦとを比較するＰチャネルＭ
ＯＳトランジスタＭＰ１，ＭＰ２、ＮチャネルＭＯＳト
ランジスタＭＮ１，ＭＮ２，ＭＮ３とからなる比較器Ｃ
ＯＭによって構成され、この比較器ＣＯＭの出力信号に
よりＰチャネルＭＯＳトランジスタＭＰ３のゲートを制
御することにより、基準電圧ＶＲＥＦを設計値に制御し
ている。
【００６３】前記比較器ＣＯＭを構成するトランジスタ
ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＮ３、及びトラン
ジスタＭＰ３のゲート、ソース間の電圧は、Ｖｃｃ未満
の小さな電圧であるため、これらのトランジスタの絶縁
膜が破壊されることはない。
ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＮ３、及びトラン
ジスタＭＰ３のゲート、ソース間の電圧は、Ｖｃｃ未満
の小さな電圧であるため、これらのトランジスタの絶縁
膜が破壊されることはない。
【００６４】尚、上記バンドギャップレファレンス回路
は、例えば（P.R.Gray and R.G.Mayer,"Analysis and D
esign of Analog Integrated Circuits",Wiley,New Yor
k,1977,Chapter 4. ）に開示されている回路である。
は、例えば（P.R.Gray and R.G.Mayer,"Analysis and D
esign of Analog Integrated Circuits",Wiley,New Yor
k,1977,Chapter 4. ）に開示されている回路である。
【００６５】基準電圧発生回路としては、図１６に示す
構成に限定されるものではなく、例えば図１６中のバン
ドギャップレファレンス回路ＢＧＲに代えて、電源と接
地間に複数の抵抗を直列接続した単純な抵抗分割とし、
基準電圧ＶＲＥＦを外部電源電圧Ｖｃｃに依存させるよ
にすることも可能である。
構成に限定されるものではなく、例えば図１６中のバン
ドギャップレファレンス回路ＢＧＲに代えて、電源と接
地間に複数の抵抗を直列接続した単純な抵抗分割とし、
基準電圧ＶＲＥＦを外部電源電圧Ｖｃｃに依存させるよ
にすることも可能である。
【００６６】図１７は、この発明の第４の実施の形態を
示すものであり、この発明をメモリとロジック回路とを
混載した半導体装置に適用した場合を示している。チッ
プ１７１には、例えばＤＲＡＭからなるメモリ回路１７
２とロジック回路１７３が配置されている。前記メモリ
回路１７２と外部電源電圧Ｖｃｃの相互間には降圧用の
ＤタイプＮチャネルＭＯＳトランジスタ１７４が接続さ
れ、ロジック回路１７３と外部電源電圧Ｖｃｃの相互間
には降圧用のＤタイプＮチャネルＭＯＳトランジスタ１
７５が接続されている。このトランジスタ１７５のソー
スは、ロジック回路１７３を構成する図示せぬＣＭＯＳ
ロジック回路を構成するＰチャネルＭＯＳトランジスタ
のソースに接続されている。これらトランジスタ１７
４、１７５のゲートには、閾値電圧（Ｖｔｈ）補償回路
１７６から出力される電圧が供給されている。この閾値
電圧補償回路１７６は、図１に示す回路と同様である。
示すものであり、この発明をメモリとロジック回路とを
混載した半導体装置に適用した場合を示している。チッ
プ１７１には、例えばＤＲＡＭからなるメモリ回路１７
２とロジック回路１７３が配置されている。前記メモリ
回路１７２と外部電源電圧Ｖｃｃの相互間には降圧用の
ＤタイプＮチャネルＭＯＳトランジスタ１７４が接続さ
れ、ロジック回路１７３と外部電源電圧Ｖｃｃの相互間
には降圧用のＤタイプＮチャネルＭＯＳトランジスタ１
７５が接続されている。このトランジスタ１７５のソー
スは、ロジック回路１７３を構成する図示せぬＣＭＯＳ
ロジック回路を構成するＰチャネルＭＯＳトランジスタ
のソースに接続されている。これらトランジスタ１７
４、１７５のゲートには、閾値電圧（Ｖｔｈ）補償回路
１７６から出力される電圧が供給されている。この閾値
電圧補償回路１７６は、図１に示す回路と同様である。
【００６７】一般に、メモリ回路１７２を構成するトラ
ンジスタのゲート酸化膜は、ロジック回路１７３を構成
するトランジスタのゲート酸化膜厚に比べて厚く設定さ
れている。しかし、このような構成とすることにより、
メモリ１７２を構成するトランジスタのゲート酸化膜厚
をロジック回路１７３を構成するトランジスタのゲート
酸化膜厚に一致させることができるため、メモリとロジ
ック回路とでトランジスタを共通化でき、設計及び製造
を容易化できる利点がある。
ンジスタのゲート酸化膜は、ロジック回路１７３を構成
するトランジスタのゲート酸化膜厚に比べて厚く設定さ
れている。しかし、このような構成とすることにより、
メモリ１７２を構成するトランジスタのゲート酸化膜厚
をロジック回路１７３を構成するトランジスタのゲート
酸化膜厚に一致させることができるため、メモリとロジ
ック回路とでトランジスタを共通化でき、設計及び製造
を容易化できる利点がある。
【００６８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、次の効果を得ることができる。 （１）この発明では、ディプリションタイプのトランジ
スタを含む降圧回路により、外部電源電圧を降圧して内
部回路に供給している。このため、外部電源電圧が高
く、そのままではトランジスタの信頼性が保てない場合
においても、信頼性の高い半導体集積回路を構成でき
る。
ば、次の効果を得ることができる。 （１）この発明では、ディプリションタイプのトランジ
スタを含む降圧回路により、外部電源電圧を降圧して内
部回路に供給している。このため、外部電源電圧が高
く、そのままではトランジスタの信頼性が保てない場合
においても、信頼性の高い半導体集積回路を構成でき
る。
【００６９】しかも、ディプリションタイプのトランジ
スタを使用して降圧回路を形成することにより、従来の
ように、降圧回路を構成するトランジスタと他のトラン
ジスタのゲート酸化膜の膜厚を変える必要がない。した
がって、製造工程の増大を抑えることが可能である。
スタを使用して降圧回路を形成することにより、従来の
ように、降圧回路を構成するトランジスタと他のトラン
ジスタのゲート酸化膜の膜厚を変える必要がない。した
がって、製造工程の増大を抑えることが可能である。
【００７０】また、ディプリションタイプのトランジス
タを形成する方が、従来のように、膜厚の異なる二種類
のトランジスタを形成する場合に比べて、製造が容易で
歩留まりが良好となる利点がある。
タを形成する方が、従来のように、膜厚の異なる二種類
のトランジスタを形成する場合に比べて、製造が容易で
歩留まりが良好となる利点がある。
【００７１】（２）特に、０．２ミクロン以下の半導体
集積回路のように、トランジスタの絶縁膜の耐圧が外部
電源電圧ではもたなくなる場合、従来の降圧回路は使え
なくなるが、この発明の降圧回路を用い、外部電源電圧
を降圧して内部回路に供給することにより、実効チャネ
ル長を長くすることなくホットキャリア耐性のみならず
絶縁膜の耐圧も確保できる。
集積回路のように、トランジスタの絶縁膜の耐圧が外部
電源電圧ではもたなくなる場合、従来の降圧回路は使え
なくなるが、この発明の降圧回路を用い、外部電源電圧
を降圧して内部回路に供給することにより、実効チャネ
ル長を長くすることなくホットキャリア耐性のみならず
絶縁膜の耐圧も確保できる。
【００７２】（３）この発明の降圧回路を使うことによ
り、半導体集積回路のトランジスタの絶縁膜をより薄く
できるため、トランジスタをより微細化することが可能
となり、より高速動作が可能な半導体集積回路を実現で
きる。
り、半導体集積回路のトランジスタの絶縁膜をより薄く
できるため、トランジスタをより微細化することが可能
となり、より高速動作が可能な半導体集積回路を実現で
きる。
【００７３】（４）この発明の降圧回路を使うことによ
り、メモリを構成するトランジスタのゲート酸化膜厚を
ロジック回路を構成するトランジスタのゲート酸化膜厚
に揃えることができるため、メモリのトランジスタをよ
り高性能なもので最初から設計できる。したがって、メ
モリとロジック回路とを混載する場合、トランジスタの
共通化が図れるため、メモリとロジック回路を混載した
半導体集積回路の設計が容易になる。
り、メモリを構成するトランジスタのゲート酸化膜厚を
ロジック回路を構成するトランジスタのゲート酸化膜厚
に揃えることができるため、メモリのトランジスタをよ
り高性能なもので最初から設計できる。したがって、メ
モリとロジック回路とを混載する場合、トランジスタの
共通化が図れるため、メモリとロジック回路を混載した
半導体集積回路の設計が容易になる。
【００７４】（５）今後、仕様に応じて半導体集積回路
の外部電源電圧が低下した場合でも、予測される外部電
源電圧に応じて降圧電圧を設定することにより、回路設
計を共通化でき、低電圧に対応した半導体集積回路を直
ちに製品化できる利点を有している。つまり、この発明
の降圧回路を用いることにより、半導体集積回路は今ま
でと同じ電源電圧で動作させることが可能となり、回路
の再設計を避けることができる。
の外部電源電圧が低下した場合でも、予測される外部電
源電圧に応じて降圧電圧を設定することにより、回路設
計を共通化でき、低電圧に対応した半導体集積回路を直
ちに製品化できる利点を有している。つまり、この発明
の降圧回路を用いることにより、半導体集積回路は今ま
でと同じ電源電圧で動作させることが可能となり、回路
の再設計を避けることができる。
【００７５】（６）降圧回路により、外部電源電圧を降
圧して使用することにより、パワーの少ない半導体集積
回路を実現できる。 （７）ワード線の高レベルの電位を外部電源電圧Ｖｃｃ
よりも低い値に降圧することにより、信頼性が高く、高
速で、ロジック回路との混載に適したＤＲＡＭを設計で
きる。
圧して使用することにより、パワーの少ない半導体集積
回路を実現できる。 （７）ワード線の高レベルの電位を外部電源電圧Ｖｃｃ
よりも低い値に降圧することにより、信頼性が高く、高
速で、ロジック回路との混載に適したＤＲＡＭを設計で
きる。
【図１】この発明の第１の実施の形態を示すものであ
り、電源電圧降圧回路を示す回路図。
り、電源電圧降圧回路を示す回路図。
【図２】図２（ａ）は、図１に示す一部の回路を示す回
路図、図２（ｂ）は図２（ａ）に示の回路の動作を説明
するために示す図。
路図、図２（ｂ）は図２（ａ）に示の回路の動作を説明
するために示す図。
【図３】図１に示の回路の動作を説明するために示す
図。
図。
【図４】図１に示の回路の動作を説明するために示す
図。
図。
【図５】従来のＤＲＡＭを示す回路構成図。
【図６】この発明の第２の実施の形態を示すものであ
り、この発明のＤＲＡＭを示す回路構成図。
り、この発明のＤＲＡＭを示す回路構成図。
【図７】図６に示す入力部の一例を示す回路図。
【図８】図８（ａ）は図６に示すロー系回路の一例を示
す回路図、図８（ｂ）は図８（ａ）の動作を示す図。
す回路図、図８（ｂ）は図８（ａ）の動作を示す図。
【図９】図９（ａ）は図６に示すワード線駆動回路及び
セルアレーの一例を示す回路図、図９（ｂ）は図９
（ａ）の動作を示す図。
セルアレーの一例を示す回路図、図９（ｂ）は図９
（ａ）の動作を示す図。
【図１０】図６に示すワード線駆動回路及びセルアレー
の一例を示す回路図。
の一例を示す回路図。
【図１１】センスアンプドライバの一例を示す回路図。
【図１２】図６に示すカラム系回路の一例を示す回路
図。
図。
【図１３】図１３（ａ）は図６に示す出力回路の一例を
示す回路図、図１３（ｂ）は図１３（ａ）の変形例を示
す回路図。
示す回路図、図１３（ｂ）は図１３（ａ）の変形例を示
す回路図。
【図１４】この発明の第３の実施の形態を示すものであ
り、電源電圧降圧回路を示す回路図。
り、電源電圧降圧回路を示す回路図。
【図１５】この発明の電源電圧降圧回路の差動増幅器を
一般的に示す回路図。
一般的に示す回路図。
【図１６】この発明の電源電圧降圧回路に適用される基
準電圧発生回路の一例を示す回路図。
準電圧発生回路の一例を示す回路図。
【図１７】この発明の第４の実施の形態を示すものであ
り、この発明をメモリとロジック回路とを混載した半導
体装置に適用した例を示す構成図。
り、この発明をメモリとロジック回路とを混載した半導
体装置に適用した例を示す構成図。
【図１８】従来の電源電圧降圧回路の一例を示す回路
図。
図。
【図１９】従来の電源電圧降圧回路の一例を示す回路
図。
図。
【図２０】トランジスタの実効チャネル長と電源電圧及
び耐圧の関係を示す図。
び耐圧の関係を示す図。
ＭＮ１、ＭＮ５、６０ｈ、６０ｉ、６０ｊ、６０ｋ…デ
ィプリション型ＮチャネルＭＯＳトランジスタ、 １０…差動増幅回路、 １１…閾値電圧補償回路、 １２…閾値電圧モニタ回路、 Ｒ１、Ｒ２…抵抗、 ６０ａ…入力部、 ６０ｂ…ロー系回路、 ６０ｃ…ワード線駆動回路及びセルアレー、 ６０ｄ…カラム系回路、 ６０ｅ…出力回路、 ６０ｆ…入力回路、 ６０ｌ、６０ｍ、６０ｎ…閾値電圧補償回路、 ６０ｏ、６０ｐ、６０ｑ…基準電圧発生回路。
ィプリション型ＮチャネルＭＯＳトランジスタ、 １０…差動増幅回路、 １１…閾値電圧補償回路、 １２…閾値電圧モニタ回路、 Ｒ１、Ｒ２…抵抗、 ６０ａ…入力部、 ６０ｂ…ロー系回路、 ６０ｃ…ワード線駆動回路及びセルアレー、 ６０ｄ…カラム系回路、 ６０ｅ…出力回路、 ６０ｆ…入力回路、 ６０ｌ、６０ｍ、６０ｎ…閾値電圧補償回路、 ６０ｏ、６０ｐ、６０ｑ…基準電圧発生回路。
Claims (16)
- 【請求項１】 電流通路の一端に外部電源電圧が供給さ
れ、他端が内部回路に接続されたディプリションタイプ
ＮチャネルＭＯＳトランジスタからなる降圧トランジス
タと、 前記降圧トランジスタのゲート電圧を生成し、このゲー
ト電圧を前記降圧トランジスタのゲートに供給し、前記
降圧トランジスタに対し前記外部電源電圧から前記内部
回路で使われる内部電源電圧を生成させる制御回路とを
具備することを特徴とする半導体集積回路。 - 【請求項２】 電流通路の一端に外部電源電圧が供給さ
れ、他端が出力回路に接続されたディプリションタイプ
ＮチャネルＭＯＳトランジスタからなる降圧トランジス
タと、 前記降圧トランジスタのゲート電圧を生成し、このゲー
ト電圧を前記降圧トランジスタのゲートに供給し、前記
降圧トランジスタに対し前記外部電源電圧から前記出力
回路で使われる出力用電源電圧を生成させる制御回路と
を具備することを特徴とする半導体集積回路。 - 【請求項３】 電流通路の一端に外部から入力される信
号が供給され、他端が内部回路に接続されたディプリシ
ョンタイプＮチャネルＭＯＳトランジスタからなる降圧
トランジスタと、 前記降圧トランジスタのゲート電圧を生成し、このゲー
ト電圧を前記降圧トランジスタのゲートに供給し、前記
降圧トランジスタに対し前記外部より入力される信号か
ら前記内部回路で使われる信号を生成させる制御回路と
を具備することを特徴とする半導体集積回路。 - 【請求項４】 前記内部回路は、０．２μｍ以下のルー
ルにより設計されていることを特徴とする請求項１乃至
３記載の半導体集積回路。 - 【請求項５】 電流通路の一端に外部電源電圧が供給さ
れ、他端が出力回路に接続されたディプリションタイプ
ＮチャネルＭＯＳトランジスタからなる降圧トランジス
タと、 前記降圧トランジスタのゲート電圧を生成し、このゲー
ト電圧を前記降圧トランジスタのゲートに供給し、前記
降圧トランジスタに対し前記外部電源電圧から前記出力
回路で使われる内部電源電圧を生成させる制御回路とを
具備し、 前記出力回路は、最終段の低レベルを出力する第１のＮ
チャネルＭＯＳトランジスタトランジスタと、 この第１のＮチャネルＭＯＳトランジスタトランジスタ
と、入出力端子との間に挿入された第２のＮチャネルＭ
ＯＳトランジスタを有し、この第２のＮチャネルＭＯＳ
トランジスタのゲートに前記内部電源電圧を供給するこ
とを特徴とする半導体集積回路。 - 【請求項６】 前記第２のＮチャネルＭＯＳトランジス
タは、ゲートに前記内部電源電圧が供給されるディプリ
ションタイプのＮチャネルＭＯＳトランジスタであるこ
とを特徴とする請求項５記載の半導体集積回路。 - 【請求項７】 電流通路の一端に外部電源電圧が供給さ
れたディプリションタイプＮチャネルＭＯＳトランジス
タからなる降圧トランジスタと、 前記降圧トランジスタのゲート電圧を生成し、このゲー
ト電圧を前記降圧トランジスタのゲートに供給し、前記
降圧トランジスタに対し前記外部の電源電圧からワード
線の高レベル電位を生成させる制御回路とを具備するこ
とを特徴とする半導体集積回路。 - 【請求項８】 前記ＮチャネルＭＯＳトランジスタトラ
ンジスタは、ドレインに電源電圧が供給され、ソースか
ら内部電源電圧を出力するソースフォロアであることを
特徴とする請求項１乃至３及び７記載の半導体集積回
路。 - 【請求項９】 電流通路の一端に外部電源電圧が供給さ
れ、前記電流通路の他端から半導体集積回路の内部電源
電圧を出力するディプリションタイプＮチャネルＭＯＳ
トランジスタからなる降圧トランジスタと、 基準電圧に基づいて、前記降圧トランジスタの閾値電圧
の変動を補償したゲート電圧を生成し、前記前記降圧ト
ランジスタのゲートに供給する制御回路とを具備するこ
とを特徴とする半導体集積回路。 - 【請求項１０】 前記制御回路は、前記基準電圧に基づ
いて、前記降圧トランジスタの閾値電圧の変動を検出す
る検出回路と、 前記検出回路の検出出力電圧を反転し前記降圧トランジ
スタのゲート電圧を生成する反転増幅器とを具備するこ
とを特徴とする請求項９記載の半導体集積回路。 - 【請求項１１】 チップ内に配置されたメモリ回路と、
前記チップ内に配置されたロジック回路と、 電流通路の一端に外部電源電圧が供給され、他端が前記
メモリ回路に接続されたディプリションタイプＮチャネ
ルＭＯＳトランジスタからなる第１の降圧トランジスタ
と、 電流通路の一端に外部電源電圧が供給され、他端が前記
ロジック回路に接続されたディプリションタイプＮチャ
ネルＭＯＳトランジスタからなる第２の降圧トランジス
タと、 前記第１、第２の降圧トランジスタのゲート電圧を生成
し、このゲート電圧を前記第１、第２の降圧トランジス
タのゲートに供給し、前記第１、第２の降圧トランジス
タに対し前記外部の電源電圧から前記メモリ回路、ロジ
ック回路で使われる内部電源電圧をそれぞれ生成させる
制御回路とを具備することを特徴とする半導体集積回
路。 - 【請求項１２】 前記制御回路は、 前記降圧トランジスタの閾値電圧を検出する検出回路
と、 この検出回路により検出された閾値電圧に対応する電流
を電圧に変換する第１の電流電圧変換回路と、 一方入力端に基準電圧が供給され、他方入力端に前記第
１の電流電圧変換回路の出力電圧が供給された差動増幅
回路と、 前記差動増幅回路の出力端と前記他方入力端の相互間に
接続され、この差動増幅回路を反転増幅回路として動作
させる前記第１の電流電圧変換回路と変換率が同一の第
２の電流電圧変換回路とを具備し、 前記差動増幅回路の出力端から閾値電圧が補償された電
圧を出力することを特徴とする請求項１乃至４、６、９
及び１１の何れかに記載の半導体集積回路。 - 【請求項１３】 前記検出回路は、電流通路の一端に外
部電源電圧が供給され、ゲートに前記基準電圧が供給さ
れたディプリションタイプＮチャネルＭＯＳトランジス
タと、 このトランジスタの電流通路の他方と前記基準電圧間に
挿入された抵抗とを具備することを特徴とする請求項１
２記載の半導体集積回路。 - 【請求項１４】 電流通路の一端に外部電源電圧が供給
されたディプリションタイプＮチャネルＭＯＳトランジ
スタからなる降圧トランジスタと、 ディプリションタイプＮチャネルＭＯＳトランジスタを
含み、前記降圧トランジスタの閾値電圧を検知する検出
回路と、 この検出回路により検出された閾値電圧に対応する電流
を電圧に変換する第１の電流電圧変換回路と、 一方入力端に基準電圧が供給され、他方入力端に前記第
１の電流電圧変換回路の出力電圧が供給された差動増幅
回路と、 前記差動増幅回路の出力端と前記他方入力端の相互間に
接続され、この差動増幅回路を反転増幅回路として動作
させる前記第１の電流電圧変換回路と変換率が同一の第
２の電流電圧変換回路とを具備し、 前記差動増幅回路の出力端から閾値電圧が補償された電
圧を出力することを特徴とする電源電圧降圧回路。 - 【請求項１５】 前記差動増幅回路は、前記出力端と前
記第２の電流電圧変換回路の相互間に増幅器を有するこ
とを特徴とする請求項１４記載の電源電圧降圧回路。 - 【請求項１６】 第１、第２の電流電圧変換回路は、同
一抵抗値の抵抗であることを特徴とする請求項１４記載
の電源電圧降圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043427A JPH10302464A (ja) | 1997-02-28 | 1998-02-25 | 半導体集積回路とその電源電圧降圧回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4681297 | 1997-02-28 | ||
| JP9-46812 | 1997-02-28 | ||
| JP10043427A JPH10302464A (ja) | 1997-02-28 | 1998-02-25 | 半導体集積回路とその電源電圧降圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302464A true JPH10302464A (ja) | 1998-11-13 |
Family
ID=26383184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043427A Pending JPH10302464A (ja) | 1997-02-28 | 1998-02-25 | 半導体集積回路とその電源電圧降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10302464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252806B1 (en) | 2000-05-26 | 2001-06-26 | International Business Machines Corporation | Multi-generator, partial array Vt tracking system to improve array retention time |
| JP2008197723A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | 電圧発生回路 |
| JP2023501636A (ja) * | 2019-12-09 | 2023-01-18 | 北京集創北方科技股▲ふん▼有限公司 | バッファ装置、チップ及び電子機器 |
-
1998
- 1998-02-25 JP JP10043427A patent/JPH10302464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252806B1 (en) | 2000-05-26 | 2001-06-26 | International Business Machines Corporation | Multi-generator, partial array Vt tracking system to improve array retention time |
| JP2008197723A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | 電圧発生回路 |
| JP2023501636A (ja) * | 2019-12-09 | 2023-01-18 | 北京集創北方科技股▲ふん▼有限公司 | バッファ装置、チップ及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |